KR102521991B1 - 반도체 디바이스 패키지 제작 프로세스들을 위한 평탄화 - Google Patents
반도체 디바이스 패키지 제작 프로세스들을 위한 평탄화 Download PDFInfo
- Publication number
- KR102521991B1 KR102521991B1 KR1020207029381A KR20207029381A KR102521991B1 KR 102521991 B1 KR102521991 B1 KR 102521991B1 KR 1020207029381 A KR1020207029381 A KR 1020207029381A KR 20207029381 A KR20207029381 A KR 20207029381A KR 102521991 B1 KR102521991 B1 KR 102521991B1
- Authority
- KR
- South Korea
- Prior art keywords
- liquid
- substrate
- planarization
- adjacent features
- device package
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 title claims description 57
- 230000008569 process Effects 0.000 title claims description 35
- 239000000758 substrate Substances 0.000 claims abstract description 107
- 239000007788 liquid Substances 0.000 claims abstract description 72
- 239000011343 solid material Substances 0.000 claims abstract description 9
- 238000004806 packaging method and process Methods 0.000 claims abstract description 6
- 229920005989 resin Polymers 0.000 claims abstract 2
- 239000011347 resin Substances 0.000 claims abstract 2
- 238000010438 heat treatment Methods 0.000 claims description 19
- 238000012545 processing Methods 0.000 claims description 18
- 238000003825 pressing Methods 0.000 claims description 11
- 238000004528 spin coating Methods 0.000 claims description 10
- 239000002243 precursor Substances 0.000 claims description 8
- 239000007921 spray Substances 0.000 claims description 7
- 238000009987 spinning Methods 0.000 claims description 6
- 239000003822 epoxy resin Substances 0.000 claims 1
- 229920000647 polyepoxide Polymers 0.000 claims 1
- 239000000463 material Substances 0.000 abstract description 110
- 239000003989 dielectric material Substances 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 38
- 230000009969 flowable effect Effects 0.000 description 18
- 239000002861 polymer material Substances 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 10
- 238000001723 curing Methods 0.000 description 9
- 238000000059 patterning Methods 0.000 description 8
- 230000007246 mechanism Effects 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 6
- 238000012876 topography Methods 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- NIXOWILDQLNWCW-UHFFFAOYSA-M Acrylate Chemical compound [O-]C(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-M 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 3
- 239000012780 transparent material Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- JOYRKODLDBILNP-UHFFFAOYSA-N Ethyl urethane Chemical compound CCOC(N)=O JOYRKODLDBILNP-UHFFFAOYSA-N 0.000 description 2
- 239000004812 Fluorinated ethylene propylene Substances 0.000 description 2
- SECXISVLQFMRJM-UHFFFAOYSA-N N-Methylpyrrolidone Chemical compound CN1CCCC1=O SECXISVLQFMRJM-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000004205 dimethyl polysiloxane Substances 0.000 description 2
- 229920000840 ethylene tetrafluoroethylene copolymer Polymers 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000009499 grossing Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 229920009441 perflouroethylene propylene Polymers 0.000 description 2
- 229920000435 poly(dimethylsiloxane) Polymers 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- WYTGDNHDOZPMIW-RCBQFDQVSA-N alstonine Natural products C1=CC2=C3C=CC=CC3=NC2=C2N1C[C@H]1[C@H](C)OC=C(C(=O)OC)[C@H]1C2 WYTGDNHDOZPMIW-RCBQFDQVSA-N 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- QHSJIZLJUFMIFP-UHFFFAOYSA-N ethene;1,1,2,2-tetrafluoroethene Chemical group C=C.FC(F)=C(F)F QHSJIZLJUFMIFP-UHFFFAOYSA-N 0.000 description 1
- HQQADJVZYDDRJT-UHFFFAOYSA-N ethene;prop-1-ene Chemical group C=C.CC=C HQQADJVZYDDRJT-UHFFFAOYSA-N 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000016 photochemical curing Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- -1 polydimethylsiloxane Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229920005573 silicon-containing polymer Polymers 0.000 description 1
- 238000010345 tape casting Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/293—Organic, e.g. plastic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Formation Of Insulating Films (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
전자 디바이스 패키지 제작 방법은 기판으로부터 돌출된 인접한 피처들 사이의 구역 내에 평탄화 액체를 디스펜싱하는 단계를 포함한다. 이어서, 인접한 피처들 사이의 구역에 하드닝된 실질적으로 고체인 재료를 제공하기 위해, 평탄화 액체가 프로세싱된다. 일부 예들에서, 평탄화 액체는 반도체 칩들을 패키징하는 데 사용되는 패키징 수지 재료, 또는 멀티레벨 재분배 층들의 형성에 사용되는 유전체 재료일 수 있다. 예의 평탄화 장치는, 기판 지지부, 기판 상에 평탄화 액체를 디스펜싱하도록 구성된 액체 디스펜싱 시스템, 평탄화 액체를 하드닝하기 위한 하드닝 시스템, 및 평탄화 액체로 가압하기 위한 평면 엘리먼트 시스템을 포함한다.
Description
[0001] 본 개시내용은 일반적으로, 반도체 디바이스 패키지 제조를 위한 반도체 디바이스 패키지 제조 방법들 및 장치들에 관한 것이다.
[0002] 반도체 디바이스들의 패키징은 다양한 단계들을 포함하며, 그 다양한 단계들에서, 지형적으로(topographically) 불균일한 표면 상에 포토패터닝 가능(photopatternable) 재료가 층으로서 증착된다. 예컨대, 제조의 일부 스테이지들에서, 칩 표면 접촉부들로부터 BGA(ball grid array) 패드들로의 와이어링(wiring) 연결들을 만들기 위한 RDL(redistribution layer)의 형성에 포토패터닝 가능 유전체 재료, 이를테면 폴리이미드 재료가 사용된다. 일반적으로, 포토리소그래피 패터닝 프로세스들은 패터닝 층 높이들 또는 두께의 차이들과 같은 지형 효과(topographic effect)들에 민감한데, 이는 노출 프로세스들 동안 달성가능한 DOF(depth of focus)에 대한 한계들로 인한 것이다. 재료들의 스핀-온(spin-on)만을 수반하는 평탄화 프로세스들은 향후 디바이스들의 예상되는 패터닝 및 패키징 요건들에 부적절한 것으로 간주되는데, 이는 일부 디바이스들에 존재하는 지형 피처(topographic feature)들을 충분히 평탄화할 수 없기 때문이다.
[0003] 실시예에서, 전자 디바이스 패키지 제작 방법은, 기판으로부터 돌출된 인접한 피처들 사이의 구역 내에 평탄화 액체를 디스펜싱(dispense)하는 단계, 및 인접한 피처들 사이의 구역에 실질적으로 고체인 재료를 형성하도록, 평탄화 액체를 하드닝(harden)하기 위해, 평탄화 액체를 프로세싱하는 단계를 포함한다.
[0004] 다른 실시예에서, 전자 디바이스 패키지 제작 방법은, 기판으로부터 돌출된 인접한 피처들 사이의 구역 내에 건조 패터닝된 막(dry patterned film)을 포지셔닝하는 단계, 기판 상의 건조 패터닝된 막 상으로 평면 엘리먼트를 가압하고, 건조 패터닝된 막을 가열하여, 유동성 재료를 형성 및 평탄화하는 단계, 및 인접한 피처들 사이의 구역에 실질적으로 고체인 재료를 형성하도록, 유동성 재료를 하드닝하기 위해, 유동성 재료를 프로세싱하는 단계를 포함한다.
[0005] 또 다른 실시예에서, 평탄화 장치는, 기판 지지부 ― 기판 지지부 상에 기판이 배치될 수 있음 ―, 기판으로부터 돌출된 인접한 피처들 사이의 구역 내에 평탄화 액체를 디스펜싱하도록 구성된 액체 디스펜싱 시스템, 및 인접한 피처들 사이의 구역에 실질적으로 고체인 재료를 형성하기 위해, 평탄화 액체를 하드닝하기 위한 하드닝 시스템을 포함한다.
[0006] 도 1은 전자 디바이스 패키지 제작 프로세스들에 존재하는 평탄화 문제를 개략적으로 도시한다.
[0007] 도 2는 제1 예에 따른 평탄화의 트렌치 충전(fill) 방법을 도시한다.
[0008] 도 3은 제2 예에 따른, 패터닝된 표면 위에 평면 재분배(redistribution) 유전체 층을 형성하기 위한 다층 방법을 도시한다.
[0009] 도 4는 제3 예에 따른 평탄화의 트렌치 충전 방법을 도시한다.
[0010] 도 5는 제4 예에 따른 평탄화 방법을 도시한다.
[0011] 도 6은 고-종횡비 Cu 필러(pillar)들의 패터닝된 표면 위의 재분배 유전체 층 제작 프로세스에서의 평탄화 프로세스를 개략적으로 예시한다.
[0012] 도 7은 비아-상-비아(via-on-via) 적층을 포함하는 재분배 층 제작 프로세스를 개략적으로 예시한다.
[0013] 도 8은 제5 예에 따른 평탄화의 트렌치 충전 방법을 도시한다.
[0014] 도 9는 실시예에 따른 평탄화 장치를 도시한다.
[0015] 도 10은 다른 실시예에 따른 평탄화 장치를 도시한다.
[0007] 도 2는 제1 예에 따른 평탄화의 트렌치 충전(fill) 방법을 도시한다.
[0008] 도 3은 제2 예에 따른, 패터닝된 표면 위에 평면 재분배(redistribution) 유전체 층을 형성하기 위한 다층 방법을 도시한다.
[0009] 도 4는 제3 예에 따른 평탄화의 트렌치 충전 방법을 도시한다.
[0010] 도 5는 제4 예에 따른 평탄화 방법을 도시한다.
[0011] 도 6은 고-종횡비 Cu 필러(pillar)들의 패터닝된 표면 위의 재분배 유전체 층 제작 프로세스에서의 평탄화 프로세스를 개략적으로 예시한다.
[0012] 도 7은 비아-상-비아(via-on-via) 적층을 포함하는 재분배 층 제작 프로세스를 개략적으로 예시한다.
[0013] 도 8은 제5 예에 따른 평탄화의 트렌치 충전 방법을 도시한다.
[0014] 도 9는 실시예에 따른 평탄화 장치를 도시한다.
[0015] 도 10은 다른 실시예에 따른 평탄화 장치를 도시한다.
[0016] 전술한 일반적인 설명과 다음의 상세한 설명 둘 모두가 단지 예시적인 것일 뿐이고, 청구항들의 본질 및 특징을 이해하기 위한 개요 또는 프레임워크(framework)를 제공하도록 의도됨이 이해되어야 한다. 첨부 도면들은 추가적인 이해를 제공하기 위해 포함되고, 그리고 본 명세서의 일부로 통합되고 본 명세서의 일부를 구성한다. 도면들은 예시적인 실시예(들)를 예시하며, 설명과 함께, 다양한 실시예들의 원리들 및 동작을 설명하는 역할을 한다.
[0017] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 특정 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하며, 본 개시내용은 다른 균등하게 유효한 실시예들을 포함할 수 있다.
[0018] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 실질적으로 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 임의의 하나의 실시예를 위해 개시된 엘리먼트들 및 특징들이 구체적인 설명 없이 다른 실시예들에 유익하게 포함될 수 있는 것으로 고려된다.
[0019] 부가적인 특징들 및 이점들은 후속되는 상세한 설명에서 설명될 것이며, 일부는 그 설명으로부터 당업자에게 자명해질 것이거나, 또는 후속되는 상세한 설명, 청구항들 뿐만 아니라 첨부 도면들을 포함하는 본원에서 설명되는 바와 같은 실시예들을 실시함으로써 인식될 것이다.
[0020] 도 1은 반도체 디바이스 패키지 제작의 다양한 양상들에서 직면하게 되는 평탄화 문제를 개략적으로 도시한다. 일반적으로, 피처(10) 및 피처(20)는 아래에 놓인 표면(30) 상에 거리(d1)를 두고 서로 인접하게 배치된다. 피처들(10 및 20)은, 국부적으로 또는 전역적으로 불균일한 지형(terrain)을 유발하는, 반도체 다이들, 상호연결 엘리먼트들, 또는 임의의 구조일 수 있다. 아래에 놓인 표면(30)은 기판, 반도체 다이, 재분배 층 상에서 노출된 상호연결 엘리먼트, 또는 임의의 하층(substratum)일 수 있다. 아래에 놓인 표면(30)으로부터의 피처(10)의 높이는 높이(h1)이다. 아래에 놓인 표면(30)으로부터의 피처(20)의 높이는 높이(h2)이다. 일반적으로, 높이들(h1 및 h2)은 임의의 값들이다. 다수의 경우들에서, 높이(h1)와 높이(h2)는 실질적으로 서로 동일하지만, 이는 필수적인 것이 아니다. 일부 경우들에서, 높이들(h1 및 h2)은 각각 대략 1 미크론(μm) 이상, 예컨대, 각각 1 미크론 내지 10 미크론이다. 거리(d1)는 임의적이지만, 일부 경우들에서, 대략 1 밀리미터(mm) 이상, 예컨대, 대략 5 mm 내지 15 mm일 수 있다. 다른 경우들에서, 거리(d1)는 1 미크론 사이즈 내지 수십 미크론 사이즈, 예컨대, 1 미크론 내지 50 미크론일 수 있다.
[0021] 일반적으로, 다른 디바이스 층(또는 반도체 칩)이 피처들(10 및 20) 상에 형성되거나, 피처들(10 및 20) 상에 적층되거나, 또는 그렇지 않으면 피처들(10 및 20) 위에 배치될 것이다. 종래의 제작 프로세스에서의 다른 디바이스 층의 형성의 일부로서, 폴리머-타입 재료(40)를 수반하는 스핀-온 기법과 같은, 평면 지형을 달성하기 위해 시도하는 증착 프로세스가 사용될 수 있다. 그러나, 그러한 스핀-온만을 이용하는 기법들은, 스핀-온 기법 동안의 회전 속도 및 각 가속도, 및 폴리머-타입 재료(40)의 점도와 같은 다른 파라미터들과 함께, 거리(d1), 높이(h1), 및 높이(h2)의 실제 치수들에 따라, 불완전하거나 또는 그렇지 않으면 불만족스러운 평탄화 결과들을 제공하는 것으로 발견되었다. 불만족스러운 평탄화는 도 1에서 스텝(step) 높이(h3)에 의해 표시된다. 스텝 높이(h3)는 피처(10)와 피처(20) 중 하나로부터 폴리머-타입 재료(40)의 표면(50)까지의 높이이다.
[0022] 스텝 높이(h3)에 대한 더 큰 값들은 후속 제작 단계들을 복잡하게 하는 경향이 있다. 이는 특히, 멀티-레벨 RDL 제작 프로세스에서와 같이, 여러 개의 층들이 층층이(one on the other) 형성되어야 하는 경우에 해당될 수 있다. 다수의 층들이 층층이 적층될 때, 평면성 차이들이 누적될 수 있고, 그에 따라, 적층에서의 후속 층들은 적절하게 형성 및 패터닝되는 것이 어렵게 되거나 또는 불가능하게 된다. 도 2 내지 도 8에 도시된 본원에서 설명되는 실시예들은 약 0.1 미크론 내지 1 미크론, 이를테면 0.3 미크론의 스텝 높이(h3)를 제공한다.
[0023] 특정 실시예에서, 전자 디바이스 패키지 제작 방법은, 기판으로부터 돌출된 인접한 피처들 사이의 구역 내에 평탄화 액체를 디스펜싱하는 단계, 인접한 피처들 사이를 정확하게 충전하도록 평탄화 액체를 재형상화하기 위해 평면 엘리먼트를 기판 상으로 가압하는 단계, 인접한 피처들 사이의 구역에 실질적으로 고체인 재료를 형성하기 위해, 평면 엘리먼트가 평탄화 액체를 하드닝하도록 작동하고 있는 동안, 평탄화 액체를 프로세싱하는 단계, 및 평탄화 액체의 하드닝 후에 평면 엘리먼트를 제거하는 단계를 포함한다.
[0024] 도 2는 제1 예에 따른 평탄화 방법을 도시한다. 이 제1 예에서, 여러 개의 다이(100)가 거리(d1)를 두고 캐리어 기판(200) 상에 배치된다. 캐리어 기판(200)은 프레임 엘리먼트일 수 있다. 이 경우, 캐리어 기판(200)에 다이(100)를 부착하기 위해 접착 층(도면에 구체적으로 도시되지는 않음)이 요구될 것이다. 프레임 엘리먼트는, 예컨대, 블라인드 정사각형 공동(blind square cavity)들을 갖는 유리 기판일 수 있으며, 그 블라인드 정사각형 공동들 내에 다이(100)가 배치될 수 있다. 도시된 바와 같이, 인접한 다이(100) 사이에 트렌치 구역(220)이 있다. 액체 디스펜서(230)는 트렌치 구역(220) 내의 다양한 위치들에서 폴리머 재료(240)의 액적들을 디스펜싱하도록 구성된다. 액적들은 캐리어 기판(200)에 대한 액체 디스펜서(230)의 이동, 액체 디스펜서(230)에 대한 캐리어 기판(200)의 이동, 또는 액체 디스펜서(230) 및 캐리어 기판(200)에 의한 이동들의 조합에 의해 다양한 위치들에서 디스펜싱될 수 있다.
[0025] 이 제1 예에서, 폴리머 재료(240)의 액적들은 인접한 다이(100) 사이의 구역 내에 디스펜싱된다. 게다가, 이 제1 예에서, 폴리머 재료(240)의 액적들은 다이(100) 중 임의의 다이의 상부 표면 상에 직접적으로 디스펜싱되지 않는다. 인접한 다이(100) 사이의 구역 내에 디스펜싱되는 폴리머 재료(240)의 액적들은 액적들의 매트릭스(matrix)(260)를 포함할 수 있다. 폴리머 재료(240)의 액적들이 디스펜싱된 후에, 폴리머 재료(240)를 평탄화하기 위해, 다이(100) 측의 캐리어 기판(200)의 표면에 커버 엘리먼트(250)가 적용된다. 커버 엘리먼트(250)가 기판 상에 포지셔닝되어 있는 동안, 폴리머 재료(240)를 경화/하드닝하기 위해, 압력, 가열, 및/또는 UV 복사가 적용된다.
[0026] 폴리머 재료(240)의 압력 경화/하드닝 후에, 커버 엘리먼트(250)가 제거되어, 트렌치 구역(220)에 평탄화된 폴리머 재료(240)를 남길 수 있다. 폴리머 재료(240)의 액적들의 디스펜싱되는 양, 사이즈, 및/또는 위치의 제어에 의해, 다이(100)의 상부 표면들은 폴리머 재료(240)가 없는 상태로 유지될 수 있다. 게다가, 일부 예들에서, 다이 에지에서의 결과적인 스텝 높이가 감소되는 한, 폴리머 재료(240)의 디스펜싱되는 부피는 다이(100) 사이의 구역의 부피보다 더 클 수 있다.
[0027] 커버 엘리먼트(250)는 관련 접촉 구역에서 실질적으로 평면인 임의의 재료일 수 있다. 커버 엘리먼트(250)는 경질 불투명 재료, 경질 투명 재료, 연질 불투명 재료, 또는 연질 투명 재료일 수 있다. 예컨대, 커버 엘리먼트(250)는 금속, 유리, 폴리머, 또는 이들 재료들의 조합들일 수 있다.
[0028] 특정 예에서, 거리(d1)는 약 10 mm이고, 액체 디스펜서(230)는 잉크젯 헤드 타입 디스펜서이고, 폴리머 재료(240)는 폴리이미드 재료이고, 커버 엘리먼트(250)는 약 5 bar로 기판과 접촉하도록 가압되며, 캐리어 기판(200)는 커버 엘리먼트(250)가 제거되기 전에 약 150 ℃까지 가열된다. 다른 예들에서, 접촉 압력은 약 1 bar 내지 약 15 bar일 수 있고, 온도는 약 75 ℃ 내지 약 175 ℃일 수 있다. 일부 예들에서, 투명하거나 또는 적어도 부분적으로 투명한 재료가 커버 엘리먼트(250)를 위해 사용되고, 광이 커버 엘리먼트(250)를 통과하여 폴리머 재료(240)를 경화 및 하드닝할 수 있다. 특정 예들에서, 광은 수은 아크-램프 또는 엑시머 레이저 소스에 의해 제공되는 것과 같은 자외선 광일 수 있다. 스텝 높이, 즉, 다이(100) 중 하나로부터 폴리머 재료(240)의 최상부 표면까지의 높이는 약 0.1 미크론 내지 1 미크론, 이를테면 0.3 미크론이다.
[0029] 도 3은 제2 예에 따른 평탄화 방법을 도시한다. 이 제2 예는 제1 RDL 유전체 층의 형성, 더 구체적으로, 실질적으로 평면인 제1 RDL 층의 형성에서 사용될 수 있다. 제2 예에서, 여러 개의 다이(100)가 거리(d1)를 두고 캐리어 기판(300) 상에 배치된다. 액체 디스펜서(330)는 인접한 다이(100) 사이에 있는 트렌치 구역(220) 내부의 다양한 위치들에서 폴리머 재료(340)를 디스펜싱하도록 구성된다.
[0030] 이 제2 예에서, 폴리머 재료(340)는 액체 디스펜서(330)로부터 다이(100) 중 임의의 다이의 상부 표면 상에 직접적으로 디스펜싱되지 않는다. 그러나, 다른 예들에서, 약간의 양의 폴리머 재료(340)가 하나 이상의 다이(100) 상에 직접적으로 디스펜싱될 수 있지만, 이들 다른 예들에서, 다이(100)의 상부 표면 상에 직접적으로 디스펜싱되는 폴리머 재료(340)의 양은 트렌치 구역(220) 내에 디스펜싱되는 폴리머 재료(340)의 양보다 더 적은 양일 것이다.
[0031] 액적들은 캐리어 기판(300)에 대한 액체 디스펜서(330)의 이동, 액체 디스펜서(330)에 대한 캐리어 기판(300)의 이동, 또는 액체 디스펜서(330) 및 캐리어 기판(300)에 의한 이동들의 조합에 의해 다양한 위치들에서 디스펜싱될 수 있다.
[0032] 폴리머 재료(340)가 트렌치 구역(220)에 디스펜싱된 후에, 캐리어 기판(300)은, 이를테면, 수백 내지 수천 RPM(revolutions per minute)으로 스핀 코팅 프로세스에서, 스피닝 프로세스를 거친다. 스피닝 프로세스 전의 트렌치 구역(220)에 우선적인 폴리머 재료(340)의 디스펜싱은 상당한 스텝 높이 감소를 발생시키는 것으로 발견되었으며, 이 상당한 스텝 높이 감소는 폴리머 재료가 단순히, 아래에 놓인 표면의 지형과 유사한 지형을 갖는 층을 형성할 수 있는 종래의 스핀 코팅 프로세스에 의해서는 제공되지 않는다.
[0033] 도 3은 캐리어 기판(300)이 스피닝하는 동안, 캐리어 기판(300)에 부가적인 폴리머 재료(345)(또한 오버코트 스프레이(overcoat spray)로 지칭됨)를 적용하는 액체 디스펜서(330)를 도시한다. 일부 예들에서, 스피닝 프로세스 동안의 폴리머 재료(345)의 부가적인 적용은, 스피닝 프로세스 전에 디스펜싱된 폴리머 재료(340)의 양과 트렌치 구역(220)의 상대적인 부피들에 따라, 선택적일 수 있거나 또는 불필요할 수 있다. 스텝 높이, 즉, 다이(100) 중 하나로부터 폴리머 재료(340)의 최상부 표면까지의 높이는 약 0.1 미크론 내지 1 미크론, 이를테면 0.3 미크론이다. 커버 엘리먼트(250)에 의한 가압 또는 몰딩(molding)이 도 3에 도시되어 있지 않지만, 다른 예들에서, 이 제2 예시적인 프로세스는 전체적으로 또는 부분적으로 제1 예시적인 프로세스와 조합될 수 있다. 일부 예들에서, 폴리머 재료(345)는 포토패터닝 가능 재료(예컨대, 포토레지스트)일 수 있고, 평탄화 프로세싱이 완료된 후에, 포토리소그래피 프로세스에서 포토패터닝되는 능력을 보유할 수 있다.
[0034] 특정 예에서, 거리(d1)는 약 10 mm이고, 액체 디스펜서(330)는 스프레이 타입 노즐이며, 폴리머 재료(340) 및/또는 폴리머 재료(345)는, 결과적인 용액이 스프레이 타입 노즐을 통해 통과될 수 있도록 점도를 감소시키고 그리고/또는 스핀 코트 프로세싱을 촉진하기 위해, NMP(N-methylpyrrolidone) 등과 같은 용제로 희석된 폴리이미드 재료이다.
[0035] 일부 예들에서, 액체 디스펜서(330)는 트렌치 구역(220)으로의 폴리머 재료(340)의 초기 디스펜싱과 스핀 코팅 프로세스를 위한 폴리머 재료(345)의 후속 디스펜싱을 위해, 상이한 노즐들 또는 액체 출력 포트들을 포함할 수 있다. 다른 예들에서, 액체 디스펜서(330)는 트렌치 구역 내로의 폴리머 재료(340)의 디스펜싱과 후속 스핀 코팅 프로세스를 위해, 동일한 노즐(들) 또는 액체 출력 포트(들)를 사용할 수 있다.
[0036] 일부 예들에서, 폴리머 재료(345)는 스핀 코팅 이외의 기법, 이를테면, 스크린 프린팅(screen printing), 닥터 블레이딩(doctor blading) 등에 의해 평탄화될 수 있다. 일반적으로, 평탄화 프로세싱 후에, 폴리머 재료(345)는 폴리머 재료(345)가 포토패터닝되는 능력을 실질적으로 잃게 될 온도 미만의 온도로 베이킹될 수 있다.
[0037] 도 4는 제3 예에 따른 평탄화 방법을 도시한다. 이 제3 예에서, 여러 개의 다이(100)가 거리(d1)를 두고 캐리어 기판(400) 상에 배치된다. 잉크젯 노즐(430)이 트렌치 구역(220) 내에 평탄화 재료(440)를 디스펜싱하기 위해 사용된다. 일반적으로, 평탄화 재료(440)는 실질적으로 평면인 상부 표면을 제공하기 위해 트렌치 구역(220) 내에서 확산되는 낮은 점도의 낮은 표면 장력의 경화성 재료이다.
[0038] 트렌치 구역(220)의 노출된 표면들 및/또는 평탄화 재료(440)는 평탄화 재료(440)가 트렌치 구역(220)의 노출된 표면들과 낮은 접촉각을 갖도록 수정 또는 선택될 수 있다. 따라서, 도 4에 도시된 바와 같이, 평탄화 재료(440)는 트렌치 구역(220) 내에서 유동한다.
[0039] 평탄화 재료(440)가 트렌치 구역(220) 내에서 유동한 후에, 평탄화 재료는 열 또는 자외선 광에 대한 노출과 같은 경화/하드닝 프로세스를 거칠 수 있다. 트렌치 구역(220) 내에 디스펜싱되는 평탄화 재료(440)의 양 및 트렌치 구역(220) 내의 디스펜싱 위치들은 트렌치 구역(220)이 평탄화 재료(440)에 의해 실질적으로 충전되도록 선택될 수 있다. 일부 예들에서, 다이(100)의 에지들과 트렌치 구역의 최하부(평탄화 재료의 상부 표면) 사이의 스텝 높이를 감소시키기 위해, 평탄화 재료(440)로 트렌치 구역(220)을 단지 부분적으로만 충전하는 것으로 충분할 수 있다.
[0040] 평탄화 재료(440)가 경화/하드닝된 후에, 필요한 경우, 더 양호하거나 또는 더 완전한 평탄화를 달성하기 위해, 부가적인 평탄화 프로세스들이 수행될 수 있다. 예컨대, 제3 예의 프로세스는 제1 예의 프로세스와 제2 예의 프로세스 중 하나 또는 둘 모두와 조합될 수 있다. 스텝 높이, 즉, 다이(100) 중 하나로부터 평탄화 재료(440)의 최상부 표면까지의 높이는 약 0.1 미크론 내지 1 미크론, 이를테면 0.3 미크론이다.
[0041] 일반적으로, 평탄화 재료(440)는 제조를 위한 양립가능 프로세스 조건들(예컨대, 온도 및 압력 조건들)에서 트렌치 구역(220) 내의 유동을 평탄화할 수 있는 임의의 재료일 수 있다. 일부 예들에서, 평탄화 재료(440)는 UV 경화성 우레탄-계 아크릴레이트, UV 경화성 폴리에스테르-에폭시, 또는 UV 경화성 에폭시-계 아크릴레이트일 수 있다. 일부 예들에서, 평탄화 재료(440)는 바람직하게, 21 ℃에서 약 13 센티푸아즈(cP) 내지 약 15 cP의 점도를 가질 수 있다. 평탄화 재료(440)는 또한, 경화 시에 비교적 적은 부피 수축을 제공하도록 선택될 수 있다.
[0042] 특정 예에서, 거리(d1)는 약 10 mm이고, 잉크젯 노즐(430)은 잉크젯 헤드 타입 디바이스 내의 다수의 노즐들 중 하나이며, 평탄화 재료(440)는 21 ℃에서 약 14.5 cP의 점도를 갖는 UV 경화성인 우레탄-계 아크릴레이트 재료이다.
[0043] 도 5는 평탄화 프로세스의 제4 예를 도시한다. 제4 예는 RDL 유전체 층들의 형성, 더 구체적으로, 실질적으로 평면인 RDL 층들의 형성에서 사용될 수 있다. 이 제4 예에서, 복수의 와이어들(510)이 기판(500) 상에 배치된다. 일반적으로, 기판(500) 상의 인접한 와이어들(510) 사이의 배치 및 간격은 회로 설계의 요건들, 디바이스 패키징 파라미터들, 및 제조 가능성에 따라 세팅된다. 마찬가지로, 와이어들(510)의 개별 폭들은 회로 설계의 요건들, 디바이스 패키징 파라미터들, 및 제조 가능성에 따라 세팅된다. RDL 와이어링 패턴들은 단순한 라인/공간 패턴들로 제한되는 것이 아니라, 다른 패턴 엘리먼트들, 이를테면, 팬-아웃(fan-out) 어레이들, 서펜타인(serpentine) 구조들, 빗-형 구조들, 접촉 패드들, 층간 상호연결들, 금속 필러들, 회로 엘리먼트들 등을 포함할 수 있다. 최종 디바이스 내의 RDL 층들의 수는 전형적으로 2개 내지 4개이다.
[0044] RDL 층의 적어도 일부 구역들에서, 인접한 와이어들(510) 사이의 간격(d2)은 약 1 미크론 내지 수십 미크론, 예컨대, 약 1 미크론 내지 약 50 미크론일 수 있다. 각각의 와이어(510)의 단면 폭은 유사한 사이즈일 수 있다. RDL 층의 제조에서, 금속 층의 상부 표면과 유전체 층의 상부 표면 사이의 스텝 높이는 약 5 미크론 내지 약 10 미크론 정도일 수 있다. 다수의 RDL 층들이 층층이 적층되어야 하기 때문에, 하부 RDL에서의 비-평면성은 상부 레벨에 악영향을 미칠 수 있다. 이와 관련하여, RDL 층들의 제작과 연관된 패터닝을 수행하는 능력은 비-평면 층들에 의해 악영향을 받을 수 있는데, 이는 패터닝을 위해 사용되는 포토리소그래피 툴이 유한 DOF(depth of focus)를 갖기 때문이다.
[0045] 제4 예에서, 액체 디스펜서(530)가 기판(500) 상에 폴리머 재료(540)를 디스펜싱한다. 폴리머 재료(540)는 와이어들(510)을 덮고 와이어들(510) 사이의 공간들(515)을 충전하도록 디스펜싱된다. 도시된 바와 같이, 폴리머 재료(540)는 초기에 평면 상부 표면을 갖는 것이 아니라, 오히려, 컨포멀(conformal)-타입 코팅을 제공하며, 여기서, 폴리머 재료(540)의 상부 표면은 기판(500)의 기저 지형, 즉, 와이어들(510) 및 공간들(515)에 의해 집합적으로 형성된 지형 패턴에 대응한다. 선택적으로, 디스펜싱-직후의(as-dispensed) 폴리머 재료(540)는 기판(500) 상에 폴리머 재료를 분배하기 위해 스핀 코팅 프로세스를 거칠 수 있다. 일부 예들에서, 폴리머 재료는 25 ℃에서 약 1000 센티푸아즈(cP) 이상의 점도를 가질 수 있다.
[0046] 후속 단계에서, 평면 엘리먼트(550)가 폴리머 재료(540)와 접촉하도록 배치된다. 평면 엘리먼트(550)는 폴리머 재료(540)가 평면 엘리먼트(550)와 일치되게 하기에 충분한 힘으로 폴리머 재료(540)로 가압될 수 있다. 일부 예들에서, 폴리머 재료(540)의 몰딩을 촉진하기 위해, 기판(500)이 가열될 수 있고 그리고/또는 평면 엘리먼트(550)가 가열될 수 있다.
[0047] 가압 및/또는 가열은, 폴리머 재료(540) 내의 가스들의 포획 또는 혼입(entrainment)에 의해 야기될 수 있는 폴리머 재료(540) 내의 공극들의 제거를 촉진하고 그리고/또는 공극 형성을 제한하기 위해, 낮은 압력 또는 진공 조건들 하에서 실시될 수 있다. 평면 엘리먼트(550)에 의한 가압 후에, 평면 엘리먼트(550)가 제거되어, 폴리머 재료(540)의 평탄화된 상부 표면을 남긴다. 일반적으로, 이 예에서, 폴리머 재료(540)의 경화/하드닝을 위해 UV 노출이 사용되지 않을 것인데, 이는 평탄화된 폴리머 재료(540)가 후속 RDL 층들의 형성을 위한 포토패터닝 가능 유전체 재료로서 사용되어야 하기 때문이다. 특히, 평탄화된 폴리머 재료(540)는, 후속 RDL 층의 원하는 와이어링 패턴에 대응하는 포토마스크 패턴에 따라 폴리머 재료(540)의 부분들을 선택적으로 하드닝하기 위해, UV 광을 사용하는 포토리소그래피 프로세스를 거칠 것이다. 이어서, 폴리머 재료(540)의 노출되지 않은/하드닝된 부분들은 용제 내의 습식 현상(wet development) 등에 의해 제거될 것이다.
[0048] 폴리머 재료(540)가 평탄화 프로세스 후에 포토패터닝 가능한 상태로 유지되어야 하는 경우, 평면 엘리먼트(550)의 가압 동안의 가열은 UV 패터닝이 실시될 수 있기 전에 폴리머 재료(540) 전체가 경화/하드닝되는 것을 방지하기 위해, 적용되는 온도 및 시간에 대하여 제한되어야 한다.
[0049] 특정 예에서, 폴리머 재료(540)는 감광성 폴리이미드 재료이다. 평탄화 프로세스 동안의 가열은 약 120 ℃ 내지 약 160 ℃의 최대 온도까지이고, 가압 시간은 약 3분 내지 약 12분이며, 적용되는 압력은 약 5 bar 내지 약 10 bar이다.
[0050] 일부 예들에서, 평면 엘리먼트(550)는 가요성 실리콘(silicone) 폴리머 재료, 이를테면 PDMS(polydimethylsiloxane), 경질 폴리머 재료, 이를테면 FEP(fluorinated ethylene propylene) 또는 ETFE(ethylene tetrafluoroethylene), 유리 플레이트, 금속 플레이트, 또는 이들의 조합들일 수 있다.
[0051] 액체 디스펜서(530)는 스프레이 타입 노즐, 잉크젯 타입 노즐, 복수의 그러한 엘리먼트들, 또는 그러한 엘리먼트들의 조합일 수 있다.
[0052] 도 6은 다층 RDL 구조의 제작에 사용되는 예에 따른 평탄화 프로세스를 도시한다. 금속 피처들(610)이 칩 기판(600) 상에 형성된다. 포토패터닝 가능 유전체 재료(630)가 칩 기판(600) 상에 적용된다. 칩 기판(600)이 진공 하에 있는 동안, 평면 몰드(650)가 포토패터닝 가능 유전체 재료(630)로 가압된다. 도시된 바와 같이, 진공 또는 낮은 압력 조건들은 포토패터닝 가능 유전체 재료(630)로부터의 공극 제거를 촉진한다.
[0053] 후속 단계에서, 포토리소그래피 프로세스에서 포토패터닝 가능 유전체 재료(630)의 일부가 제거된다. 기계적 평탄화를 이용한 평탄화 프로세스는 고-종횡비 금속 필러 패터닝을 가능하게 한다. 종래의 RDL 제작 프로세스에서, 이를테면, 기계적 가압 전에 도 6에 도시된 디바이스 상태에서의 금속 피처들(610) 위의 포토패터닝 가능 유전체 재료(630)의 비-평면 표면은, 예컨대, 포토리소그래피 툴의 초점 심도 제한들로 인해, 포토리소그래피 프로세싱을 복잡하게 한다.
[0054] 도 7은 다층 RDL 구조에서의 비아-상-비아 적층 구조들의 형성을 위한 예에 따른 평탄화 프로세스를 도시한다. 도 6과 함께 이전에 설명된 평탄화 프로세스가 부가적인 RDL 층들을 형성하기 위해 반복된다. 포토패터닝 가능 유전체 재료(630)의 개선된 평면성으로 인해, 상위 RDL 층들을 위한 포토리소그래피 프로세스는 더 우수한 층간 정렬 정확도로 수행되어, 적층 비아 구조들(710)의 형성을 가능하게 할 수 있다.
[0055] 도 8은 제5 예에 따른 평탄화 방법을 도시한다. 이 예에서, 여러 개의 다이(100)가 거리(d1)를 두고 캐리어 기판(800) 상에 배치된다. 캐리어 기판(800)은 프레임 엘리먼트일 수 있다. 이 경우, 캐리어 기판(800)에 다이(100)를 부착하기 위해 접착 층(도면에 구체적으로 도시되지는 않음)이 요구될 것이다. 프레임 엘리먼트는, 예컨대, 블라인드 정사각형 공동들을 갖는 유리 기판일 수 있으며, 그 블라인드 정사각형 공동들 내에 다이(100)가 배치될 수 있다. 도시된 바와 같이, 인접한 다이(100) 사이에 트렌치 구역(220)이 있다. 건조 패터닝된 막(850)이 트렌치 구역(220)에 포지셔닝된다. 건조 패터닝된 막(850)은 본원에서 추가로 설명되는 핸들링 시스템(도 9 및 도 10에 도시됨)에 의해 트렌치 구역(220)에 포지셔닝될 수 있다. 건조 패터닝된 막(850)은, 건조 패터닝된 막(850)이 트렌치 구역(220) 내에 정렬되도록, 건조 패터닝된 막(850)을 커버 엘리먼트(250) 상에 배치함으로써, 트렌치 구역(220)에 포지셔닝될 수 있다. 커버 엘리먼트(250)는 건조 패터닝된 막(850)을 트렌치 구역(220)에 포지셔닝하기 위해, 다이(100) 측의 캐리어 기판(800)의 표면에 적용된다.
[0056] 건조 패터닝된 막(850)은 약 90 ℃ 내지 약 100 ℃의 온도에 노출될 때 유동성인 재료를 포함한다. 건조 패터닝된 막(850)이 트렌치 구역(220)에 포지셔닝된 후에, 건조 패터닝된 막(850)은 가압 및 가열된다. 커버 엘리먼트(250)가 유동성 재료(852)를 평탄화하기 위해 다이(100) 측의 캐리어 기판(800)의 표면에 적용될 때, 기판 지지부(도 9 및 도 10에 도시됨)가 가열되어, 건조 패터닝된 막(850)을 노출시켜서, 유동성 재료(852)를 형성할 수 있다. 커버 엘리먼트(250)가 캐리어 기판(800) 상에 포지셔닝되어 있는 동안, 유동성 재료(852)를 경화/하드닝하기 위해, 압력, 가열, 및/또는 UV 복사가 적용된다. 유동성 재료(852)는 트렌치 구역(220)에서 고체 재료(854)를 형성한다. 스텝 높이, 즉, 다이(100) 중 하나로부터 고체 재료(854)의 최상부 표면까지의 높이는 약 0.1 미크론 내지 1 미크론, 이를테면 0.3 미크론이다. 특정 예에서, 건조 패터닝된 막(850)은 실리카 충전제들을 갖는 에폭시 재료로 구성된다. 레이저 어블레이션(ablation)이 블랭킷 건조-막 시트를 패터닝하기 위해 적용된다.
[0057] 도 9는 평탄화 장치(900)를 도시한다. 평탄화 장치는 기판 지지부(910)를 포함하며, 기판 지지부(910) 상에 기판(920)이 배치될 수 있다. 기판 지지부(910)는 다양한 프로세싱 단계들 동안 기판(920)을 지지하기 위한 진공 척 등일 수 있다. 핸들링 시스템(960)이 기판(920)을 배치하고 기판 지지부(910)로부터 기판(920)을 제거하기 위해 포함될 수 있다. 핸들링 시스템(960)은 또한, 트렌치 구역(220)에 건조 패터닝된 막(850)을 포지셔닝하기 위해 포함될 수 있다.
[0058] 일부 예들에서, 핸들링 시스템(960)은 기판(920)을 기판 지지부(910)로 이동시키기 위한 로봇 암 또는 다른 기계적 장치를 포함할 수 있다. 일부 예들에서, 핸들링 시스템(960)은 로드 록들 등을 포함할 수 있다. 기판 지지부(910)는 챔버(970) 내부에 있거나, 또는 그렇지 않으면, 일부 동작 상태들 동안 챔버(970) 내에 위치되도록 이동가능하다.
[0059] 일부 예들에서, 챔버(970)(또는 챔버(970)의 부분들)는 대기, 예컨대 진공 조건들 이외의 내부 압력을 갖도록 제어가능할 수 있다. 유사하게, 챔버(970)(또는 챔버(970)의 부분들)는 표준 공기 조성들 이외의 조성들로 동작될 수 있으며, 예컨대, 저 산소, 순수 질소, 또는 아르곤 분위기들이 챔버(970) 내부에 제공될 수 있다.
[0060] 평탄화 장치의 액체 디스펜싱 시스템(935)은 디스펜싱 포인트(930)를 포함한다. 액체 디스펜싱 시스템(935)은 재료들, 이를테면, 폴리머 재료(240), 폴리머 재료(340), 평탄화 재료(440), 폴리머 재료(540) 등을 저장한다. 액체 디스펜싱 시스템(935)에 저장된 액체는 평탄화 층 전구체 재료(940)로 지칭될 수 있다.
[0061] 디스펜싱 포인트(930)는 잉크젯 노즐, 복수의 잉크젯 노즐들을 포함하는 잉크젯 헤드, 스프레이-타입 노즐, 복수의 스프레이-타입 노즐들을 포함하는 스프레이 헤드, 또는 일반적으로는, 액체 디스펜싱 시스템(935)으로부터의 액체가 챔버(970) 내에 디스펜싱될 수 있게 하는 임의의 디바이스 또는 포트이다. 디스펜싱 포인트(930)는, 예컨대, 액체 디스펜싱 헤드, 액적 이젝터, 스프레이 노즐, 또는 복수의 이들 컴포넌트들, 또는 이들 컴포넌트들의 조합일 수 있다. 디스펜싱 포인트(930)는 기판(920)의 특정 부분들에 액체가 디스펜싱될 수 있도록 챔버(970) 내에서 이동가능할 수 있다. 예컨대, 액체 디스펜싱 시스템(935)은 기판(920)의 상부 표면 평면에 대응하는 X-Y 좌표계에서 디스펜싱 포인트(930)를 이동시키기 위한 메커니즘들을 포함할 수 있다.
[0062] 기판(920)에 대하여 디스펜싱 포인트(930)를 이동시키기 위한 메커니즘들에 부가하여 또는 그러한 메커니즘들 대신에, 기판 지지부(910)는 디스펜싱 포인트(930)에 대하여 기판(920)을 이동시키기 위한 메커니즘들을 포함할 수 있거나 또는 그러한 메커니즘들에 부착될 수 있다. 기판 지지부(910)는 또한, 기판(920)이 회전될 수 있게 하는 회전 메커니즘들을 포함할 수 있다. 일부 예들에서, 기판 지지부(910)의 회전 메커니즘은 수백 내지 수천 RPM의 속도들로 스핀 코팅 타입 프로세싱을 가능하게 할 수 있다.
[0063] 기판 지지부(910) 및/또는 챔버(970)는 평탄화 층 전구체 재료(940)를 베이킹, 경화 및/또는 하드닝하는 것, 건조 패터닝된 막(850)을 약 90 ℃ 내지 약 100 ℃의 온도에 노출시켜서 유동성 재료(852)를 형성하는 것, 및 유동성 재료(852)를 베이킹, 경화 및/또는 하드닝하는 것 중 적어도 하나의 목적들을 위해, 기판(920)을 가열하는 것이 가능할 수 있다. 선택적으로, 평탄화 장치(900)는, 평탄화 층 전구체 재료(940)를 경화/하드닝하는 것, 건조 패터닝된 막(850)을 약 90 ℃ 내지 약 100 ℃의 온도에 노출시켜서 유동성 재료(852)를 형성하는 것, 및 유동성 재료(852)를 경화/하드닝하는 것 중 적어도 하나를 위해 기판(920)에 광을 공급하기 위한 노출 시스템(980)을 포함할 수 있다. 평탄화 장치(900)는 기판 프로세싱 트랙 시스템, 클러스터-타입 프로세싱 장치, 또는 다기능 기판 프로세싱 장치에 연결될 수 있거나, 또는 이들의 통합된 부분일 수 있다.
[0064] 노출 시스템(980)은 기판(920)에 광을 제공하기 위해 필요한 다양한 엘리먼트들, 이를테면, 미러들, 렌즈들, 액체 광 가이드(liquid light guide)들, 필터들 등을 포함할 수 있다. 노출 시스템(980)은 광 소스, 이를테면 UV 램프, IR 가열 램프 등을 포함할 수 있거나 또는 이들에 부착될 수 있다. 노출 시스템(980)은 챔버(970) 내에서 이동가능할 수 있다. 일부 예들에서, 챔버(970)는, 노출 시스템(980)이 외부로부터, 밀봉된 챔버(970)로 광을 공급할 수 있게 하는 윈도우 부분을 포함할 수 있다. 일부 예들에서, 노출 시스템(980)은 선택적일 수 있으며, 평탄화 액체의 하드닝은, 이를테면 챔버(970) 또는 기판 지지부(910)에 의한 가열에 의해 제공될 수 있다. 평탄화 장치(900) 내의 하드닝 시스템은 챔버(970)의 가열 엘리먼트, 기판 지지부(910) 내의 가열 엘리먼트, 및 노출 시스템(980) 중 적어도 하나에 대응하는 것으로 간주될 수 있다. 예컨대, 기판 지지부(910) 내의 가열 엘리먼트는 기판(920)을 가열하여, 건조 패터닝된 막(850)을 약 90 ℃ 내지 약 100 ℃의 온도에 노출시켜서 유동성 재료(852)를 형성하고, 유동성 재료(852)를 경화/하드닝할 것이다.
[0065] 도 10은 평탄화 장치(1000)를 도시한다. 일반적으로, 평탄화 장치(1000)는, 평면 엘리먼트 시스템(1010)의 부가를 제외하면, 위에서 설명된 평탄화 장치(900)와 유사하다. 2개의 예들 사이의 공통 엘리먼트들에는 도면들에서 동일한 참조 번호들이 주어진다. 평면 엘리먼트 시스템(1010)은 평면 엘리먼트(1020)를 홀딩하기 위한 평면 엘리먼트 지지부(1015)를 포함한다. 평면 엘리먼트(1020)는 평탄한 몰드 엘리먼트, 패터닝되지 않은 몰드 엘리먼트, 평탄한 플레이트 엘리먼트 등이다.
[0066] 일반적으로, 평면 엘리먼트(1020)는, 구조 및 기능에서, 위의 예들에서 설명된 바와 같은 커버 엘리먼트(250) 및/또는 평면 엘리먼트(550)에 대응한다. 평면 엘리먼트 시스템(1010)은 기판(920)과 접촉하도록 평면 엘리먼트(1020)를 배치하기 위한 메커니즘들을 포함한다. 평면 엘리먼트 시스템(1010)은 제어가능한 압력 레벨로 기판(920)으로 평면 엘리먼트(1020)를 가압한다.
[0067] 액체 디스펜싱 시스템(935) 및 노출 시스템(980)은 평면 엘리먼트 시스템(1010) 및/또는 기판 지지부(910)의 이동들이 방해받지 않게 되도록 부분적으로 수납된 포지션들로 도 10에 도시된다. 그러나, 일부 예들에서, 챔버(970)는 별개의 부분들로 분할 또는 제공될 수 있고, 그에 따라, 챔버(970)의 하나의 부분에서 액체 디스펜싱이 실시될 수 있고, 챔버(970)의 다른 부분에서 가압 평탄화가 실시될 수 있다. 기판 지지부(910)는 챔버(970)의 상이한 부분들 또는 구획들 사이에서 이동할 수 있다(또는 이동될 수 있음). 유사하게, 일부 예들에서, 액체 디스펜싱 시스템(935)이 평탄화 장치(1000)로부터 완전히 제외될 수 있으며, 액체 디스펜싱은, 특히, 평탄화 장치(1000)에 연결되거나, 또는 그렇지 않으면, 평탄화 장치(1000)와 연관된 평탄화 장치(900)에서 수행될 수 있다. 마찬가지로, 노출 시스템(980)(제공되는 경우)에 의한 노출은 챔버(970)의 상이한 부분 또는 구획에서 수행될 수 있다.
[0068] 평면 엘리먼트 시스템(1010)은 또한, 평면 엘리먼트(1020)를 통해 또는 다른 방식으로 평탄화 층 전구체 재료(940)와 유동성 재료(852) 중 하나를 광-경화 또는 광-하드닝할 수 있게 하는 투명 또는 투과 부분들을 제공할 수 있다.
[0069] 평면 엘리먼트 시스템(1010)은, 기판으로의 가압 전에 또는 기판으로의 가압 동안, 평면 엘리먼트(1020)를 가열하기 위한 가열 엘리먼트들을 포함할 수 있다. 평면 엘리먼트 시스템(1010)은 기판(920)에 대하여 평면 엘리먼트(1020)를 포지셔닝하기 위한 X-Y 이동 메커니즘들을 포함할 수 있다. 세타(θ), 평면 경사(planar tilt), 또는 다른 이동 제어들이 또한, 평면 엘리먼트 시스템(1010)에 제공될 수 있다.
[0070] 기판(920)과 평면 엘리먼트(1020) 사이의 가압은 평면 엘리먼트 시스템(1010) 또는 기판 지지부(910) 중 어느 하나 또는 둘 모두에 의해 제공되는 Z-방향 이동들에 의해 달성될 수 있다. 일부 경우들에서, 가압은 평면 엘리먼트(1020) 및/또는 기판(920)의 후면에 공급되는 증가된 가스 압력의 제공에 의해 적용될 수 있다. 평면 엘리먼트(1020)는 기판(920) 전체가 동시에 평탄화되도록 기판(920)과 실질적으로 동일한 평면 면적 치수로 이루어질 수 있다. 대안적으로, 평면 엘리먼트(1020)는 한 번에 기판(920)의 일부만이 평탄화되도록 기판(920)의 평면 면적 치수보다 더 작은 평면 면적 치수를 가질 수 있다. 일부 예들에서, 평면 엘리먼트(1020)는, 가압 동안, 평면 엘리먼트(1020)의 일부가 기판(920)의 최외측 에지로부터 돌출되도록, 평면 면적 치수가 기판(920)보다 더 클 수 있다.
[0071] 건조 패터닝된 막(850)은, 건조 패터닝된 막(850)이 트렌치 구역(220)과 정렬되도록, 핸들링 시스템(960)에 의해 평면 엘리먼트(1020) 상에 배치될 수 있다. 평면 엘리먼트 시스템(1010)은 건조 패터닝된 막(850)을 트렌치 구역(220)에 포지셔닝하기 위해, 제어가능한 압력 레벨로 평면 엘리먼트(1020)를 기판(920)으로 가압한다.
[0072] 일반적으로, 평탄화 층 전구체 재료(940)를 베이킹, 경화 및 하드닝하는 것 중 적어도 하나, 건조 패터닝된 막(850)을 노출시켜서 유동성 재료(852)를 형성하는 것, 및 유동성 재료(852)를 베이킹, 경화 및 하드닝하는 것 중 적어도 하나는, 챔버(970), 기판 지지부(910), 또는 평면 엘리먼트 시스템(1010) 중 임의의 하나에 의해 제공되는 가열에 의해 수행될 수 있거나, 또는 이들 양상들을 조합하여 수행될 수 있다. 평탄화 층 전구체 재료(940)와 유동성 재료(852) 중 하나가 광으로 경화될 수 있는 일부 예들에서, 노출 시스템(980)이 하드닝을 위해 사용될 수 있다. 평탄화 장치(1000) 내의 하드닝 시스템은 챔버(970)의 가열 엘리먼트, 기판 지지부(910) 내의 가열 엘리먼트, 평면 엘리먼트 시스템(1010) 내의 가열 엘리먼트 및/또는 광 경화 소스, 및 노출 시스템(980) 중 적어도 하나에 대응하는 것으로 간주될 수 있다.
[0073] 전술된 바가 본 개시내용의 특정 실시예들에 관한 것이지만, 이들 실시예들이 단지 원리들 및 애플리케이션들을 예시하는 것일 뿐임이 이해될 것이다. 따라서, 첨부된 청구항들에 의해 표현되는 바와 같은, 본 발명들의 사상 및 범위로부터 벗어나지 않으면서, 다른 실시예들을 제공하기 위해, 예시적인 실시예들에 다양한 수정들이 이루어질 수 있음이 이해될 것이다.
Claims (15)
- 기판으로부터 돌출된 인접한 피처(feature)들 사이의 구역 내에만 평탄화 액체(planarizing liquid)를 디스펜싱(dispense)하는 단계 ― 상기 평탄화 액체가 상기 인접한 피처들의 상부 표면에 직접적으로 디스펜싱되지 않음 ―;
상기 인접한 피처들 사이의 구역 내에만 평탄화 액체를 디스펜싱한 후에 스핀 코팅 프로세싱을 수행하는 단계 ― 상기 스핀 코팅 프로세싱을 수행하는 단계는, 상기 기판이 스피닝하는 동안 상기 기판 상에 부가적인 양의 상기 평탄화 액체를 디스펜싱하는 것을 포함함 ―; 및
실질적으로 고체인 재료를 형성하도록, 상기 평탄화 액체를 하드닝(harden)하기 위해 상기 평탄화 액체를 프로세싱하는 단계를 포함하는,
전자 디바이스 패키지 제작 방법. - 제1 항에 있어서,
상기 인접한 피처들은 반도체 칩들이며,
상기 평탄화 액체는 패키징 수지 전구체인,
전자 디바이스 패키지 제작 방법. - 제1 항에 있어서,
상기 평탄화 액체는 에폭시 수지 전구체인,
전자 디바이스 패키지 제작 방법. - 제1 항에 있어서,
상기 인접한 피처들 사이의 거리는 1 밀리미터 초과인,
전자 디바이스 패키지 제작 방법. - 제1 항에 있어서,
상기 평탄화 액체를 하드닝하기 위해 프로세싱하는 단계는, 가열 및 자외선 광에 대한 노출 중 하나 이상을 포함하는,
전자 디바이스 패키지 제작 방법. - 제1 항에 있어서,
상기 평탄화 액체는, 스프레이 노즐을 통해, 상기 인접한 피처들 사이의 구역 내에 디스펜싱되는,
전자 디바이스 패키지 제작 방법. - 제1 항에 있어서,
상기 인접한 피처들 사이의 구역 내에 디스펜싱되는 평탄화 액체의 제1 부피는 상기 인접한 피처들 사이의 구역의 제2 부피 이하인,
전자 디바이스 패키지 제작 방법. - 제1 항에 있어서,
상기 하드닝하기 위해 상기 평탄화 액체를 프로세싱하는 단계 전에, 평면 엘리먼트를 상기 기판으로 가압하는 단계를 더 포함하는,
전자 디바이스 패키지 제작 방법. - 제8 항에 있어서,
상기 하드닝하기 위해 상기 평탄화 액체를 프로세싱하는 단계 후에, 상기 기판으로부터 상기 평면 엘리먼트를 제거하는 단계를 더 포함하는,
전자 디바이스 패키지 제작 방법. - 기판 지지부 ― 상기 기판 지지부 상에 기판이 배치될 수 있음 ―;
상기 기판으로부터 돌출된 인접한 피처들 사이의 구역 내에만 평탄화 액체를 디스펜싱하도록 구성된 액체 디스펜싱 시스템 ― 상기 평탄화 액체가 상기 인접한 피처들의 상부 표면에 직접적으로 디스펜싱되지 않고, 상기 인접한 피처들 사이의 구역 내에만 평탄화 액체를 디스펜싱한 후에 스핀 코팅 프로세스를 수행하는 동안 상기 기판 상에 부가적인 양의 상기 평탄화 액체를 디스펜싱함 ―; 및
실질적으로 고체인 재료를 형성하기 위해, 상기 평탄화 액체를 하드닝하기 위한 하드닝 시스템을 포함하는,
평탄화 장치. - 제10 항에 있어서,
상기 액체 디스펜싱 시스템은 잉크젯 헤드를 포함하며,
상기 하드닝 시스템은 상기 기판을 가열하기 위한 가열 엘리먼트와, 자외선 광에 상기 기판을 노출시키기 위한 자외선 노출 시스템 중 적어도 하나를 포함하는,
평탄화 장치. - 제10 항에 있어서,
실질적으로 평탄한 평면 엘리먼트를 상기 평탄화 액체로 가압하고, 상기 평탄화 액체로부터 상기 실질적으로 평탄한 평면 엘리먼트를 제거하도록 구성된 평면 엘리먼트 시스템을 더 포함하며,
상기 하드닝 시스템은 상기 기판을 가열하기 위한 가열 엘리먼트를 포함하는,
평탄화 장치. - 삭제
- 삭제
- 삭제
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201862643222P | 2018-03-15 | 2018-03-15 | |
| US62/643,222 | 2018-03-15 | ||
| PCT/US2019/018154 WO2019177742A1 (en) | 2018-03-15 | 2019-02-15 | Planarization for semiconductor device package fabrication processes |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200120766A KR20200120766A (ko) | 2020-10-21 |
| KR102521991B1 true KR102521991B1 (ko) | 2023-04-13 |
Family
ID=67908338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020207029381A KR102521991B1 (ko) | 2018-03-15 | 2019-02-15 | 반도체 디바이스 패키지 제작 프로세스들을 위한 평탄화 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP3766097A4 (ko) |
| JP (1) | JP7258906B2 (ko) |
| KR (1) | KR102521991B1 (ko) |
| CN (1) | CN111868920A (ko) |
| TW (1) | TWI717690B (ko) |
| WO (1) | WO2019177742A1 (ko) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11342256B2 (en) | 2019-01-24 | 2022-05-24 | Applied Materials, Inc. | Method of fine redistribution interconnect formation for advanced packaging applications |
| IT201900006740A1 (it) | 2019-05-10 | 2020-11-10 | Applied Materials Inc | Procedimenti di strutturazione di substrati |
| IT201900006736A1 (it) | 2019-05-10 | 2020-11-10 | Applied Materials Inc | Procedimenti di fabbricazione di package |
| US11931855B2 (en) | 2019-06-17 | 2024-03-19 | Applied Materials, Inc. | Planarization methods for packaging substrates |
| US11862546B2 (en) | 2019-11-27 | 2024-01-02 | Applied Materials, Inc. | Package core assembly and fabrication methods |
| US11257790B2 (en) | 2020-03-10 | 2022-02-22 | Applied Materials, Inc. | High connectivity device stacking |
| US20210305082A1 (en) * | 2020-03-30 | 2021-09-30 | Canon Kabushiki Kaisha | Superstrate and method of making it |
| US11454884B2 (en) | 2020-04-15 | 2022-09-27 | Applied Materials, Inc. | Fluoropolymer stamp fabrication method |
| US11400545B2 (en) | 2020-05-11 | 2022-08-02 | Applied Materials, Inc. | Laser ablation for package fabrication |
| US11752519B2 (en) | 2020-06-19 | 2023-09-12 | Canon Kabushiki Kaisha | Planarization method and photocurable composition |
| TWI751600B (zh) * | 2020-07-03 | 2022-01-01 | 財團法人工業技術研究院 | 封裝結構 |
| US11232951B1 (en) | 2020-07-14 | 2022-01-25 | Applied Materials, Inc. | Method and apparatus for laser drilling blind vias |
| US11676832B2 (en) | 2020-07-24 | 2023-06-13 | Applied Materials, Inc. | Laser ablation system for package fabrication |
| US11521937B2 (en) | 2020-11-16 | 2022-12-06 | Applied Materials, Inc. | Package structures with built-in EMI shielding |
| US11404318B2 (en) | 2020-11-20 | 2022-08-02 | Applied Materials, Inc. | Methods of forming through-silicon vias in substrates for advanced packaging |
| US11705365B2 (en) | 2021-05-18 | 2023-07-18 | Applied Materials, Inc. | Methods of micro-via formation for advanced packaging |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060003600A1 (en) * | 2004-06-30 | 2006-01-05 | Barns Chris E | Contact planarization for integrated circuit processing |
| JP2008114195A (ja) * | 2006-11-08 | 2008-05-22 | Tokyo Ohka Kogyo Co Ltd | 平坦化塗布方法 |
| JP2011032436A (ja) * | 2009-08-05 | 2011-02-17 | Nitto Denko Corp | 電子部品封止用のシート状エポキシ樹脂組成物およびそれを用いた電子部品装置 |
| US20120126395A1 (en) * | 2010-11-18 | 2012-05-24 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming Uniform Height Insulating Layer Over Interposer Frame as Standoff for Semiconductor Die |
| US20160148887A1 (en) * | 2014-11-26 | 2016-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Device Package with Reduced Thickness and Method for Forming Same |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0951057B1 (en) * | 1996-11-11 | 2004-05-06 | Catalysts & Chemicals Industries Co., Ltd. | Substrate flattening method |
| JP3456462B2 (ja) * | 2000-02-28 | 2003-10-14 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US20070032083A1 (en) * | 2005-08-05 | 2007-02-08 | Hynix Semiconductor, Inc. | Planarization method for manufacturing semiconductor device |
| FR2905198B1 (fr) * | 2006-08-22 | 2008-10-17 | 3D Plus Sa Sa | Procede de fabrication collective de modules electroniques 3d |
| WO2009050891A1 (ja) | 2007-10-17 | 2009-04-23 | Panasonic Corporation | 実装構造体 |
| JP4543089B2 (ja) | 2008-01-11 | 2010-09-15 | 株式会社東芝 | 半導体装置 |
| US8062424B2 (en) * | 2009-11-13 | 2011-11-22 | Freescale Semiconductor, Inc. | Method and apparatus for molding substrate |
| US20120064720A1 (en) * | 2010-09-10 | 2012-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Planarization control for semiconductor devices |
| EP2858111B1 (en) * | 2012-05-30 | 2019-06-26 | Olympus Corporation | Imaging device manufacturing method and semiconductor device manufacturing method |
| US9349622B2 (en) * | 2013-03-12 | 2016-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for planarization of substrate coatings |
| US9508623B2 (en) * | 2014-06-08 | 2016-11-29 | UTAC Headquarters Pte. Ltd. | Semiconductor packages and methods of packaging semiconductor devices |
| WO2017203888A1 (ja) | 2016-05-26 | 2017-11-30 | アピックヤマダ株式会社 | 樹脂供給方法、樹脂供給装置、樹脂成形装置、樹脂セット方法および樹脂成形方法 |
-
2019
- 2019-02-15 JP JP2020547376A patent/JP7258906B2/ja active Active
- 2019-02-15 EP EP19766870.0A patent/EP3766097A4/en active Pending
- 2019-02-15 WO PCT/US2019/018154 patent/WO2019177742A1/en active Application Filing
- 2019-02-15 KR KR1020207029381A patent/KR102521991B1/ko active IP Right Grant
- 2019-02-15 CN CN201980019163.5A patent/CN111868920A/zh active Pending
- 2019-02-18 TW TW108105230A patent/TWI717690B/zh active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060003600A1 (en) * | 2004-06-30 | 2006-01-05 | Barns Chris E | Contact planarization for integrated circuit processing |
| JP2008114195A (ja) * | 2006-11-08 | 2008-05-22 | Tokyo Ohka Kogyo Co Ltd | 平坦化塗布方法 |
| JP2011032436A (ja) * | 2009-08-05 | 2011-02-17 | Nitto Denko Corp | 電子部品封止用のシート状エポキシ樹脂組成物およびそれを用いた電子部品装置 |
| US20120126395A1 (en) * | 2010-11-18 | 2012-05-24 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming Uniform Height Insulating Layer Over Interposer Frame as Standoff for Semiconductor Die |
| US20160148887A1 (en) * | 2014-11-26 | 2016-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Device Package with Reduced Thickness and Method for Forming Same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2021517360A (ja) | 2021-07-15 |
| TWI717690B (zh) | 2021-02-01 |
| JP7258906B2 (ja) | 2023-04-17 |
| TW201946162A (zh) | 2019-12-01 |
| EP3766097A4 (en) | 2022-04-13 |
| WO2019177742A1 (en) | 2019-09-19 |
| EP3766097A1 (en) | 2021-01-20 |
| CN111868920A (zh) | 2020-10-30 |
| KR20200120766A (ko) | 2020-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102521991B1 (ko) | 반도체 디바이스 패키지 제작 프로세스들을 위한 평탄화 | |
| JP4990479B2 (ja) | 多層リソグラフィープロセスに関する新規な平坦化方法 | |
| JP5173311B2 (ja) | インプリント方法、インプリント装置および半導体製造方法 | |
| CN107203099A (zh) | 半导体器件及其制造方法 | |
| KR20140013957A (ko) | 임프린트 장치 및 물품 제조 방법 | |
| JP3927768B2 (ja) | 半導体装置の製造方法 | |
| KR20060004903A (ko) | 패턴형성방법 및 반도체장치의 제조방법 | |
| JP2017147283A (ja) | 微細構造の転写方法および微細構造の転写装置 | |
| JP5693090B2 (ja) | 基板のエンボス加工用装置 | |
| CN112970102A (zh) | 通过微压印形成过孔的方法 | |
| KR102604061B1 (ko) | 성형 장치, 성형 방법, 및 물품의 제조 방법 | |
| KR102369538B1 (ko) | 성형 장치 및 물품 제조 방법 | |
| KR20200026063A (ko) | 임프린트 필드의 에지를 구배 선량으로 조명하기 위한 시스템 및 방법 | |
| KR20060037688A (ko) | 임프린트법을 이용한 고분해능 인쇄회로기판의 제조방법 | |
| JP2011159904A (ja) | パターン形成方法および含浸装置 | |
| JP6571028B2 (ja) | パターン形成方法 | |
| TWI338189B (en) | Substrate structure and method of manufacturing thin film pattern layer using the same | |
| JP7267783B2 (ja) | 平坦化装置、平坦化方法及び物品の製造方法 | |
| JP7446934B2 (ja) | 型、平坦化装置、平坦化方法及び物品の製造方法 | |
| US20230197463A1 (en) | Apparatus including a substrate chuck, a dispenser, and a planarization head and methods of using the same | |
| JP7466375B2 (ja) | インプリント方法、インプリント装置及び物品の製造方法 | |
| JP2023175231A (ja) | 成形装置、成形方法及び物品の製造方法 | |
| JP7134034B2 (ja) | 成形装置および物品製造方法 | |
| JP7105643B2 (ja) | 成形装置および物品製造方法 | |
| JP2023056322A (ja) | 基板搬送方法、基板搬送装置、及び物品の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |