KR102480116B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

Cu 배선을 구비한 반도체 장치의 TDDB 수명을 향상시킨다. 반도체 장치는 층간 절연막(INS2)과, 층간 절연막(INS2) 내부에 형성된 인접하는 Cu 배선(M1W)들과, 층간 절연막(INS2) 표면 및Cu 배선(M1W)들 표면과 접하며 또 층간 절연막(INS2) 및 Cu 배선(M1W)들을 피복하는 절연성 배리어막(BR1)을 가진다. 그리고, 인접하는 Cu 배선(M1W)들 간에 있어서 층간 절연막(INS2)은 그 표면에 대미지층(DM1)을 가지고, 대미지층(DM1)보다 깊은 위치에 대미지층(DM1)의 질소 농도보다 높은 질소 농도를 가지는 전계 완화층(ER1)을 구비한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 예를 들면 Cu 배선을 구비한 반도체 장치 및 그 제조 방법에 바람직하게 이용할 수 있는 것이다.
최근의 반도체 장치에 있어서는 고속 동작, 저소비전력 등을 위해 Cu(동) 배선의 적용이 필수적이다. Cu 배선은 다마신(Damascene)법을 이용하여 반도체 기판 위의 층간 절연막에 배선 홈을 형성한 후, 이 배선 홈의 내부 및 층간 절연막 위에 Cu(동)막을 퇴적하고, 다음으로 화학 기계 연마(CMP:Chemical Mechanical Polishing)법을 이용하여 배선 홈 내부에 선택적으로 Cu막을 남김으로써 형성된다. 층간 절연막으로서는 산화 실리콘막 등이 사용되고 있다.
Cu 배선을 구성하는 Cu는 예를 들어 Al(알루미늄)과 같은 배선 재료에 비하여 산화 실리콘막 등의 층간 절연막 내부로 확산되기 쉬우므로, Cu 배선의 저면 및 측면은 TiN(질화 티타늄)막 등의 도전성 배리어막으로 피복된다. 또한, Cu 배선의 표면은 인접하는 층간 절연막의 표면과 함께 절연성 배리어막으로 피복된다.
이와 같은 Cu 배선 구조에서는 층간 절연막과 절연성 배리어막의 계면을 Cu 이온이 이동함으로 인해 Cu 배선의 TDDB(Time Dependence on Dielectric Breakdown)가 발생된다. 특히 Cu-CMP 후에 Cu 표면이 산화되어 CuO가 되면 Cu가 이온화되기 쉬워지므로 TDDB가 열화된다. 이와 같은 Cu 배선의 TDDB 특성을 향상시키기 위해 Cu 배선 및 층간 절연막의 표면에 암모니아(NH3) 플라스마 처리를 실시하여 Cu 배선 표면의 CuO를 Cu로 환원한 다음에 절연성 배리어막을 형성하는 기술이 알려져 있다.
또한, 층간 절연막으로서는 배선간 용량을 저감하기 위해 저유전율의 절연막, 예를 들어 SiCOH 등의 사용이 검토되고 있다.
“Effective Cu Surface Pre-treatment for High-reliable 22nm-node Cu Dual Damascene Interconnects with High Plasma resistant Ultra Low-k Dielectric(k=2.2)” (비특허문헌 1)에는 저유전율의 절연막에 형성한 Cu 배선에 암모니아 플라스마 처리를 실시하는 것이 개시되어 있다. 또한, 암모니아 플라스마 처리로 인해 저유전율의 층간 절연막 표면에 산화막과 같은 유전율이 높은 대미지(damage)층이 형성되어 RC 특성이나 신뢰성이 저하되는 것이 개시되어 있다.
본 발명자는 층간 절연막으로서 저유전율의 절연막을 사용한 Cu 배선에 대하여 검토하고 다음과 같은 문제점을 발견했다.
반도체 장치의 미세화가 진행되면서 Cu 배선간 스페이스가 좁아지는 반면 전원 전압은 거의 일정한 채로 있으므로 Cu 배선간의 층간 절연막에 가해지는 전계 강도는 커지는 추세이다. 또한, Cu 배선은 그 제조 방법에 의존하여 막두께 방향으로 테이퍼 형상을 가지므로 인접하는 Cu 배선들의 윗쪽 단부간에 가해지는 전계가 가장 높아진다. 즉, 층간 절연막과 절연성 배리어막의 계면은 TDDB 파괴(TDDB 수명의 저하)가 가장 일어나기 쉬운 곳이라고 말할 수 있다. 그 위에, CMP 처리 후의 암모니아 플라스마 처리로 인해 저유전율의 층간 절연막 표면이 산화 및 질화되어 대미지층이 형성되면, 층간 절연막의 유전율보다 대미지층 부분의 유전율이 더 높으므로 대미지층 부분에 전계가 집중되기 쉽고 Cu 배선간의 TDDB 수명이 저하(악화)된다는 문제가 있었다.
기타의 과제와 신규한 특징은 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
일 실시 형태에 따르면 반도체 장치는 층간 절연막과, 층간 절연막 내부에 형성된 인접하는 Cu 배선들과, 층간 절연막 표면 및 Cu 배선들 표면과 접하며 또 층간 절연막 및 Cu 배선들을 피복하는 절연성 배리어막을 가진다. 그리고, 층간 절연막은 인접하는 Cu 배선들 간에 있어서 그 표면에 대미지층을 가지고, 대미지층보다 깊은 위치에 대미지층의 질소 농도보다 높은 질소 농도를 가지는 전계 완화층을 가진다.
일 실시 형태에 따르면 Cu 배선을 구비한 반도체 장치의 TDDB 수명을 향상시킬 수 있다.
도 1은 일 실시 형태의 반도체 장치의 주요부 단면도이다.
도 2는 일 실시형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 3은 도 2에 계속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 4는 도 3에 계속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 5는 도 4에 계속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 6은 도 5에 계속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 7은 일 실시 형태의 반도체 장치의 층간 절연막의 CN-강도 분포도이다.
도 8은 도 6에 계속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 9는 도 8에 계속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 10은 도 9에 계속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 11은 도 10에 계속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 12는 도 11에 계속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 13은 도 12에 계속되는 반도체 장치의 제조 공정 중의 주요부 단면도이다.
도 14는 일 실시 형태의 반도체 장치의 층간 절연막의 CN-강도비와 TDDB 수명의 관계를 나타내는 그래프이다.
도 15는 제2 실시 형태의 반도체 장치의 제조 방법에 관한 가스 흐름도이다.
도 16은 제2 실시 형태에 관한 층간 절연막의 CN-강도 분포도이다.
도 17은 제2 실시 형태의 반도체 장치의 제조 방법에 관한 가스 흐름도의 변형예이다.
도 18은 제3 실시 형태에 관한 층간 절연막의 CN-강도 분포도이다.
도 19는 제4 실시 형태에 관한 반도체 장치의 주요부 단면도이다.
도 20은 제4 실시 형태에 관한 절연성 배리어막의 CN-강도 분포도이다.
도 21은 제4 실시 형태의 반도체 장치의 제조 방법에 관한 가스 흐름도이다.
도 22는 제4 실시 형태에 관한 절연성 배리어막의 CN-강도 분포도의 변형예이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서 동일한 기능을 가지는 부재에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 이하의 실시 형태에서는 특별히 필요할 때 이외는 동일 또는 마찬가지인 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 실시 형태에서 이용하는 도면에 있어서는 도면을 보기 쉽게 하기 위해 단면도이어도 해칭을 생략하는 경우도 있고, 평면도이어도 해칭을 붙이는 경우도 있다.
(실시 형태 1)
도 1은 본 실시 형태의 반도체 장치의 단면 구조를 나타내는 주요부 단면도이다.
실리콘으로 이루어지는 P형 반도체 기판(SUB)의 주면(표면)에는 복수의 P형 웰 영역(PW)과 복수의 N형 웰 영역(NW)이 형성되어 있다. P형 웰 영역(PW) 내부에는 N형 MISFET(Metal Insulator Semiconductor Field Effect Transistor)(Qn) (이하, N형 MISFET(Qn)라고 기재한다)가 형성되고, N형 웰 영역(NW) 내부에는 P형 MISFET(Qp) (이하, P형 MISFET(Qp)라고 기재한다)가 형성된다. 반도체 기판(SUB)의 표면에는 산화 실리콘막 등의 절연막으로 구성된 소자 분리막(소자 분리 영역)(ST)가 부분적으로 형성되어 있다. 소자 분리막(ST)은 P형 웰 영역(PW) 내부 및 N형 웰 영역(NW) 내부에 있어서 N형 MISFET 형성 영역 및 P형 MISFET 형성 영역을 규정하고 있다. 즉, 평면에서 보아 P형 웰 영역(PW) 내부의 소자 분리막(ST)으로 둘러싸인 영역에 N형 MISFET(Qn)가 1개 또는 복수개 형성된다. 또한, 평면에서 보아 N형 웰 영역(NW) 내부의 소자 분리막(ST)으로 둘러싸인 영역에 P형 MISFET(Qp)가 1개 또는 복수개 형성된다. N형 MISFET(Qn)는 소자 분리막(ST)과 접하는 N형 소스 영역(NSD) 및 N형 드레인 영역(NSD)과, 소스 영역(NSD) 및 드레인 영역(NSD) 간의 채널 형성 영역(NCH)과, 채널 형성 영역(NCH) 위에 게이트 절연막(NGI)을 사이에 끼워 형성된 게이트 전극(NG)으로 이루어진다. N형 소스 영역(NSD), N형 드레인 영역(NSD) 및 게이트 전극(NG)의 표면에는 실리사이드막(SIL)이 형성되어 있다. P형 MISFET(Qp)는 소자 분리막(ST)과 접하는 P형 소스 영역(PSD) 및 P형 드레인 영역(PSD)과, 소스 영역(PSD) 및 드레인 영역(PSD) 간의 채널 형성 영역(PCH)과, 채널 형성 영역(PCH) 위에 게이트 절연막(PGI)을 사이에 끼워 형성된 게이트 전극(PG)으로 이루어진다. P형 소스 영역(PSD), P형 드레인 영역(PSD) 및 게이트 전극(PG)의 표면에는 실리사이드막(SIL)이 형성되어 있다.
N형 MISFET(Qn), P형 MISFET(Qp) 및 소자 분리막(ST)은 질화 실리콘막으로 이루어지는 절연막인 제1 에칭 스토퍼막(EST1)으로 피복되어 있다. 또한, 제1 에칭 스토퍼막(EST1) 위에는 절연막인 제1 층간 절연막(INS1)이 형성되어 있다. 제1 층간 절연막(INS1)은 BP(Boron, Phosphorus)-TEOS막으로 이루어진다. 제1 에칭 스토퍼막(EST1) 및 제1 층간 절연막(INS1)에는 복수의 제1 콘택트 홀(VG1)이 형성되고 있고, 제1 콘택트 홀(VG1) 내부에는 금속 도체막인 제1 플래그 전극(M1V)이 구비되어 있다. 제1 플래그 전극(M1V)은 N형 MISFET(Qn)의 소스 영역(NSD) 및 드레인 영역(NSD)과, P형 MISFET(Qp)의 소스 영역(PSD) 및 드레인 영역(PSD)과 전기적으로 접속되어 있다. 제1 플래그 전극(M1V)은 질화 티타늄(TiN)막과 텅스텐(W)막의 적층 구조로 구성되어 있다. 제1 에칭 스토퍼막(EST1)은 제1 층간 절연막(INS1)에 제1 콘택트 홀(VG1)을 형성할 때에 에칭 스토퍼로서 기능한다. 제1 콘택트 홀(VG1)을 형성할 때에는 우선 제1 층간 절연막(INS1)의 에칭 레이트가 제1 에칭 스토퍼막(EST1)의 에칭 레이트보다 큰 조건으로 에칭을 실시함으로써 제1 층간 절연막(INS1)에 제1 콘택트 홀(VG1)을 형성한다. 다음으로, 막 두께가 제1 층간 절연막(INS1)보다 얇은 제1 에칭 스토퍼(EST1)를 에칭함으로써 제1 에칭 스토퍼막(EST1)에 제1 콘택트 홀(VG1)을 형성한다. 이로써 반도체 기판(SUB)이 깎이는 것을 억제할 수 있다.
제1 층간 절연막(INS1) 및 제1 플래그 전극(M1V) 위에는 절연막인 제2 에칭 스토퍼막(EST2)과 절연막인 제2 층간 절연막(INS2)이 차례로 형성되어 있다. 제2 에칭 스토퍼막(EST2)은 질화 실리콘막으로 이루어지고, 제2 층간 절연막(INS2)은 예를 들어 비유전율이 3.0 이하인 Low-k 절연막으로 구성된다. 구체적으로 제2 층간 절연막(INS2)은 SiCOH막인데, 그 밖의 막으로서 유기 폴리머막(폴리 알릴렌막, 벤조 사이클로부텐막, 폴리이미드막 등), 파릴렌(parylene, 등록상표)막 또는 BCN(질화 붕소 탄소)막 등일 수 있다. 제2 에칭 스토퍼막(EST2)과 제2 층간 절연막(INS2)에는 복수의 제1 배선 홈(WG1)이 구비되어 있고, 제1 배선 홈(WG1) 내부에는 금속 도체막으로 이루어지는 제1 배선(M1W)이 형성되어 있다. 제1 배선(M1W)은 티타늄(Ti)막, 질화 티타늄(TiN)막, 탄탈륨(Ta)막 및 질화 탄탈륨(TaN)막 중 하나 또는 복수의 적층막과 동(Cu)막의 적층 구조로 이루어지는 동(Cu) 배선이다. 동막은 동을 주성분으로 하는데, 알루미늄(Al), 망간(Mn) 또는 팔라듐(Pd) 등의 첨가물을 함유할 수 있다. 티타늄(Ti)막, 질화 티타늄(TiN)막, 탄탈륨(Ta)막 및 질화 탄탈륨(TaN)막 중 하나 또는 복수의 적층막은 동(Cu)막과 제2 층간 절연막(INS2) 사이에 위치하여 동(Cu)이 제2 층간 절연막(INS2) 내부에 확산되는 것을 방지하는 역할을 한다. 즉, 앞에서 언급한 도전성 배리어막이다. 제1 배선(M1W)은 제1 플래그 전극(M1V)과 전기적으로 접속되어 있다.
제1 배선(M1W) 및 제2 층간 절연막(INS2)을 피복하도록 절연막인 제1 절연성 배리어막(BR1) 및 절연막인 제3 층간 절연막(INS3)이 차례로 형성되어 있다. 제1 절연성 배리어막(BR1)은 질화 실리콘막 또는 질화 탄화 규소(SiCN)막 혹은 이들의 적층막으로 이루어진다. 제1 절연성 배리어막(BR1)은 제1 배선(M1W)을 구성하는 동(Cu)이 제3 층간 절연막(INS3) 내부로 확산되는 것을 방지하는 역할을 한다. 즉, 앞에서 언급한 절연성 배리어막이다. 또한, 제3 층간 절연막(INS3)은 제2 층간 절연막(INS2)과 동일한 재료로 구성되어 있으며, 예를 들어 SiCOH로 이루어진다.
제3 층간 절연막(INS3)에는 복수의 제2 배선 홈(WG2)이 구비되어 있고, 제2 배선 홈(WG2) 내부에는 금속 도체막으로 이루어지는 제2 배선(M2W)이 형성되어 있다. 제3 층간 절연막(INS3) 및 제1 배리어막(BR1)에는 제1 배선 홈(WG1)과 연결되도록 제2 콘택트 홀(VG2)이 형성되어 있고, 제2 콘택트 홀(VG2) 내부에는 금속 도체막으로 이루어지는 제2 플래그 전극(M2V)이 구비되어 있다. 제2 배선(M2W) 및 제2 플래그 전극(M2V)은 티타늄(Ti)막, 질화 티타늄(TiN)막, 탄탈륨(Ta)막 및 질화 탄탈륨(TaN)막 중 하나 또는 복수의 적층막과 동(Cu)막의 적층 구조로 이루어지는 동(Cu) 배선으로 일체적으로 구성되어 있다. 티타늄(Ti)막, 질화 티타늄(TiN)막, 탄탈륨(Ta)막 및 질화 탄탈륨(TaN)막 중 하나 또는 복수의 적층막은 동(Cu)막과 제3 층간 절연막(INS3) 사이에 위치하여 동(Cu)이 제3 층간 절연막(INS3) 내부로 확산되는 것을 방지하는 역할을 한다. 즉, 앞에서 언급한 도전성 배리어막이다. 동막은 동을 주성분으로 하는데, 알루미늄(Al), 망간(Mn) 또는 팔라듐(Pd) 등의 첨가물을 함유할 수 있다. 제2 배선(M2W)은 제2 플래그 전극(M2V)을 사이에 끼워 제1 배선(M1W)과 전기적으로 접속되어 있다. 제2 배선(M2W) 및 제3 층간 절연막(INS3)을 피복하도록 절연막인 제2 절연성 배리어막(BR2)이 형성되어 있다. 제2 절연성 배리어막(BR2)은 질화 실리콘막 및 질화 탄화 규소 (SiCN)막의 단층(single layer)막 또는 적층막 등으로 이루어진다.
본 실시 형태에서는 제1층째 배선인 제1 배선(M1W) 및 제2층째 배선인 제2 배선(M2W)만을 도시하고 있으나 제2 배선(M2W) 윗쪽에 추가적인 배선들을 형성하여도 좋다.
이하, 도 1의 파선으로 둘러싼 부분을 참조하여 본 실시 형태를 설명한다.
도 2 내지 도 6 및 도 8 내지 도 13은 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이다. 도 7은 SiN/SiCOH 적층 구조의 비행 시간형 2차 이온 질량 분석(TOF-SIMS:Time Of Flight Secondary Ion Mass Spectrometry)에 의한 CN-강도의 딥스 프로파일(depth profile)도이고, 도 14는 TOF-SIMS의 SiCOH막의 CN-강도의 벌크(bulk)와 SiN 근처의 SiCOH 표층부의 비율과, 실제 동일한 층의 배선들간의 TDDB 수명의 관계를 나타내는 그래프이다.
이하, 도 1도 참조하면서 본 실시 형태의 반도체 장치의 제조법을 설명한다. 도 2는 제2 층간 절연막(INS2) 및 제1 절연막(INS21)의 형성 공정을 설명하는 도면이다.
N형 MISFET(Qn) 및 P형 MISFET(Qp)를 형성한 반도체 기판(SUB)을 준비하고, N형 MISFET(Qn) 및 P형 MISFET(Qp)를 피복하도록 반도체 기판(SUB) 위에 절연막으로 이루어지는 제1 층간 절연막(INS1)을 형성한다. 다음으로, N형 MISFET(Qn)의 소스 영역(NSD) 및 드레인 영역(NSD)과, P형 MISFET(Qp)의 소스 영역(PSD) 및 드레인 영역(PSD)이 노출되도록 제1 층간 절연막(INS1)에 제1 콘택트 홀(VG1)을 형성한다. 다음으로, 제1 콘택트 홀(VG1) 내부에 제1 플래그 전극(M1V)을 형성한다.
다음으로, 도 2에 나타내는 바와 같이 제1 플래그 전극(M1V) 및 제1 층간 절연막(INS1) 위에 절연막으로 이루어지는 제2 에칭 스토퍼막(EST2), 절연막으로 이루어지는 제2 층간 절연막(INS2) 및 절연막으로 이루어지는 제1 절연막(INS21)을 차례로 형성한다. 제2 층간 절연막(INS2)을 구성하는 SiCOH막은 유기 실란 가스(3MS:트리메틸실란, 4MS:테트라메틸실란, 1MS:모노메틸실란, 2MS:디메틸실란) 및 산화 가스(O2, N2O, CO, CO2 등)를 사용한 CVD법으로 형성할 수 있다. 제1 절연막(INS21)으로서는 제2 층간 절연막(INS2)보다 유전율이 더 높고 기계적인 강도가 높은 막이며, 예를 들어 산화 실리콘막이나 제2 층간 절연막(INS2)보다 유전율이 더 높고 가공 내성이 뛰어난 SiCOH막을 사용할 수 있다. 제1 절연막(INS21)의 막 두께는 제2 층간 절연막(INS2)의 막 두께보다 더 얇다.
도 3은 제1 배선 홈(WG1)의 형성 공정을 설명하는 도면이다. 제1 절연막(INS21) 위에 제1 배선(M1W)의 패턴에 대응되는 개구부를 가지는 절연막으로 이루어지는 제1 레지스트막(PR1)을 형성한다. 제1 레지스트막(PR1)을 마스크로서 사용하여 제1 절연막(INS21) 및 제2 층간 절연막(INS2)을 드라이 에칭하여 제1 배선 홈(WG1)을 형성한다. 이 드라이 에칭은 제2 에칭 스토퍼막(EST2)의 에칭 레이트보다 제2 층간 절연막(INS2) 및 제1 절연막(INS21)의 에칭 레이트가 더 높은(큰) 조건으로 실시한다. 제1 배선 홈(WG1)은 제2 층간 절연막(INS2)뿐만 아니라 제1 절연막(INS21)에도 형성한다. 또한, 제1 배선 홈(WG1)의 단면 형상은 제1 배선 홈(WG1) 저부의 개구 지름보다 제1 배선 홈(WG1) 상부의 개구 지름이 더 넓은 테이퍼 형상이 된다. 다시 말하면, 인접하는 제1 배선 홈(WG1)들 간의 제1 절연막(INS21) 및 제2 층간 절연막(INS2)의 폭은 그 상부가 저부보다 더 좁게 된다.
도 4는 제1 배선(M1W)의 형성 공정을 설명하는 도면이다. 우선, 제1 레지스트막(PR1)을 제거한 후, 제2 에칭 스토퍼막(EST2)을 전면 에치백하여 제1 플래그 전극(M1V)의 표면을 노출시킨다. 그 후, 제1 배선 홈(WG1) 내부에 도전성 막인 제1 도전성 배리어막(CBR1) 및 도전성 막인 제1 동막(CU1)을 차례로 형성한 후, 반도체 기판(SUB)의 표면에 CMP 처리를 실시한다. 그리고, 제1 배선 홈(WG1) 내부만에 제1 도전성 배리어막(CBR1) 및 제1 동막(CU1)을 선택적으로 남기고, 제2 층간 절연막(INS2) 위의 제1 도전성 배리어막(CBR1) 및 제1 동막(CU1)을 제거함으로써 제1 배선(M1W)을 형성한다. 이 CMP처리에 있어서 제1 절연막(INS21)도 제거함으로써 도 4에 나타내는 구조가 얻어진다. 인접하는 제1 배선(M1W)들 간에 제2 층간 절연막(INS2)만을 남김으로써 인접하는 제1 배선(M1W)들 간은 Low-k 절연막으로 전기적으로 분리되므로 제1 배선(M1W)들 간의 용량을 저감할 수 있다.
도 5는 암모니아 플라스마 처리 공정을 설명하는 도면이다. 제1 배선(M1W) 및 제2 층간 절연막(INS2)의 표면에 암모니아(NH3) 가스를 함유한 플라스마 처리를 실시한다. 암모니아 플라스마 처리는 NH3 가스를 사용하고, 압력:1.0Torr 내지 8.0Torr, 고주파 파워:50W 내지 500W, 시간:3Sec 내지 100Sec의 조건으로 실시한다. NH3 가스에 N2 가스를 첨가하여도 좋다. 암모니아 플라스마 처리를 실시함으로써 CMP 처리시에 제1 배선(M1W)을 구성하는 제1 동막(CU1)의 표면에 형성된 산화막(CuO)을 제거할 수 있으며 또 제2 층간 절연막(INS2)의 표면을 개질(예를 들어 매달린 결합(dangling bond)을 종단)할 수 있다. 따라서, 다음 공정에서 형성할 제1 절연성 배리어막(BR1)과 제1 배선(M1W)의 접착성(밀착성)을 향상시킬 수 있다. 단, 제2 층간 절연막(INS2)은 Low-k막으로 구성되어 있으므로 이 암모니아 플라스마 처리로 인해 제2 층간 절연막(INS2)의 표면에 제1 대미지층(DM1)이 형성된다. 제1 대미지층(DM1)은 제2 층간 절연막(INS2)의 표면으로부터 깊이 4nm까지의 범위에 형성된다. 제1 대미지층(DM1)은 제2 층간 절연막(INS2)을 구성하는 SiCOH막이 질화된 막이다. 본 실시 형태에서는 암모니아 플라스마 처리에 의해 제1 대미지층(DM1)의 하부에 제1 전계 완화층(ER1)을 형성한다. 제1 전계 완화층(ER1)도 또한 제2 층간 절연막(INS2)을 구성하는 SiCOH막이 질화된 막이다. 즉, 제1 대미지층(DM1)과 제1 전계 완화층(ER1)은 제2 층간 절연막(INS2)보다 질소 농도가 더 높은 영역이다. 도 5에서는 이해하기 쉽게 하기 위해 제1 대미지층(DM1)과 제1 전계 완화층(ER1)을 나누어 표시하고 있으나 실제로는 양자는 일체로 되어 있다.
도 6은 제1 절연성 배리어막(BR1)의 형성 공정을 설명하는 도면이다. 암모니아 플라스마 처리에 의해 산화막(CuO)이 제거된 제1 배선(M1W) 및 제2 층간 절연막(INS2)의 표면을 피복하도록 절연막으로 이루어지는 제1 절연성 배리어막(BR1)을 형성한다.
도 7은 도 6의 A-A 부분을 상정한 TOF-SIMS법에 의한 CN-강도(질소 농도) 분포를 나타내는 그래프이다. TOF-SIMS법에 의해 제1 절연성 배리어막(BR1)으로부터 제2 층간 절연막(INS2)의 소정 깊이까지를 분석한 결과이며, 질소 농도를 CN-강도를 이용하여 나타내고 있다. 제2 층간 절연막(INS2)의 깊이 방향에서의 질소 농도는 표면보다 깊은 위치에 농도 피크를 가지고 있다. 농도 피크는 제2 층간 절연막(INS2)의 표면으로부터 5nm 내지 20nm의 범위에 위치하고 있다. 제2 층간 절연막(INS2)의 표면 부분(0 내지 4nm)이 제1 대미지층(DM1)이고, 표면 부분의 질소 농도보다 높은 질소 농도를 가지는 영역이 제1 전계 완화층(ER1)이다. 제1 전계 완화층(ER1)에는 질소 농도가 점점 증가하는 영역, 질소 농도의 피크 영역 및 질소 농도가 점점 감소되는 영역이 존재한다. 제1 전계 완화층(ER1)의 질소 농도는 제1 대미지층(DM1)의 질소 농도보다 더 높다. 다시 말하면 제1 전계 완화층(ER1)의 유전율은 제1 대미지층(DM1)의 유전율보다 더 높다. 이와 같이, 인접하는 제1 배선(M1W)들 간에 있어서 제2 층간 절연막(INS2)의 표면(윗면)보다 깊은 위치에 표면의 유전율보다 높은 유전율을 가지는 영역(층)을 구비함으로써 제2 층간 절연막(INS2)의 표면에서의 전계를 완화할 수 있다. 그 결과, 인접하는 제1 배선(M1W)들 간에서의 TDDB 특성(수명)을 향상시킬 수 있다. 제1 전계 완화층(ER1)은 제2 층간 절연막(INS2)의 표면으로부터 과도하게 떨어지면 전계 완화 효과가 감소되므로 제1 전계 완화층(ER1)의 질소 농도 피크 위치는 제1 배선(M1W) 두께의 1/2보다 더 얕은 것이 바람직하다.
도 8은 제3 층간 절연막(INS3), 제2 절연막(INS31) 및 제2 콘택트 홀(VG2)의 형성 공정을 설명하는 도면이다. 제1 절연성 배리어막(BR1) 위에 제3 층간 절연막(INS3) 및 제2 절연막(INS31)을 차례로 형성한다. 제3 층간 절연막(INS3) 및 제2 절연막(INS31)은 제2 층간 절연막(INS2) 및 제1 절연막(INS21)과 동일한 막으로 구성한다. 다음으로, 제2 절연막(INS31) 위에 제2 콘택트 홀(VG2)에 대응되는 개구를 가지는 절연막으로 이루어지는 제2 레지스트막(PR2)을 형성한다. 도 8에 나타내는 바와 같이, 이 제2 레지스트막(PR2)을 마스크로서 사용하여 제2 절연막(INS31) 및 제3 층간 절연막(INS3)을 드라이 에칭함으로써 제2 콘택트 홀(VG2)을 형성한다. 이 때, 제1 절연성 배리어막(BR1) 위에서 에칭을 정지한다. 이로써 제2 콘택트 홀(VG2)의 저부에 제1 절연성 배리어막(BR1)이 남는다.
도 9는 제2 배선 홈(WG2)을 형성하기 위한 절연막으로 이루어지는 제4 레지스트막(PR4)의 형성 공정을 설명하는 도면이다. 제2 레지스트막(PR2)을 제거한 후, 제2 콘택트 홀(VG2) 내부 및 제2 절연막(INS31) 위에 제3 레지스트막(PR3)을 형성한다. 다음으로, 제3 레지스트막(PR3) 위에 제3 절연막(INS32) 및 절연막으로 이루어지는 반사 방지막(BARC)을 형성한다. 제3 절연막(INS32)은 산화 실리콘막으로 이루어지며 저온 CVD법으로 형성한다. 다음으로, 반사 방지막(BARC) 위에 제2 배선 홈(WG2)에 대응되는 개구를 가지는 제4 레지스트막(PR4)을 형성한다.
도 10은 제2 배선 홈(WG2)을 형성하는 공정을 설명하는 도면이다. 제4 레지스트막(PR4)을 마스크로서 사용하여 제2 절연막(INS31) 및 제3 층간 절연막(INS3)을 드라이 에칭함으로써 제2 배선 홈(WG2)을 형성한다. 이 때, 제3 레지스트막(PR3)보다 윗쪽에 형성된 제3 절연막(INS32), 반사 방지막(BARC) 및 제4 레지스트막(PR4)은 동시에 제거되어 도 10에 나타내는 바와 같이 제2 배선 홈(WG2)의 주위 및 제2 콘택트 홀(VG2) 내부에 제3 레지스트막(PR3)이 남는다.
도 11은 제1 배리어막(BR1)을 제거하는 공정을 설명하는 도면이다. 우선, 제2 배선 홈(WG2)의 주위 및 제2 콘택트 홀(VG2) 내부에 남은 제3 레지스트막(PR3)을 제거한 후, 제1 배리어막(BR1)에 개구부를 형성하기 위한 전면 에치백을 실시함으로써 도 11에 나타내는 바와 같이 제1 배선(M1W)의 표면을 노출시킨다. 이 전면 에치백 공정에서 제2 절연막(INS31)도 에칭되어 얇아진다.
도 12는 제2 배선(M2W)을 형성하는 공정을 설명하는 도면이다. 제2 콘택트 홀(VG2) 및 제2 배선 홈(WG2) 내부에 도전성막인 제2 도전성 배리어막(CBR2) 및 도전성막인 제2 동막(CU2)을 차례로 형성한 후, 제2 동막(CU2)의 표면에 CMP 처리를 실시한다. 그리고, 제2 콘택트 홀(VG2) 내부 및 제2 배선 홈(WG2) 내부만에 제2 도전성 배리어막(CBR2) 및 제2 동막(CU2)을 선택적으로 남김으로써 제2 배선(M2W)을 형성한다. 이 CMP처리에 있어서 제2 절연막(INS31)도 제거하여 제3 층간 절연막(INS3)의 표면을 노출시킨다. 이로써, 제2 배선(M2W)들 간은 Low-k 절연막으로 전기적으로 분리되므로 제2 배선(M2W)들 간의 용량을 저감할 수 있다.
도 13은 암모니아 플라스마 처리 공정 및 제2 절연성 배리어막(BR2) 형성 공정을 설명하는 도면이다. 제2 배선M2W 및 제3 층간 절연막(INS3)의 표면에 암모니아(NH3) 가스를 함유한 플라스마 처리를 실시한다. 암모니아 플라스마 처리의 조건들은 제1 배선(M1W)의 경우와 동일하다. 이 암모니아 플라스마 처리로 인해 제3 층간 절연막(INS3)의 표면에 제2 대미지층(DM2)이 형성된다. 제2 대미지층(DM2)은 제3 층간 절연막(INS3)의 표면으로부터 깊이 4nm까지의 범위에 형성된다. 제2 대미지층(DM2)은 제3 층간 절연막(INS3)을 구성하는 SiCOH막이 질화된 막이다. 본 실시 형태에서는 암모니아 플라스마 처리에 의해 제2 대미지층(DM2)의 하부에 제2 전계 완화층(ER2)을 형성한다. 제2 전계 완화층(ER2)도 또한 제3 층간 절연막(INS3)을 구성하는 SiCOH막이 질화된 막이다. 즉, 제2 대미지층(DM2)과 제2 전계 완화층(ER2)은 제3 층간 절연막(INS3)보다 질소 농도가 더 높은 영역이다. 도 13에서는 이해하기 쉽게 하기 위해 제2 대미지층(DM2)과 제2 전계 완화층(ER2)을 나누어 표시하고 있으나 실제로는 양자는 일체로 되어 있다.
다음으로, 제3 층간 절연막(INS3) 및 제2 배선(M2W)를 피복하도록 절연막으로 이루어지는 제2 절연성 배리어막(BR2)을 형성함으로써 도 13에 나타내는 구조가 얻어진다. 도 13의 B-B 부분의 질소 농도 분포는 도 7에 나타낸 그래프와 동일하다. 제2 전계 완화층(ER2)의 구성은 제1 전계 완화층(ER1)의 구성과 동일하므로 제2 전계 완화층(ER2)은 제1 전계 완화층(ER1)과 동일한 효과를 나타낸다. 장황이 되므로 반복 설명을 생략하지만, 도 7의 설명 단락의 기재는 제2 층간 절연막(INS2)을 제3 층간 절연막(INS3)으로, 제1 대미지층(DM1)을 제2 대미지층(DM2)으로, 제1 전계 완화층(ER1)을 제2 전계 완화층(ER2)으로, 제1 배선(M1W)을 제2 배선(M2W)으로 각각 바꿔 읽을 수 있다.
도 14는 본 실시 형태의 효과를 설명하는 그래프이다. 도 14는 층간 절연막을 구성하는 SiCOH막의 내부와 표면에서의 CN-강도비(질소 농도비)와 TDDB 수명의 관계를 나타내고 있다. CN-강도비가 1 이상으로 되면 TDDB 수명이 1 자릿수 이상 향상된다. 즉, 층간 절연막 내부에 표면의 질소 농도보다 높은 질소 농도를 가지는 층을 구비함으로써 TDDB 수명이 1 자릿수 이상 향상된다. 다시 말하면, 제1 대미지층(DM1)의 질소 농도보다 높은 질소 농도를 가지는 제1 전계 완화층(ER1)을 구비함으로써 인접하는 제1 배선(M1W)들 간의 TDDB 수명이 1 자릿수 이상 향상된다. 마찬가지로, 제2 전계 완화층(ER2)을 구비함으로써 인접하는 제2 배선(M2W)들 간의 TDDB 수명이 1 자릿수 이상 향상된다.
(실시 형태 2)
본 실시 형태 2는 상기 실시 형태 1의 변형예로서, 실시 형태 1과는 제1 전계 완화층(ER1) 및 제2 전계 완화층(ER2)의 형성 방법과 암모니아 플라스마 처리의 조건이 다르며, 기타의 부분은 동일하다. 본 실시 형태 2에서는 제1 전계 완화층(ER1)은 제2 층간 절연막(INS2)의 형성 공정 도중에 형성되고, 제2 전계 완화층(ER2)은 제3 층간 절연막(INS3)의 형성 도중에 형성된다. 따라서, 암모니아 플라스마 처리 공정에서 제1 대미지층(DM1) 및 제2 대미지층(DM2)이 형성되지만 제1 전계 완화층(ER1) 및 제2 전계 완화층(ER2)은 형성되지 않는다. 도 15는 제2 층간 절연막(INS2) 및 제3 층간 절연막(INS3) 형성시의 가스 흐름을 나타내는 도면이고, 도 16은 도 6의 A-A 부분 및 도 13의 B-B 부분의 비행 시간 2차 이온 질량 분석계(TOF-SIMS)에 의한 CN-강도(질소 농도) 분포를 나타내는 그래프이다.
제2 층간 절연막(INS2)을 구성하는 SiCOH막은 유기 실란 가스(3MS:트리메틸실란, 4MS:테트라메틸실란, 1MS:모노메틸실란, 2MS:디메틸실란) 및 산화 가스(O2, N2O, CO, CO2 등)를 사용한 CVD법으로 형성한다. 본 실시 형태 2에서는 소정의 타이밍으로 질소를 함유한 가스(N2, NH3 등)를 첨가하는 것을 특징으로 한다. 기타의 CVD 조건들은 온도가 300℃ 내지 400℃의 범위, 압력이 1.0Torr 내지 8.0Torr의 범위, 고주파 파워가 100W 내지 500W의 범위이다.
도 15에 나타내는 바와 같이, 안정적인 압력 하에서 유기 실란 가스 및 산소(O2) 가스를 흘리는 동시에 파워를 가한다. CVD 성장의 후반에서 암모니아(NH3) 가스를 첨가하여 유량을 점점 늘리고, 설정값으로 되면 점점 줄여서 제로로 한다. 그 후, 유기 실란 가스 및 산소(O2) 가스를 끊는 동시에 파워를 끊는다. 이상과 같은 암모니아(NH3) 가스 흐름을 실시함으로써 막 내부의 질소 농도를 그라데이션 형상으로 할 수 있다. 이와 같은 제조법에 의해 제2 층간 절연막(INS2)의 표면보다 깊은 위치에 제1 전계 완화층(ER1)을 형성할 수 있다. 이 제조법을 제3 층간 절연막(INS3)에 대해서도 적용 함으로써 제3 층간 절연막(INS3) 형성시에 제3 층간 절연막(INS3)의 표면보다 깊은 위치에 제2 전계 완화층(ER2)을 형성할 수 있다. 제2 층간 절연막(INS2) 및 제3 층간 절연막(INS3)의 표면에 대한 암모니아 플라스마 처리의 조건들은 실시 형태 1과 다르다. 암모니아 플라스마 처리에 의해 발생되는 제1 대미지층(DM1) 및 제2 대미지층(DM2)은 제2 층간 절연막(INS2) 및 제3 층간 절연막(INS3) 형성시의 전계 완화층(ER1, ER2)보다 질소 농도를 낮게 하는 것이 바람직하다. 예를 들어, 암모니아 플라스마 처리시에 수소 가스를 첨가하는 것이 바람직하다.
본 실시 형태 2에 따르면 실시 형태 1의 도 6 및 도 13에서 설명한 구조와 동일한 구조를 구현할 수 있다. 단, 본 실시 형태 2에 의해 얻어지는 도 6의 A-A 부분 및 도 13의 B-B 부분의 CN-강도(질소 농도)를 도 16에 나타낸다. 예를 들어 도 6의 A-A 부분을 예로 설명하지만 도 13의 B-B 부분에서도 동일한 효과를 얻을 수 있다. 실시 형태 1의 경우와 마찬가지로 제1 전계 완화층(ER1)에는 질소 농도가 점점 증가하는 영역, 질소 농도의 피크 영역, 및 질소 농도가 점점 감소되는 영역이 존재한다. 제1 전계 완화층(ER1)의 질소 농도는 제1 대미지층(DM1)의 질소 농도보다 더 높다. 다시 말하면, 제1 전계 완화층(ER1)의 유전율은 제1 대미지층(DM1)의 유전율보다 더 높다.
제1 전계 완화층(ER1)을 제1 대미지층(DM1)과 다른 공정에서 형성함으로써 암모니아 플라스마 처리로 인한 제2 층간 절연막(INS2) 표면의 대미지를 저감할 수 있으므로 실시 형태 1에 비해 인접하는 제1 배선(M1W)들 간의 TDDB 수명을 더욱 향상시킬 수 있다. 또한, 제2 층간 절연막(INS2) 내부에서의 제1 전계 완화층(ER1)의 위치, 즉 질소 농도 피크를 용이하게 제어할 수 있다. 제1 절연성 배리어막(BR1)과 제2 층간 절연막(INS2)의 계면보다 깊은 곳에서 질소 농도가 피크를 가진다는 것은 그 곳에서 유전율이 높아지고 제1 절연성 배리어막(BR1)과 제2 층간 절연막(INS2)의 계면에 전계가 집중되지 않는 것을 의미한다. 그 결과, 배선간의 TDDB를 개선할 수 있다.
도 17은 본 실시 형태 2에서의 제2 층간 절연막(INS2) 형성 방법의 변형예인 가스 흐름을 나타내는 도면이다. 이 방법은 제3 층간 절연막(INS3)에 적용할 수도 있다. 이 방법은 암모니아 가스를 첨가하는 대신 O2 가스의 유량을 변화시키는 것을 특징으로 한다. 도 17에 나타내는 바와 같이, 안정적인 압력 하에서 유기 실란 가스 및 산소(O2) 가스를 흘리는 동시에 고주파 파워를 가한다. CVD 성장의 후반에서 산소(O2) 가스 유량을 더 점점 늘리고, 설정값으로 되면 점점 줄여서 이전의 설정값으로 한다. 그 후, 유기 실란 가스 및 산소(O2) 가스를 끊는 동시에 파워를 끊는다. 이상과 같은 흐름을 실시함으로써 막 내부의 산소 농도를 그라데이션 형상으로 할 수 있다. 이와 같은 제조법에 의해 제2 층간 절연막(INS2)의 표면보다 깊은 위치에 제1 전계 완화층(ER1)을 형성할 수 있다.
이 제조법은 제3 층간 절연막(INS3)에 적용할 수도 있고, 그 결과 실시 형태 1의 도 13의 구조를 가지는 반도체 장치를 형성할 수 있다. 단, 제1 전계 완화층(ER1)은 제2 층간 절연막(INS2)의 산소 농도보다 고농도의 산소 농도를 가지는 층으로 구성되어 있는 점이 실시 형태 1과 다르다. 제1 전계 완화층(ER1)의 유전율은 제2 층간 절연막(INS2)의 유전율보다 높으므로 제2 층간 절연막(INS2)의 표면보다 깊은 위치에 제2 층간 절연막(INS2)의 유전율보다 높은 유전율을 가지는 제1 전계 완화층(ER1)을 배치함으로써 인접하는 제1 배선(M1W)들 간에 위치하는 제2 층간 절연막(INS2)의 표면 전계를 완화할 수 있다. 그 결과, 인접하는 제1 배선(M1W)들 간의 TDDB 수명을 향상시킬 수 있다. 제1 전계 완화층(ER1)의 산소 농도 피크 위치는 제1 배선(M1W)의 두께의 1/2보다 얕은 것이 바람직하다. 제2 전계 완화층(ER2)의 산소 농도 피크 위치도 또한 제2 배선(M2W)의 두께의 1/2보다 얕은 것이 바람직하다.
(실시 형태 3)
본 실시 형태 3은 상기 실시 형태 2의 변형예로서, 실시 형태 2와는 제1 전계 완화층(ER1) 및 제2 전계 완화층(ER2)의 형성 방법이 다르며, 기타의 부분은 동일하다. 본 실시 형태 3에서는 제1 전계 완화층(ER1)은 제2 층간 절연막(INS2)의 형성 공정 후에 형성되고, 제2 전계 완화층(ER2)은 제3 층간 절연막(INS3)의 형성 후에 형성된다. 즉, 제2 층간 절연막(INS2)을 형성한 후 제2 층간 절연막(INS2)의 표면으로부터 소정의 깊이에 질소 이온 주입을 실시함으로써 제2 층간 절연막(INS2)의 표면보다 깊은 위치에 제1 전계 완화층(ER1)을 형성하는 것이다. 제3 층간 절연막(INS3)에 대해서도 동일한 방법을 적용할 수 있다.
본 실시 형태 3에 따르면 실시 형태 1의 도 6 및 도 13에서 설명한 구조와 동일한 구조를 구현할 수 있다. 도 18은 도 6의 A-A 부분 및 도 13의 B-B 부분의 비행 시간 2차 이온 질량 분석계(TOF-SIMS)에 의한 CN-강도(질소 농도) 분포를 나타내는 그래프이다. 예를 들어 제2 층간 절연막(INS2) 표면의 제1 대미지층(DM1)보다 깊은 위치에 제1 대미지층(DM1)의 질소 농도보다 높은 질소 농도를 가지는 제1 전계 완화층(ER1)이 존재한다. 또한 제1 전계 완화층(ER1) 내부에는 질소 농도의 피크 부분이 존재한다. 제2 실시 형태에 비해 질소 원소의 깊이 방향과 농도 제어가 우수하다는 이점이 있다. 도 13의 B-B 부분에서도 동일한 효과를 얻을 수 있다.
(실시형태 4)
본 실시 형태 4는 상기 실시 형태 1의 변형예로서, 아래와 같은 차이점들이 있다. 우선, 제1 절연성 배리어막(BR1)은 제1 서브(sub) 절연성 배리어막(BR11)과 제2 서브 절연성 배리어막(BR12)으로 구성되고 있고, 제2 절연성 배리어막(BR2)은 제1 서브 절연성 배리어막(BR21)과 제2 서브 절연성 배리어막(BR22)으로 구성되어 있다. 또한, 제2 층간 절연막(INS2) 내부의 제1 전계 완화층(ER1) 및 제3 전계 완화층(INS3) 내부의 제2 전계 완화층(ER2)은 형성되어 있지 않다.
도 19는 본 실시 형태 4의 반도체 장치의 주요부 단면 구조이다. 제1 배선(M1W)을 피복하는 제1 절연성 배리어막(BR1)을 사용하여 설명한다. 제1 절연성 배리어막(BR1)은 제1 배선(M1W)을 피복하는 제1 서브 절연성 배리어층(BR11)과 제1 서브 절연성 배리어층(BR11) 위에 형성된 제2 서브 절연성 배리어층(BR12)으로 구성되어 있다. 제2 서브 절연성 배리어층(BR12)은 제1 서브 절연성 배리어층(BR11)의 질소 농도보다 높은 질소 농도를 가진다. 특히, 제2 서브 절연성 배리어층(BR12)은 제1 서브 절연성 배리어층(BR11)의 하면(제1 배선(M1W)과의 계면)에서의 질소 농도보다 높은 질소 농도를 가진다. 도 19에서는 이해하기 쉽게 하기 위해 제1 서브 절연성 배리어층(BR11)과 제2 서브 절연성 배리어층(BR12)을 나누어 표시하고 있으나 실제로는 양자는 일체로 되어 있다.
도 20은 도 19의 A-A 부분의 비행 시간 2차 이온 질량 분석계(TOF-SIMS)에 의한 CN-강도(질소 농도) 분포를 나타내는 그래프이다. 제1 배선(M1W)들 간에 위치하는 제2 층간 절연막(INS2)과 그 위에 형성된 제1 절연성 배리어막(BR1)의 계면에서의 질소 농도보다 계면으로부터 떨어진 위치에서의 제1 절연성 배리어막(BR1)의 질소 농도가 더 높다. 즉, 제2 서브 절연성 배리어층(BR12)은 계면으로부터 떨어진 위치에 존재한다. 제1 절연성 배리어막(BR1)의 질소 농도는 제2 층간 절연막(INS2)과 그 위에 형성된 제1 절연성 배리어막(BR1)의 계면으로부터 떨어짐에 따라 늘어나고 있다.
제1 절연성 배리어막(BR1)으로서는 예를 들어 SiCN막을 사용한다. SiCN막은 예를 들어 CVD법으로 형성하고, 온도는 300℃ 내지 400℃, 압력은 1.0Torr 내지 8.0Torr, 고주파 파워는 50W 내지 1000W의 범위로 한다. 가스로서는 유기 실란, SiH4, 암모니아(NH3), CO, CO2, N2O 등을 사용한다. 도 21은 유기 실란 가스와 암모니아(NH3) 가스를 사용하여 제1 절연성 배리어막(BR1)을 구성하는 SiCN막을 형성할 때의 가스 흐름도이다. 안정적인 압력 하에서 유기 실란 가스 및 암모니아(NH3) 가스를 흘리는 동시에 파워를 가한다. CVD 성장의 마지막에 암모니아(NH3) 가스를 점점 늘리고, 설정값으로 되면 점점 줄여서 이전의 설정값으로 한다. 그 후, 유기 실란 가스 및 암모니아(NH3) 가스를 끊는 동시에 파워를 끊는다. 이상과 같은 암모니아(NH3) 가스 흐름을 실시함으로써 제1 절연성 배리어막(BR1) 내부의 질소 농도를 그라데이션 형상으로 할 수 있다.
제1 배선(M1W)들 간에 위치하는 제2 층간 절연막(INS2)과 그 위에 형성된 제1 절연성 배리어막(BR1)의 계면에서의 질소 농도보다 계면으로부터 떨어진 위치에서의 제1 절연성 배리어막(BR1)의 질소 농도를 높임으로써 인접하는 제1 배선(M1W)들 간의 TDDB 수명을 향상시킬 수 있다. 이는 계면으로부터 떨어진 위치에 있어서 제1 절연성 배리어막(BR1) 내부에 질소 농도가 높은 영역을 구비함으로써 계면 부분에 있어서 인접하는 제1 배선(M1W)들 간의 전계를 완화할 수 있기 때문이다.
도 22는 도 19의 A-A 부분의 비행 시간 2차 이온 질량 분석계(TOF-SIMS)에 의한 CN-강도(질소 농도) 분포를 나타내는 그래프이다. 이는 도 20에서 설명한 예의 변형예이다. 제1 서브 절연성 배리어층(BR11) 위에 형성된 제2 서브 절연성 배리어층(BR12) 내부에 질소 농도의 피크를 가지는 영역이 존재하고, 제1 절연성 배리어막(BR1)의 하면으로부터 5 내지 40nm의 범위에 질소 농도의 피크를 가지는 구조가 바람직하다. 제2 절연성 배리어막(BR2)에 대해서도 동일한 구조, 동일한 효과를 가지고 있다. 하나의 막 내부에 질소 농도 피크를 가지게 되면 계면에 피크를 가지는 경우보다 파괴 내성이 강해지므로 이러한 구조는 바람직하다.
이상으로, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했으나, 본 발명은 상기 실시 형태들에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경이 가능한 것 및 실시 형태들을 적절하게 조합시키는 것이 가능한 것은 말할 필요도 없다. 예를 들어 실시 형태 1 내지 3과 실시 형태 4를 조합시키는 것이 가능하다.
또한, 본원에는 아래와 같은 발명도 포함되어 있다.
(a) 반도체 기판을 준비하는 공정,
(b) 상기 반도체 기판 위에 제1 주면을 가지며 또 소정의 막 두께를 가지는 층간 절연막을 형성하는 공정,
(c) 상기 층간 절연막의 상기 제1 주면에 제1 배선 홈 및 제2 배선 홈을 형성하는 공정,
(d) 상기 제1 배선 홈 내부 및 제2 배선 홈 내부에 선택적으로 동막을 구비하여 제1 배선 및 제2 배선을 형성하는 공정,
(e) 상기 제1 배선, 상기 제2 배선 및 상기 층간 절연막의 상기 제1 주면에 암모니아를 함유하는 플라스마 처리를 실시하는 공정을 가지고,
상기 공정(e)에 있어서 상기 층간 절연막의 상기 제1 주면에는 대미지층이 형성되며, 상기 대미지층의 아래쪽에는 전계 완화층이 형성되고,
상기 대미지층 및 상기 전계 완화층의 질소 농도는 상기 층간 절연막의 질소 농도보다 크고, 상기 전계 완화층의 질소 농도는 상기 대미지층의 질소 농도보다 큰 반도체 장치의 제조 방법.
BARC : 반사 방지막
BR1, BR2 : 절연성 배리어막
BR11, BR12, BR21, BR22 : 서브 절연성 배리어층
CU1, CU2 : 동막
CBR1, CBR2 : 도전성 배리어막
DM1, DM2 : 대미지층
ER1, ER2 : 전계 완화층
EST1, EST2 : 에칭 스토퍼막
INS1, INS2, INS3 : 층간 절연막
INS21, INS31, INS32 : 절연막
M1W, M2W : 배선
M1V, M2V : 플래그 전극
NCH, PCH : 채널 영역
NG, PG : 게이트 전극
NGI, PGI : 게이트 절연막
NSD, PSD : 소스 영역 또는 드레인 영역
NW : N형 웰 영역
PR1, PR2, PR3, PR4 : 레지스트막
PW : P형 웰 영역
Qn : N형 MISFET
Qp : P형 MISFET
SUB : P형 반도체 기판
SIL : 실리사이드막
ST : 소자 분리막
VG1, VG2 : 콘택트 홀
WG1, WG2 : 배선 홈

Claims (9)

  1. 반도체 기판과,
    상기 반도체 기판의 주면 위에 형성된 층간 절연막과,
    상기 층간 절연막 내에 매립되고, 서로 인접하는 제1 배선 및 제2 배선과,
    상기 제1 배선, 상기 제2 배선 및 상기 층간 절연막에 접촉하고, 상기 제1 배선, 상기 제2 배선 및 상기 층간 절연막을 덮는 절연성 배리어막
    을 가지고,
    상기 제1 배선과 상기 제2 배선은, 주로 동막으로 이루어지고,
    상기 층간 절연막은,
    상기 층간 절연막의 상기 절연성 배리어막으로 피복된 표면에 위치하고, 또한 질소를 포함하는 제1 영역과,
    상기 제1 영역보다 깊은 위치에 형성되고, 또한 질소를 포함하는 제2 영역과,
    상기 제2 영역보다 깊은 위치에 형성되고, 또한 질소를 포함하는 제3 영역과,
    상기 제3 영역보다 깊은 위치에 형성되고, 또한 질소를 포함하는 제4 영역
    을 가지고,
    상기 제2 영역의 질소 농도는, 상기 제1 영역으로부터 떨어짐에 따라서 증가하고,
    상기 제3 영역은, 질소 농도의 피크의 영역이며, 또한 상기 제1 영역의 질소 농도보다도 높은 질소 농도를 가지고,
    상기 제4 영역의 질소 농도는, 상기 제3 영역으로부터 떨어짐에 따라서 감소하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 영역은, 상기 제1 영역의 질소 농도보다도 높은 질소 농도를 가지는, 반도체 장치.
  3. 삭제
  4. 제2항에 있어서,
    상기 층간 절연막은, 비유전율이 3.0 이하인 절연막으로 이루어지는, 반도체 장치.
  5. 제2항에 있어서,
    상기 층간 절연막은 실리콘, 산소, 및 탄소를 포함하고,
    상기 절연성 배리어막은 실리콘 및 질소를 포함하는, 반도체 장치.
  6. 제5항에 있어서,
    상기 층간 절연막은 SiCOH막으로 이루어지고,
    상기 절연성 배리어막은 SiCN으로 이루어지는, 반도체 장치.
  7. 제2항에 있어서,
    상기 제1 영역은, 상기 층간 절연막의 상기 절연성 배리어막으로 피복된 상기 표면으로부터 깊이 4nm의 범위에 위치하고,
    상기 제3 영역은, 상기 층간 절연막의 상기 절연성 배리어막으로 피복된 상기 표면으로부터 5nm 내지 20nm의 범위에 위치하는, 반도체 장치.
  8. 제2항에 있어서,
    상기 제3 영역은, 상기 제1 배선의 두께의 1/2보다 얕은 범위에 위치하는, 반도체 장치.
  9. 제2항에 있어서,
    상기 제1 배선의 측면은, 상기 반도체 기판의 상기 주면에 수직인 제1 방향에 있어서, 상기 제1 배선의 상면으로부터 상기 제1 배선의 저면에 걸쳐서, 상기 제1 배선의 폭이 축소하도록 경사져 있으며,
    상기 제2 배선의 측면은, 상기 제1 방향에 있어서, 상기 제2 배선의 상면으로부터 상기 제2 배선의 저면에 걸쳐서, 상기 제2 배선의 폭이 축소하도록 경사져 있는, 반도체 장치.
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