KR20090099223A - 반도체 소자의 캐패시터 제조 방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 57
- 238000000034 method Methods 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 229910052751 metal Inorganic materials 0.000 claims abstract description 51
- 239000002184 metal Substances 0.000 claims abstract description 51
- 239000010410 layer Substances 0.000 claims abstract description 38
- 239000011229 interlayer Substances 0.000 claims abstract description 34
- 230000004888 barrier function Effects 0.000 claims abstract description 28
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 20
- 239000010937 tungsten Substances 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 17
- 238000001312 dry etching Methods 0.000 claims abstract description 12
- 239000007769 metal material Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 239000012212 insulator Substances 0.000 claims description 20
- 239000007789 gas Substances 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 9
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 2
- 239000002131 composite material Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 4
- 239000010949 copper Substances 0.000 description 18
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 17
- 229910052802 copper Inorganic materials 0.000 description 17
- 238000009792 diffusion process Methods 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- CTQNGGLPUBDAKN-UHFFFAOYSA-N O-Xylene Chemical compound CC1=CC=CC=C1C CTQNGGLPUBDAKN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052794 bromium Inorganic materials 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 125000005843 halogen group Chemical group 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 210000002268 wool Anatomy 0.000 description 1
- 239000008096 xylene Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0805—Capacitors only
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- General Physics & Mathematics (AREA)
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Abstract
종래의 MIM(Metal/Insulator/Metal) 구조의 캐패시터 제조 방법에서는 구조 특성상의 복잡한 제조 방법으로 인해 제조 원가를 상승시킨다는 단점을 지닌다. 또한 일부에서 전체 제조 공정을 단순화한 MIM 형성 방법이 제안된 바는 있으나 기생 캐패시턴스(parasitic capacitance) 등의 신뢰성 문제로 인해 실제 적용에 있어서는 여러 가지 제약이 따른다는 문제가 있다. 이에 본 발명은, 반도체 소자의 MIM 캐패시터 제조에 있어서 구리배선의 다마신 공정과 같은 공정 과정을 제거하여 전체 공정을 단순화하고, 반도체 소자의 MIM 캐패시터 제조에 있어서 텅스텐을 통해 금속배선과 하부전극을 연결함으로써 MIM 캐패시터의 신뢰성을 개선할 수 있는 방안을 제시하고자 한다. 본 발명에 의하면, MIM 구조의 캐패시터를 형성하기 전 층간 절연막 내에 텅스텐을 매립하고, 후속되는 구리 금속 배선이 상기 텅스텐을 통해 하부 전극과 연결되도록 구현함으로써, 반도체 소자의 캐패시터를 제조함에 있어 공정 과정을 단순화하고 MIM 캐패시터의 신뢰성을 확보할 수 있다.
캐패시터, MIM
Description
본 발명은 반도체 소자의 캐패시터(capacitor) 제조 기술에 관한 것으로, 특히 MIM(Metal/Insulator/Metal) 구조의 캐패시터를 제조함에 있어 공정을 단순화하고 소자 신뢰성을 확보하는데 적합한 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
복잡한 기능을 갖는 비메모리 반도체는 일반적으로 레지스터(resistor)와 캐패시터(capacitor)를 필요로 하는데, 여기서 캐패시터는 교류 전류에 대해 통과 기능을 갖고 직류 전류는 통과시키지 않는 특성으로 인해 아날로그 소자, 특히 고속 동작을 요구하는 로직 회로에서는 필수적인 요소로 자리매김 되었다.
일반적으로, 고용량 캐패시터가 PIP(Polysilicon/Insulator/Polysilicon) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/하부전극과 절연체막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 캐패시턴스(capacitance)의 크기가 줄어들게 되는 단점이 있다.
이를 해결하기 위하여 캐패시터에 MIM 구조를 채택하였는데, 이 MIM 구조의 캐패시터는 비저항이 작고 내부에 공핍(depletion)에 의한 기생 캐패시턴스가 없기 때문에 높은 성능을 요구하는 반도체 소자에서 주로 이용되고 있다.
이러한 MIM 구조의 캐패시터 제조 방법을 도 1을 참조하여 설명한다.
도 1을 참조하면, 반도체 기판(10) 상에 제 1 금속막의 하부전극(11)을 형성하고, 하부전극(11) 상에 유전층(12)을 형성한 후, 유전층(12) 상에 제 2 금속막의 상부전극(13)을 형성하여 MIM 구조의 캐패시터(100)를 형성한다.
여기서, 제 1 금속막은 구리막으로 이루어지고, 제 2 금속막은 티타늄질화막(TiN)으로 이루어지며, 유전층(12)은 실리콘 질화막으로 이루어져 하부전극(11)으로부터 구리의 확산을 방지하는 배리어(barrier)층으로서도 작용한다.
그 다음, 상부전극(13)을 덮는 캡핑층(capping layer)(15)으로서 사일렌(SiH4)을 이용하여 실리콘 산화막을 기판 전면 상에 형성한다.
그 후, 공지된 듀얼 다마신(dual damascene) 공정에 의해 제 1 층간절연막(16)과 제 2 층간절연막(18)에 의해 서로 절연되면서 상부전극(13) 및 하부전극(11)과 각각 콘택하는 구리막의 제 1 및 제 2 하부배선(19a, 19b)을 형성한다. 이때, 제 1 층간절연막(16)과 제 2 층간절연막(18) 사이에 배선(19a, 19b)으로부터 구리의 확산을 방지하는 배리어층으로서 제 1 질화막(17)을 개재할 수 있다.
그 다음, 다시 듀얼 다마신 공정에 의해 제 3 층간절연막(21)에 의해 콘택 부분이 서로 절연되면서 제 1 및 제 2 하부배선(19a, 19b)과 콘택하는 구리막의 상 부배선(23)을 형성한다. 이때, 제 2 층간절연막(18)과 제 3 층간절연막(21) 사이 및 제 3 층간절연막(21)과 상부배선(23) 사이에도 배선(19a, 19b, 23)으로부터 구리의 확산을 방지하는 배리어층으로서 제 2 및 제 3 질화막(20, 22)을 각각 개재할 수 있다.
이상과 같은 MIM 구조의 캐패시터 제조 방법은, 구리배선의 다마신 패터닝을 적용하여 기존 PIP 구조의 캐패시터 제조 방법의 단점을 극복함으로써 현재 대부분의 반도체 제조 공정에 적용되고 있다.
그런데 종래의 MIM 구조의 캐패시터 제조 방법은, MIM 특성 및 신뢰성에서 대체로 양호한 결과를 보이나, 구조 특성상의 복잡한 제조 방법으로 인해 제조 원가를 상승시킨다는 단점을 지닌다.
또한 일부에서 전체 제조 공정을 단순화한 MIM 형성 방법이 제안된 바는 있으나, 기생 캐패시턴스(parasitic capacitance) 등의 신뢰성 문제로 인해 실제 적용에 있어서는 여러 가지 제약이 따른다는 문제가 있다.
이에 본 발명은, 반도체 소자의 MIM 캐패시터 제조에 있어서 구리배선의 다마신 공정과 같은 공정 과정을 제거하여 전체 공정을 단순화할 수 있는 방안을 제시하고자 한다.
또한 본 발명은, 반도체 소자의 MIM 캐패시터 제조에 있어서 텅스텐을 통해 금속배선과 하부전극을 연결함으로써 MIM 캐패시터의 신뢰성을 개선할 수 있는 방안을 제시하고자 한다.
본 발명의 과제를 해결하기 위한 바람직한 실시예에 따르면, 금속배선에 의해 하부 전극과 상부 전극이 연결되는 반도체 소자의 캐패시터 제조 방법으로서, 반도체 기판 상에 제 1 층간 절연막을 증착한 후 상기 제 1 층간 절연막을 건식 식각하여 콘택홀을 형성하는 과정과, 상기 콘택홀 내에 텅스텐을 형성하는 과정과, 상기 텅스텐이 형성된 제 1 층간 절연막 상부면에 대해 하부전극금속/절연체/상부전극금속 구조의 캐패시터를 형성한 후 상기 하부전극금속/절연체/상부전극금속 구조의 캐패시터를 식각하여 패터닝하는 과정과, 배리어 층 및 제 2 층간 절연막을 순차 형성하는 과정과, 상기 제 2 층간 절연막 및 배리어 층을 식각하여 상기 텅스텐과 상기 상부전극금속이 연결되는 콘택을 형성하는 과정과, 상기 콘택을 금속재료로 매립하여 상기 금속배선을 형성하는 과정을 포함하는 반도체 소자의 캐패시터 제조 방법을 제공한다.
본 발명에 의하면, MIM 구조의 캐패시터를 형성하기 전 층간 절연막 내에 텅스텐을 매립하고, 후속되는 구리 금속 배선이 상기 텅스텐을 통해 하부 전극과 연결되도록 구현함으로써, 반도체 소자의 캐패시터를 제조함에 있어 공정 과정을 단순화하고 MIM 캐패시터의 신뢰성을 확보할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터 제조 방법, 특히 MIM(Metal/Insulator/Metal) 구조의 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다.
먼저 도 2a를 참조하면, 트렌치(202)가 형성된 반도체 기판(200) 상에 제 1 질화막(204)을 증착한 후 상기 질화막(204) 상에 제 1 층간 절연막(206)을 증착한다. 이때의 질화막(204)은, 예컨대 실리콘 질화막일 수 있다.
이후, 상기 제 1 층간 절연막(206) 및 질화막(204)을 건식 식각하여 콘택홀을 형성하고, 상기 콘택홀 내에 텅스텐(208)을 매립하여 도 2a의 공정을 완료한다.
그런 다음 도 2b에서는, 상기 텅스텐(208)이 매립된 제 1 층간 절연막(206) 상부면에 대해 MIM 구조의 캐패시터(210)를 형성한다.
본 실시예에서는, 상기 MIM 구조, 즉 하부전극금속/절연체/상부전극금속 구조의 캐패시터(210)를, 예컨대 TiN(210a)/SiN(210b)/TiN(210c) 구조로 형성할 수 있으며, 이때의 TiN(210a)은 300∼1,000Å, SiN(210b)은 200∼1,000Å, TiN(210c)은 300∼2,000Å의 두께로 각각 형성될 수 있다.
이때, 상기 MIM 구조의 캐패시터(210)에서 하부전극금속(210a) 및 상부전극(210c)금속은 상기 TiN에 국한되지 않고 다른 금속 재료, 예를 들면 Ti, Ta, TaN 등의 금속 재료가 적용될 수 있다.
또한, 상기 MIM 구조의 캐패시터(210)에서 절연체(210b) 부분은 상기 SiN과 같이 물질 내에 실리콘이 포함된 것을 특징으로 하나, 본 실시예에서는 반드시 이에 국한되는 것은 아니며, 다른 절연체 재료, 예를 들면 산소가 포함된 절연체 재료, 바람직하게는 HfO2가 적용될 수 있을 것이다. 이와 같은 MIM 구조의 캐패시터(210)에 대한 절연체는, 어떠한 절연체 재료를 막론하고 유선상수 3 이상의 유전 막을 사용하는 것을 특징으로 한다.
이후 도 2c에서는, 상기 형성된 MIM 구조의 캐패시터(210)에 대해 건식 식각 공정을 적용하여 MIM 패터닝(patterning)을 수행한다. 도 2c에서 도면부호 210'은 이러한 건식 식각 공정 후의 MIM 구조의 캐패시터를 나타낸다. 이때, 상기 건식 식각 공정은, 예컨대 주기율표상 할로겐족 원소, 바람직하게는 Cl, F, Br 등이 포함된 식각 가스가 적용될 수 있을 것이다.
그런 다음 도 2d에서는, 구리의 확산을 방지하기 위한 배리어(barrier) 층(212)을 형성하고, 상기 배리어 층(212) 상부에 제 2 층간 절연막(214)을 순차적으로 증착한다. 이때의 배리어 층(212)은, 예를 들면 SiN, SiC, SiCN, SiON 등의 물질이 적용될 수 있으며, 단일막 구조나 2층 이상의 복합구조로 형성되는 것을 특징으로 한다.
이후 도 2e에서는, 건식 식각 공정을 진행하여 상기 제 2 층간 절연막(214) 및 배리어 층(212)을 부분 제거한다. 도 2e에서 도면부호 212' 및 214'는 이러한 건식 식각 공정 이후의 배리어 층 및 제 2 층간 절연막을 각각 나타낸다. 이때, 상기 제 2 층간 절연막(214)의 건식 식각시, 후속되는 구리 금속배선이 형성될 부분의 건식 식각을 진행함과 동시에, 상기 구리 금속배선이 텅스텐(208)과 MIM 캐패시터(210)의 상부전극금속(210c)으로 연결될 수 있는 콘택을 형성하는 것을 특징으로 한다. 즉, 후속되는 구리 금속배선이 하부전극금속(210a)과 직접 연결되지 않고 상기 텅스텐(208)을 통해 연결되는 것을 특징으로 한다.
본 실시예에서는, 상기 건식 식각 공정을 진행함에 있어 사용되는 식각 가스 로, 예를 들면 CxHyFz(상기 x, y, z는 0 또는 자연수)계열의 식각 가스가 적용될 수 있다.
여기서, 상기 y 및 z에 대한 x의 비율을 증가시키면 C/F 비(ratio)가 증가하게 되며 확산 방지막인 배리어 층(212)에 대한 식각 선택비를 높일 수 있게 된다. 이와는 반대로, 상기 y 및 z에 대한 x의 비율을 감소시키면 C/F 비가 증가하게 되며 배리어 층(212)에 대한 식각 선택비를 떨어뜨릴 수 있다.
또한 상기 건식 식각 공정을 진행함에 있어 사용되는 식각 가스로, 예를 들면 O2, N2, Ar, He 등의 혼합가스가 적용될 수 있다.
여기서, 상기 혼합가스 중 일부, 예컨대 O2 또는 N2의 첨가비율을 감소시키면 C/F 비가 증가하게 되며 확산 방지막인 배리어 층(212)에 대한 식각 선택비를 높일 수 있게 된다. 이와는 반대로, 상기 혼합가스 중 일부, 예컨대 O2 또는 N2의 첨가비율을 증가시키면 C/F 비가 감소하게 되며 확산 방지막인 배리어 층(212)에 대한 식각 선택비를 낮출 수 있다.
상술한 바와 같은 공정 과정으로부터, MIM 구조의 캐패시터(210)에 대한 패터닝이 동시에 구현되도록 한다.
한편, 도 2f에서는, 상기 식각 처리된 제 2 층간 절연막(214') 및 배리어 층(212') 내에 Ta/TaN 등의 확산 방지막(도시 생략됨)과 금속재료, 예컨대 구리(Cu)(216)를 매립하고, CMP 등의 평탄화를 진행한다. 도 2f에 예시한 바와 같이, 상부의 구리 금속배선(216)에 의해 하부전극금속(210a)과 상부전극금속(210c) 이 각각 연결되되, 상기 구리 금속배선(216)이 하부전극금속(210a)과 직접적으로 연결되지 않고 텅스텐(208)을 통해 연결되는 것을 알 수 있다.
이상 설명한 바와 같이, 본 발명은 MIM 구조의 캐패시터를 형성하기 전 층간 절연막 내에 텅스텐울 매립하고, 후속되는 구리 금속 배선이 상기 텅스텐을 통해 하부 전극과 연결되도록 구현함으로써, 반도체 소자의 캐패시터를 제조함에 있어 공정 과정을 단순화하고 MIM 캐패시터의 신뢰성을 확보할 수 있다.
한편, 지금까지 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.
도 1은 종래의 전형적인 반도체 소자의 캐패시터 제조 방법을 예시한 공정 단면도,
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐피시터 제조 과정을 설명하는 공정 단면도.
Claims (12)
- 금속배선에 의해 하부 전극과 상부 전극이 연결되는 반도체 소자의 캐패시터 제조 방법으로서,반도체 기판 상에 제 1 층간 절연막을 증착한 후 상기 제 1 층간 절연막을 건식 식각하여 콘택홀을 형성하는 과정과,상기 콘택홀 내에 텅스텐을 형성하는 과정과,상기 텅스텐이 형성된 제 1 층간 절연막 상부면에 대해 하부전극금속/절연체/상부전극금속 구조의 캐패시터를 형성한 후 상기 하부전극금속/절연체/상부전극금속 구조의 캐패시터를 식각하여 패터닝하는 과정과,배리어 층 및 제 2 층간 절연막을 순차 형성하는 과정과,상기 제 2 층간 절연막 및 배리어 층을 식각하여 상기 텅스텐과 상기 상부전극금속이 연결되는 콘택을 형성하는 과정과,상기 콘택을 금속재료로 매립하여 상기 금속배선을 형성하는 과정을 포함하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 금속배선은 상기 텅스텐을 통해 상기 하부전극금속과 연결되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 하부전극금속/절연체/상부전극금속 구조의 캐패시터에서 상기 하부전극금속 및 상부전극금속은, Ti, Ta, TiN 중 어느 하나의 금속 재료인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 하부전극금속/절연체/상부전극금속 구조의 캐피시터에서 상기 절연체는, 실리콘이 포함된 물질인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 하부전극금속/절연체/상부전극금속 구조의 캐피시터에서 상기 절연체는, 산소가 포함된 물질인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 4 항 또는 제 5 항에 있어서,상기 절연체는, 유전상수 3 이상의 유전막을 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 배리어 층은, SiN, SiC, SiCN, SiON 중 어느 하나의 물질이 적용되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 7 항에 있어서,상기 배리어 층은, 단일막 구조 또는 2층 이상의 복합구조로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 2 층간 절연막을 식각하는 공정에 사용되는 식각 가스는 CxHyFz(상기 x, y, z는 0 또는 자연수)계열의 식각 가스가 적용되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 9 항에 있어서,상기 y 및 z에 대한 x의 비율에 따라 상기 배리어 층에 대한 식각 선택비가 조절되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 2 층간 절연막을 식각하는 공정에 사용되는 식각 가스는 O2, N2, Ar, He의 혼합가스가 적용되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 11 항에 있어서,상기 혼합가스 중 일부 가스의 첨가비율에 따라 상기 배리어 층에 대한 식각 선택비가 조절되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
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Family
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