KR102430905B1 - Vnand 인장성 있는 두꺼운 teos 산화물 - Google Patents
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- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 title claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 90
- 239000007789 gas Substances 0.000 claims abstract description 74
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 42
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 31
- 239000001301 oxygen Substances 0.000 claims abstract description 31
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910000077 silane Inorganic materials 0.000 claims abstract description 9
- 238000000137 annealing Methods 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 239000012159 carrier gas Substances 0.000 claims description 14
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 230000007704 transition Effects 0.000 claims description 10
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 7
- 229910052786 argon Inorganic materials 0.000 claims description 7
- 229910052734 helium Inorganic materials 0.000 claims description 7
- 239000001307 helium Substances 0.000 claims description 6
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 6
- 239000002019 doping agent Substances 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 230000000977 initiatory effect Effects 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 18
- 238000000151 deposition Methods 0.000 description 13
- 230000008021 deposition Effects 0.000 description 12
- 238000005530 etching Methods 0.000 description 9
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- 239000006117 anti-reflective coating Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005336 cracking Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000011261 inert gas Substances 0.000 description 3
- 239000001272 nitrous oxide Substances 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000000280 densification Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007872 degassing Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000010943 off-gassing Methods 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
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- C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
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Abstract
본 개시내용의 실시예들은 일반적으로, 3D NAND 구조에서 레벨 간 유전체(ILD) 층들에 사용되는 유전체 막 스택을 형성하기 위한 개선된 방법에 관한 것이다. 일 실시예에서, 방법은, 게이트 스택이 상부에 증착되어 있는 기판을 제공하는 단계; 제1 RF 전력, 및 TEOS 가스 및 제1 산소-함유 가스를 포함하는 제1 프로세스 가스를 사용하여, 게이트 스택의 노출된 표면들 상에 제1 산화물 층을 형성하는 단계; 및 제2 RF 전력, 및 실란 가스 및 제2 산소-함유 가스를 포함하는 제2 프로세스 가스를 사용하여, 제1 산화물 층 위에 제2 산화물 층을 형성하는 단계를 포함한다.
Description
[0001] 본 개시내용의 실시예들은 일반적으로, 레벨 간 유전체(ILD; inter-level dielectric) 층들로서 이용되는 유전체 막 스택, 및 그러한 유전체 막 스택의 증착을 위한 개선된 방법들에 관한 것이다.
[0002] 점점 더 조밀해지는 디바이스들을 제조해야 하는 계속되는 압박으로 인해, 반도체 디바이스 산업은 3차원(3D) 메모리 구조들의 사용으로 전환되고 있다. 예를 들면, NAND 플래시 메모리는 평면 구성에서 수직 구성(VNAND)으로 이동했다. 이러한 수직 구성은, 메모리 디바이스들이 상당히 더 큰 비트 밀도로 형성되는 것을 허용한다. 스택킹(stacking) 3D 반도체 칩들을 제조함에 있어서, 다수의 상호연결 구조들이 상부에 배치될 수 있게 하기 위해, 종종 계단형(stair-like) 구조들이 활용되어 고밀도의 수직적 트랜지스터 디바이스들을 형성한다. 레벨 간 유전체(ILD)는, 상호연결 레벨들에 배치된 전도체 층들을 격리시키기 위해 상호연결 레벨들 사이에서 계단형 구조 위에 배치될 수 있다. 그러나, 상호연결 레벨들과 레벨 간 유전체 사이의 열 팽창의 차이에 의해 야기될 수 있는 레벨 간 유전체 내의 물리적 응력으로 인해, 반도체 칩들에 균열(crack)들 또는 결함들이 종종 유발되어, 디바이스의 전체 성능이 영향을 받는다.
[0003] 따라서, 반도체 칩들에서의 균열들 및 결함들의 발생을 억제하는 개선된 방법을 제공할 필요성이 당업계에 존재한다.
[0004] 본 개시내용의 실시예들은 일반적으로, 3D NAND 구조에서 레벨 간 유전체(ILD) 층들에 사용되는 유전체 막 스택(stack)을 형성하기 위한 개선된 방법에 관한 것이다. 일 실시예에서, 방법은, 게이트 스택이 상부에 증착되어 있는 기판을 제공하는 단계; 제1 RF 전력, 및 TEOS 가스 및 제1 산소-함유 가스를 포함하는 제1 프로세스 가스를 사용하여, 게이트 스택의 노출된 표면들 상에 제1 산화물 층을 형성하는 단계; 및 제2 RF 전력, 및 실란 가스 및 제2 산소-함유 가스를 포함하는 제2 프로세스 가스를 사용하여, 제1 산화물 층 위에 제2 산화물 층을 형성하는 단계를 포함한다.
[0005] 다른 실시예에서, 방법은, 계단형 횡단면을 갖는 층 스택을 기판 상에 형성하는 단계; 약 10000 옹스트롬 내지 약 30000 옹스트롬의 두께 및 약 80 MPa 내지 약 300 MPa의 인장 응력(tensile stress)을 갖는 제1 산화물 층으로 층 스택의 노출된 표면들을 커버(cover)하는 단계; 약 8000 옹스트롬 내지 약 15000 옹스트롬의 두께를 갖는 제2 산화물 층을 제1 산화물 층 위에 형성하는 단계; 및 약 700 ℃ 내지 약 850 ℃의 온도의 질소 풍부(rich) 환경에서 기판이 열적 어닐링 처리(thermal anneal treatment)를 받게 하는 단계를 포함하며, 제1 산화물 층은, 약 3000 내지 약 6500 밀리그램/분(milligrams per minute)의 TEOS 가스 유량(flow rate), 약 1200 sccm 내지 약 21000 sccm의 산소-함유 가스 유량, 약 1000 sccm 내지 약 9000 sccm의 캐리어(carrier) 가스 유량 ― 캐리어 가스는 헬륨 또는 아르곤을 포함함 ―, 13.56 MHz의 주파수에서의 약 150 W 내지 약 850 W의 RF 전력, 약 350 ℃ 내지 약 650 ℃의 챔버 온도, 및 약 2 Torr 내지 약 14 Torr의 챔버 압력을 사용하여 형성되고, 제2 산화물 층은, 약 100 sccm 내지 약 600 sccm의 실란 가스 유량, 약 2500 sccm 내지 약 8000 sccm의 산소-함유 가스 유량, 약 1000 내지 약 9000 sccm의 캐리어 가스 유량 ― 캐리어 가스는 헬륨 또는 아르곤을 포함함 ―, 13.56 MHz 주파수에서의 약 150 W 내지 약 850 W의 RF 전력, 약 350 ℃ 내지 약 650 ℃의 챔버 온도, 및 약 2 Torr 내지 약 14 Torr의 챔버 압력을 사용하여 형성된다.
[0006] 또 다른 실시예에서, 기판 상의 NAND 구조가 제공된다. 구조는, 교번하는(alternating) 산화물 층들과 질화물 층들, 또는 교번하는 다결정질 실리콘 층들과 산화물 층들을 포함하는 층 스택; 층 스택 상에 형성되는 제1 산화물 층 ― 제1 산화물 층은, 약 10000 옹스트롬 내지 약 30000 옹스트롬의 두께 및 약 80 MPa 내지 약 300 MPa의 인장 응력을 갖고, 제1 산화물 층은, TEOS 가스 및 제1 산소-함유 가스를 포함하는 제1 프로세스 가스를 사용하여 형성됨 ―; 및 제1 산화물 층 위에 형성되는 제2 산화물 층을 포함하며, 제2 산화물 층은, 약 8000 옹스트롬 내지 약 15000 옹스트롬의 두께를 갖고, 제2 산화물 층은, 실란 가스 및 제2 산소-함유 가스를 포함하는 제2 프로세스 가스를 사용하여 형성된다.
[0007] 앞서 간략히 요약되고 하기에서 보다 상세히 논의되는 본 개시내용의 실시예들은 첨부된 도면들에 도시된 본 개시내용의 예시적인 실시예들을 참조하여 이해될 수 있다. 하지만, 첨부된 도면들은 본 개시내용의 단지 통상적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0008] 도 1은 본 개시내용의 일부 실시예들에 따른, 기판 최상부에 3차원 NAND 구조들을 형성하기 위한 방법을 도시한다.
[0009] 도 2a 내지 도 2g는 각각, 본 개시내용의 일부 실시예들에 따른, 기판 최상부에 3차원 NAND 구조들을 형성하기 위한 방법의 다양한 스테이지들에 걸친 기판을 도시한다.
[0010] 이해를 용이하게 하기 위해, 가능한 경우, 도면들에 대해 공통된 동일한 엘리먼트들을 지정하기 위해 동일한 참조 부호들이 사용되었다. 도면들은 실척대로 도시되지 않았으며, 명확성을 위해 단순화될 수 있다. 일 실시예의 엘리먼트들 및 피처(feature)들은, 추가의 언급없이 다른 실시예들에 유리하게 포함될 수 있음이 고려된다.
[0008] 도 1은 본 개시내용의 일부 실시예들에 따른, 기판 최상부에 3차원 NAND 구조들을 형성하기 위한 방법을 도시한다.
[0009] 도 2a 내지 도 2g는 각각, 본 개시내용의 일부 실시예들에 따른, 기판 최상부에 3차원 NAND 구조들을 형성하기 위한 방법의 다양한 스테이지들에 걸친 기판을 도시한다.
[0010] 이해를 용이하게 하기 위해, 가능한 경우, 도면들에 대해 공통된 동일한 엘리먼트들을 지정하기 위해 동일한 참조 부호들이 사용되었다. 도면들은 실척대로 도시되지 않았으며, 명확성을 위해 단순화될 수 있다. 일 실시예의 엘리먼트들 및 피처(feature)들은, 추가의 언급없이 다른 실시예들에 유리하게 포함될 수 있음이 고려된다.
[0011] 도 1은 본 개시내용의 실시예들에 따른, 기판 최상부에 3차원 NAND 구조의 부분을 형성하기 위한 예시적인 방법을 도시한다. 도 1은, 도 1의 흐름도에 따라 기판 최상부에 3차원 NAND 구조를 형성하기 위한 방법의 다양한 스테이지들에 걸친 기판의 횡단면도들을 도시하는 도 2a 내지 도 2g를 참조하여 예시적으로 설명된다. 당업자들은 추가로, 완전한 3차원 NAND 구조를 형성하기 위한 전체 프로세스 및 연관된 구조들이 도면들에 예시되거나 본원에 설명되는 것은 아니라는 것을 인지할 것이다. 대신, 간략성 및 명확성을 위해, 본 개시내용의 이해를 위해 필요한 그러한 만큼의 프로세스만이 도시되고 설명된다. 부가하여, 다양한 단계들이 도면들에 도시되고 본원에 설명되지만, 그러한 단계들의 순서 또는 중간(intervening) 단계들의 존재 또는 부재에 관련된 제한을 암시하는 것은 아니다. 순차적으로 도시되거나 설명된 단계들은, 명시적으로 특정되지 않는 한, 개개의 단계들이 전체적으로는 아니더라도 적어도 부분적으로 동시적인 방식 또는 겹치는 방식으로 실제로 수행될 가능성을 배제하지 않으면서 단지 설명의 목적들을 위해 그렇게 이루어진다.
[0012] 방법은, 기판이 프로세스 챔버에 제공되는 102에서 시작된다. 프로세스 챔버는, 본원에 설명된 바와 같은 하나 또는 그 초과의 증착 프로세스들을 수행하기에 적절한 임의의 타입의 프로세스 챔버, 예컨대, 화학 기상 증착(CVD) 프로세스 챔버, 플라즈마- 강화 화학 기상 증착(PECVD) 프로세스 챔버, 또는 본원에 설명된 실시예들을 수행하기에 적절한 임의의 증착 챔버일 수 있다.
[0013] 기판은, 반도체 디바이스 제조에 적절한 임의의 타입의 기판일 수 있다. 예컨대, 도 2a를 참조하면, 기판(200)은, 실리콘 기판, 예컨대, 결정질 실리콘(예컨대, Si<100> 또는 Si<111>), 실리콘 산화물, 스트레인드(strained) 실리콘, 도핑된 또는 도핑되지 않은 폴리실리콘 등, III-V 또는 II-VI족 화합물 기판, 실리콘 게르마늄(SiGe) 기판, epi-기판, SOI(silicon-on-insulator) 기판, 디스플레이 기판, 이를테면 LCD(liquid crystal display), 플라즈마 디스플레이, EL(electro luminescence) 램프 디스플레이, 솔라 어레이(solar array), 솔라 패널(solar panel), LED(light emitting diode) 기판, 반도체 웨이퍼 등일 수 있다.
[0014] 일부 실시예들에서, 하나 이상의 층들이 기판(200) 최상부에 배치될 수 있다. 예컨대, 도 2a에 도시된 바와 같은 복수의 층들(예컨대, 층들(206, 208))을 갖는 게이트 스택(204)이 기판(200) 최상부에 배치될 수 있다. 복수의 층들은 원하는 디바이스를 제조하기에 적절한 임의의 재료들을 포함할 수 있다. 예컨대, 일부 실시예들에서, 복수의 층들은, 하나 이상의 다결정질 실리콘 층들, 하나 이상의 산화물 층들(이를테면, 실리콘 산화물 등), 하나 이상의 질화물 층들(이를테면, 실리콘 질화물) 등, 또는 이들의 임의의 조합들을 포함할 수 있다. "다결정질 실리콘 층"이라는 용어는, 예컨대, 다결정질 실리콘 층에 불순물들과 같은 다른 재료들이 작은 양 또는 추적가능한 양으로 존재할 수 있다는 것을 고려한다.
[0015] 일부 실시예들에서, 복수의 층들은, 교번하는 산화물 층들과 질화물 층들, 또는 교번하는 다결정질 실리콘 층들과 산화물 층들을 포함할 수 있다. 예컨대, 일부 실시예들에서, 제1 층(예컨대, 층(208))은 질화물 층 또는 다결정질 실리콘 층을 포함할 수 있고, 제1 층 최상부에 배치되는 제2 층(예컨대, 층(206))은 산화물 층을 포함할 수 있다. 패턴(예컨대, 질화물 층 또는 다결정질 실리콘 층을 포함하는 제1 층, 및 산화물 층을 포함하는 제2 층)은 원하는 두께를 갖는 게이트 스택(204)을 형성하는 데 필요한 임의의 횟수만큼 반복될 수 있다.
[0016] 층들 각각은 원하는 디바이스를 제조하는 것을 가능하게 하기에 적절한 임의의 두께를 가질 수 있다. 예컨대, 일부 실시예들에서, 층들 각각은, 약 100 옹스트롬 내지 약 600 옹스트롬 두께일 수 있거나, 일부 실시예에서는, 약 300 옹스트롬 두께일 수 있다. 일부 실시예들에서, 층들은 모두 동일한 두께를 가질 수 있거나, 일부 실시예들에서는, 층들은 다양한 두께들을 가질 수 있다.
[0017] 일부 실시예들에서, 포토레지스트 층(202)은, 도 2a에 도시된 바와 같은 게이트 스택(204) 최상부에 배치될 수 있다. 포토레지스트 층(202)은, (예컨대, 아래에 설명되는 바와 같이) 원하는 피처들을 갖는 게이트 스택(204)을 에칭하는 것을 가능하게 하기 위한 템플릿(template)을 제공하기에 적절한 임의의 포토레지스트 재료를 포함할 수 있다. 예컨대, 일부 실시예들에서, 포토레지스트 층(202)은, 포지티브(positive) 또는 네거티브(negative) 포토레지스트 및/또는 DUV 또는 EUV(심자외선(deep ultraviolet) 또는 극자외선(extreme ultraviolet)) 포토레지스트일 수 있고, 폴리머(polymer)들, 유기 화합물들(예컨대, 탄소, 수소, 및 산소를 포함함), 비정질 탄소, 이를테면 캘리포니아 주 Santa Clara에 위치한 Applied Materials, Inc.로부터 입수가능한 APF(Advanced Patterning Film), 삼중-층(tri-layer) 레지스트(예컨대, 포토레지스트 층, Si-풍부 ARC(anti-reflective coating) 층, 및 탄소-풍부 ARC, 또는 BARC(bottom ARC) 층), SOH(spin-on hardmask) 등 중 하나 이상을 포함할 수 있다. 포토레지스트 층(202)은, 임의의 적절한 프로세스, 예컨대, 패터닝된(patterned) 에칭 프로세스, 스핀 코팅(spin coating) 프로세스, 광학 리소그래피 기법들 등에 의해 형성될 수 있다. 포토레지스트 층(202)은, 게이트 스택(204)에 원하는 수의 피처들을 에칭하기에 적절한 임의의 두께로 형성될 수 있다. 예컨대, 일부 실시예들에서, 포토레지스트 층은 최대 약 10 ㎛ 두께, 예컨대, 이를테면 약 1 ㎛ 또는 약 5 ㎛ 두께일 수 있다.
[0018] 다음으로, 104에서, 포토레지스트 층(202)은, 도 2b에 도시된 바와 같이, 교번하는 산화물 층들과 질화물 층들 또는 교번하는 다결정질 실리콘 층들과 산화물 층들(총괄적으로 "교번 층들")의 적어도 부분을 노출시키고 그리고 게이트 스택(204)의 교번 층들에 형성될 피처(210)를 정의하도록 에칭된다. 포토레지스트 층(202)은, 포토레지스트 층(202)을 선택적으로 에칭하여 피처(210)를 정의하기에 적절한 임의의 에칭 프로세스를 통해 에칭될 수 있다. 일부 실시예들에서, 에칭 프로세스는, 포토레지스트 층(202)의 현저한 언더컷팅(undercutting)을 최소화하면서 포토레지스트 층(202)의 두께 및 폭을 감소시키기 위한 등방성 에칭 프로세스일 수 있다. 예컨대, 일부 실시예들에서, 포토레지스트 층(202)은, 포토레지스트 층(202)을 원하는 시간량 동안 산소 함유 플라즈마에 노출시키는 것과 같은 건식 에칭 프로세스를 통해 에칭될 수 있다.
[0019] 다음으로, 106에서, 도 2c에 도시된 바와 같이, NAND 구조의 피처(212)를 형성하도록 원하는 수의 교번 층들이 에칭된다. 임의의 수의 층들이 에칭되어 피처(212)를 형성할 수 있다. 일부 실시예들에서, 층들은 세트들로 에칭될 수 있으며, 여기서, 각각의 세트는 하나의 질화물 층 또는 다결정질 실리콘 층들 및 하나의 산화물 층을 포함한다. 이러한 실시예들에서, 예컨대, 1개 세트 내지 10개 세트들의 층들 중 임의의 수의 세트들이 에칭될 수 있다. 예컨대, 일부 실시예들에서, 하나의 질화물 층 또는 다결정질 실리콘 층(예컨대, 층(208)) 및 하나의 산화물 층(예컨대, 층(206))을 포함하는 제1 세트의 층들(220)이 도 2c에 도시된 바와 같은 피처(212)를 형성하도록 에칭될 수 있다. 이러한 실시예들에서, 피처(212)는, 피처(212)의 최하부(226)가 하부(underlying) 산화물 층(예컨대, 층(228))의 노출된 부분을 포함하도록 질화물 층 또는 다결정질 실리콘 층(층(208))을 통해 에칭될 수 있다.
[0020] 일부 실시예들에서, 106에서 NAND 구조의 피처(212)를 형성 한 후, 방법(100)은, 부가적인 피처들을 형성하기 위해 적어도 부분적으로 반복될 수 있다. 이러한 실시예들에서, 106에서 NAND 구조의 피처(212)를 형성한 후, 방법(100)은, (화살표(118)로 표시된 바와 같이) 104로 되돌아갈 수 있으며, 여기서, (위에 설명된 바와 같은) 포토레지스트 층(202)의 에칭이 도 2d에 도시된 바와 같은 부가적인 피처(214)를 정의하기 위해 반복될 수 있다. 그런 다음, 방법(100)은, 도 2e에 도시된 바와 같이 게이트 스택(204)에 부가적인 피처(216)를 형성하기 위해 다시 106을 거쳐 계속될 수 있다.
[0021] 각각의 반복에서, 게이트 스택(204)의 오버레잉(overlaying) 층들의 노출된 부분들은, 게이트 스택(204)의 하부 층들의 에칭을 위한 마스크로서 기능할 수 있다. 예컨대, 도 2d 및도 2e에 도시된 바와 같이, 층들(206, 208)의 노출된 부분들은 피처(216)를 층들(206, 208)에 에칭하는 동안 마스크로서 기능하며, 이에 의해, 피처(212)가, 제1 세트의 층들(220) 아래에 배치되는 다음 세트의 층들로 연장된다.
[0022] 프로세스는, 원하는 수의 피처들을 형성하기 위해 임의의 횟수만큼 반복되어 NAND 구조를 적어도 부분적으로 형성할 수 있다. 예컨대, 일부 실시예들에서, 기판(200) 최상부에 NAND 구조(218)를 적어도 부분적으로 형성하기 위해 복수의 인접 피처들(예를 들어, 7개의 피처들)이 형성될 수 있다. 이러한 실시예들에서, 복수의 피처들의 각각의 피처의 깊이는, 예컨대, 도 2f에 도시된 바와 같은 "계단형" 횡단면(예컨대, NAND 계단형 구조)을 형성하도록, 기판(200)의 에지(edge)(222)로부터 기판(200)의 중심(224) 쪽으로 감소할 수 있다. 게이트 스택(204)은 약 1 ㎛ 내지 약 15 ㎛ 또는 그 초과의 총 두께를 가질 수 있다.
[0023] 108에서, 일단 계단형 구조가 형성되면, 도 2g에 도시된 바와 같이, 게이트 스택(204)의 노출된 표면을 커버하기 위해 게이트 스택(204) 상에 제1 산화물 층(230)이 컨포멀하게(conformally) 형성된다. 제1 산화물 층(230)은, 화학 기상 증착(CVD) 방법, 플라즈마-강화 화학 기상 증착(PECVD) 방법 등을 이용하여 형성될 수 있다. 일 실시예에서, 제1 산화물 층(230)은, 테트라에틸오르토실리케이트(TEOS) 및 아산화 질소(N2O)를 포함하는 프로세스 가스로부터 형성될 수 있다. 다른 실시예에서, 제1 산화물 층(230)은, TEOS 및 산소(O2)를 포함하는 프로세스 가스로부터 형성될 수 있다. 어느 경우이든, 프로세스 가스는, 프로세스 챔버 내의 프로세스 가스의 전달 및 분배를 용이하게 하기 위해, 하나 이상의 캐리어 가스들, 예컨대, 헬륨(He) 또는 아르곤(Ar)과 같은 불활성(inert) 가스를 포함할 수 있다. 일 예에서, 프로세스 가스는 TEOS, N2O 및 Ar을 포함한다. 다른 예에서, 프로세스 가스는 TEOS, He 및 O2를 포함한다. 요구되는 경우, 프로세스 가스는 P-타입 또는 N-타입 도펀트(dopant) 가스를 포함할 수 있다. 예시적인 도펀트 가스는, 예컨대, 인-함유 가스 또는 붕소-함유 가스를 포함할 수 있다. P-도핑된 산화물들은, 도핑되지 않은 산화물들과 비교하여 더 양호한 내균열성(cracking resistance)을 나타낼 수 있다. 본 발명자들은, 본원에 설명된 제1 산화물 층(230)으로 게이트 스택(204)을 커버하는 것이, 하부 게이트 스택(204)에 대한 양호한 시임(seam) 커버리지를 제공하면서 게이트 스택(204)의 열적 안정성을 개선한다는 것을 관측하였다. 그렇지 않으면, 게이트 스택(204)이 실란 및 산소 또는 아산화 질소로부터 형성된 산화물 층에 의해 커버된 경우에는, 계단형 구조의 코너에서 또는 그 근처에서 이러한 시임 결함들이 나타날 것이다.
[0024] TEOS는, 약 1200 mgm(milligrams per minute) 내지 약 8000 mgm, 이를테면 약 3000 mgm 내지 약 6500 mgm, 예컨대 약 3700 mgm의 유량으로 제공될 수 있다. 산소-함유 가스(이를테면, N2O 또는 O2)는, 약 1000 sccm(standard cubic centimeters per minute) 내지 약 28000 sccm, 이를테면 약 1200 sccm 내지 약 21000 sccm, 예컨대 약 1600 sccm 내지 약 10000 sccm의 유량으로 제공될 수 있다. 더 높은 O2 : TEOS 비, 이를테면 약 2 : 1 내지 약 6 : 1, 예컨대 약 3 : 1 내지 약 4 : 1의 O2 : TEOS 비를 사용하여 제1 산화물 층(230)을 증착하는 것은, 막의 델타(delta) 응력을 감소시킴으로써 NAND 구조 (218)에서의 응력을 감소시키거나 최소화하는 것을 도울 수 있다. 본원에 설명된 델타 응력은, 게이트 스택(204) 포스트-어닐링(post-anneal)의 응력에서 게이트 스택(204) 프리-어닐링(pre-anneal)의 응력을 뺀 것의 절대 값이다. 따라서, 제1 산화물 층(230)은, 기판(200) 및 게이트 스택(204) 계면에 걸친 응력 차를 감소시키도록 기능한다.
[0025] 캐리어 가스는, 약 1000 sccm 내지 약 9000 sccm, 이를테면 약 3000 sccm 내지 약 5400 sccm, 예컨대 약 3700 sccm의 유량으로 제공될 수 있다. TEOS 및 산소-함유 가스, 및 (사용되는 경우) 임의의 캐리어 가스의 유동 시간(즉, 가스-온(gas-on) 시간)은, 약 5초 내지 약 15초, 예컨대 약 10초일 수 있다.
[0026] 챔버 압력은, 약 1 내지 약 400 Torr, 이를테면 약 2 Torr 내지 약 14 Torr, 예컨대 약 4.8 Torr일 수 있다. 챔버 온도는, 약 350 ℃ 내지 약 650 ℃, 이를테면 약 400 ℃ 내지 약 600 ℃, 예컨대 약 550 ℃일 수 있다. 전극 간격은 약 200 내지 약 550 mil, 예컨대 약 220 mil일 수 있다. 일단 프로세스 가스들이 프로세스 챔버 내로 도입되면, 프로세스 가스들을 점화시켜 플라즈마를 형성하기 위해 RF 전력이 전극에 제공된다. 플라즈마는, 약 2 MHz 또는 그 초과의 고주파수(HF) RF 전력, 약 100 kHz 내지 약 1 MHz의 저주파수(LF) RF 전력, 또는 이들의 결합에 의해 형성될 수 있다. RF 전력의 전력 레벨은, 300 mm 기판에 대해 약 5 W 내지 약 3000 W 범위에 있다. 일 실시예에서, RF 전력은 약 350 kHz의 저주파수로, 약 100 W로 제공된다. 일 실시예에서, HF RF 전력은 13.56 MHz로, 약 150 W로 제공되는 한편, LF RF는 턴 오프(turn off)된다. 일 실시예에서, HF RF 전력은 13.56 MHz로, 약 300 W로 제공되는 한편, LF RF는 턴 오프된다. 일 실시예에서, HF RF 전력은 13.56 MHz로, 약 850 W로 제공되는 한편, LF RF는 턴 오프된다. 일부 실시예들에서, HF RF와 LF RF의 결합은 이온 충격(bombardment)을 제어하는 데 사용될 수 있다. 그러한 경우, 350 kHz로, 약 100 W로 동작하는 LF RF 전력과, 13.56 MHz로, 약 300 W로 동작하는 HF RF 전력의 결합이 사용될 수 있다. LF : HF 비는 막 치밀화(densification)를 개선하기 위해 증가될 수 있으며, 이에 의해, 인장성 있는(tensile) 제1 산화물 층(230)이 생성된다.
[0027] 증착 시간은 약 150초 내지 약 350초, 예컨대 약 200초 내지 약 260초일 수 있다. 증착률은, 약 5000 내지 약 10000 옹스트롬/분, 예컨대 약 6500 내지 약 7600 옹스트롬/분일 수 있다. 다양한 실시예들에서, 제1 산화물 층(230)은, 하부 게이트 스택의 높이에 의존하여, 약 5000 옹스트롬 내지 약 35000 옹스트롬, 이를테면 약 10000 옹스트롬 내지 약 30000 옹스트롬, 예컨대 약 15000 옹스트롬 내지 약 25000 옹스트롬의 두께로 형성될 수 있다. 통상적으로, 제1 산화물 층(230)은, 약 80 MPa 내지 약 300 MPa, 이를테면 약 100 MPa 내지 약 200 MPa, 예컨대 150 MPa의 인장 응력으로 형성된다.
[0028] 플라즈마 점화 및 안정성을 촉진시키기 위해, 부가적인 프로세스 파라미터들이 활용될 수 있다. 예컨대, 일부 실시예들에서, 프로세스 챔버는, 플라즈마 점화 전에 약 50 ℃ 내지 약 150 ℃의 온도로 유지될 수 있다. 일부 실시예들에서, 플라즈마 점화를 돕기 위해 제1 산화물 층(230)의 증착 전에 Ar과 같은 불활성 가스가 프로세스 챔버 내로 유동될 수 있다.
[0029] 높은 인장성 막들은 다공성일 수 있고 그리고 포스트-어닐링 프로세스 후에 높은 두께 수축률(shrinkage)을 가질 수 있다. 제1 산화물 층(230)의 수축률 또는 응력 변화로 인한 막 균열은 (아래에 논의될) 제2 산화물 층(232)과 게이트 스택(204)의 분리를 야기할 수 있다는 것이 관측되었다. 따라서, 일부 실시예들에서, 일단 제1 산화물 층(230)의 원하는 두께에 도달하면, RF 전력은, 150 W로부터 약 200 W로 선택적으로 램핑 업(ramp up)되어 제1 산화물 층(230) 상에 산화물의 시작(initiation) 층(도시되지 않음)을 형성할 수 있다. 시작 층의 형성 동안, TEOS 및 산소-함유 가스(이를테면, N2O 또는 O2)뿐만 아니라 (사용되는 경우) 캐리어 가스의 유동이 계속될 수 있다. RF 전력의 증가는, 고밀도 산화물 시작 층을 생성하고, 그에 따라, 후속하여 증착된 제2 산화물 층(232)으로의 제1 산화물 층(230)의 접착을 돕는 것으로 여겨진다. 일 실시예에서, RF 전력의 램핑 업은, 약 1초 내지 약 5초, 예컨대 약 2초 동안 계속될 수 있다. 부가적으로 또는 대안적으로, 일단 제1 산화물 층(230)의 원하는 두께에 도달하면, 고밀도 산화물 시작 층을 생성하기 위해 TEOS의 유동이 램핑 업될 수 있다. TEOS 유동의 랩핑 업은, 약 1초 내지 약 5초, 예컨대 약 2초 동안 계속될 수 있다.
[0030] 선택적으로 또는 부가적으로, 제1 산화물 층(230) 상에 또는 (존재한다면) 산화물의 시작 층 상에, 산화물의 전이(transition) 층(도시되지 않음)이 선택적으로 형성될 수 있다. 전이 층은, TEOS의 유동을 점진적으로 감소시키면서 RF 전력을 약 150 W로부터(또는 시작 층이 요구되는 경우 200 W로부터) 약 400 W로 증가시킴으로써 형성될 수 있다. 일부 실시예들에서, 전이 층은, 전이 층을 생성하기 위해, RF 전력을 약 150 W로부터(또는 시작 층이 요구되는 경우 200 W로부터) 약 400 W로 증가시키는 한편 TEOS의 유동을 턴 오프시킴으로써 형성될 수 있다. 전이 층은, 제1 산화물 층(230)에서의 응력 집중을 제거하기 위한 응력 완화 층으로서 기능할 수 있다. 시작 층 및 전이 층은 또한, 제1 산화물 층(230)과 그 위에 증착되는 임의의 후속 층들에 대해 양호한 접착을 제공한다.
[0031] 110에서, 제1 산화물 층(230)이 게이트 스택(204) 상에 형성된 후, 또는 시작 및/또는 전이 층이 제1 산화물 층(230) 상에 형성된 후, 도 2g에 도시된 바와 같이, 제2 산화물 층(232)이 제1 산화물 층(230) 위에 컨포멀하게 증착된다. 일 실시예에서, 제2 산화물 층(232)은, 실란(SiH4) 및 아산화 질소(N2O)를 포함하는 프로세스 가스로부터 형성될 수 있다. 다른 실시예에서, 제2 산화물 층(232)은, SiH4 및 산소(O2)를 포함하는 프로세스 가스로부터 형성될 수 있다. 어느 경우이든, 프로세스 가스는, 프로세스 챔버 내의 프로세스 가스의 전달 및 분배를 용이하게 하기 위해, 하나 이상의 캐리어 가스들, 예컨대, 헬륨(He) 또는 아르곤(Ar)과 같은 불활성 가스를 포함할 수 있다. 제2 산화물 층(232)은, 제1 산화물 층(230)의 무결성 및 특성들에 상당한 악영향들을 미칠 수 있는 화학적 기계적 연마(CMP)에 의한 평탄화와 같은 후속 프로세스 단계들로부터 제1 산화물 층(230)을 실질적으로 격리시킴으로써, 제1 산화물 층(230)을 보호하기 위한 캡핑(capping) 층으로서 기능한다. 제2 산화물 층(232)은 또한, 제1 산화물 층(230)을, 흡습, 탈기(outgassing), 및 바람직하지 않은 화학적 공격으로부터 차단한다. 특히, 본 발명자들은, 제1 산화물 층(230)을 제2 산화물 층(232)으로 커버하는 것이 포스트-어닐링 후의 제1 산화물 층(230)의 균열을 방지하는 것을 도울 수 있다는 것을 관측하였다. 또한, 제2 산화물 층(232)은 하부 층 또는 구조에서의 응력을 도울 수 있다. 특히, 제1 산화물 층(230)이 어닐링 후에 더 압축력이 있게 된 이후에, 제2 산화물 층(232)은 제1 산화물 층(230)이 어닐링 후에 더 인장성이 있게 하는 것을 돕는다(그러므로, 상쇄 효과를 가질 수 있음).
[0032] 제2 산화물 층(232) 및 제1 산화물 층(230)은 동일한 또는 상이한 프로세스 챔버에 증착될 수 있다. SiH4는, 약 100 내지 약 600 sccm, 이를테면 약 150 내지 약 300 sccm, 예컨대 약 200 sccm의 유량으로 제공될 수 있다. 산소-함유 가스(이를테면, N2O 또는 O2)는, 약 1000 내지 약 15000 sccm, 이를테면 약 2500 내지 약 8000 sccm, 예컨대 약 3520 내지 약 6480 sccm의 유량으로 제공될 수 있다. 캐리어 가스는, 약 1000 내지 약 9000 sccm, 이를테면 약 3000 내지 약 5400 sccm, 예컨대 약 3500 sccm의 유량으로 제공될 수 있다.
[0033] 챔버 압력은, 약 1 내지 약 400 Torr, 이를테면 약 2 Torr 내지 약 14 Torr, 예컨대 약 5.3 Torr일 수 있다. 챔버 온도는, 약 350 ℃ 내지 약 650 ℃, 이를테면 약 400 ℃ 내지 약 600 ℃, 예컨대 약 550 ℃일 수 있다. 전극 간격은 약 200 내지 약 550 mil, 예컨대 약 220 mil일 수 있다. 일단 프로세스 가스들이 프로세스 챔버 내로 도입되면, 프로세스 가스들을 점화시켜 플라즈마를 형성하기 위해 RF 전력이 전극에 제공된다. 플라즈마는, 약 2 MHz 또는 그 초과의 고주파수(HF) RF 전력, 약 100 kHz 내지 약 1 MHz의 저주파수(LF) RF 전력, 또는 이들의 결합에 의해 형성될 수 있다. RF 전력의 전력 레벨은, 300 mm 기판에 대해 약 5 W 내지 약 3000 W 범위에 있다. 일 실시예에서, HF RF 전력은 13.56 MHz로, 약 300 W로 제공되는 한편, LF RF는 턴 오프된다. 일 실시예에서, HF RF 전력은 13.56 MHz로, 약 150 W로 제공되는 한편, LF RF는 턴 오프된다. 일 실시예에서, HF RF 전력은 13.56 MHz로, 약 850 W로 제공되는 한편, LF RF는 턴 오프된다.
[0034] 증착 시간은 약 50초 내지 약 200초, 예컨대 약 110초일 수 있다. 다양한 실시예들에서, 제2 산화물 층(232)은, 하부 게이트 스택의 높이에 의존하여, 약 5000 옹스트롬 내지 약 25000 옹스트롬, 이를테면 약 8000 옹스트롬 내지 약 15000 옹스트롬, 예컨대 약 10000 옹스트롬의 두께로 형성될 수 있다. 제1 산화물 층(230) 및 제2 산화물 층(232)의 총 두께는 약 30000 옹스트롬 내지 약 50000 옹스트롬의 범위일 수 있다.
[0035] 112에서, 기판(200)은, 약 700 ℃ 내지 약 850 ℃, 예컨대 약 750 ℃의 고온들에서의 질소(N2) 풍부 환경에서 열적 어닐링 처리를 받는다. 열적 어닐링 처리는, 막에 균열이 발생하는 것을 방지하기 위해, 제2 산화물 층(232)에 기밀 시일(hermetic seal) 표면을 제공한다. 열적 어닐링 처리는, 증착 프로세스를 위한 것과 동일한 프로세스 챔버 내에서 인-시튜(in situ)로 수행될 수 있거나, 퍼니스(furnace) 또는 급속 열적 어닐링(RTA; rapid thermal annealing) 챔버에서 수행될 수 있다. 퍼니스에서의 열적 어닐링 처리는 1시간 동안 수행될 수 있다. 급속 열적 어닐링 챔버의 경우, 열적 어닐링 처리는 약 1초 내지 약 300초 동안, 이를테면 약 15초 내지 약 120초 동안, 예컨대 약 30초 동안 수행될 수 있다. 포스트-어닐링 프로세스 후의 두께 수축률은 약 3 % 미만이다. 이러한 포스트-어닐링 프로세스는, 처음과 포스트 증착 간에, 두께 수축률에 의해 측정되는, 약 10 % 내지 약 25 %의 치밀화 증가를 제공하는 것으로 관측되었다. 보다 높은 인장 응력을 갖는 제1 산화물 층(230)은 열적 어닐링 처리 후에 더 높은 수축률을 초래할 수 있다는 것이 관측되었다.
[0036] 열적 어닐링 처리는, 제1 산화물 층(230)과 제2 산화물 층(232)의 증착 간에 수행될 수 있다. 예를 들어, 일부 실시예들에서, 프로세스 시퀀스(sequence)는, 제1 산화물 층(230)의 증착(약 15000 옹스트롬 두께) - 열적 어닐링 처리 - 제2 산화물 층(232)의 증착(약 15000 옹스트롬 두께)을 포함할 수 있다. 일부 실시예들에서, 프로세스 시퀀스는, 제1 산화물 층(230)의 증착(약 15000 옹스트롬 두께) - 열적 어닐링 처리 - 제2 산화물 층(232)의 증착(약 15000 옹스트롬 두께) - 열적 어닐링 처리를 포함할 수 있다.
[0037] 114에서, 화학적 기계적 연마(CMP)와 같은 선택적 평탄화 절차가 제2 산화물 층(230)의 부분을 원하는 두께로 제거하기 위해 수행될 수 있다. 요구되는 경우, 평탄화 절차는 열적 어닐링 처리 전에 수행될 수 있다.
[0038] 본 개시내용의 실시예들은, 기판 최상부의 3D NAND 계단형 구조를 위한 이중-층(bi-layer) 막 스택을 제공한다. TEOS 및 N2O 또는 O2로 형성된 최하부 산화물 층은 하부 게이트 스택에 대한 양호한 시임 커버리지를 제공하는 한편, SiH4 및 N2O 또는 O2로 형성된 상부 산화물 층은, 최하부 산화물 층을, 흡습, 탈기, 및 바람직하지 않은 화학적 공격뿐만 아니라 포스트-어닐링 프로세스 후의 최하부 산화물 층의 균열로부터 격리시킨다. TEOS 및 N2O로 형성된 최하부 산화물 층 및 기밀 상부 산화물 층은, NAND 계단형 구조에 대한 고품질의 인장성 있는 산화물 막 스택을 가능하게 한다.
[0039] 전술한 내용들이 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들이 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서 안출될 수 있다.
Claims (19)
- 기판을 프로세싱하기 위한 방법으로서,
게이트 스택(stack)이 상부에 증착되어 있는 기판을 제공하는 단계;
제1 RF 전력, 및 TEOS 가스 및 제1 산소-함유 가스를 포함하는 제1 프로세스 가스를 사용하여, 상기 게이트 스택의 노출된 표면들 상에 제1 산화물 층을 형성하는 단계;
상기 제1 산화물 층이 미리결정된 두께에 도달한 후, 상기 제1 산화물 층 위에 산화물의 시작(initiation) 층을 형성하기 위하여 상기 제1 RF 전력을 램핑 업하는 단계;
상기 시작 층이 미리결정된 두께에 도달한 후, 상기 시작 층 상에 산화물의 전이(transition) 층을 형성하기 위하여, 상기 TEOS 가스의 유동을 점진적으로 감소시키면서 상기 시작 층을 형성하기 위해 사용되는 상기 제1 RF 전력을 램핑 업(ramp up)하는 단계; 및 그 후,
상기 제1 RF 전력과 상이한 제2 RF 전력, 및 실란 가스 및 제2 산소-함유 가스를 포함하는 제2 프로세스 가스를 사용하여, 상기 전이 층 위에 제2 산화물 층을 형성하는 단계를 포함하는, 기판을 프로세싱하기 위한 방법. - 제1항에 있어서,
상기 제1 산소-함유 가스 및 상기 제2 산소-함유 가스 각각은 O2 또는 N2O를 포함하는, 기판을 프로세싱하기 위한 방법. - 제1항에 있어서,
상기 게이트 스택은 교번하는 다결정질 실리콘 층들과 산화물 층들을 포함하는, 기판을 프로세싱하기 위한 방법. - 제1항에 있어서,
상기 게이트 스택은 상기 기판의 최상부에 직교하는 수직 배열로 교번하여 배치되는 복수의 산화물 층들 및 복수의 질화물 층들을 포함하고, 상기 게이트 스택은 계단형 횡단면을 갖는, 기판을 프로세싱하기 위한 방법. - 제1항에 있어서,
상기 제1 산소-함유 가스 및 상기 TEOS 가스는, 2 : 1 내지 6 : 1의 제1 산소-함유 가스 : TEOS 가스 비로 제공되는, 기판을 프로세싱하기 위한 방법. - 제1항에 있어서,
상기 제1 RF 전력은, 상기 제1 산화물 층을 형성하기 위하여 150 W 내지 850 W로 그리고 13.56 MHz의 고주파수로 제공되는, 기판을 프로세싱하기 위한 방법. - 제1항에 있어서,
상기 제1 RF 전력은, 상기 제1 산화물 층을 형성하기 위하여 350 kHz로, 100 W로 동작하는 저주파수 RF 전력, 및 13.56 MHz로, 300 W로 동작하는 고주파수 RF 전력의 결합인, 기판을 프로세싱하기 위한 방법. - 제1항에 있어서,
상기 제2 RF 전력은, 150 W 내지 850 W로 그리고 13.56 MHz의 주파수로 제공되는, 기판을 프로세싱하기 위한 방법. - 제1항에 있어서,
상기 제1 산화물 층은 10000 옹스트롬 내지 30000 옹스트롬의 두께를 갖고, 상기 제2 산화물 층은 8000 옹스트롬 내지 15000 옹스트롬의 두께를 갖는, 기판을 프로세싱하기 위한 방법. - 제1항에 있어서,
상기 제2 산화물 층을 형성한 후, 700 ℃ 내지 850 ℃의 온도의 질소 풍부(rich) 환경에서 상기 기판이 열적 어닐링 처리(thermal anneal treatment)를 받게 하는 단계를 더 포함하는, 기판을 프로세싱하기 위한 방법. - 제1항에 있어서,
상기 제1 프로세스 가스는 P-타입 또는 N-타입 도펀트 가스를 더 포함하는, 기판을 프로세싱하기 위한 방법. - 제1항에 있어서,
상기 제1 산화물 층은 80 MPa 내지 300 MPa의 인장 응력을 갖는, 기판을 프로세싱하기 위한 방법. - 제1항에 있어서,
상기 시작 층은 상기 제1 RF 전력을 150 W로부터 200 W로 램핑 업함으로써 형성되는, 기판을 프로세싱하기 위한 방법. - 제11항에 있어서,
상기 전이 층은 상기 시작 층을 형성하기 위해 사용되는 RF 전력을 150 W로부터 200 W로 램핑 업함으로써 형성되는, 기판을 프로세싱하기 위한 방법. - 기판을 프로세싱하기 위한 방법으로서,
계단형 횡단면을 갖는 층 스택을 기판 상에 형성하는 단계;
10000 옹스트롬 내지 30000 옹스트롬의 두께 및 80 MPa 내지 300 MPa의 인장 응력을 갖는 제1 산화물 층으로 상기 층 스택의 노출된 표면들을 커버(cover)하는 단계;
상기 제1 산화물 층 위에 8000 옹스트롬 내지 15000 옹스트롬의 두께를 갖는 제2 산화물 층을 형성하는 단계; 및
700 ℃ 내지 850 ℃의 온도의 질소 풍부 환경에서 상기 기판이 열적 어닐링 처리를 받게 하는 단계를 포함하며,
상기 제1 산화물 층은,
3000 내지 6500 밀리그램/분(milligrams per minute)의 TEOS 가스 유량(flow rate),
1200 sccm 내지 21000 sccm의 산소-함유 가스 유량,
1000 sccm 내지 9000 sccm의 캐리어(carrier) 가스 유량 ― 상기 캐리어 가스는 헬륨 또는 아르곤을 포함함 ―,
13.56 MHz의 주파수에서의 150 W 내지 850 W의 RF 전력,
350 ℃ 내지 650 ℃의 챔버 온도, 및
2 Torr 내지 14 Torr의 챔버 압력
을 사용하여 형성되고,
상기 제2 산화물 층은,
100 sccm 내지 600 sccm의 실란 가스 유량,
2500 sccm 내지 8000 sccm의 산소-함유 가스 유량,
1000 내지 9000 sccm의 캐리어 가스 유량 ― 상기 캐리어 가스는 헬륨 또는 아르곤을 포함함 ―,
13.56 MHz의 주파수에서의 150 W 내지 850 W의 RF 전력,
350 ℃ 내지 650 ℃의 챔버 온도, 및
2 Torr 내지 14 Torr의 챔버 압력
을 사용하여 형성되는, 기판을 프로세싱하기 위한 방법. - 제15항에 있어서,
제1 산소-함유 가스 및 제2 산소-함유 가스 각각은 O2 또는 N2O를 포함하는, 기판을 프로세싱하기 위한 방법. - 제15항에 있어서,
상기 제1 산화물 층의 형성 동안, 상기 산소-함유 가스 및 상기 TEOS 가스는, 2 : 1 내지 6 : 1의 산소-함유 가스 : TEOS 가스 비로 제공되는, 기판을 프로세싱하기 위한 방법. - 제15항에 있어서,
상기 층 스택은 교번하는 컨포멀한 산화물 층들과 질화물 층들, 또는 교번하는 다결정질 실리콘 층들과 컨포멀한 산화물 층들을 포함하는, 기판을 프로세싱하기 위한 방법. - 기판 상의 NAND 구조로서,
교번하는 컨포멀한 산화물 층들과 질화물 층들, 또는 교번하는 다결정질 실리콘 층들과 컨포멀한 산화물 층들을 포함하는 층 스택;
상기 층 스택 상에 형성되는 제1 산화물 층 ― 상기 제1 산화물 층은, 10000 옹스트롬 내지 30000 옹스트롬의 두께 및 80 MPa 내지 300 MPa의 인장 응력을 갖고, 상기 제1 산화물 층은, TEOS 가스 및 제1 산소-함유 가스를 포함하는 제1 프로세스 가스로부터 형성됨 ―; 및
상기 제1 산화물 층 위에 형성되는 제2 산화물 층 ― 상기 제2 산화물 층은, 8000 옹스트롬 내지 15000 옹스트롬의 두께를 갖고, 상기 제2 산화물 층은, 실란 가스 및 제2 산소-함유 가스를 포함하는 제2 프로세스 가스로부터 형성됨 ―을 포함하는, 기판 상의 NAND 구조.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201562210808P | 2015-08-27 | 2015-08-27 | |
US62/210,808 | 2015-08-27 | ||
PCT/US2016/043181 WO2017034710A1 (en) | 2015-08-27 | 2016-07-20 | Vnand tensile thick teos oxide |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20180035928A KR20180035928A (ko) | 2018-04-06 |
KR102430905B1 true KR102430905B1 (ko) | 2022-08-09 |
Family
ID=58100906
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020187008519A KR102430905B1 (ko) | 2015-08-27 | 2016-07-20 | Vnand 인장성 있는 두꺼운 teos 산화물 |
Country Status (5)
Country | Link |
---|---|
US (2) | US10199388B2 (ko) |
KR (1) | KR102430905B1 (ko) |
CN (1) | CN107980172B (ko) |
TW (2) | TWI673774B (ko) |
WO (1) | WO2017034710A1 (ko) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
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2016
- 2016-07-19 US US15/214,104 patent/US10199388B2/en active Active
- 2016-07-20 CN CN201680047305.5A patent/CN107980172B/zh active Active
- 2016-07-20 KR KR1020187008519A patent/KR102430905B1/ko active IP Right Grant
- 2016-07-20 WO PCT/US2016/043181 patent/WO2017034710A1/en active Application Filing
- 2016-08-08 TW TW105125123A patent/TWI673774B/zh active
- 2016-08-08 TW TW108130012A patent/TWI698916B/zh not_active IP Right Cessation
-
2019
- 2019-02-04 US US16/267,151 patent/US10483282B2/en active Active
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20150004796A1 (en) * | 2013-06-26 | 2015-01-01 | Applied Materials, Inc. | Methods for forming three dimensional nand structures atop a substrate |
Also Published As
Publication number | Publication date |
---|---|
TW201709283A (zh) | 2017-03-01 |
CN107980172B (zh) | 2022-10-14 |
CN107980172A (zh) | 2018-05-01 |
US20190229128A1 (en) | 2019-07-25 |
US10199388B2 (en) | 2019-02-05 |
KR20180035928A (ko) | 2018-04-06 |
US20170062469A1 (en) | 2017-03-02 |
US10483282B2 (en) | 2019-11-19 |
TWI698916B (zh) | 2020-07-11 |
TW202011459A (zh) | 2020-03-16 |
TWI673774B (zh) | 2019-10-01 |
WO2017034710A1 (en) | 2017-03-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
A302 | Request for accelerated examination | ||
E902 | Notification of reason for refusal | ||
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