KR102413431B1 - 웨이퍼의 결정 결함 평가 장치 및 방법 - Google Patents

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Abstract

실시예는 웨이퍼를 열처리하는 열처리부; 및 상기 열처리된 웨이퍼의 표면을 에칭하는 에칭부;를 포함하고, 상기 열처리부는 서로 다른 온도에서 상기 웨이퍼의 표면에 복수의 산화막을 형성하는 웨이퍼의 결정 결함 평가 장치를 제공한다.

Description

웨이퍼의 결정 결함 평가 장치 및 방법{APPARATUS AND METHOD FOR CHARACTERIZING CRYSTAL DEFECT IN WAFER}
실시예는 웨이퍼의 결정 결함 평가 장치 및 방법에 관한 것으로, 보다 상세하게는 COP-free 웨이퍼의 O-band, VDP, IDP 영역을 신속하고 간편하게 구분하는 장치 및 방법에 관한 것이다.
CZ(쵸크랄스키) 방법으로 제조되는 단결정 실리콘에 있어서 인상 속도(V)/온도구배(G)와 관련되는 보론코프 이론에 따라서, 성장 과정에서 혼입된 점결함(point defect)의 농도에 따라 다음과 같은 결정 결함 영역이 발생될 수 있다.
예컨대, 단결정 실리콘이 V/G의 임계치 이상으로 성장하는 고속 성장의 경우에는 보이드(Void) 결함이 존재하는 V-rich 영역이 발생될 수 있다.
또한, 단결정 실리콘이 V/G의 임계치 이하로 성장하는 저속 성장의 경우에는 OISF(Oxidation Induced Stacking Fault) 결함이 에지 또는 센터 영역에 링 형태로 발생되는 오-밴드(O-band)가 발생될 수 있다.
또한, 단결정 실리콘이 더 저속 성장하는 경우에는 전위 루프(Dislocation loop)가 엉켜서 LDP(Large Dislocation Pit) 결함 영역이 자발적으로 발생하는 I-rich 영역이 나타날 수 있다.
그리고 V-rich 영역과 I-rich 영역 사이에는 점결함의 응집이 일어나지 않은 무결함 영역이 존재할 수 있다.
이러한 무결함 영역은 포함된 점결함의 속성에 따라 베이컨시(vacancy)가 우세한 VDP(Vacancy Dominant Pure) 영역, 및 self-interstitial이 우세한 IDP(Interstitial Dominant Pure) 영역으로 구분될 수 있다.
CZ-Si 내의 COP(Crystal Originated Particles) 및 LDP와 같은 성장 결함(grown-in defect)은 누설 전류(leak current) 또는 옥사이드 브레이크다운(oxide breakdown)과 같은 소자 불량과 직접적으로 연관되어 있으므로, 성장 결함 발생 빈도가 높은 영역을 포함한 웨이퍼는 성장 공정에서 배제하는 것이 바람직하다.
또한 VDP 및 IDP 결함 영역의 혼재에 의한 산소 석출력의 차이는 웨이퍼 내 금속 오염에 대한 게터링력(gettering ability)의 차이로 이어져 금속 오염에 의한 소자 불량 유발을 미연에 방지할 수 있는 반면, 과도한 산소 석출에 의한 디누드 존(denuded zone) 감소 또는 잔여 산소량(residual Oi) 감소에 의한 웨이퍼 강도 저하 등의 문제가 발생될 수 있다.
따라서 성장 결함(grown-in defect) 발생 영역을 제어함과 동시에 무결함 영역 중의 점결함 분포를 결정 성장 단계에서 미리 파악하는 것과 아울러 O-band, VDP 영역과 IDP 영역의 경계를 정확히 구분하는 것이 바람직하다.
특히 COP-free 웨이퍼가 상용화된 현재는 VDP 및 IDP 뿐만 아니라 O-band를 포함한 무결함 영역의 경계를 모두 구분하는 방향으로 평가법 개발이 이루어지고 있는 실정이다.
실시 예는 COP-free 웨이퍼의 O-band, VDP, IDP, 및 B-band를 신속하고 간편하게 구분하는 웨이퍼의 결정 결함 평가 장치 및 방법을 제공하고자 한다.
실시예는 웨이퍼를 열처리하는 열처리부; 및 상기 열처리된 웨이퍼의 표면을 에칭하는 에칭부;를 포함하고, 상기 열처리부는 서로 다른 온도에서 상기 웨이퍼의 표면에 복수의 산화막을 형성하는 웨이퍼의 결정 결함 평가 장치를 제공한다.
열처리부는, 복수의 웨이퍼가 수납된 제1 카세트를 로딩 및 언로딩하는 제1 로드부; 상기 제1 카세트로에 수납된 상기 복수의 웨이퍼를 상기 제1 로드부로부터 가열부로 이동시키는 제1 샘플 이송부; 상기 복수의 웨이퍼가 챔버 내의 제2 카세트에 배치되고, 상기 챔버 내부를 가열하는 가열부; 상기 가열부의 온도를 제어하는 온도 조절부; 및 상기 챔버에 산소 및 수소를 공급하는 가스 주입부를 포함할 수 있다.
에칭부는, 상기 에칭부는, 상기 웨이퍼를 희석된 불산(Diluted HF)으로 에칭하는 제1 에칭부와, 상기 웨이퍼를 선택 에칭(wirght etching)하는 제2 에칭부, 및 상기 웨이퍼를 클리닝하는 세정부를 포함할 수 있다.
에칭부는, 상기 열처리부로부터 복수의 상기 웨이퍼를 상기 에칭부와 인접 영역으로 로딩하는 제2 로드부; 상기 제2 로드부로부터 복수 개의 상기 웨이퍼를 상기 제1 에칭부로 이동시키는 제2 샘플 이송부; 및 상기 세정부로부터 상기 웨이퍼를 언로딩하는 언로드부를 더 포함할 수 있다.
에칭부 내에서 상기 복수의 웨이퍼는 제3 카세트 내에 수납될 수 있다.
제3 카세트는 상기 복수의 웨이퍼를 각각 세로 방향으로 수납할 수 있다.
제1 카세트와 상기 제2 카세트는 상기 복수의 웨이퍼를 서로 다른 높이에 각각 가로 방향으로 수납할 수 있다.
다른 실시예는 웨이퍼를 열처리하는 (a) 단계; 상기 열처리된 웨이퍼의 표면을 에칭하는 (b) 단계; 및 상기 웨이퍼 표면의 헤이즈를 측정하는 (c) 단계를 포함하고, 상기 (a) 단계는 서로 다른 온도에서 상기 웨이퍼의 표면에 복수의 산화막을 형성할 수 있다.
(a) 단계는 제1 산화막 형성 단계 내지 제4 산화막 형성 단계를 포함하고, 상기 산화막의 형성 온도는, 상기 제1 산화막의 형성 단계로부터 상기 제4 산화막의 형성 단계로 점차 증가할 수 있다.
(b) 단계는, 상기 웨이퍼를 희석된 불산으로 에칭하는 제1 에칭 단계; 및 상기 웨이퍼를 선택 에칭하는 제2 에칭 단계를 더 포함할 수 있다.
제2 에칭 단계는 상기 웨이퍼를 습식 에칭할 수 있다.
(b) 단계에서 상기 웨이퍼의 일면에 헤이즈를 형성시킬 수 있다.
(c) 단계는 상기 헤이즈를 측정하여 상기 웨이퍼의 결함 영역을 평가할 수 있다.
상술한 웨이퍼의 결정 결함 평가 장치 및 방법에 따르면, 샘플 웨이퍼를 장비에서 로드/언로드부와 샘플 이송부의 일련의 작용으로 습식 산화 열처리한 후 에칭 및 세정 공정이 진행되어 웨이퍼의 표면에 헤이즈가 발생되고, 헤이즈가 표시된 샘플 웨이퍼에 대하여 헤이즈 스코어링을 통하여 결정 결함 영역 평가를 진행할 수 있다.
도 1은 실시예에 따른 웨이퍼의 결정 결정 평가 장치를 나타낸 도면이고,
도 2 및 도 3은 도 1의 열처리부의 구성을 나타낸 도면이고,
도 4 및 도 5는 도 1의 에칭부의 구성을 나타낸 도면이고,
도 6은 실시예에 따른 웨이퍼의 결정 결함 평가 방법의 흐름도이고,
도 7은 도 6에서 산화막 형성의 공정 조건을 나타낸 도면이고,
도 8은 도 7에서 제1차 내지 제4차 산화막 형성 공정 조건을 나타낸 도면이다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다.
그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도 1은 실시예에 따른 웨이퍼의 결정 결함 평가 장치를 나타낸 도면이고, 도 2 및 도 3은 도 1의 열처리부의 구성을 나타낸 도면이며, 도 4 및 도 5는 도 1의 에칭부의 구성을 나타낸 도면이다.
이하에서, 도 1 내지 도 5를 참조하여 실시예에 따른 웨이퍼의 결정 결함 평가 장치를 설명한다.
본 실시예에 따른 웨이퍼의 결정 결함 평가 장치는 웨이퍼를 열처리하는 열처리부(300)와, 열처리된 형성된 웨이퍼의 표면을 에칭하는 에칭부를 포함하고, 열처리부(300)는 서로 다른 온도에서 상기 웨이퍼의 표면에 복수의 산화막을 형성할 수 있다.
도 1과 도 2 및 도 4를 참조하면, 열처리부(300)에 복수의 웨이퍼(wafer)가 수납된 제1 카세트(10)를 로딩 및 언로딩하는 제1 로드부(100)와, 제1 카세트(10)로부터 복수의 웨이퍼를 상기 제1 로드부로부터 가열부로 이동시키는 제1 샘플 이송부(200)와, 복수의 웨이퍼가 챔버(325) 내의 제2 카세트(20)에 배치되고, 챔버(325) 내부를 가열하는 가열부(320)와, 가열부의 온도를 제어하는 온도 조절부(330), 및 챔버(325)에 산소(O2) 및 수소(H2)를 공급하는 가스 주입부(310)를 포함할 수 있다.
도 4에서, 제1 로드부(100)에 배치된 제1 카세트(10)에 수납된 복수의 웨이퍼는 한 장씩 제1 샘플 이송부(200)를 통하여 열처리부(300)로 옮겨질 수 있다. 이때, 제1 샘플 이송부(200)는 제1 지지대(210) 위에 제1 회전축(220)이 구비되고, 제1 회전축(220)의 회전에 따라서 제2 지지대(230) 및 제3 지지대(240)가 이동하고, 이때 제3 지지대(240) 위의 제1 거치대(250)에 상기의 웨이퍼(wafer)가 올려져서 가열부(300) 방향으로 이동할 수 있다.
가열부(320)는 제4 지지대(311) 위에 제5 지지대(312)와 제6 지지대(313) 및 제2 거치대(314)가 구비되고, 제2 거치대(314) 위에 챔버(325)가 배치될 수 있다.
챔버(325) 내의 제2 카세트(20)에 복수의 웨이퍼가 서로 다른 높이에 가로 방향으로 배치될 수 있다. 이때, 가열부(320)의 챔버(325)는 y축 방향, 즉 세로 방향으로 이동할 수 있다. 그리고, 제2 카세트(20)에 복수의 웨이퍼의 삽입이 종료된 후에, 챔버(325)가 아래로 이동하여 닫히고, 이어서 가열부(320)의 작용에 의하여 챔버(325) 내부의 온도가 상승될 수 있다.
이때, 가열부(320)는 온도 조절부(330)의 작용에 의하여 제어되어 챔버(325) 내부의 온도를 조절할 수 있고, 가스 주입부(310)에서는 산소(O2) 및 수소(H2)를 챔버(325)에 공급할 수 있고 또는 질소(N2)를 함께 공급할 수도 있다.
이때, 열처리부(300)는 서로 다른 온도에서 웨이퍼의 표면에 복수의 산화막을 형성할 수 있는데, 상기의 가열부(320)가 온도 조절부(330)의 작용에 의하여 온도를 조절하여 복수의 산화막을 형성할 수 있으며, 상세한 방법은 후술한다.
도 4와 도 5에서, 에칭부는 웨이퍼를 희석된 불산(Diluted HF, DHF)으로 에칭하는 제1 에칭부(600)와, 웨이퍼를 선택 에칭(wirght etching)하는 제2 에칭부(700) 및 웨이퍼를 클리닝하는 세정부(800)를 포함할 수 있다.
그리고, 에칭부는, 제2 로드부(400)가 구비될 수 있는데, 제2 로드부(400)는 상기의 열처리부(300)로부터 복수의 상기 웨이퍼를 에칭부와 인접 영역으로 로딩할 수 있다.
제2 샘플 이송부(500)는 제2 로드부(400)로부터 복수 개의 웨이퍼를 제1 에칭부(600)로 이동시킬 수 있다. 그리고, 제1 에칭부(600)와 제2 에칭부(700) 및 세정부(800)에서 에칭 공정을 종료한 웨이퍼는 언로드부(900)을 통하여 언로드될 수 있다.
도 4에서 제1,2 카세트(10, 20) 내에는 복수의 웨이퍼가 서로 다른 높이에 가로 방향으로 배치될 수 있으나, 도 5에서 제3 카세트(30) 내에는 복수 개의 웨이퍼가 서로 동일한 높이에 세로 방향으로 배치될 수 있다.
도 6은 실시예에 따른 웨이퍼의 결정 결함 평가 방법의 흐름도이고, 상술한 웨이퍼의 결정 결함 평가 장치를 사용하여 웨이퍼의 결정 결함을 평가하는 방법이다.
먼저, 샘플을 준비하는데(S110), 복수의 웨이퍼 예를 들면 실리콘 에이퍼를 준비할 수 있다.
그리고, 웨이퍼를 서로 다른 온도에서 열처리하여 복수의 산화막을 형성할 수 있다. 예를 들면, 웨이퍼를 상기의 챔버 내에 배치하고, 서로 다른 온도의 제1 구간 내지 제4 구간에서 열처리하여 제1 내지 제4 산화막을 형성할 수 있다.
도 7은 도 6에서 산화막 형성의 공정 조건을 나타낸 도면이고,
도 8은 도 7에서 제1차 내지 제4차 산화막 형성 공정 조건을 나타낸 도면이다.
먼저 웨이퍼 샘플을 준비한다(S110). 준비되는 웨이퍼 샘플은 실리콘 단결정 잉곳을 성장시키고, 성장된 단결정 잉곳에 대한 잉곳 그라인딩 공정 및 크로핑(cropping) 공정, 및 슬라이싱(slicing) 공정을 수행하여 얻어지는 반도체용 웨이퍼일 수 있다.
또는 준비되는 웨이퍼는 상기 반도체용 웨이퍼의 표면에 대하여 래핑(lapping) 공정, 그라인딩(grinding) 공정, 에칭(etching) 공정 및 폴리싱(polishing) 공정 중 적어도 하나를 수행한 것일 수도 있다.
산화막의 형성은, 예를 들면, 제1 차 산화막 내지 제4 차 산화막을 차례로 형성할 수 있다(S120~S150).
제1 차 산화막의 형성은, 700℃ ~ 800℃의 온도에서 산소 가스(O2)를 반응로(또는 챔버)에 주입하고, 주입된 산소 가스를 이용하여 샘플 웨이퍼의 표면에 제1차 산화막을 형성할 수 있으며, 제1차 산화막의 두께는 4㎚ ~ 7㎚일 수 있다. 제1 차 산화막의 형성은 습식 공정 또는 건식 공정일 수 있다.
제1 차 산화막 형성 공정에서는 인터스티셜(interstitial) Si가 풍부한 영역에서의 석출핵 형성이 증가되어 최대가 될 수 있으며, 이는 이후 제2 차 내지 제4 차 산화막 형성 공정(S130 ~ S150)에 따른 열처리 과정에서 헤이즈(haze) 발생을 억제하는 소스(source)로 작용될 수 있다.
그리고, 제2 차 산화막 형성은, 800℃ ~ 1000℃의 온도에서 산소 가스(O2)를 반응로(또는 챔버)에 주입하고, 주입된 산소 가스를 이용하여 샘플 웨이퍼의 제1차 산화막 상에 제2차 산화막을 형성할 수 있으며, 제2 차 산화막의 두께는 제1차 산화막의 두께보다 클 수 있다. 제2 차 산화막의 형성은 습식 공정 또는 건식 공정일 수 있다. 상세하게는, 제2 차 산화막의 두께는 7.8㎚ ~ 35㎚일 수 있고, 보다 상세하게는 16㎚ ~ 35㎚일 수 있다.
제2 차 산화막 형성 공정에서 침입형 점결합(self-interstitial)의 과포화, 및 산소 석출물의 핵생성(nucleation)이 발생될 수 있다. 저온 산화 공정에서 과포화된 self-interstitial은 고온 공정에서 전위(dislocation) 타입의 결함으로 전이될 수 있다.
또한, 산소 석출물은 단결정 성장 후 산소 기판(oxide-substrate) 계면에서 과포화된 self-interstitial의 싱크(sink) 역할을 할 수 있고, 결과적으로 산소 석출력의 차이를 인터스티셜 결함 형성 여부에 반영한 점결함 영역 구분이 가능하도록 할 수 있다.
그리고, 제3 차 산화막 형성 공정에서는 1000℃ ~ 1100℃의 온도에서 산소 가스(O2)를 반응로(또는 챔버)에 주입하고, 주입된 산소 가스를 이용하여 샘플 웨이퍼의 제2 차 산화막 상에 제3 차 산화막을 형성한다. 제3 산화막 형성 시간은 제2 차 산화막 형성 시간보다 길 수 있으나, 이에 한정되는 것은 아니다.
또한, 제3 차 산화막의 두께는 제2 차 산화막의 두께보다 두꺼울 수 있으나, 이에 한정되는 것은 아니다. 제3 차 산화막의 두께는 27㎚ ~ 160㎚일 수 있고, 상세하게는 66㎚ ~ 116㎚일 수 있다. 제2 차 산화막의 형성은 습식 공정 또는 건식 공정일 수 있다.
제3 차 산화막 형성에서 산소 석출물의 성장이 이루어지고, self-interstitial의 확산을 통하여 성장한 산소 석출물에서 재결합 (recombination)이 일어날 수 있다.
제3 차 산화막 형성 공정에서는 산소 석출물이 self-interstitial의 재결합 사이트(site)로 작용하므로, 제3차 산화막 형성 공정에서 산소 석출이 활발한 O-band/VDP와 IDP(Interstitial Dominant Pure) 간의 경계가 구분될 수 있다.
또한 self-interstitial에 대한 재결합 사이트(site)를 제공하기 위해서는 산소 석출물의 크기가 충분히 성장하여야 하므로 제3 차 산화막 형성 공정은 제2 차 산화막 형성 공정보다 길 수 있으나, 이에 한정되는 것은 아니며, 다른 실시 예에서는 양자는 동일하거나 제3차 건식 산화 공정은 제3 차 산화막 형성 공정보다 짧을 수도 있다.
제3 차 산화막 형성 공정에서의 산소 가스의 유량(또는 투입량)은 제3 차 산화막 형성 공정에서의 산소 가스의 유량(또는 투입량과 동일할 수 있으나, 이에 한정되는 것은 아니다.
그리고, 습식 산화 공정을 수행하여 제3 차 산화막 상에 제4 차 산화막을 형성할 수 있다.
상세하게는, 1100℃ ~ 1200℃의 온도에서 산소 가스(O2) 및 수소 가스(H2)를 반응로(또는 챔버)에 주입하고, 주입된 산소 가스 및 수소 가스를 이용하여 샘플 웨이퍼의 제3 차 산화막 상에 제4 차 산화막을 형성할 수 있다.
여기서, 제4 차 산화막의 두께는 제3차 산화막의 두께보다 클 수 있으며, ㄸ또한 제4 차 산화막의 두께는 제1 차 내지 제3 차 산화막들의 두께들의 합보다 클 수 있다.
제4 차 산화막의 두께는 650㎚ ~ 1260㎚일 수 있고, 상세하게는 제4 차 산화막의 두께는 870㎚ ~ 1150㎚일 수 있다.
또한, 제4 차 산화막의 형성 공정 시간은 제2 차 산화막의 형성 공정 시간보다 짧을 수 있고, 제3 차 산화막의 형성 공정 시간보다도 짧을 수 있다.
제4 차 산화막의 형성 공정에서의 산소 가스의 유량은 제2 차 산화막의 형성 공정 및 제3 차 산화막의 형성 공정 공정 각각에서의 산소 가스의 유량과 동일할 수 있다.
또한, 습식 산화 공정에서의 수소 가스의 유량은 습식 산화 공정에서의 산소 가스의 유량보다 클 수 있다. 예컨대, 습식 산화 공정에서의 수소 가스의 유량은 1[SLM] ~ 6[SLM]일 수 있고, 산소 가스의 유량은 1[SLM] ~ 4[SLM]일 수 있다.
제4 차 산화막 형성 공정(S150)에서는 제2 차 산화막 형성 공정(S130) 및 제3 차 산화막 형성 공정(S140)에서 재결합되지 않고 남은 과포화된 self-interstitial이 전위 타입(dislocation type) 결함으로 전환될 수 있으나, 이에 한정되는 것은 아니다.
제4차 산화막 형성 공정에서 만들어진 결함은 이후 식각 단계(S160)에서 표면 헤이즈(haze)로 작용하여 시각적인 분석을 가능할 수 있다.
도 7을 참조하면, 제1 차 산화막 형성 공정(S120)의 온도 조건은 700℃ ~ 800℃일 수 있고, 공정 진행 시간은 1시간 ~ 3시간일 수 있다. 형성되는 제1 차 산화막의 두께는 4nm ~ 7nm일 수 있다.
제2 차 산화막 형성 공정(S130)의 온도 조건은 850℃ ~ 900℃일 수 있고, 공정 진행 시간은 1시간 ~ 4시간일 수 있다. 형성되는 제2 차 산화막의 두께는 16nm ~ 35nm일 수 있다.
제3 차 산화막 형성 공정(S140)의 온도 조건은 950℃ ~ 1050℃일 수 있고, 공정 진행 시간은 1시간 ~ 3시간일 수 있으며, 제3 차 산화막의 두께는 66nm ~ 116nm일 수 있다.
제4 차 산화막 형성 공정(S150)의 온도 조건은 1100℃ ~ 1200℃일 수 있고, 공정 진행 시간은 1시간 ~ 2시간일 수 있으며, 제4 차 산화막의 두께는 870nm ~ 1150nm일 수 있다.
그리고, 웨이퍼의 표면을 에칭할 수 있는데, 상세하게는 웨이퍼 표면에서 산화막을 제거한 후(S160), 웨이퍼의 표면을 에칭할 수 있다(S170). 웨이퍼 표면의 산화막 제거는 상술한 제1 식각부(610)에서 희석된 불산을 사용하여 진행될 수 있고, 웨이퍼 표면의 에칭은 상술한 제2 식각부(620)에서 습식 에칭, 예를 들면 선택 에칭(wright etching)을 통하여 진행될 수 있다.
이때, 제1 차 내지 제4 차 산화막들이 형성된 웨이퍼의 일면을 습식 식각을 통하여 식각함으로써 샘플 웨이퍼의 일면에는 점결함 영역의 평가를 위한 헤이즈가 형성될 수 있다.
그리고, 웨이퍼 표면의 헤이즈를 측정하여, 웨이퍼의 결정 결함을 측정할 수 있다(S180). 즉, 헤이즈가 표시된 샘플 웨이퍼에 대하여 헤이즈 스코어링(haze scoring)을 통하여 결정 결함 영역, 및 샘플 웨이퍼의 품질에 대한 평가를 수행한다.
예컨대, 헤이즈는 화이트 영역 및 블랙 영역 중 적어도 하나를 포함할 수 있고, 헤이즈가 표시된 샘플 웨이퍼에 대하여 화이트 영역의 넓이(또는 폭), 블랙 영역의 넓이(또는 폭), 또는 화이트 영역의 넓이(또는 폭)와 블랙 영역의 넓이(폭)의 비율에 따른 스코어(score)를 부여할 수 있다.
예컨대, 화이트 영역은 Pi 영역을 나타낼 수 있고, 블랙 영역은 Pv 영역을 나타낼 수 있다.
예컨대, 스코어링은 화이트 영역의 Pi 영역을 대상으로 하거나 또는 블랙 영역의 Pv 영역을 대상으로 수행될 수 있다.
예컨대, 화이트 영역, 또는 블랙 영역을 대상으로 웨이퍼의 일면의 중심으로부터 웨이퍼의 에지 방향으로 기설정된 길이(예컨대, 10mm)를 단위로 스코어가 10점씩 부과될 수 있다. 화이트 영역을 대상으로한 스코어는 화이트 영역의 넓이에 비례할 수 있다.
그리고 샘플 웨이퍼에 부여된 스코어에 기초하여, 샘플 웨이퍼의 VDP의 폭과 IDP의 폭의 대소를 식별할 수 있고, VDP와 IDP 간의 경계 영역을 구분할 수 있고, IDP와 LDP 사이의 경계 영역인 B-band를 식별할 수 있다.
상술한 웨이퍼의 결정 결함 평가 장치 및 방법에 따르면, 샘플 웨이퍼를 장비에서 로드/언로드부와 샘플 이송부의 일련의 작용으로 습식 산화 열처리한 후 에칭 및 세정 공정이 진행되어 웨이퍼의 표면에 헤이즈(haze)가 발생되고, 헤이즈가 표시된 샘플 웨이퍼에 대하여 헤이즈 스코어링(haze scoring)을 통하여 결정 결함 영역 평가를 진행할 수 있다.
이상과 같이 실시예는 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 제1 로드부 200: 제1 샘플 이송부
300: 열처리부 310: 가스 주입부
320: 가열부 330: 온도 조절부
400: 제2 로드부 500: 제2 샘플 이송부
600: 제1 식각부 700: 제2 식각부
800: 세정부 900: 언로드부

Claims (13)

  1. 웨이퍼를 열처리하는 열처리부; 및
    상기 열처리된 형성된 웨이퍼의 표면을 에칭하는 에칭부;를 포함하고,
    상기 열처리부는 서로 다른 온도에서 상기 웨이퍼의 표면에 복수의 산화막을 형성하고,
    상기 에칭부는,
    상기 웨이퍼를 희석된 불산(Diluted HF)으로 에칭하는 제1 에칭부;
    상기 웨이퍼를 선택 에칭(wirght etching)하는 제2 에칭부;
    상기 웨이퍼를 클리닝하는 세정부;
    상기 열처리부로부터 복수의 상기 웨이퍼를 상기 에칭부와 인접 영역으로 로딩하는 제2 로드부;
    상기 제2 로드부로부터 복수 개의 상기 웨이퍼를 상기 제1 에칭부로 이동시키는 제2 샘플 이송부; 및
    상기 세정부로부터 상기 웨이퍼를 언로딩하는 언로드부를 더 포함하는 웨이퍼의 결정 결함 평가 장치.
  2. 제1 항에 있어서,
    상기 열처리부는,
    복수의 웨이퍼가 수납된 제1 카세트를 로딩 및 언로딩하는 제1 로드부;
    상기 제1 카세트로에 수납된 상기 복수의 웨이퍼를 상기 제1 로드부로부터 가열부로 이동시키는 제1 샘플 이송부;
    상기 복수의 웨이퍼가 챔버 내의 제2 카세트에 배치되고, 상기 챔버 내부를 가열하는 가열부;
    상기 가열부의 온도를 제어하는 온도 조절부; 및
    상기 챔버에 산소 및 수소를 공급하는 가스 주입부를 포함하는 웨이퍼의 결정 결함 평가 장치.
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 에칭부 내에서 상기 복수의 웨이퍼는 제3 카세트 내에 수납되는 웨이퍼의 결정 결함 평가 장치.
  6. 제5 항에 있어서,
    상기 제3 카세트는 상기 복수의 웨이퍼를 각각 세로 방향으로 수납하는 웨이퍼의 결정 결함 평가 장치.
  7. 제2 항에 있어서,
    상기 제1 카세트와 상기 제2 카세트는 상기 복수의 웨이퍼를 서로 다른 높이에 각각 가로 방향으로 수납하는 웨이퍼의 결정 결함 평가 장치.
  8. 삭제
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