KR102373296B1 - 2 재료 하이 k 열 봉지재 시스템 - Google Patents

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벤마씨 맥마한
시바쿠마 나가라잔
엘라 보조르그-그라옐리
암리타 말릭
광-한 추
리웨이 왕
니샤 아난타크리쉬난
크레이그 제이. 웨이만
암람 에이탄
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Abstract

일부 실시예들은 전자 패키지에 관한 것이다. 전자 패키지는 제1 다이, 및 제1 다이 상에 적층된 제2 다이를 포함한다. 제1 봉지재가 제1 다이와 제2 다이 사이에 위치된다. 제1 봉지재는 제1 다이와 제2 다이 사이의 제1 체적을 커버하는 제1 재료를 포함한다. 제2 봉지재가 제1 다이와 제2 다이 사이에 위치된다. 제2 봉지재는 제1 다이와 제2 다이 사이의 제2 체적을 커버하는 제2 재료를 포함한다. 제1 재료는 제2 재료보다 더 높은 열 전도도를 가지며, 제2 재료는 제1 재료와 비교하여 제1 다이와 제2 다이 사이의 전기적 연결들을 더 효과적으로 촉진시킨다.

Description

2 재료 하이 K 열 봉지재 시스템
본 명세서에 기술된 실시예들은 일반적으로 전자 패키지, 및 전자 패키지를 형성하기 위해 2 재료의 높은 열 전도도의 봉지재 시스템을 사용하여 제1 다이를 제2 다이에 연결하는 방법에 관한 것이다.
무어의 법칙(Moore's law)에 지속적으로 대처하기 위해 트랜지스터 사이즈를 최소화하면 제1 레벨 인터커넥트(first level interconnect)(FLI) 피치 및 범프 사이즈를 감소시킬 것을 요구한다. 또한, 진보된 유전체들을 사용하면 종종 규소에 있어서의 로우 k(low-k) 및 극도로 낮은 열 전도도의 재료들을 이용하게 된다.
이러한 인자들의 조합으로 인해 조립 동안의 응력 및 열 기계적 응력에 대해 감도가 보다 높아지게 된다. 그에 따라, 새로운 기술적 진보가 있을 때마다, 열 기계적 응력을 감소시키기 위한 솔루션들이 상당히 더 중요해지고 있다.
칩들(CPU, 메모리, 그래픽스 등)을 서로의 위에 적층하면 개선된 전기적 성능(예컨대, 상이한 제품 세그먼트들에서의 사용을 위한 보다 높은 대역폭 및/또는 보다 낮은 레이턴시(latency))을 위해 인터커넥트 라인들이 보다 짧아지게 된다. 그러나, 칩 적층은 열 저항이 증가되게 하여, 적층되지 않은 칩들에 비해 CPU로부터의 열을 제거하는 것을 더 어렵게 만든다.
종래의 적층된 전자 디바이스들의 분석은, 봉지재 층들의 열 저항이 적층된 패키지들로부터의 열을 전달함에 있어서 주요 리미터임을 나타낸다. 현재의 패키지 아키텍처들은 전형적으로 실리카 필러들을 포함하는 칩 간 봉지재 재료들을 사용한다.
이러한 전형적인 봉지재들의 복합 열 전도도 범위는 일반적으로, 적층된 전자 디바이스들로부터의 열을 전달하기 위해 봉지재 제형(formulation)들을 포함하는 전자 디바이스들의 능력을 제한한다.
도 1은 용융된 실리카에 대한 일부 전형적인 열 전도성 필러들의 열적 특성들을 도시한다.
도 2는 예시적인 적층된 전자 패키지에 대해 충분한 열 소산을 달성하기에 적합할 수 있는 윈도우를 도시한다.
도 3은 예시적인 전자 패키지의 상면도를 예시한다.
도 4는 제1 다이와 제2 다이가 함께 압축되기 직전의 예시적인 전자 패키지의 측면도를 예시한다.
도 5는 제1 다이가 제거되어 제2 다이의 하부 표면을 노출시키는 예시적인 전자 패키지의 저면도를 도시한다.
도 6은 제2 다이가 제거되어 제2 다이의 상부 표면을 노출시키는 다른 예시적인 전자 패키지의 상면도를 도시한다.
도 7은 다른 예시적인 전자 패키지의 상면도를 예시한다.
도 8은 예시적인 전자 패키지를 제조하는 예시적인 방법을 예시하는 흐름도이다.
도 9는 예시적인 전자 패키지를 제조하는 다른 예시적인 방법을 예시하는 흐름도이다.
도 10은 본 명세서에 기술된 적어도 하나의 전자 패키지 및/또는 방법을 포함하는 전자 디바이스의 블록도이다.
다음의 설명 및 도면들은 특정 실시예들을 충분히 예시하여 본 기술분야의 통상의 기술자가 이들을 실시할 수 있게 한다. 다른 실시예들은 구조적, 논리적, 전기적, 프로세스, 및 다른 변경들을 포함할 수 있다. 일부 실시예들의 부분들 및 특징들은 다른 실시예들의 부분들 및 특징들에 포함되거나, 또는 이들을 대체할 수 있다. 청구범위에 제시된 실시예들은 그 청구범위의 모든 이용가능한 등가물들을 포괄한다.
본 출원에서 사용되는 바와 같은 "수평"과 같은 배향 전문용어는, 웨이퍼 또는 기판의 배향에 관계없이, 웨이퍼 또는 기판의 관습적 평면 또는 표면에 평행한 평면에 대해 정의된다. "수직"이라는 용어는 상기에 정의된 바와 같은 수평과 직각을 이루는 방향을 지칭한다. "상에", ("측벽"에서와 같은) "측에", "보다 높은", "보다 낮은", "위에", 및 "아래에"와 같은 전치사들은, 웨이퍼 또는 기판의 배향에 관계없이, 웨이퍼 또는 기판의 상부 표면 상에 있는 관습적 평면 또는 표면에 대해 정의된다.
본 명세서에 기술된 전자 패키지들 및 방법들은 보다 높은 벌크 열을 갖는 복합물들을 제형화하기 위해 큰 입자 사이즈들 및 높은 체적 분율(volume fraction)들을 포함하는 필러들을 부분적으로 이용할 수 있다. 특히 높은 열 전도도를 위한 재료를 제조하는 것이 기술적으로는 실현가능할 수 있지만, 열 전도도가 높을수록 재료를 사용함에 있어서 훨씬 더 어려운 다이 부착 프로세스로 되게 하는 부정적인 트레이드오프가 따를 것이다. 예로서, 필러 체적 분율을 최대화하고 평균 입자 사이즈를 최대화하면 보다 높은 열 전도도를 조성하지만, 이는 필러 인트랩먼트(filler entrapment) 위험을 증가시키고 조인트 형성을 완전히 방해할 수 있다.
본 명세서에 기술된 전자 패키지들 및 방법들은 2개의 봉지재 재료들을 사용하여 (i) 로직 다이를 메모리 다이에(및/또는 메모리를 메모리 다이에 및/또는 로직 다이를 로직 다이에) 본딩하고; (ii) 저부 로직 다이로부터 상부 메모리로 열을 소산시켜서 보다 높은 전력이 공급되는 적층된 패키지들에서의 보다 높은 열 소산을 가능하게 할 수 있다. 적층된 칩들에서의 열 소산을 개선하기 위한 2개의 봉지재 재료들의 사용은 다양한 전자식의 상이한 패키지 아키텍처들에서의 사용에 적합할 수 있다.
본 명세서에 기술된 전자 패키지들 및 방법들의 기본 원리는 (하나 대신에) 2개의 재료들을 사용하여 다양한 전자 패키지 아키텍처들에서 칩 간 조인트들을 형성하고 보다 큰 열 소산을 가능하게 하는 것이다. 예로서, 재료 1은 조인트들을 형성하고 조인트들을 봉지할 수 있고, 재료 2는 저부 다이로부터 상부 다이로 열을 소산시킬 수 있다.
본 명세서에 기술된 전자 패키지들 및 방법들에서의 2 재료 필러 시스템은 성능을 희생시키지 않고도 2 재료 필러 시스템에 의해 각각의 기능이 달성될 수 있도록 열 전도 요건들로부터 본딩 요건들을 분리시킨다. 조인트 형성은 임의의 열 전도성 칩 간 봉지재의 필러 로딩(filler loading)에 의해 제한될 수 있다. 본 명세서에 기술된 전자 패키지들 및 방법들은 비-조인트 영역에서의 높은 필러 로딩(즉, 열 전도도를 촉진시키기 위함) 및 조인트 구역에서의 낮은 필러 로딩(즉, 적층된 다이들 사이의 전기적 연결들의 형성을 촉진시키기 위함)을 사용함으로써 보다 낮은 비용 및 보다 낮은 열 전도성의 필러들의 사용을 확장시킬 수 있다.
높은 필러 로딩 및 보다 큰 필러 사이즈는 보다 높은 열 전도도를 조성하지만, 필러 인트랩먼트를 초래할 수 있고 칩 갭 붕괴로 지장을 줄 수 있다. 그에 따라, 단일 봉지재 재료는 전형적으로, 높은 열 전도도에 대한 요구를, 본딩 프로세스에 요구되는 특성들과 균형을 맞출 수 없다. 본 명세서에 기술된 예시적인 전자 패키지들 및 방법들은 칩 부착 및 높은 열 전도도에 대한 이중 요건들에 대처할 수 있다.
일부 형태들에서, 본 명세서에 기술된 전자 패키지들 및 방법들은 주변부 어레이들로 확장될 수 있는데, 여기서 하나의 재료가 주변부 어레이를 봉지하는 동안 다른 보다 높은 열 전도성 재료가 패키지의 내부를 충전한다. 예로서, (i) 열 전도성 필러들을 포함하는 NCP들, CUF, MUF: (ii) 다이 중 하나가 스루 실리콘 비아(thru silicon via)(TSV)를 포함하는 적어도 2개의 다이; 및 (iii) 제1 다이(예컨대, 로직 다이)와 제2 다이(예컨대, 메모리, 그래픽스 등) 사이의 중첩 구역에 기초하여 라우팅될 수도 있거나 라우팅되지 않을 수도 있는 범프들의 국소화된 영역(예를 들어, 범프형성된 영역의 30% 미만)을 갖는 적층된 1개 이상의 층들을 포함하여, 2개의 상이한 재료들이 부착 프로세스 전후로 분배될 수 있다.
그에 따라, 필러의 재료 1에 대한 재료 커버리지 영역은 중첩 구역에 대해 45% 정도로 높을 수 있다. 또한, 필러의 재료 2는 요구되는 열 소산을 달성하기 위해 열 전도성 필러들을 포함하는 고도의 열 전도성 봉지재일 수 있다.
일부 형태들에서, 열 전도성 필러들은 용융된 실리카의 열 전도도보다 더 큰 열 전도도를 갖는다. 도 1은 용융된 실리카에 대한 일부 전형적인 열 전도성 필러들(10)의 열적 특성들을 도시한다.
재료 1 및 재료 2에 대해 사용되는 열 전도성 필러들의 타입들은 적층된 전자 패키지의 열 요건들에 맞춰질 수 있다는 것에 유의해야 한다. 도 2는 Bruggeman의 식의 그래프(20)를 도시하고 0.23
Figure 112017112874612-pct00001
의 열 전도도를 갖는 에폭시 수지에 대한 각각의 필러 전도도 및 수지 전도도에 대한 추정된 복합 열 전도도를 제공한다.
도 2의 박스처리된 구역은 예시적인 적층된 전자 패키지에 대해 15W의 열 소산을 달성하기에 적합할 수 있는 윈도우(21)를 도시한다. 재료 2의 제형이 조인트 형성의 제약들에 의해 한정되지 않기 때문에, 높은 필러 로딩들이 사용되어 보다 낮은 비용 및 보다 낮은 열 전도성의 필러들의 사용을 확장시킬 수 있다.
일부 형태들에서, 인터커넥트 어레이는 재료 1에 의해 봉지될 수 있다. 인터커넥트들은 열을 소산시킬 것이고, 그에 따라 보다 높은 열 전도성 재료가 요구되지 않는다. 재료 1은 다음의 특성들: 필러 타입, 필러 입자 사이즈, 필러 입자 사이즈 분포, 및 필러 로딩들 중 하나 이상에 의해 나타내는 바와 같은 재료 2와는 상이한 임의의 칩 간 재료로서 정의될 수 있다는 것을 유의한다. 또한, 재료 1 및 재료 2는 각각의 재료의 프로세싱을 용이하게 하기 위해 유사하거나 상이한 수지 구조체들을 포함할 수 있다.
도 3은 예시적인 전자 패키지(30)의 상면도를 예시한다. 전자 패키지(30)는 제1 다이(31), 및 제1 다이(31) 상에 적층된 제2 다이(32)를 포함한다.
제1 봉지재(33)가 제1 다이(31)와 제2 다이(32) 사이에 위치된다. 제1 봉지재(33)는 제1 다이(31)와 제2 다이(32) 사이의 제1 체적을 커버하는 제1 재료를 포함한다.
제2 봉지재(34)가 제1 다이(31)와 제2 다이(32) 사이에 위치된다. 제2 봉지재(34)는 제1 다이(31)와 제2 다이(32) 사이의 제2 체적을 커버하는 제2 재료를 포함한다. 제1 재료는 제2 재료보다 더 높은 열 전도도를 가지며, 제2 재료는 제1 재료와 비교하여 제1 다이(31)와 제2 다이(31) 사이의 전기적 연결들을 더 효과적으로 촉진시킨다.
도 3에 예시된 예시적인 형태에서, 제2 봉지재(34)는 제1 봉지재(33)를 둘러싸고 있다. 제2 봉지재(34)가 제1 봉지재(33)를 둘러싸지 않거나 제1 봉지재(33)를 부분적으로만 둘러싸는 다른 형태들이 고려된다.
도 3에 예시되지 않았지만, 제1 봉지재(33)는 적어도 하나의 추가 체적(도 3에는 단지 하나의 체적만이 도시된다)을 커버할 수 있다. 제1 봉지재(33)의 추가 체적들의 수는 (다른 인자들 중에서도) 전자 패키지(30)의 전체 구성에 부분적으로 의존할 것이다. 또한, 제2 봉지재(34)는 (i) 제1 봉지재(33)의 각각의 추가 체적을 둘러싸거나; 제1 봉지재(33)의 각각의 추가 체적의 일부(또는 전부)를 부분적으로 둘러싸거나; 및/또는 제1 봉지재(33)의 각각의 추가 체적의 일부(또는 전부)를 둘러싸지 않을 수도 있다.
전자 패키지(30)에 있는 제1 필러(33) 및 제2 필러(34)의 타입들은 (i) 전자 패키지(30)가 사용되어야 하는 응용예; (ii) 전자 패키지(30)의 전체 구조체; 및/또는 (ⅲ) 전자 패키지(30)에 사용되는 제1 필러(33) 및 제2 필러(34)의 상대량들에 부분적으로 의존할 것이다. 일부 형태들에서, 제1 필러(33)를 형성하는 제1 재료는 제2 필러(34)를 형성하는 제2 재료보다 더 조밀하게 패킹(pack)된다.
제1 필러(33)를 형성하는 제1 재료 및 제2 필러(34)를 형성하는 제2 재료는 동일한 수지를 포함할 수 있다. 제1 재료 및 제2 재료가 상이한 수지들을 포함하거나 또는 제1 재료 및 제2 재료 중 적어도 하나(또는 양측 모두)가 다수의 수지들을 포함하는 다른 형태들이 고려된다. 제1 재료 및 제2 재료에 포함되는 수지들의 타입은 (i) 전자 패키지(30)가 사용되어야 하는 응용예; 전자 패키지(30)의 전체 구조체; (iii) 제1 필러(33) 및 제2 필러(34)의 상대량들; 및/또는 (iv) 제1 다이(31) 및 제2 다이(32)를 형성하는 재료들의 타입들에 부분적으로 의존할 것이다.
도 3에 예시된 전자 패키지의 예시적인 형태에서, 제1 다이(31)는 제2 다이(32)와는 상이한 사이즈이다. 제1 다이(31)가 제2 다이(32)와 동일한 사이즈인 다른 형태들이 고려된다.
전자 패키지(30)에 포함되는 다이들의 타입들은 전자 패키지(30)가 사용되어야 하는 응용예에 부분적으로 의존할 것이다. 예들로서, 제1 다이(31) 및/또는 제2 다이(32)는 칩, 로직 다이, 메모리 다이, 기판, 집적 회로, 프로세서 제어 허브 및/또는 다른 타입들의 전자 디바이스들 중 임베디드 디바이스들일 수 있다.
도 4는 제1 다이(31)와 제2 다이(32)가 함께 압축되기 직전의 예시적인 전자 패키지(30)의 측면도를 예시한다. 도 4는 일단 제1 다이(31) 및 제2 다이(32)가 함께 적층된다면 제1 봉지재(33) 및 제2 봉지재(34)의 체적들이 어떻게 배열되어야 하는지에 따라, 제1 다이(31) 및/또는 제2 다이(32)에 적용되는 제1 봉지재(33) 및 제2 봉지재(34)의 양들이 달라질 수 있다는 것을 도시한다. 제1 다이(31) 및/또는 제2 다이(32)에 적용되어야 하는 제1 봉지재(33) 및 제2 봉지재(34)의 양들은 제1 봉지재(33) 및 제2 봉지재(34)의 각각의 체적들에 요구되는 열 전도도 및 전기 연결도의 위치 및 양에 부분적으로 의존할 것이다.
도 5는 제1 다이(31)가 제거되어 제2 다이(32)의 하부 표면(35)을 노출시키는 예시적인 전자 패키지(30)의 예시적인 저면도를 도시한다. 제1 다이(31) 및 제2 다이(32)는 제1 다이(31)가 제거된 상태에서 가시적인 인터커넥트들(36A, 36B)을 통해 전기적으로 연결된다.
본 명세서에 기술된 전자 패키지들 및 방법들의 일부 형태들에서, 제2 봉지재(34)는 인터커넥트들(36A, 36B)을 둘러싸고 있다. 제2 봉지재(34)가 인터커넥트들(36A, 36B)의 일부를 둘러싸는(또는 어떠한 것도 둘러싸지 않는) 전자 패키지(30)의 다른 예시적인 형태들이 고려된다는 것에 유의해야 한다.
본 명세서에 기술된 전자 패키지들(30) 및 방법들의 예시적인 형태들에서, 인터커넥트들(36A, 36B)은 제1 다이(31) 및/또는 제2 다이(32) 상에 임의의 방식으로 배열될 수 있다. 인터커넥트들(36A, 36B)이 제1 다이(31) 및/또는 제2 다이(32) 상에 배열되는 방식은 (다른 인자들 중에서도) (i) 전자 패키지(30)에 대한 응용예; (ii) 전자 패키지(30)에 포함되는 칩들의 타입들; 및/또는 (iii) 제1 다이(31) 및 제2 다이(32)의 전체 구성에 부분적으로 의존할 것이다.
예로서, 인터커넥트들(36A)은 제1 다이(31) 및 제2 다이(32) 중 하나의 다이의 주변부(37) 주위로 연장될 수 있다(제2 다이(32)는 도 5에 도시된다). 다른 예시적인 형태들에서, 인터커넥트들(36A)은 제1 다이(31) 및 제2 다이(32) 중 하나의 다이의 주변부(37)의 적어도 일부의 주위로 연장될 수 있다.
인터커넥트들(36B)은 제1 다이(31) 및 제2 다이(32) 중 하나의 다이의 주변부 주위로 연장되지 않는다. 전자 패키지(30)는 상이한 타입들의 인터커넥트들을 포함할 수 있다는 것에 유의해야 한다. 예로서, 인터커넥트들(36A)은 인터커넥트들(36B)보다 더 크다. 또한, 인터커넥트들(36A 또는 36B)은 제1 다이(31) 및/또는 제2 다이(32) 상의 귀중한 공간을 보호하기 위해 엇갈림식 구성(staggered configuration)으로 배열될 수 있다.
도 6은 제2 다이가 제거되어 제1 다이(61)의 상부 표면(65)을 노출시키는 다른 예시적인 전자 패키지(60)의 상면도를 도시한다. 제1 다이(61) 및 제2 다이는 제2 다이가 제거된 상태에서 가시적인 인터커넥트들(66)을 통해 전기적으로 연결된다.
전자 패키지(60)의 일부 형태들에서, 제2 봉지재(34)는 인터커넥트들(66)을 둘러싸고 있다(4개의 인터커넥트들(66)이 도 6에 도시된다). 제2 봉지재(34)가 인터커넥트들(66)의 일부를 둘러싸는(또는 어떠한 것도 둘러싸지 않는) 전자 패키지(60)의 다른 예시적인 형태들이 고려된다는 것에 유의해야 한다. 도 6에 도시된 예시적인 전자 패키지(60)에서, 제1 봉지재(33)의 4개의 영역들은 제2 봉지재(34)의 양측 면에 있다.
도 7은 다른 예시적인 전자 패키지(70)의 상면도를 예시한다. 전자 패키지(70)는 제1 다이(71), 및 제1 다이(71) 상에 적층된 제2 다이(72)를 포함한다. 도 7에 예시된 예시적인 형태에서, 제1 다이(71)는 제2 다이(72)와 동일한 사이즈이지만, 제1 다이(71)와 제2 다이(72)는 상이한 사이즈들일 수 있다.
제1 봉지재(73)가 제1 다이(71)와 제2 다이(72) 사이에 위치된다. 제1 봉지재(73)는 제1 다이(71)와 제2 다이(72) 사이의 복수의 제1 체적들을 커버하는 제1 재료를 포함한다.
제2 봉지재(74)가 제1 다이(71)와 제2 다이(72) 사이에 위치된다. 제2 봉지재(74)는 제1 다이(71)와 제2 다이(72) 사이의 제2 체적을 커버하는 제2 재료를 포함한다. 제1 재료는 제2 재료보다 더 높은 열 전도도를 가지며, 제2 재료는 제1 재료와 비교하여 제1 다이(71)와 제2 다이(72) 사이의 전기적 연결들을 더 효과적으로 촉진시킨다.
도 7에 예시되지 않았지만, 제2 봉지재(74)는 적어도 하나의 추가 체적(도 7에는 단지 하나의 체적만이 도시된다)을 커버할 수 있다. 제1 봉지재(73)의 체적들의 수는 (다른 인자들 중에서도) 전자 패키지(70)의 전체 구성에 부분적으로 의존할 것이다.
도 7에 도시된 바와 같이, 전자 패키지는 제1 다이(71)와 제2 다이(72) 사이에 위치되는 제3 봉지재(75)를 더 포함할 수 있다. 제3 봉지재(75)는 제1 다이(71)와 제2 다이(72) 사이에 적어도 하나의 제3 체적을 커버하는 제3 재료를 포함할 수 있다(제3 봉지재(75)의 2개의 체적들이 도 7에 도시된다). 제3 재료는 제1 재료와는 상이한 열 전도도를 가질 수 있고 제2 재료 및/또는 제3 재료는 제1 재료 및 제2 재료와는 상이하게 제1 다이와 제2 다이 사이의 전기적 연결들을 촉진시킬 수 있다.
제1 필러(73)를 형성하는 제1 재료, 제2 필러(74)를 형성하는 제2 재료, 및 제3 필러(75)를 형성하는 제3 재료는 모두 동일한 수지를 포함할 수 있다. 제1 재료, 제2 재료 및 제3 재료가 상이한 수지들을 포함하거나 또는 제1, 제2 및 제3 재료들 중 적어도 하나(일부 또는 전부)가 다수의 수지들을 포함하는 다른 형태들이 고려된다.
도 8은 전자 패키지(30)를 제조하는 예시적인 방법 [800]을 예시하는 흐름도이다(도 3 참조). 방법 [800]은 [810] 제1 재료로 이루어지는 제1 봉지재(33)를 제1 다이(31) 상에 배치하는 단계, 및 [820] 제2 재료로 이루어지는 제2 봉지재(34)를 제1 다이(31) 상에 배치하는 단계를 포함한다. 일부 형태들에서, [820] 제2 봉지재(34)를 제1 다이(31) 상에 배치하는 단계는 제1 봉지재(33)를 제2 봉지재(34)로 (때때로 단지 부분적으로) 둘러싸는 단계를 포함한다.
제1 재료는 제2 재료보다 더 높은 열 전도도를 갖는다. 또한, 제2 재료는 제1 재료보다 제1 다이(31)와 제2 다이(32) 사이의 전기적 연결들을 더 효과적으로 촉진시킨다.
방법 [800]은 [830] 제1 봉지재(33) 및 제2 봉지재(34)가 제1 다이(31)와 제2 다이(32) 사이에 있도록 제2 다이(32)를 제1 다이(31) 상에 적층하는 단계를 더 포함한다. 제2 다이(32)는 현재 알려져 있거나 장래에 발견될 임의의 기법을 사용하여 제1 다이(31) 상에 적층될 수 있다.
방법 [800]의 일부 형태들에서, [820] 제2 봉지재(34)를 제1 다이(31) 상에 배치하는 단계는 제1 다이(31)를 제2 다이(32)에 전기적으로 연결하는 인터커넥트들(36A, 36B)을 제2 봉지재(34)로 둘러싸는 단계를 포함한다. 인터커넥트들(36A, 36B)이 제2 봉지재(34)에 의해 둘러싸여지는 방식은 (다른 인자들 중에서도) 비용, 제조 고려사항들 및 전자 패키지(30)를 제조하는 것과 연관된 기능성에 부분적으로 의존할 것이다.
또한, [820] 제2 봉지재(34)를 제1 다이(31) 상에 배치하는 단계는 제2 봉지재(34)를 제1 다이(31) 및 제2 다이(32) 중 하나의 다이의 주변부(37)의 적어도 일부의 주위에 배치하는 단계를 포함할 수 있다.
도 9는 전자 패키지(30)를 제조하는 다른 예시적인 방법 [900]을 예시하는 흐름도이다. 방법 [900]은 [910] 제2 재료로 이루어지는 제2 봉지재(34)를 제1 다이(31) 상에 배치하는 단계, 및 [920] 제2 봉지재(34)가 제1 다이(31)와 제2 다이(32) 사이에 있도록 제2 다이(32)를 제1 다이(31) 상에 적층하는 단계를 포함한다. 제2 다이(32)는 현재 알려져 있거나 장래에 발견될 임의의 기법을 사용하여 제1 다이(31) 상에 적층될 수 있다.
방법 [900]은 [930] 제1 재료로 이루어지는 제1 언더필(33)을 제1 다이와 제2 다이 사이에 삽입하는 단계를 더 포함한다. 제1 재료는 제2 재료보다 더 높은 열 전도도를 가지며, 제2 재료는 제1 재료보다 제1 다이(31)와 제2 다이(32) 사이의 전기적 연결들을 더 효과적으로 촉진시킨다.
방법 [900]의 일부 형태들에서, [930] 제1 언더필을 제1 다이(31)와 제2 다이(32) 사이에 삽입하는 단계는 (i) 제2 언더필(34)을 제1 언더필(33)로 (때때로 단지 부분적으로) 둘러싸는 단계; (ii) 제1 다이(31)를 제2 다이(32)에 전기적으로 연결하는 인터커넥트들(36A, 36B)을 제1 언더필(33)로 둘러싸는 단계; 및/또는 (iii) 제1 언더필(34)을 제1 다이(31)와 제2 다이(32) 중 하나의 다이의 주변부(37)의 적어도 일부의 주위에 배치하는 단계를 포함할 수 있다.
제1 언더필(33)이 제2 언더필(34)을 둘러싸고 인터커넥트들(36A, 36B)이 제2 언더필(34)에 의해 둘러싸이는 방식은 (다른 인자들 중에서도) 비용, 제조 고려사항들 및 전자 패키지(30)를 제조하는 것과 연관된 기능성에 부분적으로 의존할 것이다. 방법들 [800], [900]에 포함되는 제1 다이(31) 및 제2 다이(32)의 타입, 사이즈 및 구성은 전자 패키지(30)의 전체적인 원하는 구성 및 기능에 부분적으로 의존할 것이다.
본 명세서에 기술된 전자 패키지들 및 방법들은 보다 높은 열 전도성 재료와 조합하여 보다 낮은 열 전도성 필러의 사용을 가능하게 할 수 있다. 2개의 상이한 필러들의 사용은 본 명세서에 기술된 전자 패키지들의 열 관리 요건들뿐만 아니라 다이들을 적층하기 위한 부착 프로세스들에 관련된 요구들을 해결할 수 있다.
본 명세서에 개시된 방법 및 전자 패키지들을 더 잘 예시하기 위해, 실시예들의 비제한적인 리스트가 여기에 제공된다.
예 1은 전자 패키지를 포함한다. 전자 패키지는 기판; 기판에 부착된 다이; 및 모세관 작용으로 인해 다이와 기판 사이에 위치되는 봉지재; 및 다이를 둘러싸는 지지체를 포함한다.
예 2는 예 1의 전자 패키지를 포함하고, 여기서 다이는 기판에 플립 칩 본딩된다.
예 3은 예 1 및 예 2 중 어느 한 예의 전자 패키지를 포함하고, 여기서 봉지재는 지지체를 기판에 고정시킨다.
예 4는 예 1 내지 예 3 중 어느 한 예의 전자 패키지를 포함하고, 여기서 봉지재는 지지체를 다이에 고정시킨다.
예 5는 예 1 내지 예 4 중 어느 한 예의 전자 패키지를 포함하고, 여기서 지지체는 실질적으로 균일한 단면을 갖는다.
예 6은 예 1 내지 예 5 중 어느 한 예의 전자 패키지를 포함하고, 여기서 지지체는 내측 저부 에지 및 외측 저부 에지를 가지며, 내측 저부 에지는 지지체가 다이 주위에 장착될 때 봉지재를 수용하도록 모따기(chamfer)된다.
예 7은 예 6의 전자 패키지를 포함하고, 여기서 지지체는 내측 상부 에지 및 내측 외측 상부 에지를 가지며, 내측 상부 에지는 지지체가 다이 주위에 장착될 때 다이와 지지체 사이에서 상향으로 유동하는 과도한 봉지재를 수용하기 위한 채널을 포함한다.
예 8은 예 1 내지 예 7 중 어느 한 예의 전자 패키지를 포함하고, 여기서 지지체의 단면은 그 단면이 다이 상의 상대적으로 더 높은 응력의 영역들에서 더 커지고 다이 상의 상대적으로 더 낮은 응력의 영역들에서 더 작아지도록 변경된다.
예 9는 예 8의 전자 패키지를 포함하고, 여기서 지지체는 내측 하부 에지 및 외측 하부 에지를 가지며, 지지체는 통로 및 외측 표면을 포함하고, 통로는 지지체가 다이 주위에 장착될 때 봉지재가 외측 표면으로부터 통로를 통해 내측 하부 에지로 유동하도록 지지체의 내측 하부 에지로부터 지지체의 외측 표면으로 연장된다.
예 10은 예 9의 전자 패키지를 포함하고, 여기서 통로는 지지체의 외측 표면으로부터 지지체의 일면 상으로 연장된다.
예 11은 다이를 기판에 부착하는 단계; 모세관 작용을 이용하여 다이와 기판 사이에 봉지재를 삽입하는 단계; 및 지지체가 다이를 둘러싸도록 지지체를 다이 주위에 배치하는 단계를 포함하는 방법을 포함한다.
예 12는 예 11의 어느 한 예의 방법을 포함하고, 여기서 다이를 기판에 부착하는 단계는 플립 칩 본딩을 이용하여 다이를 기판에 부착하는 단계를 포함한다.
예 13은 예 11 및 예 12 중 어느 한 예의 방법을 포함하고, 여기서 지지체가 다이를 둘러싸도록 지지체를 다이 주위에 배치하는 단계는 봉지재를 사용하여 지지체를 다이에 부착하는 단계를 포함한다.
예 14는 예 11 내지 예 13 중 어느 한 예의 방법을 포함하고, 여기서 지지체가 다이를 둘러싸도록 지지체를 다이 주위에 배치하는 단계는 봉지재를 사용하여 지지체를 기판에 부착하는 단계를 포함한다.
예 15는 예 11 내지 예 14 중 어느 한 예의 방법을 포함하고, 그 방법은 봉지재를 경화시키는 단계를 더 포함한다.
예 16은 예 11 내지 예 15 중 어느 한 예의 방법을 포함하고, 그 방법은 지지체에서 개방 영역들을 통해 봉지재를 제거하는 단계를 더 포함한다.
예 17은 예 11 내지 예 16 중 어느 한 예의 방법을 포함하고, 여기서 모세관 작용을 이용하여 다이와 기판 사이에 언더필을 삽입하는 단계는 지지체 내의 통로를 통해 지지체의 외측 표면으로부터 지지체의 하부 내측 에지로 언더필을 삽입하는 단계를 포함한다.
예 18은 전자 패키지를 포함한다. 전자 패키지는 다이; 다이에 몰딩된 지지체 - 지지체는 다이를 둘러쌈 -; 기판; 및 지지체 및 다이와 기판 사이의 언더필의 모세관 작용으로 인해 다이 및 지지체를 기판에 부착시키는 언더필을 포함한다.
예 19는 예 18의 전자 패키지를 포함하고, 여기서 다이는 기판에 플립 칩 본딩된다.
예 20은 예 18 및 예 19 중 어느 한 예의 전자 패키지를 포함하고, 여기서 기판은 복수의 재배선 층들을 포함하고 언더필은 기판을 형성하는 재배선 층들 중 적어도 하나에 다이 및 지지체를 부착시킨다.
본 전자 디바이스, 땜납 조성물들, 및 관련 방법들의 이러한 그리고 다른 예들 및 특징들은 상세한 기술에 부분적으로 제시될 것이다. 이러한 개관은 본 요지의 비제한적인 예들을 제공하도록 의도된다 - 그것은 배타적이거나 완전한 설명을 제공하도록 의도된 것이 아니다. 시스템들 및 방법들에 관한 추가의 정보를 제공하기 위해 상세한 설명이 포함된다.
본 개시내용에서 기술되는 방법들 및 전자 패키지들을 사용하는 전자 디바이스의 예는 본 발명을 위한 상위 레벨 디바이스 응용예의 예를 나타내기 위해 포함된다. 도 10은 본 명세서에 기술된 방법 및/또는 적어도 하나의 전자 패키지를 포함하는 전자 디바이스(1000)의 블록도이다. 전자 디바이스(1000)는 본 발명의 실시예들이 사용될 수 있는 전자 시스템의 일례에 불과하다.
전자 디바이스들(1000)의 예들은 개인용 컴퓨터들, 태블릿 컴퓨터들, 모바일 전화기들, 게임 디바이스들, MP3 또는 다른 디지털 음악 플레이어들 등을 포함하지만, 이들로 제한되지 않는다. 이러한 예에서, 전자 디바이스(1000)는 시스템의 다양한 컴포넌트들을 커플링하기 위한 시스템 버스(1002)를 포함하는 데이터 프로세싱 시스템을 포함한다. 시스템 버스(1002)는 전자 디바이스(800)의 다양한 컴포넌트들 간에 통신 링크들을 제공하고 단일 버스로서, 버스들의 조합으로서, 또는 임의의 다른 적합한 방식으로 구현될 수 있다.
전자 패키지(1010)는 시스템 버스(1002)에 커플링된다. 전자 패키지(1010)는 임의의 회로 또는 회로들의 조합을 포함할 수 있다. 일 실시예에서, 전자 패키지(1010)는 임의의 타입의 것일 수 있는 프로세서(1012)를 포함한다. 본 명세서에서 사용되는 바와 같이, "프로세서"는 마이크로프로세서, 마이크로제어기, CISC(complex instruction set computing) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서, 그래픽스 프로세서, 디지털 신호 프로세서(DSP), 다중 코어 프로세서, 또는 임의의 다른 타입의 프로세서 또는 프로세싱 회로와 같은, 그러나 이들로 제한되지 않는, 임의의 타입의 연산 회로를 의미한다.
예를 들어, 모바일 전화기들, 태블릿 컴퓨터들, 랩톱 컴퓨터들, 양방향 라디오들, 및 이와 유사한 전자 시스템들과 같은 무선 디바이스들에서의 사용을 위한 (통신 회로(1014)와 같은) 하나 이상의 회로들과 같은, 전자 패키지(1010)에 포함될 수 있는 다른 타입들의 회로들은 커스텀 회로, 주문형 집적 회로(ASIC) 등이다. IC는 임의의 다른 타입의 기능을 수행할 수 있다.
전자 디바이스(1000)는 또한 외부 메모리(820)를 포함할 수 있고, 이 외부 메모리는 차례로, 랜덤 액세스 메모리(RAM)의 형태의 메인 메모리(1022), 하나 이상의 하드 드라이브들(1024), 및/또는 콤팩트 디스크들(CD), 플래시 메모리 카드들, 디지털 비디오 디스크(DVD) 등과 같은 착탈식 매체들(1026)을 처리하는 하나 이상의 드라이브들과 같은, 특정 응용예에 적합한 하나 이상의 메모리 요소들을 포함할 수 있다.
전자 디바이스(1000)는 또한 디스플레이 디바이스(1016), 하나 이상의 스피커들(1018), 및 키보드 및/또는 제어기(1030)를 포함할 수 있고, 이 키보드 및/또는 제어기는 마우스, 트랙볼, 터치 스크린, 음성 인식 디바이스, 또는 시스템 사용자가 정보를 전자 디바이스(1000)에 입력하는 것과 전자 디바이스(1000)로부터 정보를 수신하는 것을 허용하는 임의의 다른 디바이스를 포함할 수 있다.
이러한 개관은 본 요지의 비제한적인 예들을 제공하도록 의도된다 - 그것은 배타적이거나 완전한 설명을 제공하도록 의도된 것이 아니다. 방법들에 관한 추가의 정보를 제공하기 위해 상세한 설명이 포함된다.
상기의 상세한 설명은 상세한 설명의 일부를 형성하는 첨부 도면들에 대한 참조들을 포함한다. 도면들은, 예시로서, 본 발명이 실시될 수 있는 특정 실시예들을 도시한다. 이러한 실시예들은 본 명세서에서 "예들"이라고도 또한 지칭된다. 그러한 예들은 도시되거나 기술되는 것들 이외의 요소들을 포함할 수 있다. 그러나, 본 발명자들은 또한 도시되거나 기술되는 이러한 요소들만이 제공되는 예들을 고려한다. 더욱이, 본 발명자들은 또한, 특정 예(또는 그의 하나 이상의 양태들)에 대하여 또는 본 명세서에 도시되거나 기술되는 다른 예들(또는 그의 하나 이상의 양태들)에 대하여, 도시되거나 기술되는 이러한 요소들의 임의의 조합 또는 치환을 사용하는 예들(또는 그의 하나 이상의 양태들)을 고려한다.
본 문헌에서, "a" 또는 "an"이라는 용어들은, 특허 문헌들에서 통상적인 바와 같이, "적어도 하나" 또는 "하나 이상"의 임의의 다른 경우들 또는 사용들과는 상관없이, 하나 또는 하나 초과를 포함하기 위해 사용된다. 본 문헌에서, "또는"이라는 용어는 비배타적 또는(nonexclusive or)을 지칭하기 위해 사용되어, 달리 지시되지 않는 한, "A 또는 B"가 "B가 아니라 A", "A가 아니라 B", 그리고 "A 및 B"를 포함하도록 한다. 본 문헌에서, "포함하는(including)" 및 "여기에서(in which)"라는 용어들은 "포함하는(comprising)" 및 "여기서(wherein)"라는 각각의 용어들의 평이한 영어식 동등 표현들로서 사용된다. 또한, 다음의 청구범위에서, "포함하는(including)" 및 "포함하는(comprising)"이라는 용어들은 개방형으로, 즉, 한 청구항에 있는 그러한 용어 이후에 리스팅되는 것들 이외의 요소들을 포함하는 시스템, 디바이스, 물품, 조성물, 제형, 또는 프로세스가 그 청구항의 범주 내에 속하는 것으로 여전히 간주된다. 더욱이, 다음의 청구범위에서, "제1", "제2", 및 "제3" 등의 용어들은 단지 라벨들로서 사용되고, 이들의 대상들에 대해 수치 요건들을 부과하도록 의도된 것이 아니다.
상기의 설명은 제한적인 것이 아니라 예시적인 것으로 의도된다. 예를 들어, 상술된 예들(또는 그의 하나 이상의 양태들)은 서로 조합하여 사용될 수 있다. 상기의 설명을 검토할 때 예컨대 본 기술분야의 통상의 기술자에 의해 다른 실시예들이 사용될 수 있다.
요약서는 37 C.F.R. §1.72(b)를 준수하도록 제공되어, 독자가 기술적 개시내용의 본질을 신속하게 확인하게 한다. 요약서는 청구범위의 범주 또는 의미를 해석하거나 제한하기 위해 사용되지 않을 것이라는 이해 하에 제출된다.
또한, 상기의 상세한 설명에서, 다양한 특징들은 본 개시내용을 간소화하기 위해 함께 그룹화될 수 있다. 이는, 청구되지 않은 개시된 특징이 임의의 청구항에 필수적이라는 의도로서 해석되어서는 안된다. 오히려, 발명적 요지는 특정한 개시된 실시예의 모든 특징들보다 더 적을 수 있다. 따라서, 다음의 청구범위는 이로써 상세한 설명에 포함되는데, 이때 각각의 청구항은 별개의 실시예로서 독자적으로 기재되고, 그러한 실시예들은 다양한 조합들 또는 치환들로 서로 결합될 수 있다는 것이 고려된다. 본 발명의 범주는, 첨부된 청구범위가 부여받는 등가물들의 전체 범주와 함께, 그러한 청구범위를 참조하여 결정되어야 한다.

Claims (20)

  1. 전자 패키지로서,
    제1 다이;
    상기 제1 다이 상에 적층된 제2 다이;
    상기 제1 다이와 상기 제2 다이 사이에 위치된 제1 봉지재(encapsulant) - 상기 제1 봉지재는 제1 재료를 포함하고, 상기 제1 봉지재는 상기 제1 다이와 상기 제2 다이 사이의 복수의 분리되고 비인접한 체적들을 점유함 -;
    상기 제1 다이와 상기 제2 다이 사이에 위치된 제2 봉지재 - 상기 제2 봉지재는 상기 제1 다이와 상기 제2 다이 사이의 상기 복수의 분리되고 비인접한 체적들 각각을 둘러싸는 제2 재료를 포함하고, 상기 제1 재료는 상기 제2 재료보다 더 높은 열 전도도를 가지며, 상기 제2 재료는 상기 제1 다이와 상기 제2 다이 사이에 상기 제1 재료보다 더 큰 접착력을 제공함 -; 및
    상기 제1 다이와 상기 제2 다이 사이에 위치된 제3 봉지재 - 상기 제3 봉지재는 제3 재료를 포함하고, 상기 제3 봉지재는 상기 제1 다이와 상기 제2 다이 사이의 분리되고 비인접한 체적을 점유하고, 상기 제3 재료는 상기 제1 재료 및 제2 재료와는 상이한 열 전도도를 가짐 -
    를 포함하는 전자 패키지.
  2. 제1항에 있어서,
    상기 제1 다이 및 상기 제2 다이는 인터커넥트(interconnect)들을 통해 전기적으로 연결되는, 전자 패키지.
  3. 제2항에 있어서,
    상기 제2 봉지재는 상기 인터커넥트들을 둘러싸는, 전자 패키지.
  4. 제2항에 있어서,
    상기 인터커넥트들은 상기 제1 다이 및 상기 제2 다이 중 하나의 다이의 주변부의 적어도 일부의 주위로 연장되는, 전자 패키지.
  5. 제1항에 있어서,
    상기 제1 재료 내의 제1 필러는 상기 제2 재료 내의 제2 필러보다 더 조밀하게 패킹(pack)되는, 전자 패키지.
  6. 제5항에 있어서,
    상기 제1 재료 및 상기 제2 재료는 동일한 수지(resin)를 포함하는, 전자 패키지.
  7. 제1항에 있어서,
    상기 제1 다이는 상기 제2 다이와는 상이한 사이즈인, 전자 패키지.
  8. 제1항에 있어서,
    상기 제3 재료는 상기 제1 재료 및 상기 제2 재료 중 적어도 하나의 재료와 동일한 수지를 포함하는, 전자 패키지.
  9. 방법으로서,
    제1 재료가 제1 다이와 제2 다이 사이의 복수의 분리되고 비인접한 체적들을 점유하도록 상기 제1 재료로 이루어지는 제1 봉지재를 상기 제1 다이 상에 배치하는 단계;
    제2 재료가 상기 제1 다이와 상기 제2 다이 사이의 분리되고 비인접한 체적을 점유하도록 제2 재료로 이루어지는 제2 봉지재를 상기 제1 다이 상에 배치하는 단계;
    제3 봉지재가 상기 제1 다이와 상기 제2 다이 사이의 상기 제1 봉지재의 상기 복수의 분리되고 비인접한 체적들 각각을 둘러싸고, 상기 제1 다이와 상기 제2 다이 사이의 상기 제2 봉지재의 분리되고 비인접한 체적을 둘러싸도록 제3 재료로 이루어지는 제3 봉지재를 상기 제1 다이 상에 배치하는 단계 - 상기 제1 재료는 상기 제3 재료보다 더 높은 열 전도도를 가지며, 상기 제3 재료는 상기 제1 다이와 상기 제2 다이 사이에 상기 제1 재료보다 더 큰 접착력을 제공하며, 상기 제3 재료는 상기 제1 봉지재 및 상기 제2 봉지재와는 상이한 열 전도도를 가짐 -; 및
    상기 제1 봉지재 및 상기 제2 봉지재가 상기 제1 다이와 상기 제2 다이 사이에 있도록 상기 제2 다이를 상기 제1 다이 상에 적층하는 단계
    를 포함하는, 방법.
  10. 제9항에 있어서,
    제2 봉지재를 상기 제1 다이 상에 배치하는 단계는 상기 제1 다이를 상기 제2 다이에 전기적으로 연결하는 인터커넥트들을 상기 제2 봉지재로 둘러싸는 단계를 포함하는, 방법.
  11. 제9항에 있어서,
    제2 봉지재를 상기 제1 다이 상에 배치하는 단계는 상기 제2 봉지재를 상기 제1 다이 및 상기 제2 다이 중 하나의 다이의 주변부의 적어도 일부의 주위에 배치하는 단계를 포함하는, 방법.
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