KR101912491B1 - 전자 패키지 및 전자 패키지를 형성하기 위해 제1 다이를 제2 다이에 연결시키는 방법 - Google Patents

전자 패키지 및 전자 패키지를 형성하기 위해 제1 다이를 제2 다이에 연결시키는 방법 Download PDF

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Abstract

일부 실시예들은 전자 패키지에 관한 것이다. 전자 패키지는 기판 및 기판에 부착된 다이를 포함한다. 전자 패키지는 모세관 작용으로 인해 다이와 기판 사이에 배치된 언더필을 추가로 포함한다. 지지체는 다이를 둘러싸고 있다. 지지체는 다이 엣지들 모두에서 동일한 유익한 필렛 기하 형태를 제공한다. 따라서, 지지체는 다이 엣지들 모두에서 유사한 응력 감소를 제공한다. 다른 실시예들은 전자 패키지를 제조하는 방법에 관한 것이다. 이 방법은 다이를 기판에 부착시키는 단계 및 모세관 작용을 사용하여 다이와 기판 사이에 언더필을 삽입하는 단계를 포함한다. 이 방법은 지지체가 다이를 둘러싸도록 지지체를 다이 주위에 배치하는 단계를 추가로 포함한다.

Description

전자 패키지 및 전자 패키지를 형성하기 위해 제1 다이를 제2 다이에 연결시키는 방법{ELECTRONIC PACKAGE AND METHOD OF CONNECTING A FIRST DIE TO A SECOND DIE TO FORM AN ELECTRONIC PACKAGE}
본 명세서에 기술된 실시예들은 일반적으로 전자 패키지 및 전자 패키지를 형성하기 위해 제1 다이를 다른 다이에 연결시키는 방법에 관한 것이다.
무어의 법칙을 따르도록 트랜지스터 크기를 최소화하는 것은 FLI(first level interconnect) 피치 및 범프 크기를 감소시키는 것을 계속 필요로 한다. 그에 부가하여, 진보된 유전체의 사용에 따라, 종종 실리콘에 저-k(low-k) 및 극저-k(extremely low-k) 물질을 이용하게 되었다.
이들 인자의 조합으로 인해, 조립 동안의 응력 및 열 기계 응력(thermo-mechanical stress)에 대한 민감도가 더 높아진다. 따라서, 각각의 새로운 기술적 진보에 의해, 열 기계 응력을 감소시키기 위한 해결책들이 상당히 더 중요하게 된다.
모세관 언더필 조립 공정(capillary underfill assembly process) 동안, 설계자들은 에폭시가 다이의 적어도 하나의 측면(가능하게는 더 큰 다이들의 경우 2개 이상의 측면)과 맞닿게 배치될 수 있게 하기 위해 에폭시를 위한 KOZ(keep-out-zone)를 포함시킬 필요가 있다. KOZ를 포함시킬 필요성은 전형적으로 전자 패키지의 전체 폼 팩터(form factor)를 증가시킨다.
열 기계 응력을 감소시키는 이전의 해결책들 중 하나는 CUF(capillary underfill) 공정을 사용하는 것이다. 전형적인 CUF 공정은 응력 감소에 도움을 주기 위해 다이 가장자리 주위에 필렛(fillet)을 형성한다. 더 엄격한 KOZ를 달성하기 위해, 부가의 단계들(예컨대, 물리적 또는 화학적 장벽)이 보통 필요하다.
다른 종래의 해결책들은 MUF(molded underfill) 공정을 사용한다. MUF 공정은 박형 패키지에 대한 응력 감소 및 뒤틀림 제어(warpage control)를 제공하기 위해 흔히 사용된다.
응력 관련 고장은 전형적으로 대형 다이 패키지에서 더 심각하다(그리고 더 보편적이다). 예로서, 서버 및 FCBGA(flip chip ball grid array) 패키지는 보통 더 고가이다. 그에 부가하여, FCBGA 패키지는 통상적으로 신뢰성 장애가 극도로 낮아야만 하는 극한 조건 하의 응용들(예컨대, 군사 응용들)에서 사용된다.
대형 전자 패키지는 또한 통상적으로 다른 유형의 고장들의 영향도 받는다. 예로서, 대형 패키지에서는 통상적으로 층간 유전체 박리(inter-layer dielectric delamination)가 일어난다. 그에 부가하여, 대형 패키지에서는 통상적으로 필렛 크랙(fillet crack) 및 솔더 레지스트 크랙(solder resist crack)이 일어난다.
열 기계 모델링은 필렛 기하 형태가 응력 감소에 큰 역할을 한다는 것을 보여주었다. 도 1은 전형적인 프로세서에서의 최대 UF 및 SR 응력을 도시하고 있다. 도 1은 높은 필렛이 낮은 필렛보다 50% 더 작은 응력을 제공한다는 것을 예시하고 있다.
현재의 CUF 공정은 전형적으로 CUSP만을 제어할 수 있다. CUSP는 보통 에폭시의 양에 의존한다. 더 많은 에폭시가 사용되는 경우, 고정된 크기의 KOZ를 위해 더 큰 필렛이 생성된다. 현재의 CUF 공정에서의 단점들 중 하나는 보통 맞춤된 필렛 기하 형태를 제공할 수 없다는 것이다.
도 1a 내지 도 1e는 종래의 필렛 기하 형태 대 본 명세서에 기술된 전자 패키지들 및 방법들의 일부에 포함될 수 있는 예시적인 필렛 기하 형태에 대한 측정된 응력의 비교를 나타낸 도면.
도 2는 예시적인 전자 패키지의 분해도.
도 3a는 지지체가 다이 주위에 배치되기 전의 도 2에 도시된 다이 및 지지체의 상면도.
도 3b는 지지체를 언더필에 고정시키기 위해 언더필이 경화된 후의 도 3a에 도시된 전자 패키지(10)의 단면도.
도 4a 및 도 4b는 지지체가 챔퍼링된 내측 바닥 엣지(chamfered inner bottom edge)를 포함하는 다른 예시적인 전자 패키지를 예시한 도면.
도 4c 및 도 4d는 지지체가 통로 및 외측 표면을 포함하는 다른 예시적인 전자 패키지를 예시한 도면.
도 5는 도 2 내지 도 4에 도시된 예시적인 전자 패키지를 제조하는 예시적인 방법을 예시한 흐름도.
도 6a는 전자 패키지의 개략 측면도.
도 6b는 도 6a에 도시된 전자 패키지의 개략 상면도.
도 6c는 복수의 전자 패키지들을 포함하는 웨이퍼를 도시한 도면.
도 7은 도 6a 내지 도 6c에 도시된 예시적인 전자 패키지를 제조하는 예시적인 방법을 예시한 흐름도.
도 8은 본 명세서에 기술된 적어도 하나의 전자 패키지 및/또는 방법을 포함하는 전자 디바이스의 블록도.
이하의 설명 및 도면은 구체적인 실시예들을, 통상의 기술자가 그들을 실시할 수 있도록, 충분히 설명하고 있다. 다른 실시예들은 구조적, 논리적, 전기적, 공정, 및 기타 변경들을 포함할 수 있다. 일부 실시예들의 부분들 및 특징들이 다른 실시예들의 부분들 및 특징들에 포함될 수 있거나 그들을 대체할 수 있다. 특허청구범위에 기재된 실시예들은 특허청구범위의 모든 이용가능한 등가물들을 포괄한다.
본 출원에서 사용되는 바와 같은, "수평"과 같은 배향 용어는 웨이퍼 또는 기판의 배향에 관계없이, 웨이퍼 또는 기판의 종래의 평면 또는 표면에 평행인 평면과 관련하여 정의된다. 용어 "수직"은 앞서 정의된 바와 같은 수평에 수직인 방향을 지칭한다. "~ 상에", ("측벽"에서와 같은) "측면", "더 높은", "더 낮은", "위쪽에" 및 "아래쪽에"와 같은 용어들은, 웨이퍼 또는 기판의 배향에 관계없이, 웨이퍼 또는 기판의 상부 표면 상에 있는 종래의 평면 또는 표면과 관련하여 정의된다.
본 명세서에 기술된 예시적인 전자 패키지들 및 방법들은 전자 패키지에서 응력을 감소시키는 우수한 필렛 기하 형태를 제공할 수 있다. 도 1a 내지 도 1e는 종래의 필렛 기하 형태 대 본 명세서에 기술된 전자 패키지들 및 방법들의 일부에 포함될 수 있는 예시적인 필렛 기하 형태에 대한 측정된 응력의 비교를 나타낸 것이다.
도 1에 도시된 바와 같이, SR 및 UF에서의 100%에 가까운 응력 감소가 본 명세서에 기술된 전자 패키지들 및 방법들의 일부에 포함될 수 있는 예시적인 필렛 기하 형태에 의해 달성될 수 있다.
도 1a는 본 명세서에 기술된 전자 패키지들 및 방법들의 일부에서 제안된 예시적인 필렛 기하 형태를 도시한 것이다. 도 1b는 1 밀(mil)의 CUSP를 갖는 높은 필렛 기하 형태를 도시한 것이다. 도 1c는 11 밀의 CUSP를 갖는 낮은 필렛 기하 형태를 도시한 것이다.
본 명세서에 기술된 전자 패키지들 및 방법들의 일부 형태들에서, 반경화 에폭시 창틀 유사 컷아웃(semi-cured epoxy window frame-like cut outs)이 CUF 공정과 함께 사용된다(예컨대, 도 2를 참조). 일부 예시적인 형태들에서, CUF 공정에서의 언더필은 전자 패키지의 FLI 영역을 보호하기 위해 사용될 수 있다. 그에 부가하여, CUF 공정에서의 언더필은 에폭시 블록을 적소에 '접착'시키기 위해 사용될 수 있다. 본 명세서에 기술된 전자 패키지들 및 방법들은 응력 감소 및 더 엄격한 KOZ들을 제공할 수 있다.
도 3a 및 도 3b는 예시적인 전자 패키지(10)를 도시한 것이다. 전자 패키지(10)는 기판(11) 및 기판(11)에 부착된 다이(12)를 포함한다. 전자 패키지(10)는 모세관 작용(capillary action)으로 인해 다이(12)와 기판(11) 사이에 배치된 언더필(13)을 추가로 포함한다.
지지체(14)는 다이(12)를 둘러싸고 있다. 지지체(14)는 다이(12) 엣지들 모두에서 동일한 유익한 필렛 기하 형태를 제공한다. 따라서, 지지체(14)는 다이 엣지들 모두에서 유사한 응력 감소를 제공한다.
도 3a 및 도 3b에 도시된 예시적인 형태에서, 지지체(14)는 실질적으로 균일한 단면을 가진다. 지지체(14)가 다이(12)의 하나의 엣지에서, 다이(12)의 그 엣지가 더 높은 국부화된 응력을 가지는 경우, 더 높은 응력 여유(stress margin)를 제공하도록 설계될 수 있는 특수 지지체들이 고려된다는 것에 유의해야 한다.
일부 형태들에서, 지지체(14)는 기존의 산업 공정(예컨대, 스탬핑(stamping), 압출(extrusion), 롤링(rolling) 등)을 사용하여 제조되는 에폭시 블록일 수 있다. 일례로서, 에폭시 블록은 경화된 언더필의 솔리드 블록(solid block)으로부터 와이어 및/또는 워터젯 쏘(water jet saw)를 사용하여 절단될 수 있다.
전자 패키지(10)의 일부 형태들에서, 다이(12)는 기판(11)에 플립칩 접합된다(flip chip bonded). 다이(12)가 기판(11)에 접합되는 방식은 (인자들 중에서도 특히) 전자 패키지(10)를 제조하는 것과 연관된 비용, 제조 고려사항들 및 기능에 부분적으로 의존할 것이다.
언더필(13)이 지지체(14)를 기판(11) 및/또는 다이(12)에 고정시킬 수 있다는 것에 유의해야 한다. 지지체(14)가 기판(11) 및/또는 다이(12)에 고정되는지에 관한 결정은 (인자들 중에서도 특히) 전자 패키지(10)에 사용되는 물질 및 성분의 유형은 물론, 연관된 제조 비용에 부분적으로 기초할 수 있다.
언더필(13)은 에폭시 유사 물질, 또는 현재 공지되어 있거나 장래에 발견되는 임의의 다른 물질로 형성될 수 있다. 언더필(13)에 사용되는 물질의 유형은 (인자들 중에서도 특히) 전자 패키지(10)를 제조하는 것과 연관된 비용, 제조 고려사항들 및 기능에 부분적으로 의존할 것이다.
도 3a는 지지체(14)가 다이(12) 주위에 배치되기 전의 다이(12) 및 지지체(14)의 상면도를 도시한 것이다. 도 3b는 지지체(14)를 언더필(13)에 고정시키기 위해 언더필(13)이 경화된 후의 전자 패키지(10)의 단면도를 도시한 것이다. 전자 패키지와 연관된 신뢰성 문제가 감소될 수 있도록 지지체(14)와 언더필(13) 사이에 강한 계면이 있을 수 있다.
도 4a 및 도 4b는 지지체(14)가 내측 바닥 엣지(inner bottom edge)(15A) 및 외측 바닥 엣지(outer bottom edge)(15B)를 포함하는 다른 예시적인 전자 패키지(10)를 예시한 것이다. 내측 바닥 엣지(15A)는 지지체(14)가 다이(12) 주위에 탑재되는 경우 언더필(13)을 수용하도록 챔퍼링(chamfer)된다.
도 4a 및 도 4b에 도시된 전자 패키지(10)의 예시적인 형태에서, 지지체(14)는 내측 상부 엣지(inner upper edge)(16A) 및 외측 상부 엣지(outer upper edge)(16B)를 가진다. 내측 상부 엣지(16A)는 지지체(14)가 다이(12) 주위에 탑재되는 경우 다이(12)와 지지체(14) 사이에서 위쪽으로 유동하는 과잉 언더필(13)을 수용하는 채널(17)을 포함한다.
지지체(14)가 다이(12) 주위에 탑재되는 경우 지지체(14)에 의해 언더필(13)에 가해지는 힘은 언더필(13)을 다이(12)와 지지체(14) 사이의 영역에서 위쪽으로 밀어낸다. 과잉 언더필(13)은 다이(12) 상으로의 언더필(13) 롤오버(rollover)를 회피하기 위해 채널(17)에 저장될 수 있다.
도 4c 및 도 4d는 지지체(14)가 내측 하부 엣지(inner lower edge)(18A) 및 외측 하부 엣지(outer lower edge)(18B)를 포함하는 다른 예시적인 전자 패키지(10)를 예시한 것이다. 지지체(14)는 통로(19) 및 외측 표면(20)을 추가로 포함한다. 지지체(14)가 다이(12) 주위에 탑재된 후에 언더필(13)이 외측 표면(20)으로부터 통로(19)를 통해 내측 하부 엣지(18)로 유동할 수 있도록 통로(19)가 지지체(14)의 내측 하부 엣지(18A)로부터 지지체(14)의 외측 표면(20)으로 연장한다.
도 4c 및 도 4d 도시된 예시적인 형태에서, 지지체(14)는 CUF 공정 이전에 다이(12) 주위에 배치될 수 있다. 지지체(14)에서의 통로(19)는 언더필(13) 유동을 지지체(14)의 내측 하부 엣지(18A)(즉, 다이(12)의 FLI 영역)로 안내하기 위해 사용될 수 있다. 언더필(13)의 도포 이전에 지지체(14)를 다이(12) 주위에 배치하는 것은 언더필(13) 흡출(bleed out)을 감소시킬 수 있다.
유의할 점은, 통로(19)가 (i) 지지체(14)의 하나의 측면; (ii) 지지체(14)의 다수의 측면들; 또는 (iii) 지지체(14)의 모든 측면들에서 지지체(14)의 외측 표면(20)으로부터 연장할 수 있다는 것에 유의해야 한다. 그에 부가하여, 지지체(14)는 지지체(14)의 하나의, 일부 또는 모든 측면들에서 다수의 통로들(19)을 포함할 수 있다. 통로들(19)의 수는 물론 통로들(19)을 포함하는 측면들의 수는 (인자들 중에서도 특히) 전자 패키지(10)에 사용되는 물질 및 성분의 유형은 물론, 연관된 제조 비용에 부분적으로 의존할 수 있다.
도 5는 전자 패키지(10)(도 2 및 도 3을 참조)를 제조하는 방법(500)을 예시한 흐름도이다. 이 방법(500)은 다이(12)를 기판(11)에 부착시키는 단계(510) 및 모세관 작용을 사용하여 다이(12)와 기판(11) 사이에 언더필을 삽입하는 단계(520)를 포함한다.
이 방법(500)은 지지체(14)가 다이(12)를 둘러싸도록 지지체(14)를 다이(12) 주위에 배치하는 단계(530)를 추가로 포함한다. 특히 대량 제조 공정에서, 기판(11)이 기준 표시(fiducial mark)(도시 생략)들을 포함할 때 지지체(14)가 다이(12) 주위에 더 쉽게 배치될 수 있다는 것에 유의해야 한다.
방법(500)의 일부 형태들에서, 다이(12)를 기판(11)에 부착시키는 단계(510)는 플립칩 접합(flip chip bonding)을 사용하여 다이(12)를 기판(11)에 부착시키는 단계를 포함할 수 있다. 다이(12)가 기판(11)에 부착되는 방식은 (인자들 중에서도 특히) 전자 패키지(10)를 제조하는 것과 연관된 비용, 제조 고려사항들 및 기능에 부분적으로 의존할 것이다.
그에 부가하여, 지지체(14)가 다이(12)를 둘러싸도록 지지체(14)를 다이(12) 주위에 배치하는 단계(530)는 (i) 언더필(13)을 사용하여 지지체(14)를 다이(12)에 부착시키는 단계; 및/또는 (ii) 언더필(13)을 사용하여 지지체(14)를 기판(11)에 부착시키는 단계를 포함할 수 있다. 지지체(14)가 기판(11) 및/또는 다이(12)에 고정되는지에 관한 결정은 (인자들 중에서도 특히) 전자 패키지(10)에 사용되는 물질 및 성분의 유형은 물론, 연관된 제조 비용에 부분적으로 기초할 수 있다.
이 방법(500)은 언더필(13)을 경화시키는 단계(540)를 추가로 포함할 수 있다. 적절한 경화 공정은 (인자들 중에서도 특히) 전자 패키지(10)에 사용되는 물질 및 성분의 유형은 물론, 연관된 제조 비용에 부분적으로 기초할 수 있다.
방법(500)의 일부 형태들에서, 지지체(14)가 다이(12)를 둘러싸도록 지지체(14)를 다이(12) 주위에 배치하는 단계(530)는 모세관 작용을 사용하여 다이(12)와 기판(11) 사이에 언더필을 삽입하는 단계(520) 이후 가능한 한 빨리 그리고 언더필(13)을 경화시키는 단계(540) 이전에 가능한 한 빨리 행해질 수 있다. 지지체(14)와 언더필(13) 사이의 양호한 접착을 보장하기 위해, 언더필(13)을 삽입하는 단계(520) 이후 그리고 언더필(13)을 경화시키는 단계(540) 이전에 가능한 한 빨리 지지체(14)가 배치될 수 있다.
이 방법(500)은 지지체(14) 내의 개구 영역들(open areas)(예컨대, 도 4a 및 도 4b를 참조)을 통해 언더필(13)의 일부를 제거하는 단계(550)를 추가로 포함할 수 있다. 일례로서, 지지체(14)는 내측 상부 엣지(16A) 및 외측 상부 엣지(16B)를 포함할 수 있다. 내측 상부 엣지(16A)는 지지체(14)가 다이(12)를 둘러싸도록 지지체(14)를 다이(12) 주위에 배치하는 단계(530) 동안 다이(12)와 지지체(14) 사이에서 위쪽으로 유동하는 과잉 언더필(13)을 수용하는 채널(17)을 포함한다.
지지체(14)가 다이(12) 주위에 탑재되는 경우 지지체(14)에 의해 언더필(13)에 가해지는 힘은 언더필(13)을 다이(12)와 지지체(14) 사이의 영역에서 위쪽으로 밀어낸다. 방법(600)의 일부 형태들에서, 과잉 언더필(13)은 다이(12) 상으로의 언더필(13) 롤오버를 회피하기 위해 채널(17)에 저장될 수 있다.
도 4c 및 도 4d에 도시된 바와 같이, 방법(500)의 일부 형태들에서, 모세관 작용을 사용하여 다이(12)와 기판(11) 사이에 언더필(13)을 삽입하는 단계(520)는 지지체(14)의 외측 표면(20)으로부터 지지체(14)의 내측 하부 엣지(18A)(즉, 다이(12)의 FLI 영역)로 지지체(14) 내의 통로(19)를 통해 언더필(13)을 삽입하는 단계를 포함할 수 있다. 통로(19)가 (i) 지지체(14)의 하나의 측면; (ii) 지지체(14)의 다수의 측면들; 또는 (iii) 지지체(14)의 모든 측면들에서 지지체(14)의 외측 표면(20)으로부터 연장할 수 있다는 것에 유의한다.
그에 부가하여, 지지체(14)는 지지체(14)의 하나의, 일부 또는 모든 측면들에서 다수의 통로들(19)을 포함할 수 있다. 통로들(19)의 수는 물론 통로들(19)을 포함하는 측면들의 수는 (인자들 중에서도 특히) 전자 패키지(10)에 사용되는 물질 및 성분의 유형은 물론, 연관된 제조 비용에 부분적으로 의존할 수 있다.
도 6a는 전자 패키지(20)의 개략 측면도이다. 도 6b는 도 6a에 도시된 전자 패키지(20)의 개략 상면도이다. 전자 패키지(20)는 다이(22), 그리고 지지체(24)가 다이(22)를 둘러싸도록 다이(22)에 몰딩된 지지체(24)를 포함한다. 전자 패키지(20)는 기판(21), 그리고 다이(22) 및 지지체(24)를 기판(21)에 부착시키는 언더필(23)을 추가로 포함한다. 언더필(23)은 언더필(23)의 모세관 작용으로 인해 일 측의 지지체(24)와 다이(22) 결합물(combination)과 다른 측의 기판(21) 사이에서 연장한다.
전자 패키지(20)에 포함되는 다이(22) 및 지지체(24)의 유형, 크기 및 구성은 전자 패키지(20)의 전체적인 원하는 구성 및 기능에 부분적으로 의존할 것이다.
전자 패키지(20)의 일부 형태들에서, 다이(22)는 기판(21)에 플립칩 접합된다. 다이(22)가 기판(21)에 접합되는 방식은 (인자들 중에서도 특히) 전자 패키지(20)를 제조하는 것과 연관된 비용, 제조 고려사항들 및 기능에 부분적으로 의존할 것이다.
기판(21)이 복수의 재배선층(redistribution layer)들(도시 생략)을 포함하고 언더필(23)이 다이(22)와 지지체(24) 결합물을 기판(21)을 형성하는 재배선층들 중 적어도 하나에 부착시키는 전자 패키지(20)의 형태들이 고려된다. 한 예로서, 다이(22)가 열 압착 접합(thermal compression bonding)에 의해 재배선층들 중 하나 내의 도전체들에 부착될 수 있다.
다이(22)가 현재 공지되어 있거나 장래에 발견되는 임의의 접합 방법에 의해 재배선층들 중 하나 내의 도전체들에 부착될 수 있다는 것에 유의해야 한다. 다이(22)가 기판(21)에 접합되는 방식은 (인자들 중에서도 특히) 전자 패키지(20)를 제조하는 것과 연관된 비용, 제조 고려사항들 및 기능에 부분적으로 의존할 것이다.
전자 패키지(10)와 관련하여 앞서 논의된 바와 같이, 전자 패키지(20) 내의 지지체(24)는 실질적으로 균일한 단면을 가질 수 있다. 지지체(24)가 다이(22)의 하나의 엣지에서, 다이(22)의 그 엣지가 더 높은 국부화된 응력을 가지는 경우, 더 높은 응력 여유를 제공하도록 설계될 수 있는 특수 지지체들이 고려된다는 것에 유의해야 한다.
도 7은 도 6a 내지 도 6c에 도시된 예시적인 전자 패키지(20)를 제조하는 예시적인 방법(700)을 예시한 흐름도이다. 이 방법(700)은 지지체(22)가 다이(24)를 둘러싸도록 다이(22)를 지지체(24)에 몰딩하는 단계(710) 및 다이(22) 및 지지체(24)를 기판(21)에 인접하게 배치하는 단계(720)를 포함한다. 이 방법(700)은 모세관 작용을 사용하여 지지체(24)와 다이(22) 결합물과 기판(21) 사이에 언더필(23)을 삽입하는 단계(730)를 추가로 포함한다.
방법(700)의 일부 형태들에서, 다이(22) 및 지지체(24)를 기판(21)에 인접하게 배치하는 단계(720)는 플립칩 접합을 사용하여 다이(22)를 기판(21)에 부착시키는 단계를 포함한다. 다이(22)가 기판(21)에 부착되는 방식은 (인자들 중에서도 특히) 전자 패키지(20)를 제조하는 것과 연관된 비용, 제조 고려사항들 및 기능에 부분적으로 의존할 것이다.
이 방법(700)은 전자 패키지(20)에서의 언더필을 경화시키는 단계(740)를 추가로 포함할 수 있다. 적절한 경화 공정은 (인자들 중에서도 특히) 전자 패키지(20)에 사용되는 물질 및 성분의 유형은 물론, 연관된 제조 비용에 부분적으로 기초할 수 있다.
이 방법(700)은 각각의 전자 패키지(20)가 다이(22) 및 지지체(24)를 포함하는 복수의 전자 패키지들(20)을 포함하는 웨이퍼(25)로부터 다이(22)와 지지체(24) 결합물을 분리시키는 단계(750)를 추가로 포함할 수 있다. 도 6c는 복수의 전자 패키지들(20)을 포함하는 웨이퍼(25)를 도시한 것이다.
방법(700)의 일부 형태들에서, 전자 패키지들 각각은 (예컨대, 라인들(26)을 따라) 웨이퍼(25)를 절단함으로써 서로 분리될 수 있다. 적절한 분리 공정은 (인자들 중에서도 특히) 전자 패키지(10)에 사용되는 물질 및 성분의 유형은 물론, 연관된 제조 비용에 부분적으로 기초할 수 있다.
본 명세서에 기술된 방법(700)은 전자 패키지들로의 차후의 제조를 위해 단일의 또는 다수의 다이들(22)이 지지체들(24)과 함께 제조될 수 있게 할 수 있다. 일례로서, 다이(22)가 수정된 eWLB(Embedded Wafer level Ball Grid Array) 공정을 사용하여 기판(24)에 몰딩될 수 있다.
수정된 eWLB 공정으로 제조되는 전자 패키지들(20)이 대량 제조에 아주 적합할 수 있다는 것에 유의해야 한다. 그에 부가하여, 전자 패키지(20)가 수정된 eWLB 공정으로 제조되는 경우 다이(22)는 기판(21)을 형성하는 재배선층들 중 하나에 매립될 수 있다. 다이(22)가 기판(21)에 매립되는 정도는 (인자들 중에서도 특히) 전자 패키지(10)를 제조하는 것과 연관된 비용, 구성, 제조 고려사항들 및 기능에 부분적으로 의존할 것이다.
언더필(23)은 에폭시 유사 물질, 또는 현재 공지되어 있거나 장래에 발견되는 임의의 다른 물질로 형성될 수 있다. 언더필(23)에 사용되는 물질의 유형은 (인자들 중에서도 특히) 전자 패키지(80)를 제조하는 것과 연관된 비용, 제조 고려사항들 및 기능에 부분적으로 의존할 것이다.
동일한 기판(21) 상에 부가의 다이들(22)을 배치하기 위해 유사한 공정들(또는 공정들의 부분들)이 반복되는 방법(700)의 다른 형태들이 고려된다. 부가의 다이들(22)은 기판(21)에 매립되거나 플립칩 접합을 사용하여 기판(21)에 부착될 수 있다.
간단한 결론
일부 형태들에서, 본 명세서에 기술된 전자 패키지들 및 방법들은 개선된 신뢰성을 제공할 수 있다. 일례로서, 100% 초과의 응력 감소가 달성될 수 있다. 그에 부가하여, 대형 다이 패키지에 대해 낮은 고장률이 달성될 수 있다.
다양한 제품들에 대한 응력 요구사항들에 따라 에폭시 블록이 상이하게 설계될 수 있다는 것에 유의한다. 일례로서, (종래의 CUF/MUF 공정에서 사용되는 물질에 비해) 수분 흡수를 제한하기 위해 더 나은 적합한 물질이 사용될 수 있기 때문에, 수분 흡수가 감소될 수 있다.
일부 형태들에서, 본 명세서에 기술된 전자 패키지들 및 방법들은 개선된 신뢰성 및 더 강력한 KOZ 제어를 통해 비용 감소를 촉진시킬 수 있다. 일례로서, 본 명세서에 기술된 전자 패키지들 및 방법들은, 많은 종래의 MUF 공정이 몰딩 물질의 95%를 낭비함으로써 불필요한 비용을 초래하기 때문에, 잠재적인 MUF 공정에 비해 비용 절감을 제공할 수 있다.
그에 부가하여, 본 명세서에 기술된 전자 패키지들 및 방법들은 하나의 경화 단계만을 필요로 할 수 있다. 하나의 경화 단계만을 필요로 하는 것은 종래의 공정에 비해 조립 비용 절감을 제공할 수 있다.
본 명세서에 기술된 전자 패키지들 및 방법들은 종래의 전자 패키지들 및 방법들에 비해 더 나은 뒤틀림 제어를 제공할 수 있다. 본 명세서에 기술된 전자 패키지들 및 방법들로 하여금 더 나은 뒤틀림 제어를 제공하게 하는 하나의 인자는, 일부 형태들에서, 기판 전체가 에폭시 블록으로 덮일 수 있다는 것이다. 기판 전체가 에폭시 블록으로 덮일 수 있기 때문에, 본 명세서에 기술된 전자 패키지들 및 방법들은 MUF 대체물로서 사용될 수 있다.
그에 부가하여, 에폭시 블록은 종래의 공정에 비해 개선된 제조성(manufacturability)을 촉진시키는 더 넓은 범위의 물질들의 사용을 가능하게 할 수 있다. 잠재적인 물질들 중 일부가 뒤틀림 노브(warpage knob)에 대해 더 나은 제어를 제공할 수 있다는 것을 유의해야 한다. MUF 뒤틀림의 예측 및 제어는, 부분적으로 뒤틀림 노브에 대한 높은 민감도로 인해, 기존의 공정에서 현재 아주 나쁘다.
본 명세서에 개시된 방법 및 장치를 더 잘 설명하기 위해, 실시예들의 비제한적인 목록이 여기에 제공된다.
예 1은 전자 패키지를 포함한다. 전자 패키지는 기판; 기판에 부착된 다이; 모세관 작용(capillary action)으로 인해 다이와 기판 사이에 배치된 언더필(underfill); 및 다이를 둘러싸는 지지체를 포함한다.
예 2는 다이가 기판에 플립칩 접합되는, 예 1의 전자 패키지를 포함한다.
예 3은 언더필이 지지체를 기판에 고정시키는, 예 1 및 예 2 중 어느 하나의 전자 패키지를 포함한다.
예 4는 언더필이 지지체를 다이에 고정시키는, 예 1 내지 예 3 중 어느 하나의 전자 패키지를 포함한다.
예 5는 지지체가 실질적으로 균일한 단면을 가지는, 예 1 내지 예 4 중 어느 하나의 전자 패키지를 포함한다.
예 6은 지지체가 내측 바닥 엣지(inner bottom edge) 및 외측 바닥 엣지(outer bottom edge)를 가지며, 내측 바닥 엣지는 지지체가 다이 주위에 탑재되는 경우 언더필을 수용하도록 챔퍼링(chamfer)되어 있는, 예 1 내지 예 5 중 어느 하나의 전자 패키지를 포함한다.
예 7은 지지체가 내측 상부 엣지(inner upper edge) 및 외측 상부 엣지(outer upper edge)를 가지며, 내측 상부 엣지는 지지체가 다이 주위에 탑재되는 경우 다이와 지지체 사이에서 위쪽으로 유동하는 과잉 언더필을 수용하는 채널을 포함하는, 예 6의 전자 패키지를 포함한다.
예 8은 지지체의 단면은 단면이 다이 상의 비교적 더 높은 응력의 영역에서는 더 크고 다이 상의 비교적 더 낮은 응력의 영역에서는 더 작도록 변하는, 예 1 내지 예 7 중 어느 하나의 전자 패키지를 포함한다.
예 9는 지지체가 내측 하부 엣지(inner lower edge) 및 외측 하부 엣지(outer lower edge)를 가지며, 지지체가 통로 및 외측 표면을 포함하고, 지지체가 다이 주위에 탑재되는 경우 언더필이 외측 표면으로부터 통로를 통해 내측 하부 엣지로 유동하도록 통로가 지지체의 내측 하부 엣지로부터 지지체의 외측 표면으로 연장하는, 예 8의 전자 패키지를 포함한다.
예 10은 통로가 지지체의 하나의 측면에서 지지체의 외측 표면으로부터 연장하는, 예 9의 전자 패키지를 포함한다.
예 11은 다이를 기판에 부착시키는 단계; 모세관 작용을 사용하여 다이와 기판 사이에 언더필을 삽입하는 단계; 및 지지체가 다이를 둘러싸도록 지지체를 다이 주위에 배치하는 단계를 포함하는 방법을 포함한다.
예 12는 다이를 기판에 부착시키는 단계가 플립칩 접합을 사용하여 다이를 기판에 부착시키는 단계를 포함하는, 예 11의 방법을 포함한다.
예 13은 지지체가 다이를 둘러싸도록 지지체를 다이 주위에 배치하는 단계가 언더필을 사용하여 지지체를 다이에 부착시키는 단계를 포함하는, 예 11 및 예 12 중 어느 하나의 방법을 포함한다.
예 14는 지지체가 다이를 둘러싸도록 지지체를 다이 주위에 배치하는 단계가 언더필을 사용하여 지지체를 기판에 부착시키는 단계를 포함하는, 예 11 내지 예 13 중 어느 하나의 방법을 포함한다.
예 15는 언더필을 경화시키는 단계를 더 포함하는, 예 11 내지 예 14 중 어느 하나의 방법을 포함한다.
예 16은 지지체 내의 개구 영역들을 통해 언더필을 제거하는 단계를 더 포함하는, 예 11 내지 예 15 중 어느 하나의 방법을 포함한다.
예 17은 모세관 작용을 사용하여 다이와 기판 사이에 언더필을 삽입하는 단계가 지지체의 외측 표면으로부터 지지체의 내측 하부 엣지로의 지지체 내의 통로를 통해 언더필을 삽입하는 단계를 포함하는, 예 11 내지 예 16 중 어느 하나의 방법을 포함한다.
예 18은 전자 패키지를 포함한다. 전자 패키지는 다이; 다이에 몰딩된 지지체 - 지지체는 다이를 둘러싸고 있음 -; 기판; 및 지지체 및 다이와 기판 사이의 언더필의 모세관 작용으로 인해 다이 및 지지체를 기판에 부착시키는 언더필을 포함한다.
예 19는 다이가 기판에 플립칩 접합되는, 예 18의 전자 패키지를 포함한다.
예 20은 기판이 복수의 재배선층들을 포함하고, 언더필이 다이 및 지지체를 기판을 형성하는 재배선층들 중 적어도 하나에 부착시키는, 예 18 및 예 19 중 어느 하나의 전자 패키지를 포함한다.
예 21은 지지체가 실질적으로 균일한 단면을 가지는, 예 18 내지 예 20 중 어느 하나의 전자 패키지를 포함한다.
예 22는 지지체가 다이를 둘러싸도록 다이를 지지체에 몰딩하는 단계; 다이 및 지지체를 기판에 인접하게 배치하는 단계; 및 모세관 작용을 사용하여 기판과 다이 및 지지체 사이에 언더필을 삽입하는 단계를 포함하는 방법을 포함한다.
예 23은 다이 및 지지체를 기판에 인접하게 배치하는 단계가 플립칩 접합을 사용하여 다이를 기판에 부착시키는 단계를 포함하는, 예 22의 방법을 포함한다.
예 24는 언더필을 경화시키는 단계를 더 포함하는, 예 22 및 예 23 중 어느 하나의 방법을 포함한다.
예 25는 다이 및 지지체를 복수의 다이들 및 복수의 지지체들을 포함하는 웨이퍼로부터 분리시키는 단계를 더 포함하는, 예 22 내지 예 24 중 어느 하나의 방법을 포함한다.
본 전자 디바이스, 솔더 조성물들, 및 관련 방법들의 이러한 그리고 기타의 예들과 특징들이 상세한 설명에 부분적으로 기술될 것이다. 이 개요는 본 발명 요지의 비제한적인 예들을 제공하기 위한 것이다 - 배타적인 또는 완전한 설명을 제공하기 위한 것이 아니다 -. 시스템들 및 방법들에 관한 추가 정보를 제공하기 위해 상세한 설명이 포함된다.
본 발명에 대한 상위 레벨 디바이스 응용의 일례를 보여주기 위해, 본 개시 내용에 기술되는 전자 패키지 방법들을 사용하는 전자 디바이스의 일례가 포함된다. 도 8은 본 명세서에 기술된 적어도 하나의 전자 패키지 및/또는 방법을 포함하는 전자 디바이스(800)의 블록도이다. 전자 디바이스(800)는 본 발명의 실시예들이 사용될 수 있는 전자 시스템의 하나의 예에 불과하다.
전자 디바이스(800)의 예는 개인용 컴퓨터, 태블릿 컴퓨터, 이동 전화, 게임 디바이스, MP3 또는 기타 디지털 음악 플레이어 등을 포함하지만, 이들로 제한되지 않는다. 이 예에서, 전자 디바이스(800)는 시스템의 다양한 컴포넌트들을 결합시키는 시스템 버스(802)를 포함하는 데이터 처리 시스템을 포함한다. 시스템 버스(802)는 전자 디바이스(800)의 다양한 구성요소들 간의 통신 링크를 제공하고, 단일의 버스로서, 버스들의 조합으로서, 또는 임의의 다른 적당한 방식으로 구현될 수 있다.
전자 패키지(810)는 시스템 버스(802)에 결합된다. 전자 패키지(810)는 임의의 회로 또는 회로들의 조합을 포함할 수 있다. 일 실시예에서, 전자 패키지(810)는 임의의 유형일 수 있는 프로세서(812)를 포함한다. 본 명세서에서 사용되는 바와 같이, "프로세서"는, 이것으로 제한되는 것은 아니지만, 마이크로프로세서, 마이크로컨트롤러, CISC(complex instruction set computing) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서, 그래픽 프로세서, DSP(digital signal processor), 다중 코어 프로세서, 또는 임의의 다른 유형의 프로세서 또는 처리 회로와 같은 임의의 유형의 계산 회로를 의미한다.
전자 패키지(810)에 포함될 수 있는 다른 유형의 회로는 이동 전화, 태블릿 컴퓨터, 랩톱 컴퓨터, 양방향 라디오(two-way radios), 및 유사한 전자 시스템과 같은 무선 디바이스에서 사용하기 위한, 예를 들어, 하나 이상의 회로들(통신 회로(814) 등)과 같은 커스텀 회로(custom circuit), ASIC(application-specific integrated circuit) 등이다. IC는 임의의 다른 유형의 기능을 수행할 수 있다.
전자 디바이스(800)는 또한 외부 메모리(820)를 포함할 수 있고, 외부 메모리는 차례로, RAM(random access memory) 형태의 메인 메모리(822), 하나 이상의 하드 드라이브들(824), 및/또는 CD(compact disk), 플래시 메모리 카드, DVD(digital video disk) 등과 같은 이동식 매체(826)를 다루는 하나 이상의 드라이브들과 같은 특정의 응용에 적합한 하나 이상의 메모리 요소들을 포함할 수 있다.
전자 디바이스(800)는 또한 디스플레이 디바이스(816), 하나 이상의 스피커들(818), 및 시스템 사용자가 전자 디바이스(800)에 정보를 입력하고 그로부터 정보를 수신할 수 있게 하는 마우스, 트랙볼, 터치 스크린, 음성 인식 디바이스, 또는 임의의 다른 디바이스를 포함할 수 있는 키보드 및/또는 컨트롤러(830)를 포함할 수 있다.
이 개요는 본 발명 요지의 비제한적인 예들을 제공하기 위한 것이다 - 배타적인 또는 완전한 설명을 제공하기 위한 것이 아니다 -. 방법들에 관한 추가 정보를 제공하기 위해 상세한 설명이 포함된다.
이상의 상세한 설명은 상세한 설명의 일부를 형성하는 첨부 도면에 대한 참조를 포함한다. 도면은, 예시로서, 본 발명이 실시될 수 있는 구체적인 실시예들을 도시하고 있다. 이 실시예들은 또한 본 명세서에서 "예"라고도 지칭된다. 이러한 예들은 도시되거나 기술된 것들 이외의 요소들을 포함할 수 있다. 그렇지만, 본 발명자들은 또한 도시되거나 기술된 그 요소들만이 제공되는 예들을 생각하고 있다. 더욱이, 본 발명자들은 또한, 특정의 예(또는 그의 하나 이상의 양태들)와 관련하여 또는 본 명세서에 도시되거나 기술된 다른 예들(또는 그의 하나 이상의 양태들)과 관련하여, 도시되거나 기술된 그 요소들의 임의의 조합 또는 치환을 사용하는 예들(또는 그의 하나 이상의 양태들)을 생각하고 있다.
본 문서에서, 용어 "한" 또는 "어떤"은, 특허 문서들에서 통상적인 것처럼, "적어도 하나" 또는 "하나 이상"의 임의의 다른 사례 또는 용법과 관계없이, 하나 또는 둘 이상을 포함하도록 사용된다. 본 문서에서, 용어 "또는"은 비배타적 OR(nonexclusive or)를 지칭하는 데 사용되고, 따라서, 달리 언급하지 않는 한, "A 또는 B"는 "B가 아니라 A", "A가 아니라 B" 및 "A 및 B"를 포함한다. 본 문서에서, 용어 "포함하는(including)" 및 "이 경우(in which)"는 각자의 용어 "포함하는(comprising)" 및 "여기서(wherein)"의 평이한 동등어로서 사용된다. 또한, 이하의 청구 범위에서, 용어 "포함하는(including)" 및 "포함하는(comprising)"은 개방형(open-ended)인데, 즉, 청구항에서 이러한 용어 이후에 열거되는 것들 이외의 요소들을 포함하는 시스템, 디바이스, 물품, 조성물(composition), 제제(formulation), 또는 프로세스가 여전히 그 청구항의 범주 내에 속하는 것으로 간주된다. 더욱이, 이하의 청구 범위에서, 용어 "제1", "제2", 및 "제3" 등은 단순히 수식어로서 사용되고, 그의 대상물들에 대한 수치적 요건을 부과하기 위한 것이 아니다.
이상의 설명은 제한하는 것이 아니라 예시적인 것으로 보아야 한다. 예를 들어, 앞서 기술한 예들(또는 그의 하나 이상의 양태들)은 서로 결합하여 사용될 수 있다. 이상의 설명을 검토할 시에 통상의 기술자 등에 의해 다른 실시예들이 사용될 수 있다.
읽는 사람이 기술적 개시 내용의 특성을 빠르게 확인할 수 있게 하기 위해 37 C.F.R. §1.72(b)에 부합하도록 요약서가 제공되어 있다. 이 요약서는 청구항들의 범주 또는 의미를 해석하거나 제한하는 데 사용되지 않을 거라는 이해 하에 제공된다.
또한, 이상의 상세한 설명에서, 본 개시 내용을 간소화하기 위해 다양한 특징들이 함께 그룹화될 수 있다. 이것이, 청구되지 않은 개시된 특징이 임의의 청구항에 필수적인 것임을 의도하는 것으로 해석되어서는 안된다. 오히려, 발명 요지는 특정의 개시된 실시예의 전부보다 적은 일부 특징들에 있을 수 있다. 따라서, 이하의 특허청구범위는 이에 따라 상세한 설명에 포함되며, 각각의 청구항은 그 자체로서 개별적인 실시예로서의 지위를 가지며, 이러한 실시예들이 다양한 조합 또는 치환으로 서로 결합될 수 있는 것이 고려된다. 따라서, 본 발명의 범주는, 첨부된 청구범위의 자격을 가지는 등가물의 전체 범주와 함께, 청구범위를 참조하여 결정되어야만 한다.

Claims (25)

  1. 전자 패키지로서,
    기판;
    상기 기판에 부착된 다이;
    모세관 작용(capillary action)으로 인해 상기 다이와 상기 기판 사이에 배치된 언더필(underfill); 및
    상기 다이를 완전히 둘러싸는 지지체
    를 포함하고,
    상기 지지체는 내측 하부 엣지(inner lower edge) 및 외측 하부 엣지(outer lower edge)를 가지며, 상기 지지체는 통로 및 외측 표면을 포함하고, 상기 지지체가 상기 다이 주위에 탑재되는 경우 상기 언더필이 상기 외측 표면으로부터 상기 통로를 통해 상기 내측 하부 엣지로 유동하도록 상기 통로가 상기 지지체의 상기 내측 하부 엣지로부터 상기 지지체의 상기 외측 표면으로 연장하는 전자 패키지.
  2. 제1항에 있어서, 상기 통로는 상기 지지체의 하나의 측면에서 상기 지지체의 상기 외측 표면으로부터 연장하는 전자 패키지.
  3. 제1항에 있어서, 상기 다이는 상기 기판에 플립칩 접합되는(flip chip bonded) 전자 패키지.
  4. 제1항에 있어서, 상기 언더필은 상기 지지체를 상기 기판에 고정시키는 전자 패키지.
  5. 제1항에 있어서, 상기 언더필은 상기 지지체를 상기 다이에 고정시키는 전자 패키지.
  6. 제1항에 있어서, 상기 지지체는 실질적으로 균일한 단면을 가지는 전자 패키지.
  7. 제1항에 있어서, 상기 지지체의 단면은, 상기 단면이 상기 다이 상의 비교적 더 높은 응력의 영역에서는 더 크고 상기 다이 상의 비교적 더 낮은 응력의 영역에서는 더 작도록 변하는 전자 패키지.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9721906B2 (en) * 2015-08-31 2017-08-01 Intel Corporation Electronic package with corner supports
KR102406668B1 (ko) 2016-04-26 2022-06-08 삼성전자주식회사 결함 발생 방지를 위한 반도체 소자 제조 방법
KR102565715B1 (ko) 2019-05-03 2023-08-10 삼성전자주식회사 반도체 패키지
US11264349B2 (en) * 2019-12-19 2022-03-01 Micron Technology, Inc. Semiconductor die with capillary flow structures for direct chip attachment
KR102499888B1 (ko) * 2021-06-22 2023-02-16 인하대학교 산학협력단 반도체칩 구조변형 개선공정

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120187583A1 (en) 2009-12-23 2012-07-26 Intel Corporation Methods and apparatuses to stiffen integrated circuit package

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US278046A (en) 1883-05-22 Benjamin ehodes
US1320888A (en) 1919-11-04 Gun-shield
US1476634A (en) 1921-08-22 1923-12-04 Deere & Co Swivel connection for elevator conveyers
WO1996033201A1 (en) 1995-04-21 1996-10-24 Centre National De La Recherche Scientifique (Cnrs) Acyclovir derivatives as antiviral agents
US6048656A (en) * 1999-05-11 2000-04-11 Micron Technology, Inc. Void-free underfill of surface mounted chips
US6617682B1 (en) 2000-09-28 2003-09-09 Intel Corporation Structure for reducing die corner and edge stresses in microelectronic packages
CN101246833A (zh) * 2007-02-12 2008-08-20 Psk有限公司 基底位置检测方法、基底处理方法和基底处理装置
US7982309B2 (en) 2007-02-13 2011-07-19 Infineon Technologies Ag Integrated circuit including gas phase deposited packaging material
KR101481577B1 (ko) * 2008-09-29 2015-01-13 삼성전자주식회사 잉크 젯 방식의 댐을 구비하는 반도체 패키지 및 그 제조방법
JP2010263108A (ja) * 2009-05-08 2010-11-18 Elpida Memory Inc 半導体装置及びその製造方法
US8399300B2 (en) * 2010-04-27 2013-03-19 Stats Chippac, Ltd. Semiconductor device and method of forming adjacent channel and DAM material around die attach area of substrate to control outward flow of underfill material
JP2012156389A (ja) 2011-01-27 2012-08-16 Panasonic Corp 半導体装置
KR101246883B1 (ko) 2011-12-09 2013-03-25 박수진 결로방지용 엘이디 표지판
KR101323925B1 (ko) * 2012-03-30 2013-10-31 주식회사 네패스 반도체 패키지 및 그 제조 방법
KR20130122218A (ko) * 2012-04-30 2013-11-07 삼성전기주식회사 언더필 플립칩 패키지 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120187583A1 (en) 2009-12-23 2012-07-26 Intel Corporation Methods and apparatuses to stiffen integrated circuit package

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