KR102332362B1 - 초박형 임베디드 반도체 소자 패키지 및 그 제조 방법 - Google Patents

초박형 임베디드 반도체 소자 패키지 및 그 제조 방법 Download PDF

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KR102332362B1
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애런 바이루파크샤 고오다
폴 앨란 맥콘넬
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Abstract

패키지 구조체는 제1 유전체층과, 제1 유전체층에 부착된 반도체 소자(들)와, 반도체 소자를 내부에 매립하도록 제1 유전체층에 도포되고, 하나 이상의 추가 유전체층을 포함하는 매립 재료를 포함한다. 제1 유전체층을 통해 적어도 하나의 반도체 소자에 비아가 형성되며, 비아 내에는 반도체 소자에 대한 전기 배선을 형성하도록 금속 배선이 형성된다. 외부 회로에 대해 제2 레벨의 연결부를 제공하도록 패키지 구조체의 일단부 상에서 하나 이상의 외부면 상에 입력/출력(I/O) 연결부가 배치된다. 패키지 구조체는 패키지 구조체를 외부 회로에 수직하게 실장하도록 외부 회로 상의 커넥터와 상호 결합되며, I/O 연결부는 외부 회로에 대한 제2 레벨의 연결부를 형성하도록 커넥터에 전기적으로 연결된다.

Description

초박형 임베디드 반도체 소자 패키지 및 그 제조 방법{ULTRA-THIN EMBEDDED SEMICONDUCTOR DEVICE PACKAGE AND METHOD OF MANUFACTURING THEROF}
본 발명의 실시예들은 개괄적으로 반도체 소자 패키지 구조체 및 방법에 관한 것으로, 보다 상세하게는 구조체 내에 모든 전기적 및 열적 배선을 형성하는 전력 오버레이(POL) 배선을 갖고 감소된 인덕턴스를 갖는 초박형 전력 소자 패키지 구조체에 관한 것이다.
반도체 전력 소자는 예컨대 스위치 모드 전원과 같이 전력 전자 회로 내의 스위치 또는 정류기로서 사용되는 반도체 소자이다. 사용중, 반도체 전력 소자는 통상적으로 패키지 구조체로서 외부 회로에 표면 실장되는데, 패키지 구조체는 외부 회로에 전기적 연결을 제공함과 함께 소자에 의해 발생된 열을 제거하는 한편 외부 환경으로부터 소자를 보호하는 방법을 제공한다. 대안적으로, 특히 고전력 범위의 경우, 전력 모듈 패키지 구조체는 상당 수준의 인덕턴스를 추가로 제공하고 모듈의 크기를 증가시키는 외부 회로로의 연결을 위한 대형 터미널을 가질 수 있다.
기존의 전력 소자 패키지 구조체는 대부분 와이어 본딩부와 다층 기판(예컨대, 직접 접합 구리(DBC) 기판)을 사용하고, 패키지 구조체에 대해 전기적 및 열적 연결성을 제공하기 위해 연결되거나(리드프레임 등) 볼트 체결된 터미널이 마련된다. 와이어 본딩부는 패키지 구조체의 일면과 패키지 핀을 연결하고 패키지 핀은 외부 회로에 대해 인터페이스 연결되는데, 여기서 DBC는 패키지 구조체의 다른 표면에 연결된다(예컨대, 솔더링 연결). 그러나, DBC는 재료적인 관점과 공정 상의 관점 모두로부터 패키지 구조체에 대해 상당한 비용을 추가하는 것으로 인식되는데, 이는 패키지 구조체에 DBC를 포함하는 경우, 예컨대 DBC를 패키지 구조체에 결합하는 데 필요한 솔더링 및 플럭스 제거 공정과 같이 추가의 처리 단계와 온도의 급상승이 필요하기 때문이다. 또한, 와이어 본딩부와 리드는 패키지의 효율을 저감시키는 상당 수준의 기생 인덕턴스를 부가하는 것으로 인식된다. 와이어 본딩부는 패키지에 상당한 높이를 부가하기도 한다. 또한, 패키지 구조체 상의 리드는 보다 높은 열적 사이클의 신뢰성을 허용함으로써 엄격한 수분 감도 레벨(MSL) 요건에 대해 적용되지 않지만 전력 모듈 내의 리드 또는 터미널은 상당히 커서 PCB 상에서 모듈-점유 면적과 두께에 영향을 미칠 수 있고 그리고 높은 인덕턴스에 기인하여 전기적 성능에 불리한 영향을 미칠 수 있다는 것이 인식된다.
따라서, 매우 낮은 인덕턴스를 갖는 초박형 패키지 구조체를 제공하도록 다층 DBC 또는 PCB 기판 및 와이어 본딩 연결부에 대한 필요성을 제거한 반도체 소자 패키지 구조체를 제공하는 것이 바람직할 것이다. 또한, 패키지의 전기적 성능 및 신뢰성을 향상시키도록 시스템 소형화를 가능케 하기 위해 이러한 패키지 구조체가 높은 소자 밀도 및 작은 점유 면적을 갖도록 하는 것이 더 바람직할 것이다.
본 발명의 일 측면에 따르면, 패키지 구조체는 제1 유전체층과, 제1 유전체층에 부착된 적어도 하나의 반도체 소자와, 상기 적어도 하나의 반도체 소자를 내부에 매립하도록 상기 제1 유전체층에 도포되는 매립 재료를 포함하고, 상기 매립 재료는 하나 이상의 추가 유전체층을 포함한다. 또한, 상기 패키지 구조체는 상기 적어도 하나의 반도체 소자까지 상기 제1 유전체층을 관통하여 형성된 복수의 비아와, 상기 적어도 하나의 반도체 소자에 대한 전기 배선을 형성하도록 상기 복수의 비아 내에 그리고 상기 패키지 구조체의 하나 이상의 외부면 상에 형성된 금속 배선과, 외부 회로에 대해 제2 레벨의 연결부를 제공하도록 상기 패키지 구조체의 일단부 상에서 상기 하나 이상의 외부면 상에 위치된 입력/출력(I/O) 연결부를 포함한다. 상기 패키지 구조체는 패키지 구조체를 상기 외부 회로에 대해 수직하게 실장하도록 상기 외부 회로 상에 형성된 커넥터와 상호 결합되도록 구성되며, 상기 패키지 구조체의 일단부 상의 I/O 연결부는 상기 외부 회로에 대한 상기 제2 레벨의 연결부를 형성하도록 상기 커넥터에 전기적으로 연결된다.
본 발명의 다른 측면에 따르면, 반도체 소자 패키지 구조체를 제조하는 방법은 적어도 하나의 반도체 소자를 제1 유전체층에 접착제로 부착하는 단계, 매립 재료를 상기 적어도 하나의 반도체 소자 주변에 위치되도록 상기 제1 유전체층 상에 도포하는 단계, 및 상기 매립 재료가 상기 적어도 하나의 반도체 소자 주변에 존재하는 임의의 에어 갭을 충전하도록 하고 상기 적어도 하나의 반도체 소자를 내부에 매립하도록 하기 위해 라미네이션 공정을 수행하는 단계를 포함하고, 상기 제1 유전체층은 상기 라미네이션 공정 중 용융 또는 유동되지 않는다. 또한, 상기 방법은 상기 적어도 하나의 반도체 소자에 복수의 비아를 형성하는 단계, 상기 복수의 비아 내에 그리고 상기 패키지 구조체의 하나 이상의 외부면의 적어도 일부 위에, 상기 적어도 하나의 반도체 소자에 대한 전기 배선을 형성하는 금속 배선을 형성하는 단계, 상기 패키지 구조체의 오직 일단부에 상기 패키지 구조체의 외부면 중 하나 이상의 외부면 상에 입력/출력(I/O) 연결부를 형성하는 단계를 포함하고, 상기 I/O 연결부는 외부 회로에 대해 제2 레벨의 연결부를 제공하는 전기 리드를 포함한다.
본 발명의 또 다른 측면에 따르면, 패키지 구조체는 적어도 일부에 접착제가 도포된 제1 유전체층과, 상기 제1 유전체층에 상기 접착제에 의해 부착된 하나 이상의 반도체 소자와, 상기 하나 이상의 반도체 소자를 내부에 매립하도록 상기 제1 유전체층 상에서 상기 하나 이상의 반도체 소자 주변에 위치된 매립 재료와, 상기 하나 이상의 반도체 소자에 형성된 복수의 비아와, 상기 하나 이상의 반도체 소자에 대해 그리고 상기 패키지 구조체 내의 모든 전기적 및 열적 배선을 형성하도록 상기 복수의 비아에 형성된 금속 배선과, 외부 회로에 대해 제2 레벨의 연결부를 제공하도록 상기 패키지 구조체의 적어도 하나의 외부면에 형성된 입력/출력(I/O) 연결부를 포함하고, 상기 I/O 연결부는 상기 패키지 구조체의 상기 I/O 연결부가 상기 외부 회로 내에 형성된 소켓 또는 리세스 내에 상호 결합시 상기 패키지 구조체가 상기 외부 회로 내에 부분적으로 매립되도록 상기 외부 회로 내의 소켓 또는 리세스와 상호 결합하도록 구성된다.
이들 장점 및 특징과 다른 장점 및 특징은 첨부 도면과 관련하여 제공된 본 발명의 바람직한 실시예에 대한 다음의 상세한 설명으로부터 더 쉽게 이해될 것이다.
도면들은 본 발명을 수행하기 위해 현재 고려된 실시예들을 예시한다.
도 1은 본 발명의 소정의 실시예에 따른 전력 오버레이(POL) 패키지 구조체의 개략적인 측단면도.
도 2는 본 발명의 소정의 실시예에 따른 POL 패키지 구조체의 개략적인 측단면도.
도 3은 본 발명의 소정의 실시예에 따른 POL 패키지 구조체의 개략적인 측단면도.
도 4a 및 도 4b는 도 1 및 도 2의 POL 패키지 구조체의 일단부에 형성된 입력/출력(I/O) 연결부의 전면도 및 후면도.
도 5a 및 도 5b는 본 발명의 소정의 실시예에 따라 인쇄 회로 기판(PCB)의 커넥터 내에 삽입/매립된 도 1 및 도 2의 POL 패키지 구조체의 전면도 및 측면도.
도 6은 본 발명의 소정의 실시예에 따라 인쇄 회로 기판(PCB)의 커넥터 내에 삽입/매립된 POL 패키지 구조체의 측면도.
도 7은 본 발명의 소정의 실시예에 따라 패키지 구조체와 PCB에 히트 싱크가 부착된 인쇄 회로 기판의 커넥터 내에 삽입/매립된 도 1 및 도 2의 POL 패키지 구조체의 측면도.
도 8은 본 발명의 소정의 실시예에 따라 인쇄 회로 기판(PCB)에 실장/매립된 POL 패키지 구조체의 개략적인 측단면도.
도 9는 본 발명의 소정의 실시예에 따라 인쇄 회로 기판(PCB)에 실장/매립된 POL 패키지 구조체의 개략적인 측단면도.
본 발명의 실시예들은 패키지 구조체의 제조 방법은 물론, 전력 모듈 내의 반도체 소자에 대한 모든 전기적 및 열적 배선을 형성하는 전력 오버레이(POL) 배선을 갖는 임베디드 전력 모듈 패키지 구조체를 제공한다. 패키지 구조체는 2개의 축에 "초박형" 구조를 갖도록 구성되고, 패키지 구조체가 실장되는 외부 회로(예컨대, PCB)에 부분적으로 매립될 수 있다.
도 1을 참조하면, 본 발명의 소정의 실시예에 따라 POL 패키징 및 배선 구조체(10)가 예시된다. 패키지 구조체(10)는 하나 이상의 반도체 소자(12, 13)를 포함하는데, 반도체 소자는 개괄적으로 "전력 소자" 또는 "비-전력 소자"로 기술될 수 있는 형태일 수 있어서, 예컨대 다이, 다이오드, MOSFET, 트랜지스터, 주문형 집적 회로(ASIC) 또는 프로세서의 형태일 수 있다. 도 1에서는 3개의 전력 반도체 소자(12)와 하나의 비-전력 반도체 소자(즉, 게이트 드라이버)가 예시되어 있으나, POL 구조체(10) 내에는 더 많거나 적은 수의 반도체 소자 또는 전자 부품이 포함될 수 있음이 인식된다. 반도체 소자(12, 13)는 다이렉트 금속 배선이 반도체 소자에 대한 모든 전기적 및/또는 열적 배선을 형성하도록 패키지 구조체(10) 내에 패키징된다.
예시적인 실시예에 따라 도 1에 도시된 바와 같이, 패키지 구조체(10)는 패키지 구조체(10)의 양측면 각각에(양측면 사이에 반도체 소자(12, 13)가 위치됨) 유전체층을 포함하는데, 유전체층은 개괄적으로 제1 유전체층(14)과 제2 유전체층(16)으로 지칭된다. 패키지 구조체(10)는 제1 유전체층(14)과 제2 유전체층(16) 모두를 포함하고 있지만, 본 발명의 실시예들은 제1 유전체층(14)만을 포함할 수 있는 것으로 인식된다. 도 1에서, 유전체층(14, 16)은 라미네이션 또는 필름의 형태로 제공되고, 비아 형성 및 POL 처리에 적합한 유전 특성과 절연파괴 전압 강도 및 가공성을 제공하는 것은 물론, 사용 중 및 프레임 가공 중 비아에 기계적 안정성 및 온도 안정성을 제공하도록 선택된 재료로 형성되며, 따라서 유전체층(14, 16)은 "POL 유전체"로 지칭될 수 있다. 추가로, 유전체층(14, 16) 형성 재료는 패키지 구조체(10) 상에 수행되는 라미네이션 공정 중에 안정 상태를 유지하도록 선택된다. 즉, 유전체층(14, 16)은 패키지 구조체(10) 상에 수행되는 라미네이션 공정 중에 유전체층이 유동되지 않게 구성된 적절한 재료로 형성된다. 따라서, 유전체층(14, 16)은 본 발명의 여러 실시예에 따라 Kapton®, Ultem®, 폴리테트라플루오로에틸렌(PTFE), Upilex®, 폴리술폰 재료(예컨대, Udel®, Radel®)와 같은 복수의 유전 물질 또는 액정 고분자(LCP)나 폴리이미드 재료와 같은 다른 고분자 필름 중 하나로 형성될 수 있다. 패키지 구조체(10) 내의 다른 유전체 재료로부터 유전체층(14, 16)을 명확화하고 구별할 목적으로, 이후 유전체층(14, 16)을 폴리이미드 층(14, 16)으로 지칭하지만, 이 용어는 특정 유전체 재료로부터 층(14, 16)을 형성하는 것을 한정하는 것을 의미하지 않는다.
도 1에 도시된 바와 같이, 아래에 더 설명되는 바와 같이 패키지 구조체(10)의 양측면 상에, 즉 패키지 구조체의 전면 및 후면(18, 20) 상에 비아와 패턴화된 금속 배선을 형성할 수 있는 능력을 제공하기 위해 상기 패키지 구조체의 양측면 상에 폴리이미드 층(14, 16)이 제공된다. 반도체 소자(12, 13)는 폴리이미드 층(14, 16) 사이에 위치되는데, 반도체 소자(12, 13)는 접착제(22)에 의해 폴리이미드 층(14, 16)에 부착된다. 본 발명의 실시예에 따르면, 패키지 구조체(10) 내에서 폴리이미드 층(14, 16) 사이에는 반도체 소자(12, 13) 주변과 폴리이미드 층(14, 16) 사이에 존재할 수 있는 패키지 구조체(10) 내의 공극을 충전하도록 기능하고 일 실시예에 따라 폴리이미드 층(14, 16)을 소자(12, 13)에 '부착'할 수 있어서 일종 이상의 재료로 형성될 수 있는 매립 재료(24)(즉, 피복재)가 제공된다.
본 발명의 일 실시예에 따르면 그리고 도 1에 도시된 바와 같이, 매립 재료(24)는 필요시 다중 유전체 시트(26)가 반도체 소자(12, 13)의 주변과 폴리이미드 층(14, 16) 사이의 영역을 충전하는 데 필요한 요구 높이/두께까지 차례로 적층될 수 있도록 '필름', '패널' 또는 '시트' 형태로 제공되는 하나 이상의 유전체층(26)으로 이루어진다. 유전체 시트(26)는 예컨대 프리프레그 재료, 인쇄 회로 기판 코어 재료, 고분자 수지 또는 다른 적절한 접착제와 같은 절연재로 형성된다. 일 실시예에 따르면, 절연 유전체 시트(26)는 조기 경화 필름 형태로 용이하게 적층될 수 있도록 경화되지 않거나 부분 경화된 형태(즉, B-스테이지)로 제공될 수 있다. 다른 실시예에 따르면, 절연 유전체 시트(16)는 경화된 코어 재료의 시트와 유동 가능한 프리프레그 재료의 시트 또는 폴리이미드와 유동 가능한 접착제의 시트의 혼합체[예컨대, 층(22)]와 같이 경화 시트 및 비경화 시트 모두로서 제공될 수 있다. 세라믹 또는 유리와 같은 다른 절연 재료도 사용될 수 있다. 본 발명의 일 실시예에 따르면, 유전체 시트(들)(26)는 반도체 소자(12, 13)를 내부에 수용하고 그 둘레로 시트(들)(26)의 위치 설정을 위한 공간을 제공하도록 형성된 개구/컷-아웃(28)을 포함한다. 대안적으로, 유전체 시트(26)의 여러 세그먼트가 반도체 소자(12, 13) 주변에 배치될 수 있음이 인식된다.
매립 재료(24)는 '필름', '패널' 또는 '시트' 형태로 제공되는 하나 이상의 유전체층(26)으로 이루어진 것으로 설명되지만, 매립 재료(24)는 다른 재료를 포함할 수 있음이 인식된다. 예를 들면, 매립 재료인 유전 스택은 예컨대, 라미네이션 공정 하에서 용융 또는 유동하지 않는 금속층 또는 두꺼운 구리를 갖는 유전 필름으로 이루어질 수 있다. 이러한 실시예에서, 이들 층은 반도체 소자(12, 13)로부터 요구되는 바와 같이 전기적으로 절연될 수 있지만, 유리하게는 열을 확산시켜 대기로 전도되도록 비아에 연결될 수 있는 열-확산 매립 구조체로서 기능할 수 있다. 배선이 매립된 이들 층도 역시 패턴화되고 상호 연결됨으로써 향상된 회로 밀도를 위해 추가의 경로 층을 제공할 수 있다.
패키지 구조체(10) 내의 빈 갭을 충전하기 위해, 유전체 시트(들)(26)는 유전체 시트(들)(26)의 전부 또는 일부가 "용융되어" 유동되게 하는 라미네이션/경화 공정(통상, 진공 환경에서 상승된 온도와 기계적 압력 하에서)을 받는다. 따라서, 유전체 시트(들)(26)는 자체의 필름 형상을 잃고 유동되어 반도체 소자(12, 13) 주변과 폴리이미드 층(14, 16) 사이의 빈 에어 갭을 충전함으로써 전반적으로 반도체 소자(12, 13)를 주위 환경으로부터 보호하고 기계적 무결성과 전기적 절연성을 제공하는 유전 피복재(24)가 제공된다.
이제 도 2를 참조하면, 매립 재료(24)가 접착제(22)로만 형성된 대안적인 실시예의 패키지 구조체(10)가 예시된다. 즉, 반도체 소자(12, 13)가 매우 얇은 경우, 반도체 소자의 피복에 유전체층(26)이 필요치 않을 수 있다. 그 대신, 폴리이미드 층(14)의 표면 상에서 반도체 소자(12, 13)가 부착되는 영역 너머로 접착제(22)가 코팅되며, 라미네이션 중에 접착제(22)는 반도체 소자(12, 13) 주변에서 폴리이미드 층(14, 16) 사이의 갭을 채우기에 충분한다. 도 2에서 폴리이미드 층(14, 16)은 서로 평행한 것으로 예시되고 있지만, 이러한 폴리이미드 층(14, 16)의 배열은 2개의 폴리이미드 층(14, 16) 사이의 갭이, 다이가 존재하지 않은 영역보다 작아서 폴리이미드 층(14, 16)이 평행하지 않은 배열이 얻어질 수 있으므로 필요치 않음이 인식된다.
도 1 및 도 2에 도시된 각각의 실시예의 패키지 구조체(10)에서, 폴리이미드 층(14)을 통해 아래로 반도체 소자(12, 13)의 전방면(32)까지 복수의 비아(30)가 형성된다. 전력 반도체 소자(12)의 경우, 전기적 및 열적 요건을 만족하기 위해(예컨대, 요구되는 전기적 연결을 행하고 전력 반도체 소자로부터 열을 제거하는 것), 비아(30)는 반도체 소자(12)(예컨대, GaN 전력 소자의 경우)의 전방면(32)에 전체적으로 형성될 수 있거나 반도체 소자(12)의 전방면 및 후방면(34) 모두에 형성될 수 있다. 이어서, 전기적 및 열적 연결부/경로를 내부에 제공하기 위해 패키지 구조체(10) 내에 금속 배선(38)이 형성되는데, 금속 배선(38)은 비아(30) 내에 그리고 그 외부의 폴리이미드 층(14, 16)의 외향 전방 및 후방면(18, 20)으로 형성되며, 그에 따라 패키지 구조체(10)의 전방 및 후방면(18, 20) 모두는 상부에 형성된 배선을 포함하게 된다. 본 발명의 실시예에 따르면, 금속 배선(38)은 반도체 소자(12, 13) 내에 직접적인 전기적 연결부를 형성하는 견고한 전기도금 구리 배선으로서 형성되는 "POL 배선"을 포함한다. 일부 실시예에서 소자 상의 배선화에 따라, 구리가 도금된 스퍼터링 구리 시드층과 함께 스퍼터링 부착층(티타늄, 크롬 등)이 제공된다. 도 1 및 도 2에 예시된 바와 같이, 금속 배선(38)은 예컨대 패키지 구조체(10)에 대해 전기적 및 열적 연결부를 제공하기 위해 소망의 형태로 패턴화 및 에칭된다. 일 실시예에 따르면, 금속 배선(38)은 패키지 구조체(10)의 전방 및/또는 후방 측에 큰 면적의 열적 및 전기적 연결부(즉, 구리 패드)를 제공하도록 패턴화 및 에칭되는데, 이러한 연결부는 패키지 구조체가 예컨대 아래에 더 상세히 설명되는 히트 싱크에 부착되는 것을 가능케 한다.
도 1 및 도 2의 패키지 구조체(10)는 내부에 형성된 금속 배선(38)을 갖는 유전체층(14, 16)만을 포함하는 것으로 예시되고 있지만, 패키지의 추가적인 구성 증강을 수행할 수 있음이 인식된다. 즉, 도 3에 예시된 바와 같이, 패키지 구조체(10) 내의 경로 증가를 위해 패키지 구조체의 전방면 및 후방면(18, 20) 각각에 하나 이상의 추가적인 금속 회로층(39)(즉, 유전체층 및 패턴화된 금속 배선)이 적용될 수 있다.
다른 실시예에 따르면, 추가적인 금속 회로층을 패키지 구조체(10)에 추가하기보다는(도 3에서와 같이), 유전체층(14, 16)의 내측 상에(즉, 반도체 소자(12, 13)의 측면 상에) 금속층(도시 생략)을 추가하는 것에 의해 패키지 구조체 내에 경로를 증가시킬 수 있다. 이러한 실시예에서, 금속층은 각각의 유전체층(14, 16)의 양측면 상에 존재할 수 있다.
이제 본 발명의 실시예에 따른 도 1-3을 참조하면, 인쇄 회로 기판(PCB)과 같은 외부 회로에 패키지 구조체(10)를 전기적으로 연결하는 "전기 리드"로서 기능하는 전기적 입력/출력 연결부(I/O)(40)가 패키지 구조체(10)에 제공되는데, 결국 I/O 연결부(40)는 외부 회로에 대한 제2 레벨의 배선을 형성하는 데 사용된다. I/O 연결부(40)는 예컨대 패키지 구조체의 전방면 및/또는 후방면(18, 20) 상에 형성된 구리 패드 또는 도금된 구리의 선으로서 형성될 수 있다. I/O 연결부는 완전한 전기적 기능성을 시스템 레벨로 구현함으로써 추가적인/개별 리드, 터미널 또는 리드프레임이 POL 패키지 구조체(10)에 필요치 않게 되어 전기적 및 기계적 성능이 크게 향상된 초박형의 소형화된 전기적 패키지가 얻어진다.
본 발명의 예시적인 실시예에 따르면, PCB에 제2 레벨의 배선을 제공하는 I/O 연결부(40)는 모두 패키지 구조체의 일단부(42) 상에서 전방면 및 후방면(18, 20) 중 하나 또는 양측에 위치된다. I/O 연결부(40)가 형성되는 단부(42)의 상세도가 도 4a 및 도 4b에 예시되는데, 상기 도면은 단부(42)에 있는 패키지 구조체(10)의 전방면 및 후방면(18, 20)을 나타낸다. 도 4a 및 도 4b에 예시된 바와 같이, [유전체층(14, 16) 상에 있는] I/O 연결부(40)의 리드(44)를 형성하는 구리 패드 및/또는 도금된 구리의 선은 패키지 구조체(10)의 단부(42)에 형성된다. 일 실시예에 따르면 그리고 도 1 및 도 2에 잘 보여지는 바와 같이, 전방면 및/또는 후방면(18, 20)의 나머지 위에, 즉 패턴화된 POL 배선(38) 위에는 구리에 대한 보호 코팅을 제공하는 한편 단부(42) 상의 I/O 연결부(40)는 코팅되지 않게 남기도록 솔더 마스크(46)가 제공될 수 있다. 추가로, 패턴화된 POL 배선(38)의 (솔더 마스크에 의해 노출된 상태로 남겨진) 노출 영역 또는 패턴화된 POL 배선(38)의 전체 영역에 솔더 마감재 또는 다른 금속 마감재(도시 생략)가 제공될 수 있음이 인식된다.
패키지 구조체(10)의 I/O 연결부(40) 모두를 단부(42) 상에 제공하는 것에 의해, 패키지 구조체(10)는 PCB에 기립으로 연결되도록 구성된다. 이러한 배열의 PCB(48)를 갖는 패키지 구조체(10)가 도 5a 및 도 5b에 전면도 및 후면도로 예시되는데, 여기서 패키지 구조체(10)의 단부(42)는 PCB(48) 상의 커넥터 또는 소켓(50) 내로 삽입됨으로써 I/O 연결부(40)는 커넥터(50)와 직접적인 전기적 연결부를 형성하게 된다. PCB(48)에 대해 기립 배향으로(즉, 수직으로) 패키지 구조체(10)를 세워 설치하는 것은 패키지 구조체(10)의 점유면적을 감소시켜 넓은 면적은 절감하지만, PCB 조립체의 높이를 증가시키게 된다. 그러나, 본 발명의 일 실시에에 따르면, 패키지 구조체(10)의 높이는 도 6에 도시된 바와 같이 패키지 구조체를 소켓(50) 내로 삽입한 후 구부리는 것에 의해 감소될 수 있다. 구부리는 경우, 패키지 구조체(10)의 일부/대부분은 PCB(48)에 평행하게 되는데, 일 실시예는 다이/반도체 소자를 포함하는 패키지 구조체의 일부가 PCB에 평행하도록 구성된다.
이제 본 발명의 일 실시예에 따른 도 7을 참조하면, 패키지 구조체의 열제거를 보조하고 패키지 구조체의 열적 관리를 용이하게 하기 위해 패키지 구조체(10)의 전방면 및/또는 후방면(18, 20) 상에 하나 이상의 히트 싱크(52)가 결합된다. 도 7은 2개의 히트 싱크(52)가 패키지 구조체(10)에 부착된 것으로 예시하고 있지만, 패키지 구조체에 예컨대 그 후방면(20)에 오직 하나의 히트 싱크(52)만 부착될 수 있음이 인식된다. 히트 싱크(52)는 예컨대 구조체의 후방면(20)[및/또는 전방면(18)]에 열 계면 재료(thermal interface material: TIM)를 제공하는 것에 의해 패키지 구조체(10)에 결합될 수 있다. 즉, 히트 싱크(52)에 대해 결합과 에너지 열 전달을 제공하기 위해 POL 구조체(10)에 그리고 POL 배선(38)[및 솔더 마스크(46)] 위에 소정의 열전도도를 갖는 TIM 층(54)이 부착된다. 적절한 TIM의 예로는 한정되지 않고 접착제, 그리스, 겔, 패드, 필름, 액체 금속, 압축 가능 금속 및 상변이 재료를 포함한다. 예컨대 액체 금속 TIM의 통상적인 예는 통상 전력 전자 응용 분야에서 경험하는 여러 온도에 걸쳐 액체 상태로 존재하는 인듐-갈륨 합금이다. 압축 가능한 금속은 히트 싱크와 POL 상대면 간에 밀착 접촉이 이루어질 정도로 유연하며 예컨대 인듐을 포함할 수 있다.
히트 싱크(52)는 패키지 구조체(10)로부터 열 제거를 향상시키는 것 이외에도, PCB(48)에 기립 설치되는 것으로 패키지 구조체에 대해 기계적 지지를 제공한다. 즉, (TIM(54)을 통해) 패키지 구조체(10)에 부착되는 것 이외에, 히트 싱크(52)는 패키지 구조체(10)를 지지하도록 PCB(48)에 결합된다. 패키지 구조체(10)에 부착되는 히트 싱크(52)가 하나 또는 2개인지 여부에 따라 히트 싱크(52)는 패키지 구조체(10)를 일측 또는 양측에서 추가적으로 지지하는 구조적 지지를 제공할 수 있어서 패키지 구조체(10)를 PCB(48)에 대해 수직 배향된 상태로 유지하는 것을 지원할 수 있다.
이제 도 8 및 도 9를 참조하면, 본 발명의 추가적인 실시예에 따른 패키지 구조체(60, 62)가 예시되는데, 여기서 패키지 구조체는 2축으로 "초박형" 구성을 가지며, 패키지 구조체가 설치되는 외부 회로(예컨대, PCB)에 부분적으로 매립되도록 구성된다. 도 8 및 도 9에 도시된 패키지 구조체(60, 62)는 유전체층 사이의 매립 재료 내에 반도체 소자를 매립하는 것과 POL 배선의 사용과 관련하여 도 1 및 도 2에 도시된 패키지 구조체(10)와 유사한 구성을 가지며, 따라서 도 1 및 도 2의 패키지 구조체(10)의 대응하는 성분과 일치하는 도 8 및 도 9의 패키지 구조체(60, 62)의 성분은 유사한 도면 번호로 넘버링된다.
도 8 및 도 9에 도시된 바와 같이, 패키지 구조체(60, 62) 각각은 반도체 소자(12, 13)가 접착제(22)에 의해 폴리이미드 층(14, 16)에 부착된 상태로 제1 유전체층(14)과 제2 유전체층(16)(즉, 폴리이미드 층들) 사이에 위치된 반도체 소자(12, 13)를 포함하고 하나 이상의 유전체층(26)으로 형성된 매립 재료에 의해 피복된 것으로 예시된다. 유전체층(들)은 반도체 소자(12, 13) 주변과 폴리이미드 층(14, 16) 사이의 영역을 충전하는 데 필요한 요구 높이/두께까지 서로 적층될 수 있는 '필름', '패널' 또는 '시트' 형태로 제공되는데, 여기서 유전체 시트(26)는 라미네이션/경화 공정을 받을 때에 용융 및 유동됨으로써 유전체 시트(들)(26)는 그 필름 형태를 잃고 흐르게 되어 반도체 소자(12, 13) 주변과 폴리이미드 층(14, 16) 사이의 빈 에어 갭을 채우게 된다.
패키지 구조체(60, 62)에서는 폴리이미드 층(14)을 통해 반도체 소자(12, 13)의 전방면(32)까지 아래로 복수의 비아(30)가 형성된다. 전력 반도체 소자(12)의 경우, 전기적 및 열적 요건을 만족하기 위해 반도체 소자(12)의 후방면(34)에도 비아(30)가 형성된다. 이어서, 전기적 및 열적 연결부/경로를 내부에 제공하기 위해 패키지 구조체(10) 내에 금속 배선(38)이 형성되는데, 여기서 배선(38)은 비아(30) 내에 그리고 그로부터 외측으로 폴리이미드 층(14, 16)의 외향 전방면 및 후방면(18, 20)으로 형성됨으로써 패키지 구조체(10)의 전방면 및 후방면(18, 20) 모두는 상부에 형성된 배선을 포함하게 된다. 본 발명의 실시예에 따르면, 금속 배선(38)은 소자(12, 13) 내에 직접적인 전기적 연결부를 형성하는 견고한 전기도금 구리 배선으로서 형성된 "POL 배선"을 포함한다. 금속 배선(38)은 예컨대 패키지 구조체(10)에 대해 전기적 및 열적 연결부를 제공하도록 원하는 형태로 패턴화 및 에칭된다.
도 8을 참조하면, 패키지 구조체(10) 상에서 대략적으로 패키지 구조체의 대향 단부(66) 각각에는 패키지 구조체(10)를 인쇄 회로 기판(PCB)과 같은 외부 회로(48)에 전기적으로 연결하는 "전기 리드"로서 기능하는 전기적 입력/출력 연결부(I/O)(64)가 제공된다. 소정의 실시예에 따르면 그리고 도 8에 도시된 바와 같이, I/O 연결부(64)는 패키지 구조체(10)의 전방면(18) 상에 형성된다. 따라서, 후방면(20)으로부터 전방면(18)까지 전기적 연결부를 재배선하기 위해 배선화된(즉, 관통-비아(68) 내에/관통-비아를 통해 금속 배선(38)이 형성된) 관통-비아(68)가 폴리이미드 층(14, 16)과 유전체 시트(들)(26)를 통해 형성된다. I/O 연결부(64)는 패키지 구조체(10)의 전방면(18)에만 형성되는 것으로 도시되어 있지만, I/O 연결부(64)는 대신에 패키지의 양면 상에, 즉 전방면 및 후방면(18, 20) 상에 형성되되 관통-비아(68)는 이러한 실시예에서는 존재하지 않을 수 있음이 인식된다.
도 8에 도시된 바와 같이, 패키지 구조체(10)의 전방면(18) 상에 형성된 I/O 연결부(64)는, 예컨대 구리 패드 또는 도금된 구리선으로서 형성되고, 패키지 구조체의 표면(18)에 대체로 평행하게 배향된 한편, PCB(48)에 대해 제2 레벨의 배선을 형성하는 데 사용되는 리드(70)를 포함한다. 구리에 대해 보호 코팅을 제공하는 한편, 전방면(18) 상의 I/O 연결부(64)의 리드(70)를 코팅되지 않은 상태로 남기도록 전방면(18)의 나머지 위, 즉 패턴화된 POL 배선(38) 위로 솔더 마스크(46)가 제공될 수 있다. 추가로, 패턴화된 POL 배선(38)의 노출된 영역(솔더 마스크에 의해 노출된 상태로 남겨진) 또는 패턴화된 POL 배선(38)의 전체 표면 상에는 솔더 마감재 또는 다른 금속 마감재(도시 생략)가 제공될 수 있음이 인식된다. 도 8에 도시된 바와 같이, 패키지 구조체(60)는 완전한 전기적 기능성을 시스템 레벨로 구축하기 위해 리드(70)의 위치에 솔더(72)가 도포된 상태의 PCB(48)의 리세스(52) 내로 패키지 구조체를 위치 설정하는 것을 통해 PCB(48)에 대해 "반듯하거나" 평행한 배향으로 배열되고 PCB(48) 내로 부분적으로 매립된다. 이 방식으로, POL 패키지 구조체(10) 내에는 추가적인/개별 리드, 터미널, 또는 리드프레임이 필요치 않아서 전기적 및 기계적 성능이 크게 향상된 초박형의 소형화된 전기적 패키지가 얻어진다. 패키지 구조체(60)는 PCB(48) 내에 부분적으로 매립되므로, PCB 조립체의 높이는 패키지 구조체를 수용하기 위한 리세스 없이 대체로 평탄한 PCB에 패키지 구조체가 설치되는 조립체에 비해 감소된다.
이제 도 9를 참조하면, 패키지 구조체(62)는 패키지 구조체(62)에 대해 커넥터화된 구성을 제공하도록 전방면(18)으로부터 수직으로 연장되는 리드(74)를 포함하는 패키지 구조체(10)의 전방면(18) 상에 형성된 I/O 연결부(64)를 포함한다. 즉, 전방면(18) 상의 I/O 연결부(64)의 리드(74)를 도 8의 실시예에서와 같이 평탄한 구리 패드/선으로서 구성하기보다는, I/O 연결부(64)의 리드(74)는 패키지 구조체(62)의 전방면(18)으로부터 수직으로 외측으로 연장되도록 굽어지는 구리선 또는 트레이스(단독으로 또는 폴리이미드 재료, 즉 폴리이미드(14)를 포함하는)로서 형성된다. 도 9에 도시된 바와 같이, I/O 연결부(64)의 굽어진 리드(74)는 PCB(48) 내부/외부에 형성된 슬롯 또는 소켓(76) 내에 삽입/매립되도록 구성된다. 이후 리드(74)는 소결, 솔더링 또는 기계적 연결(예컨대, 억지 끼움)을 통해 슬롯/소켓(76) 내에 고정됨으로써 완전한 전기적 기능성을 시스템 레벨(즉, PCB에 대한 제2 레벨의 배선)로 구축할 수 있다.
따라서, 유리하게도 본 발명의 실시예들은 2축으로 "초박형"의 구성을 갖는 패키지 구조체를 제공하는데, 이 구성은 패키지 구조체가 장착되는 외부 회로(예컨대, PCB)에 패키지 구조체가 부분적으로 매립되도록 할 수 있다. 패키지 구조체(10) 내에 POL 배선과 I/O 연결부의 사용에 의해, 통상적으로 전기적 및 열적 기능성을 위해 사용될 수 있는 와이어 본딩부 및/또는 추가적인 다층 기판(예컨대, DBC 기판 등)에 대한 필요성이 제거됨으로써, 인덕턴스를 증가시킬 수 있는 와이어 본딩부 및/또는 대면적의 리드/터미널의 제거 및 작은 인덕턴스 루프 및 플럭스 소거를 제공하는 것에 의해 인덕턴스가 극히 낮은 패키지가 제공된다. 또한, 패키지 구조체(10) 내에 전력 소자를 패키징하는 데 있어서 이와 같은 와이어 본딩부와 다층 기판의 제거는 패키지 구조체(10)가 높은 소자 밀도와 작은 점유면적의 폼-팩터(form-factor)를 갖도록 할 수 있어서 시스템 소형화를 통해 패키지의 전기적 성능과 신뢰성을 향상시킬 수 있다. 패키지 구조체의 I/O 연결부는 패키지 구조체가 외부 회로 내에 부분적으로 매립되게 할 수 있으며, 본 발명의 여러 실시예에 따라 패키지 구조체는 PCB(48)에 대해 기립으로/수직으로 PCB의 커넥터 또는 리세스 내에(패키지 구조체의 넓은 점유 면적을 줄이기 위해) 또는 PCB의 리세스 내에 평탄하게(PCB 조립체의 전체 높이를 줄이기 위해) 설치될 수 있다.
따라서, 본 발명의 일 실시예에 따르면, 패키지 구조체는 제1 유전체층, 제1 유전체층에 부착된 적어도 하나의 반도체 소자, 및 적어도 하나의 반도체 소자를 내부에 매립하도록 제1 유전체층에 제공된 매립 재료를 포함하는데, 여기서 매립 재료는 하나 이상의 추가적인 유전체층을 포함한다. 또한, 패키지 구조체는 적어도 하나의 반도체 소자에 형성된 제1 유전체층 내에 형성된 복수의 비아, 복수의 비아 내에 그리고 패키지 구조체의 하나 이상의 외향 표면 상에 형성되어 적어도 하나의 반도체 소자에 전기 배선을 형성하는 금속 배선, 및 패키지 구조체의 일단부 상에서 하나 이상의 외향 표면 상에 위치되어 외부 회로에 대해 제2 레벨의 연결부를 제공하는 입력/출력(I/O) 연결부를 포함한다. 상기 패키지 구조체는 패키지 구조체를 상기 외부 회로에 대해 수직하게 실장하도록 상기 외부 회로 상에 형성된 커넥터와 상호 결합되도록 구성되며, 상기 패키지 구조체의 일단부 상의 I/O 연결부는 상기 외부 회로에 대한 상기 제2 레벨의 연결부를 형성하도록 상기 커넥터에 전기적으로 연결된다.
본 발명의 다른 실시예에 따르면, 반도체 소자 패키지 구조체를 제조하는 방법은 적어도 하나의 반도체 소자를 제1 유전체층에 접착제로 부착하는 것, 매립 재료를 상기 적어도 하나의 반도체 소자 주변에 위치되도록 상기 제1 유전체층 상에 도포하는 것, 및 상기 매립 재료가 상기 적어도 하나의 반도체 소자 주변에 존재하는 임의의 에어 갭을 충전하도록 하고 상기 적어도 하나의 반도체 소자를 내부에 매립하도록 하기 위해 라미네이션 공정을 수행하는 것을 포함하고, 상기 제1 유전체층은 상기 라미네이션 공정 중 용융 또는 유동되지 않는다. 또한, 상기 방법은 상기 적어도 하나의 반도체 소자에 복수의 비아를 형성하는 것, 상기 적어도 하나의 반도체 소자에 대한 전기 배선을 형성하도록 상기 복수의 비아 내에 그리고 상기 패키지 구조체의 하나 이상의 외부면의 적어도 일부 위에 금속 배선을 형성하는 것, 및 상기 패키지 구조체의 오직 일단부에 상기 패키지 구조체의 외부면 중 하나 이상의 외부면 상에 입력/출력(I/O) 연결부를 형성하는 것을 포함하고, 상기 I/O 연결부는 외부 회로에 대해 제2 레벨의 연결부를 제공하는 전기 리드를 포함한다.
본 발명의 또 다른 실시예에 따르면, 패키지 구조체는 적어도 일부에 접착제가 도포된 제1 유전체층과, 상기 제1 유전체층에 상기 접착제에 의해 부착된 하나 이상의 반도체 소자와, 상기 하나 이상의 반도체 소자를 내부에 매립하도록 상기 제1 유전체층 상에서 상기 하나 이상의 반도체 소자 주변에 위치된 매립 재료와, 상기 하나 이상의 반도체 소자에 형성된 복수의 비아와, 상기 하나 이상의 반도체 소자에 대해 그리고 상기 패키지 구조체 내의 모든 전기적 및 열적 배선을 형성하도록 상기 복수의 비아에 형성된 금속 배선과, 외부 회로에 대해 제2 레벨의 연결부를 제공하도록 상기 패키지 구조체의 적어도 하나의 외부면에 형성된 입력/출력(I/O) 연결부를 포함하고, 상기 I/O 연결부는 상기 패키지 구조체의 상기 I/O 연결부가 상기 외부 회로 내에 형성된 소켓 또는 리세스 내에 상호 결합시 상기 패키지 구조체가 상기 외부 회로 내에 부분적으로 매립되도록 상기 외부 회로 내의 소켓 또는 리세스와 상호 결합하도록 구성된다.
본 발명은 오직 한정된 수의 실시예와 관련하여 설명되었지만, 본 발명은 이러한 개시된 실시예에 한정되지 않음을 잘 알아야 한다. 오히려, 본 발명은 지금까지는 설명되지 않았지만 본 발명의 취지 및 범위에 상응하는 임의의 수의 변경, 개조, 대체 또는 등가의 구성을 포함하도록 변형될 수 있다. 추가로, 본 발명의 다양한 실시예가 설명되었지만, 본 발명의 여러 측면은 전술된 실시예 중 일부만을 포함할 수 있음을 알아야 한다. 따라서, 본 발명은 전술한 설명에 의해 한정되는 것으로 봐서는 안되며 첨부된 특허청구범위의 범위에 의해서만 한정된다.

Claims (26)

  1. 패키지 구조체로서,
    제1 유전체층;
    상기 제1 유전체층에 부착된 적어도 하나의 반도체 소자;
    상기 적어도 하나의 반도체 소자를 내부에 매립하도록 상기 제1 유전체층에 도포되고, 하나 이상의 추가 유전체층을 포함하는 매립 재료;
    상기 적어도 하나의 반도체 소자까지 상기 제1 유전체층을 관통하여 형성된 복수의 비아;
    상기 적어도 하나의 반도체 소자에 대한 전기 배선(interconnect)을 형성하도록 상기 복수의 비아 내에 그리고 상기 패키지 구조체의 하나 이상의 외부면 상에 형성된 금속 배선; 및
    외부 회로에 대한 제2 레벨의 연결부를 제공하도록 상기 패키지 구조체의 일단부 상에서 상기 패키지 구조체의 하나 이상의 외부면 상에 위치된 입력/출력(I/O) 연결부
    를 포함하고, 상기 패키지 구조체는 패키지 구조체를 상기 외부 회로에 대해 수직하게 실장하도록 상기 외부 회로 상에 형성된 커넥터와 상호 결합되도록 구성되며, 상기 패키지 구조체의 일단부 상의 I/O 연결부는 상기 외부 회로에 대한 상기 제2 레벨의 연결부를 형성하도록 상기 커넥터에 전기적으로 연결되고,
    상기 매립 재료의 상기 하나 이상의 추가의 유전체층은, 상기 적어도 하나의 반도체 소자 주변에 존재하는 임의의 에어 갭을 채워 넣도록 라미네이션 공정이 행해질 때에 용융 및 유동되도록 구성된 하나 이상의 유전체 시트를 포함하며,
    상기 매립 재료는 주위 환경으로 열을 확산 및 전도하도록 상기 복수의 비아에 구리가 열적으로 연결된 유전체 시트 또는 금속층을 포함하며, 구리를 포함하는 유전체 시트 또는 금속층은 상기 라미네이션 공정이 행해질 때에 용융 및 유동되지 않도록 구성되는 것인 패키지 구조체.
  2. 제1항에 있어서, 상기 I/O 연결부는 상기 외부 회로에 대한 제2 레벨의 연결부를 형성하도록 구성된 전기 리드를 포함하는 것인 패키지 구조체.
  3. 제2항에 있어서, 상기 금속 배선은 상기 패키지 구조체의 상기 하나 이상의 외부면 상에 전기적 연결부를 형성하는 도금된 구리 전력 오버레이(POL) 배선을 포함하고, 상기 POL 배선의 일부는 상기 I/O 연결부를 형성하는 전기 리드를 형성하는 것인 패키지 구조체.
  4. 제1항에 있어서, 상기 금속 배선은 상기 적어도 하나의 반도체 소자에 대한 열적 배선을 제공하도록 상기 패키지 구조체의 외부면 중 하나 이상의 외부면 상에 열 확산 구리 패드를 형성하는 도금된 구리 전력 오버레이(POL) 배선을 포함하는 것인 패키지 구조체.
  5. 제4항에 있어서,
    상기 열 확산 구리 패드에 도포된 열 계면 재료(Thermal Interface Material; TIM); 및
    상기 패키지 구조체로부터 방열되게 열을 전도하도록 상기 TIM에 설치된 히트 싱크
    를 더 포함하는 패키지 구조체.
  6. 제5항에 있어서, 상기 히트 싱크는, 상기 패키지 구조체를 상기 외부 회로에 대해 수직하게 실장할 때에 지지를 제공하도록 상기 외부 회로에 추가로 결합되는 것인 패키지 구조체.
  7. 제1항에 있어서, 상기 I/O 연결부는 상기 패키지 구조체의 상기 일단부 상에서 상기 패키지 구조체의 양측 외부면 상에 형성되는 것인 패키지 구조체.
  8. 제1항에 있어서, 상기 패키지 구조체의 외부면 상에서 상기 제1 유전체층 맞은 편에 제2 유전체층을 더 포함하고, 상기 적어도 하나의 반도체 소자와 상기 매립 재료는 상기 제1 유전체층과 상기 제2 유전체층 사이에 위치되는 것인 패키지 구조체.
  9. 제8항에 있어서, 상기 적어도 하나의 반도체 소자를 고정하도록 상기 제1 유전체층과 상기 제2 유전체층 중 적어도 하나의 내부면 상에 도포된 접착제 층을 더 포함하고, 상기 복수의 비아는 상기 접착제 층을 관통하여 연장되는 것인 패키지 구조체.
  10. 제9항에 있어서, 상기 적어도 하나의 반도체 소자는 전력 반도체 소자를 포함하고,
    상기 복수의 비아는 상기 전력 반도체 소자의 전방면까지 상기 제1 유전체층과 상기 접착제 층을 관통하여 형성된 비아와, 상기 전력 반도체 소자의 후방면까지 상기 하나 이상의 제2 유전체층과 상기 접착제 층을 관통하여 형성된 비아를 포함하고,
    상기 비아는 상기 패키지 구조체 내의 열적 및 전기적 비아로서 기능하며,
    상기 금속 배선은 상기 전력 반도체 소자의 상기 전방면과 후방면까지 각각의 상기 비아 내에 형성되는 것인 패키지 구조체.
  11. 제9항에 있어서, 상기 패키지 구조체 내의 경로를 증가시키도록 상기 제1 유전체층 또는 상기 제2 유전체층의 내부면 상에 위치된 금속층을 더 포함하는 패키지 구조체.
  12. 제1항에 있어서, 상기 외부 회로의 커넥터는, 상기 I/O 연결부를 상기 외부 회로에 기계적 및 전기적으로 결합하도록 상기 패키지 구조체가 삽입되는 외부 회로 소켓을 포함하는 것인 패키지 구조체.
  13. 제1항에 있어서, 상기 패키지 구조체의 상기 외부면 상의 상기 금속 배선 위에 형성된 솔더 마스크를 더 포함하고, 상기 솔더 마스크는 상기 I/O 연결부 상에는 형성되지 않는 것인 패키지 구조체.
  14. 제1항에 있어서, 상기 패키지 구조체를 상기 외부 회로에 대해 수직으로 실장하는 것은 나란한 배향으로 실장하는 것에 비해 상기 외부 회로 상의 상기 패키지 구조체의 점유 면적(footprint)을 감소시키는 것인 패키지 구조체.
  15. 제1항에 있어서, 상기 패키지 구조체의 상기 외부면 상에 위치된 적어도 하나의 추가 금속 회로층을 더 포함하고, 상기 적어도 하나의 추가 금속 회로층은 상기 패키지 구조체 내의 경로를 증가시키도록 구성되는 것인 패키지 구조체.
  16. 반도체 소자 패키지 구조체의 제조 방법으로서,
    적어도 하나의 반도체 소자를 제1 유전체층에 접착제로 부착하는 단계;
    매립 재료를 상기 적어도 하나의 반도체 소자 주변에 위치되도록 상기 제1 유전체층 상에 도포하는 단계;
    상기 매립 재료가 상기 적어도 하나의 반도체 소자 주변에 존재하는 임의의 에어 갭을 충전하도록 하고 상기 적어도 하나의 반도체 소자를 내부에 매립하도록 하기 위해 라미네이션 공정을 수행하는 단계로서, 상기 제1 유전체층은 상기 라미네이션 공정 중 용융 또는 유동되지 않는, 라미네이션 공정을 수행하는 단계;
    상기 적어도 하나의 반도체 소자에 복수의 비아를 형성하는 단계;
    상기 복수의 비아 내에 그리고 상기 패키지 구조체의 하나 이상의 외부면의 적어도 일부 위에, 상기 적어도 하나의 반도체 소자에 대한 전기 배선을 형성하는 금속 배선을 형성하는 단계; 및
    상기 패키지 구조체의 오직 일단부에 상기 패키지 구조체의 외부면 중 하나 이상의 외부면 상에 입력/출력(I/O) 연결부를 형성하는 단계
    를 포함하고, 상기 I/O 연결부는 외부 회로에 대한 제2 레벨의 연결부를 제공하는 전기 리드를 포함하는 것인 반도체 소자 패키지 구조체의 제조 방법.
  17. 제16항에 있어서, 상기 패키지 구조체를 상기 I/O 연결부에 있는 상기 외부 회로의 대응하는 소켓 또는 리세스 내에 설치하는 단계를 더 포함하고, 상기 패키지 구조체는 상기 외부 회로에 대해 기립된 배향으로 위치되도록 상기 소켓 또는 리세스 내에 기립 상태로 설치되는 것인 반도체 소자 패키지 구조체의 제조 방법.
  18. 제17항에 있어서, 상기 패키지 구조체를 상기 외부 회로의 소켓 또는 리세스 내에 설치할 시에 상기 패키지 구조체의 높이가 감소되도록 상기 패키지 구조체를 구부리는 단계를 더 포함하는 반도체 소자 패키지 구조체의 제조 방법.
  19. 제16항에 있어서,
    상기 패키지 구조체의 외부면 중 하나 이상의 외부면 상에서 상기 금속 배선의 일부 위에 열 계면 재료(TIM)를 도포하는 단계;
    상기 패키지 구조체로부터 방열되게 열을 전도하도록 상기 패키지 구조체의 상기 외부면 중 상기 하나 이상의 외부면 상의 상기 TIM에 히트 싱크를 부착하는 단계; 및
    상기 패키지 구조체를 소켓 또는 리세스 내에 기립 상태로 설치할 때에 지지를 제공하도록 상기 패키지 구조체의 상기 외부면 중 상기 하나 이상의 외부면 상의 상기 히트 싱크를 상기 외부 회로에 결합시키는 단계
    를 더 포함하는 반도체 소자 패키지 구조체의 제조 방법.
  20. 제16항에 있어서, 하나 이상의 유전체 시트 위에 제2 유전체층을 위치시키는 단계로서, 상기 적어도 하나의 반도체 소자와 상기 매립 재료가 상기 제1 유전체층과 상기 제2 유전체층 사이에 위치되도록 제2 유전체층을 위치시키는 단계를 더 포함하고, 상기 복수의 비아 중 일부는 상기 제2 유전체층을 관통해 형성되는 것인 반도체 소자 패키지 구조체의 제조 방법.
  21. 제16항에 있어서, 상기 매립 재료를 도포하는 단계는
    하나 이상의 유전체 시트를 형성하는 단계; 및
    상기 하나 이상의 유전체 시트를 상기 적어도 하나의 반도체 소자의 주변에 위치되도록 상기 제1 유전체층 상에 도포하는 단계
    를 포함하며, 상기 하나 이상의 유전체 시트는 상기 적어도 하나의 반도체 소자를 내부에 매립하기 위해 상기 적어도 하나의 반도체 소자의 주변에 존재하는 임의의 에어 갭을 충전하도록 상기 라미네이션 공정 중에 용융 및 유동되는 것인 반도체 소자 패키지 구조체의 제조 방법.
  22. 패키지 구조체로서,
    적어도 일부에 접착제가 도포된 제1 유전체층;
    상기 접착제에 의해 상기 제1 유전체층에 부착된 하나 이상의 반도체 소자;
    상기 하나 이상의 반도체 소자를 내부에 매립하도록 상기 제1 유전체층 상에서 상기 하나 이상의 반도체 소자 주변에 위치되고, 하나 이상의 추가 유전체층을 포함하는 매립 재료;
    상기 하나 이상의 반도체 소자에 형성된 복수의 비아;
    상기 하나 이상의 반도체 소자에 대한 그리고 상기 패키지 구조체 내의 모든 전기적 및 열적 배선을 형성하도록 상기 복수의 비아에 형성된 금속 배선; 및
    외부 회로에 대한 제2 레벨의 연결부를 제공하도록 상기 패키지 구조체의 적어도 하나의 외부면에 형성된 입력/출력(I/O) 연결부
    를 포함하고, 상기 I/O 연결부는, 상기 패키지 구조체의 상기 I/O 연결부가 상기 외부 회로 내에 형성된 소켓 또는 리세스 내에 상호 결합될 때에 상기 패키지 구조체가 상기 외부 회로 내에 부분적으로 매립되도록 상기 외부 회로 내의 소켓 또는 리세스와 상호 결합하도록 구성되며,
    상기 매립 재료의 상기 하나 이상의 추가의 유전체층은, 상기 적어도 하나의 반도체 소자 주변에 존재하는 임의의 에어 갭을 채워 넣도록 라미네이션 공정이 행해질 때에 용융 및 유동되도록 구성된 하나 이상의 유전체 시트를 포함하며,
    상기 매립 재료는 주위 환경으로 열을 확산 및 전도하도록 상기 복수의 비아에 구리가 열적으로 연결된 유전체 시트 또는 금속층을 포함하며, 구리를 포함하는 유전체 시트 또는 금속층은 상기 라미네이션 공정이 행해질 때에 용융 및 유동되지 않도록 구성되는 것인 패키지 구조체.
  23. 제22항에 있어서, 상기 I/O 연결부는 상기 패키지 구조체의 대향 엣지 각각에 형성되며, 상기 외부 회로에 대한 제2 레벨의 연결부를 형성하도록 구성되며, 상기 I/O 연결부는
    상기 패키지 구조체의 배향에 대해 전체적으로 평행하도록 형성된 전기 리드; 및
    상기 패키지 구조체의 배향에 대해 수직으로 형성되고, 상기 패키지 구조체로부터 외측으로 연장되도록 구부러진 전기 리드
    중 하나를 포함하고, 상기 전기 리드는, 상기 패키지 구조체가 상기 외부 회로에 대해 나란하거나 평행한 배향으로 배열되도록 상기 외부 회로 내에 형성된 소켓 또는 리세스와 상호 결합되는 것인 패키지 구조체.
  24. 제22항에 있어서, 상기 I/O 연결부는, 상기 외부 회로에 대한 상기 제2 레벨의 연결부를 형성하도록 상기 패키지 구조체의 일단부 상에서 적어도 하나의 외부면 상에 형성되며, 상기 일단부 상의 상기 I/O 연결부는 상기 패키지 구조체를 상기 외부 회로에 대해 수직으로 실장하도록 상기 외부 회로에 형성된 소켓 또는 리세스와 상호 결합하는 것인 패키지 구조체.


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