KR102282188B1 - 에칭 방법 및 에칭 장치 - Google Patents

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Abstract

본 발명은, 반응 생성물에 의한 에칭 저해가 발생하지 않고 고선택비로, 기판 상의 재료를 화학적으로 에칭할 수 있는 에칭 방법 및 에칭 장치를 제공한다. 에칭 방법은, 챔버 내에 기판을 마련하는 공정이며, 그 기판은, 실리콘 산화물계 재료와 다른 재료를 갖고, 실리콘 산화물계 재료는, 에칭 대상 부위를 갖고, 에칭 대상 부위는, 10nm 이하의 폭을 가짐과 함께, 10 이상의 애스펙트비를 갖는 공정과, HF 가스 및 OH 함유 가스를 기판에 공급하여, 다른 재료에 대하여 에칭 대상 부위를 선택적으로 에칭하는 공정을 갖는다.

Description

에칭 방법 및 에칭 장치{ETCHING METHOD AND ETCHING APPARATUS}
본 개시는, 에칭 방법 및 에칭 장치에 관한 것이다.
특허문헌 1, 2는, 실리콘 산화막을 화학적으로 제거하는 화학적 산화물 제거 처리(Chemical Oxide Removal; COR)를 개시하고 있다.
일본 특허 공개 제2005-39185호 공보 일본 특허 공개 제2008-160000호 공보
본 개시는, 반응 생성물에 의한 에칭 저해가 발생하지 않고 고선택비로, 기판 상의 재료를 화학적으로 에칭할 수 있는 에칭 방법 및 에칭 장치를 제공한다.
본 개시의 일 형태에 관한 에칭 방법은, 챔버 내에 기판을 마련하는 공정이며, 상기 기판은, 실리콘 산화물계 재료와 다른 재료를 갖고, 상기 실리콘 산화물계 재료는, 에칭 대상 부위를 갖고, 상기 에칭 대상 부위는, 10nm 이하의 폭을 가짐과 함께, 10 이상의 애스펙트비를 갖는 공정과, HF 가스 및 OH 함유 가스를 기판에 공급하여, 상기 다른 재료에 대하여 상기 에칭 대상 부위를 선택적으로 에칭하는 공정을 갖는다.
본 개시에 의하면, 반응 생성물에 의한 에칭 저해가 발생하지 않고 고선택비로, 기판 상의 재료를 화학적으로 에칭할 수 있다.
도 1은 제1 실시 형태에 따른 에칭 방법을 나타내는 흐름도이다.
도 2는 에칭에 제공되는 기판의 구조예를 도시하는 단면도이다.
도 3은 도 2에 도시하는 구조의 기판의 SiO2막을 HF 가스와 NH3 가스를 사용해서 에칭했을 때의 상태를 도시하는 단면도이다.
도 4는 도 2에 도시하는 구조의 기판의 SiO2막을 HF 가스와 H2O 가스를 사용해서 에칭했을 때의 상태를 도시하는 단면도이다.
도 5는 SiOCxN막을 HF 가스 및 H2O 가스로 에칭한 경우의, SiOCxN막의 C 농도와 에칭양의 관계를 도시하는 도면이다.
도 6은 제2 실시 형태에 따른 에칭 방법을 나타내는 흐름도이다.
도 7은 제3 실시 형태에 따른 에칭 방법을 나타내는 흐름도이다.
도 8은 실시 형태에 따른 에칭 방법의 실시에 사용하는 처리 시스템의 일례를 도시하는 개략 구성도이다.
도 9는 도 8의 처리 시스템에 탑재된 에칭 장치를 도시하는 단면도이다.
도 10은 실험예 1에 있어서, 케이스 A 및 케이스 B에서 에칭을 행했을 때의, 시간과 에칭 깊이의 관계를 도시하는 도면이다.
도 11은 실험예 2에 있어서의, 온도와 SiO2막 및 SiN막의 에칭 레이트의 관계, 및 온도와 SiN막에 대한 SiO2막의 에칭 선택비의 관계를 도시하는 도면이다.
도 12는 실험예 3에 있어서, 케이스 C(HF 가스/H2O 가스)에서 SiO2막, SiCN막 및 SiOCN막의 에칭을 행했을 때의, 시간과 에칭양의 관계를 도시하는 도면이다.
도 13은 실험예 3에 있어서, 케이스 D(HF 가스/NH3 가스)에서 SiO2막, SiCN막 및 SiOCN막의 에칭을 행했을 때의, 시간과 에칭양의 관계를 도시하는 도면이다.
이하, 첨부 도면을 참조하면서, 실시 형태에 대해서 설명한다.
<경위 및 개요>
우선, 본 개시의 실시 형태에 따른 에칭 방법의 경위 및 개요에 대해서 설명한다.
종래, SiO2막과 같은 실리콘 산화물계 재료를 화학적으로 에칭하는 COR은, 특허문헌 1, 2에 나타내는 바와 같이, 에칭 가스로서 HF 가스와 NH3 가스를 사용한다. 이 기술에서는, SiO2막에 HF 가스와 NH3 가스를 흡착시켜, 이들을 이하의 (1)식에 나타내는 바와 같이 SiO2와 반응시켜서 고체상의 반응 생성물인 (NH4)2SiF6(AFS;ammonium fluorosilicate)을 생성시키고, 다음 공정에서 가열에 의해 AFS를 승화시킨다.
6HF+6NH3+SiO2→2H2O+4NH3+(NH4)2SiF6 … (1)
한편, 반도체 디바이스에서는, 실리콘 산화물계 재료는, SiN, SiCN, 메탈 등의 다양한 막과 공존하고 있는 경우가 많아, 이들 막에 대하여 높은 선택성을 취하면서 에칭할 것이 요구된다. 이 때문에, 상기 에칭 반응이 진행하기 쉬운 저온 에칭이 지향되고 있다.
그러나, 저온에서의 에칭에서는, 에칭 대상인 실리콘 산화물계 재료의 폭이 좁고, 애스펙트비가 높은 경우, 구체적으로는 폭이 10nm 이하이고 애스펙트비가 10 이상인 경우, 반응 생성물인 AFS의 생성에 의해 에칭의 진행이 저해되는 경우가 있다. 에칭의 진행이 저해되면, 에치 스톱이 발생하는 경우가 있다. 또한, AFS의 존재에 의해 다른 막에 대한 선택성이 저하되는 경우도 있다.
그래서, 본 개시의 일 실시 형태에서는, 챔버 내에 기판을 마련하는 공정이며, 그 기판은, 실리콘 산화물계 재료와 다른 재료를 갖고, 실리콘 산화물계 재료는, 에칭 대상 부위를 갖고, 에칭 대상 부위는, 10nm 이하의 폭을 가짐과 함께, 10 이상의 애스펙트비를 갖는 공정과, HF 가스 및 OH 함유 가스를 기판에 공급해서 실리콘 산화물계 막의 에칭 대상 부위를 에칭하는 공정을 갖는 에칭 방법(제거 방법)을 실시한다.
에칭 가스로서, HF 가스 및 OH기를 포함하는 가스(OH기 함유 가스), 예를 들어 수증기(H2O 가스)를 사용해서 SiO2를 에칭할 경우의 반응식은, 이하의 (2)식과 같이 된다.
4HF+H2O+SiO2→SiF4↑+3H2O … (2)
즉, 이론상, HF 가스 및 NH3 가스를 사용한 경우와 같은 에칭을 저해하는 고체상의 반응 생성물은 발생하지 않는다. 이 때문에, 에칭 대상 부위의 폭이 좁고 애스펙트비가 높은 경우에도, 반응 생성물에 의한 에칭 저해가 발생하지 않고 실리콘 산화물계 재료를 에칭할 수 있다. 이에 의해, 에치 스톱이 발생하지 않고 고스루풋으로 에칭할 수 있다. 또한, 반응 생성물인 AFS가 존재하지 않음으로써, SiN막 등의 다른 막과의 반응이 억제되어, 다른 막에 대한 에칭의 선택성을 높일 수 있다.
<구체적인 실시 형태>
이어서, 구체적인 실시 형태에 대해서 설명한다.
[제1 실시 형태]
우선, 기본적인 에칭 방법인 제1 실시 형태에 대해서 설명한다.
도 1은, 제1 실시 형태에 따른 에칭 방법을 나타내는 흐름도이다.
먼저, 실리콘 산화물계 재료(에칭 대상 부위)와, 다른 재료(비에칭 부위)가 공존한 상태의 기판을 챔버 내에 마련한다(스텝 S1).
기판은, 특별히 한정되는 것은 아니지만, 실리콘 웨이퍼로 대표되는 반도체 웨이퍼가 예시된다. 또한, 실리콘 산화물계 재료는, 전형적으로는 SiO2이지만, SiOCN 등, 실리콘과 산소를 함유하는 재료이면 된다. 또한, 실리콘 산화물계 재료는, 전형적으로는 막이다. 실리콘 산화물계 재료로서 사용하는 SiO2막으로서는, 열산화막이어도, 화학 증착법(CVD법)이나 원자층 퇴적법(ALD법)으로 성막된 것이어도 적용 가능하다. CVD법이나 ALD법으로 성막된 SiO2막으로서는, Si 전구체로서 SiH4 또는 아미노실란을 사용해서 성막한 것이 예시된다.
실리콘 산화물계 재료의 다른 예로서는, SiN, SiCN, 금속계 재료, Si를 들 수 있다. 이것들은 전형적으로는 막이다. 금속계 재료는, 금속 또는 금속 화합물이며, 예를 들어 HfOx, Ti, Ta 등을 들 수 있다. 또한, 에칭 대상 부위와 비에칭 부위가 모두 실리콘 산화물계 재료이어도 된다. 예를 들어, 에칭 대상 부위가 SiO2이고, 다른 재료가 SiOCN 등이어도 된다.
에칭 대상 부위인 SiO2 등의 실리콘 산화물계 재료는, 좁은 폭이면서 또한 고애스펙트비로 존재하고, 구체적으로는, 실리콘 산화물계 재료의 폭이 10nm 이하이고 애스펙트비가 10 이상이다.
기판으로서는, 예를 들어 도 2에 도시한 바와 같은 구조가 예시된다. 도 2의 예에서는, 기판은, Si 기체(101) 상에, 절연막(102)이 형성되고, 절연막(102)에는 오목부(103)가 형성되어 있다. 오목부(103) 내에는 메탈 막(또는 Si막)(104)이 삽입되어 있다. 메탈 막(104)의 표면에는 SiCN(또는 SiCON)막(105)이 형성되어 있다. 절연막(102)은, 측벽이 SiN막으로 되어 있다. 오목부(103)의 절연막(102)(사이드 월이 되는 SiN막)과 SiCN막(105)의 사이에는, 에어 갭을 형성하기 위한 SiO2막(106)이 형성되어 있다. 에칭 대상 부위인 SiO2막의 폭은 10nm이며, 애스펙트비는 10 이상이다.
이어서, HF 가스 및 OH 함유 가스를 기판에 공급하여, 다른 재료에 대하여 에칭 대상 부위를 선택적으로 에칭한다(스텝 S2).
이 에칭은, 챔버 내에 기판을 배치한 상태에서 행하여진다. 챔버 내의 기판에 공급된 HF 가스 및 OH 함유 가스는, 기판 표면에 흡착되어, 에칭 반응을 진행시킨다. 이들 가스 중, HF 가스가 에칭 작용을 미치고, OH 함유 가스가 촉매 작용을 미친다. 촉매 작용은 OH기의 작용이라고 생각된다.
OH 함유 가스로서는, 수증기 및 알코올 가스를 적합하게 사용할 수 있다. 알코올 가스는 특별히 한정되지 않지만, 1가의 알코올이 바람직하다. 1가의 알코올로서는, 메탄올(CH3OH),에탄올(C2H5OH), 프로판올(C3H7OH), 부탄올(C4H9OH)을 들 수 있고, 이들 중 적어도 1종을 적합하게 사용할 수 있다.
HF 가스 및 OH 함유 가스 외에, 희석 가스로서 불활성 가스를 공급해도 된다. 불활성 가스로서는, N2 가스 또는 희가스를 사용할 수 있다. 희가스로서는 Ar 가스가 바람직하지만, He 가스 등의 다른 희가스이어도 된다. 불활성 가스는, 챔버 내를 퍼지하는 퍼지 가스로서 사용할 수도 있다.
스텝 S2를 실시할 때의 기판 온도는, 50℃ 이하인 것이 바람직하고, -20 내지 20℃가 보다 바람직하다. 이것은, 저온으로 될수록 공존하는 비에칭 대상 막에 대한 선택비가 높아지고, 또한 저온이 반도체 소자에 대한 대미지가 더 작기 때문이다. 또한, 실리콘 산화물계 재료의 에칭 레이트는, 기판 온도가 10℃ 이하로 되면 급격하게 상승하고, 5℃ 이하로 되면 더욱 급격하게 상승한다. 이에 반해, SiN 등의 다른 재료는 거의 에칭되지 않는다. 이 때문에, 기판 온도가 10℃ 이하, 나아가 5℃ 이하에서, 50 이상, 나아가 200 이상의 큰 선택비가 얻어진다. 이 점에서, 기판 온도의 한층 바람직한 범위는 -20 내지 10℃이며, 나아가 -20 내지 5℃이다.
스텝 S2를 실시할 때의 챔버 내의 압력은, 100mTorr 내지 100Torr(13.3 내지 13330Pa)의 범위로 할 수 있다. 압력은, 기판 온도에 의존하며, 기판 온도가 높을수록 고압으로 하는 것이 바람직하다. 기판 온도가 -20 내지 20℃인 경우, 압력은 2 내지 10Torr(266 내지 1333Pa)의 범위가 바람직하다.
OH 함유 가스가 수증기인 경우, OH 함유 가스(GOH)와 HF 가스의 체적 비율(유량비) GOH/HF는, 1.5 이하가 바람직하고, 0.5 내지 1.5의 범위가 보다 바람직하다. 분자 내에 OH기를 포함하는 가스가 풍부할수록, 에칭을 균일하게 진행시킬 수 있다. 실제의 유량은, 장치에 따라 다르지만, HF 가스: 100 내지 800sccm, 분자 내에 OH기를 포함하는 가스: 100 내지 800sccm이 바람직하다.
스텝 S2에서는, OH 함유 가스(예를 들어 수증기)는, HF 가스의 공급 개시 전에 공급되는 것이 바람직하다. 이것은, 먼저, 촉매인 분자 내에 OH기를 포함하는 가스를 공급해서 기판에 흡착시켜 둠으로써, 그 후 공급되는 HF에 의한 국부적인 에칭(피트) 등을 발생시키지 않고 균일한 에칭을 행할 수 있기 때문이다.
또한, 스텝 S2에서는, HF 가스와 분자 내에 OH기를 포함하는 가스는, 가스 공급 배관이나 샤워 헤드 등의 챔버에 도달 전의 가스 공급부에서 서로 혼합되지 않는 상태, 소위 포스트 믹스인 것이 바람직하다. 이들이 가스 공급 배관이나 샤워 헤드에서 혼합되는, 소위 프리믹스인 경우에는, 고압 환경 하에서 액화할 우려가 있다.
스텝 S2의 에칭을 행한 후, HF 가스 및 분자 내에 OH기를 포함하는 가스의 공급을 정지하고, 챔버 내의 최종 퍼지를 실시하여(스텝 S3), 처리를 종료한다.
스텝 S3의 퍼지 공정은, 챔버 내를 진공 배기함으로써 행할 수 있다. 진공 배기 도중에, 챔버 내에 NH3 가스를 공급해도 된다. 스텝 S3의 퍼지 공정에 의해, 챔버 내의 불소계 잔류물을 제거할 수 있다. 퍼지 공정 후, 필요에 따라 기판에 대하여 잔사 제거를 위한 열처리를 행해도 된다.
특허문헌 1, 2와 같이, 에칭 가스로서 HF 가스와 NH3 가스를 사용하여, 예를 들어 도 2의 구조의 SiO2막(106)을 에칭할 경우에는, 도 3에 도시한 바와 같이, 에칭한 부분에 반응 생성물인 AFS(107)가 생성된다. SiO2막(106)의 폭이 10nm 이하, 애스펙트비가 10 이상인 경우에는, 반응 생성물인 AFS가 에칭 도중에 에칭 저해를 야기하여, 에칭 스톱이 발생해버린다. 또한, AFS에 의해, 절연막(102)의 사이드 월을 구성하는 SiN막이 에칭되어, 선택비가 저하되어버린다.
이에 반해, 본 실시 형태에서는, HF 가스 및 OH 함유 가스를 사용해서 실리콘 산화물계 막의 에칭 대상 부위의 에칭을 행함으로써, 에칭 대상 부위의 폭이 10nm 이하, 애스펙트비가 10 이상이어도, 반응 생성물에 의한 에칭 저해를 발생시키지 않으면서, 또한 공존하는 다른 재료(비에칭 부위)에 대하여 고선택비로, 실리콘 산화물계 재료의 에칭 대상 부위를 에칭할 수 있다.
예를 들어 도 2에 도시하는 기판의 SiO2막(106)을 에칭할 경우에, 폭이 10nm 이하, 애스펙트비가 10 이상이어도, 도 4에 도시한 바와 같이, 에칭 저해가 발생하지 않고 원하는 에어 갭(108)을 형성할 수 있다. 또한, 절연막(102)의 사이드 월의 SiN막을 거의 에칭하지 않고 고선택비로 에칭할 수 있다.
본 실시 형태에서는, 상술한 바와 같이, 실리콘 산화물계 재료(에칭 대상 부위)와 공존하는 다른 재료(비에칭 부위)로서는, SiN, SiCN, 금속계 재료(예를 들어, HfOx, Ti, Ta 등), Si에서 선택된 적어도 1종을 들 수 있다. 그리고, 이들에 대하여 50 이상, 나아가 200 이상의 고선택비로 실리콘 산화물계 재료의 에칭을 실현할 수 있다. 예를 들어, 에칭 대상 재료가 SiO2막이고 다른 재료가 SiN막인 경우에, 50 이상, 나아가 200 이상의 선택비를 얻을 수 있다.
또한, 에칭 대상 부위와 비에칭 부위가 모두 실리콘 산화물계 재료이어도 된다. 예를 들어, 에칭 대상 부위인 실리콘 산화물계 재료가 SiO2이고, 비에칭 부위인 다른 재료가 SiOCN 등인 경우에도, 높은 선택비로 SiO2를 에칭할 수 있다.
[제2 실시 형태]
이어서, 제2 실시 형태에 대해서 설명한다.
본 실시 형태에서는, 기본적으로, 제1 실시 형태와 마찬가지로, 스텝 S1 내지 S3을 실시한다.
스텝 S1에서는, 기판으로서, 제1 SiOCN 재료와 상기 제1 SiOCN 재료보다도 높은 C 농도를 갖는 제2 SiOCN 재료를 갖는 것을 사용하고, 이러한 기판을 챔버 내에 마련한다. 제1 SiOCN 재료가 에칭 대상 재료이며, 제2 SiOCN 재료가 다른 재료이다. 제1 및 제2 SiOCN 재료는, 전형적으로는 SiOCN막이다.
스텝 S2에서는, HF 가스 및 OH 함유 가스를 기판에 공급하여, 제1 SiOCN 재료를 제2 SiOCN 재료에 대하여 선택적으로 에칭한다. 즉, 에칭 대상 재료가 SiOCN 재료인 경우, 다른 재료가 동종의 SiOCN 재료이어도, C 농도를 조정함으로써 선택적 에칭이 가능하다.
도 5는, SiOCxN막을 HF 가스 및 H2O 가스에 의해 에칭했을 때의, SiOCxN막의 C 농도와 에칭양의 관계를 도시하는 도면이다. 또한, SiOCN막은, CVD에 의해 성막한 것이다. 이 도면에 도시하는 바와 같이, C 농도가 1 내지 6at％의 범위에서는, 에칭양의 C 농도에 대한 감도가 매우 높아, C의 증가에 의해 급격하게 에칭양이 저하된다. 한편, C 농도가 6at％를 초과하면 에칭양은 거의 변화하지 않는다.
따라서, 에칭 대상 재료인 제1 SiOCN 재료의 C 농도를 1 내지 6at％로 하고, 다른 재료인 제2 SiOCN 재료의 C 농도를 제1 SiOCN 재료보다 높게 하면, 고선택비로 제1 SiOCN 재료를 에칭할 수 있다. 특히, 제1 SiOCN 재료의 C 농도를 2at％ 이하로 하고, 제2 SiOCN 재료의 C 농도를 6at％ 초과로 하면, 선택비가 30을 초과하는 값이 된다.
SiOCN은, 컨덕터의 라이너 재료로서 적합하다. 라이너 재료로서는, SiON이 사용되고 있었지만, SiON은 유전율이 높고 기생 용량도 높다. 이에 반해, SiON에 C를 도프해서 SiOCN으로 함으로써, 기생 용량을 저하시킬 수 있다. 또한, SiOCN은, 강도도 높으면서 또한 절연성도 높다. 이 때문에, SiOCN은, 컨덕터의 라이너재로서 적합하다.
라이너재 등이 잔존시키는 재료 및 에칭 대상 재료 모두 SiOCN으로 함으로써, 이들을 막 형성할 때, 성막 공정에서, 동일 가스계에서 처리 가능하다. 이 때문에, 이들을 별도 챔버에서 처리할 필요가 없어, 공정을 간략화할 수 있다.
또한, 잔존시키는 재료가 SiOCN이고, 에칭 대상 재료가 SiO2와 같이 상이한 막끼리인 경우, 막간에 결함이 발생할 가능성이 있지만, 양자를 동종의 재료로 함으로써, 막간의 결함을 억제할 수 있다.
본 실시 형태에서, 상기 효과는, 에칭 대상 재료인 제1 SiOCN 재료의 형상에 관계 없이 발휘할 수 있다. 단, 에칭 대상 재료인 제1 SiOCN 재료의 에칭 대상 부위의 폭이 10nm 이하이고 애스펙트비가 10 이상일 때, 제1 실시 형태와 마찬가지의 효과를 발휘할 수 있다. 즉, 에칭 가스로서 HF 가스와 NH3 가스를 사용한 경우에는, 제1 SiOCN 재료의 에칭 대상 부위의 폭이 10nm 이하이고 애스펙트비가 10 이상일 때, 반응 생성물에 의한 에칭 저해를 발생한다. 이에 반해, HF 가스 및 OH 함유 가스를 사용함으로써, 제1 SiOCN 재료의 에칭 대상 부위의 폭이 10nm 이하이고 애스펙트비가 10 이상이어도, 에칭 저해를 발생시키지 않고 제1 SiOCN 재료를 선택적으로 에칭할 수 있다. 즉, 10nm 이하의 폭을 가짐과 함께 10 이상의 애스펙트비를 갖는 에칭 대상 부위(제1 SiOCN 재료)가 선택적으로 제거된다.
또한, 본 실시 형태에서, 스텝 S2 및 스텝 S3은 제1 실시 형태와 마찬가지로 행할 수 있다.
[제3 실시 형태]
이어서, 제3 실시 형태에 대해서 설명한다.
도 6은, 제3 실시 형태에 따른 에칭 방법을 나타내는 흐름도이다.
먼저, 제1 실시 형태의 스텝 S1과 마찬가지로, 실리콘 산화물계 재료(에칭 대상 부위)와, 다른 재료(비에칭 부위)가 공존한 상태의 기판을 챔버 내에 마련한다(스텝 S11). 에칭 대상 재료인 실리콘 산화물계 재료의 에칭 대상 부위는, 제1 실시 형태와 마찬가지로, 폭이 10nm 이하이고 애스펙트비가 10 이상이다.
이어서, 제1 실시 형태의 스텝 S2와 마찬가지로, HF 가스 및 OH 함유 가스를 기판에 공급하여, 다른 재료에 대하여 에칭 대상 부위를 선택적으로 에칭한다(스텝 S12). 이때의 조건은, 제1 실시 형태의 스텝 S2와 마찬가지이다. 단, 스텝 S12에서는, 스텝 S2와는 달리, 에칭 대상 부위의 에칭은 도중까지로 한다.
이어서, HF 가스 및 OH 함유 가스를 정지하고, 챔버 내의 중간 퍼지를 실시한다(스텝 S13). 중간 퍼지는, 챔버 내를 진공 배기함으로써 행할 수 있다. 또한, 고애스펙트비의 실리콘 산화물계 재료를 에칭한 후의 좁은 에칭 공간에 잔류물이 존재하면, 제거하기 어렵기 때문에, 진공 배기 도중에 챔버 내에 퍼지 가스를 공급하는 것이 바람직하다. 퍼지 가스로서는, N2 가스나 Ar 가스 등의 불활성 가스가 적합하다.
중간 퍼지 후, 다시 스텝 S12의 실리콘 산화물계 재료의 에칭을 실시한다.
스텝 S12의 횟수가 소정의 횟수에 달하면, 챔버 내의 최종 퍼지를 실시하고(스텝 S14), 처리를 종료한다.
스텝 S14의 최종 퍼지 공정은, 챔버 내를 진공 배기함으로써 행할 수 있다. 진공 배기 도중에, 챔버 내에 NH3 가스를 공급해도 된다. 이에 의해, 챔버 내의 불소계 잔류물을 제거할 수 있다. 최종 퍼지 공정 후, 필요에 따라 기판에 대하여 잔사 제거를 위한 열처리(스텝 S15)를 행해도 된다.
이렇게 제3 실시 형태는, 에칭 공정을 2회 이상의 소정 횟수 반복하는 사이클 에칭을 행하는 것이며, 이에 의해, 제1 실시 형태와 같은 1회의 에칭으로 처리하는 경우보다도 유리한 효과를 발휘할 수 있다. 즉, 1회의 에칭으로 처리하는 경우, 에칭 가스인 HF 가스가 에칭하고자 하지 않은 다른 재료에 장기간 접촉하기 때문에, 피에칭 대상 막의 표면이 거칠어지거나, 깎이거나 하는 문제가 있다. 그러나, 에칭 공정을, 중간 퍼지를 사이에 두고 복수회 반복해서 행함으로써, HF 가스가 비에칭 대상 막에 접촉하는 기간을 짧게 할 수 있어, 이러한 문제는 발생하지 않는다. 또한, 에칭 공정을 복수회 반복해서 행함으로써, 에칭 레이트를 상승시킬 수도 있다.
또한, 제3 실시 형태의 사이클 에치를 제2 실시 형태에 적용해도 된다.
[제4 실시 형태]
이어서, 제4 실시 형태에 대해서 설명한다.
도 7은, 제4 실시 형태에 따른 에칭 방법을 나타내는 흐름도이다.
먼저, 제1 실시 형태의 스텝 S1과 마찬가지로, 실리콘 산화물계 재료(에칭 대상 부위)와, 다른 재료(비에칭 부위)가 공존한 상태의 기판을 준비한다(스텝 S21). 에칭 대상 재료인 실리콘 산화물계 재료의 에칭 대상 부위는, 제1 실시 형태와 마찬가지로, 폭이 10nm 이하이고 애스펙트비가 10 이상이다.
이어서, HF 가스 및 NH3 가스를 사용하여, 기판 표면의 자연 산화막을 제거한다(스텝 S22). 이 처리는, HF 가스 및 NH3 가스를 챔버 내의 기판에 공급해서 표면에 흡착시켜, 표면의 자연 산화막(SiO2막)과 반응시켜서 AFS를 생성하는 단계와, 가열에 의해 AFS를 승화시키는 단계를 포함한다.
HF 가스 및 NH3 가스에 의한 처리는, 기판 온도: 10 내지 75℃, 챔버 내의 압력: 0.1 내지 3mTorr(13.3 내지 400Pa), HF 가스 유량: 100 내지 500sccm, NH3 가스 유량: 100 내지 500sccm의 조건에서 행하는 것이 바람직하다.
이어서, 자연 산화막이 제거된 기판에 대하여 제1 실시 형태의 스텝 S2와 마찬가지로, HF 가스 및 OH 함유 가스를 기판에 공급하여, 다른 재료에 대하여 에칭 대상 부위를 선택적으로 에칭한다(스텝 S23). 이때의 조건은, 제1 실시 형태의 스텝 S2와 마찬가지이다.
스텝 S23의 에칭을 행한 후, HF 가스 및 OH 함유 가스를 정지하고, 챔버 내의 최종 퍼지를 실시하여(스텝 S24), 처리를 종료한다.
스텝 S24의 최종 퍼지 공정은, 챔버 내를 진공 배기함으로써 행할 수 있다. 진공 배기 도중에, 챔버 내에 NH3 가스를 공급해도 된다. 이에 의해, 챔버 내의 불소계 잔류물을 제거할 수 있다. 최종 퍼지 공정 후, 필요에 따라 기판에 대하여 잔사 제거를 위한 열처리를 행해도 된다.
또한, 본 실시 형태에서는, 스텝 S22의 자연 산화막 제거 후, 제3 실시 형태와 마찬가지로, 에칭 공정을 2회 이상의 소정 횟수 반복하는 사이클 에칭을 행해도 된다.
이상과 같이, 제4 실시 형태에서는, 최초로 HF 가스 및 NH3 가스를 사용해서 자연 산화막을 제거한 후, 가스를 HF 가스 및 OH 함유 가스로 전환하여, 실리콘 산화물계 재료를 에칭한다.
상술한 바와 같이, HF 가스 및 OH 함유 가스를 사용한 에칭은, 폭이 10nm 이하이고, 애스펙트비가 10 이상인 에칭 대상 부위를 에칭할 때도, 에칭 저해를 발생하지 않는다. 또한, SiN이나 금속계 재료 등의, 공존하는 다른 재료에 대하여 고선택비로 에칭할 수 있다.
그러나, HF 가스 및 OH 함유 가스를 사용한 에칭은, 인큐베이션 타임이 길어, 자연 산화막과 같은 기판 전체면에 형성된 산화막을 제거할 경우, 시간이 걸려버려, 스루풋이 저하된다.
한편, HF 가스 및 NH3 가스를 사용한 에칭은, 상술한 바와 같이, 좁고 고애스펙트비인 에칭 대상 부위의 에칭에서는, 에칭 저해나 선택비의 저하의 우려가 있지만, 자연 산화막의 제거에서는 그러한 문제는 발생하지 않는다. 즉, 자연 산화막의 제거에서는, 좁은 공간 부분에서의 에칭은 필요가 없고, HF 가스 및 NH3 가스에 의해 고레이트로 AFS 생성 반응이 진행된다. 또한, 자연 산화막의 제거에서는, 다른 재료에 대한 선택비를 고려할 필요가 없다.
따라서, 본 실시 형태에서는, 자연 산화막의 제거로부터, 기판에 형성된 실리콘 산화물계 막의 에칭까지의 공정을, 고스루풋이면서 또한 고선택비로 행할 수 있다.
또한, 제4 실시 형태를 제2 실시 형태에 적용해도 된다.
<처리 시스템>
이어서, 실시 형태에 따른 에칭 방법의 실시에 사용하는 처리 시스템의 일례에 대해서 설명한다.
도 8은, 그러한 처리 시스템의 일례를 나타내는 개략 구성도이다. 이 처리 시스템(1)은, 상술한 바와 같은 에칭 대상 재료인 실리콘 산화물계 재료와, 다른 재료가 공존한 기판인 반도체 웨이퍼(이하, 간단히 웨이퍼라 기재함)(W)를 에칭 처리하는 것이다.
처리 시스템(1)은, 반출입부(2)와, 2개의 로드 로크실(L/L)(3)과, 2개의 열처리 장치(4)와, 2개의 에칭 장치(5)와, 제어부(6)를 구비하고 있다.
반출입부(2)는, 웨이퍼(W)를 반출입하기 위한 것이다. 반출입부(2)는, 웨이퍼(W)를 반송하는 제1 웨이퍼 반송 기구(11)가 내부에 마련된 반송실(L/M)(12)을 갖고 있다. 제1 웨이퍼 반송 기구(11)는, 웨이퍼(W)를 대략 수평으로 보유 지지하는 2개의 반송 암(11a, 11b)을 갖고 있다. 반송실(12)의 길이 방향의 측부에는, 적재대(13)가 마련되어 있고, 이 적재대(13)에는, 웨이퍼(W)를 복수매 배열하여 수용 가능한 캐리어(C)가 예를 들어 3개 접속할 수 있게 되어 있다. 또한, 반송실(12)에 인접하고, 웨이퍼(W)를 회전시켜 편심량을 광학적으로 구해서 위치 정렬을 행하는 오리엔터(14)가 설치되어 있다.
반출입부(2)에 있어서, 웨이퍼(W)는, 반송 암(11a, 11b)에 의해 보유 지지되고, 제1 웨이퍼 반송 기구(11)의 구동에 의해 대략 수평면 내에서 직진 이동, 또한 승강됨으로써, 원하는 위치에 반송된다. 그리고, 적재대(13) 상의 캐리어(C), 오리엔터(14), 로드 로크실(3)에 대하여 각각 반송 암(11a, 11b)이 진퇴함으로써, 반출입되도록 되어 있다.
2개의 로드 로크실(L/L)(3)은, 반출입부(2)에 인접해서 마련되어 있다. 각 로드 로크실(3)은, 반송실(12)과의 사이에 각각 게이트 밸브(16)가 개재된 상태에서, 반송실(12)에 각각 연결되어 있다. 각 로드 로크실(3) 내에는, 웨이퍼(W)를 반송하는 제2 웨이퍼 반송 기구(17)가 마련되어 있다. 또한, 로드 로크실(3)은, 소정의 진공도까지 진공화 가능하게 구성되어 있다.
제2 웨이퍼 반송 기구(17)는, 다관절 암 구조를 갖고 있으며, 웨이퍼(W)를 대략 수평으로 보유 지지하는 피크를 갖고 있다. 이 제2 웨이퍼 반송 기구(17)에서는, 다관절 암을 오므린 상태에서 피크가 로드 로크실(3) 내에 위치한다. 그리고, 다관절 암을 신장시킴으로써, 피크가 열처리 장치(4)에 도달하고, 더욱 신장시킴으로써 에칭 장치(5)에 도달하는 것이 가능하게 되어 있다. 이 때문에, 웨이퍼(W)를 로드 로크실(3), 열처리 장치(4) 및 에칭 장치(5) 사이에서 반송하는 것이 가능하게 되어 있다.
2개의 열처리 장치(4)는, 웨이퍼에 대하여 열처리를 행하는 것이며, 2개의 로드 로크실(L/L)(3) 각각에 인접해서 마련되어 있다. 열처리 장치(4)는, 진공화 가능한 챔버(20)를 갖고 있으며, 그 안에 마련된 적재대 상에 웨이퍼(W)가 적재된다. 적재대에는 가열 기구가 마련되어 있고, 그것에 의해 적재대 상의 웨이퍼(W)가 소정 온도로 가열된다. 챔버(20) 내에는, N2 가스 등의 불활성 가스가 도입되도록 되어 있어, 챔버(20) 내를 감압 상태의 불활성 가스 분위기로 하면서, 웨이퍼(W)에 대하여 소정 온도의 열처리가 실시된다.
2개의 에칭 장치(5)는, 웨이퍼(W)에 대하여 화학적인 에칭을 행하는 것이며, 2개의 열처리 장치(4) 각각에 인접해서 마련되어 있다. 에칭 장치(5)의 상세는 후술한다.
반송실(12)과 로드 로크실(L/L)(3)의 사이에는 게이트 밸브(16)가 마련되어 있다. 또한, 로드 로크실(L/L)(3)과 열처리 장치(4)의 사이에는 게이트 밸브(22)가 마련되어 있다. 또한, 열처리 장치(4)와 에칭 장치(5)의 사이에는 게이트 밸브(54)가 마련되어 있다.
제어부(6)는, 컴퓨터로 구성되어 있고, CPU를 구비한 주제어부와, 입력 장치(키보드, 마우스 등), 출력 장치(프린터 등), 표시 장치(디스플레이 등), 기억 장치(기억 매체)를 갖고 있다. 주제어부는, 처리 시스템(1)의 각 구성부의 동작을 제어한다. 주제어부에 의한 각 구성부의 제어는, 기억 장치에 내장된 기억 매체(하드 디스크, 광 데스크, 반도체 메모리 등)에 기억된 제어 프로그램인 처리 레시피에 의해 실행된다.
이렇게 구성되는 처리 시스템(1)에서는, 웨이퍼(W)를 복수매 캐리어(C) 내에 수납해서 처리 시스템(1)에 반송한다. 처리 시스템(1)에서는, 대기측의 게이트 밸브(16)를 개방한 상태에서 반출입부(2)의 캐리어(C)로부터 제1 웨이퍼 반송 기구(11)의 반송 암(11a, 11b)의 어느 것에 의해 웨이퍼(W)를 1매 로드 로크실(3)에 반송하고, 로드 로크실(3) 내의 제2 웨이퍼 반송 기구(17)의 피크에 전달한다.
그 후, 대기측의 게이트 밸브(16)를 폐쇄해서 로드 로크실(3) 내를 진공 배기하고, 이어서 게이트 밸브(54)를 개방하여, 피크를 에칭 장치(5)까지 신장시켜 웨이퍼(W)를 에칭 장치(5)에 반송한다.
그 후, 피크를 로드 로크실(3)로 되돌리고, 게이트 밸브(54)를 폐쇄하고, 에칭 장치(5)에 있어서 상술한 실시 형태의 에칭 방법에 의해 실리콘 산화물계 재료의 에칭 처리를 행한다.
에칭 처리의 도중 또는 에칭 처리가 종료된 후, 게이트 밸브(22, 54)를 개방하고, 제2 웨이퍼 반송 기구(17)의 피크에 의해 에칭 처리 후의 웨이퍼(W)를 열처리 장치(4)에 반송한다. 그리고 열처리 장치(4)에 의해, AFS 등의 반응 생성물 또는 에칭 잔사 등을 가열 제거한다.
열처리 장치(4)에서의 열처리가 종료된 후, 필요에 따라 제2 웨이퍼 반송 기구(17)에 의해 에칭 장치(5)에 웨이퍼(W)를 반송해서 에칭 처리의 계속을 행한다.
그리고, 열처리 종료 후 또는 에칭 처리 종료 후의 웨이퍼(W)를 로드 로크실(3)에 반송한 후, 로드 로크실(3)을 대기 분위기로 되돌린다. 그 후, 로드 로크실(3)의 웨이퍼(W)를, 제1 웨이퍼 반송 기구(11)의 반송 암(11a, 11b)의 어느 것에 의해 캐리어(C)로 되돌린다. 이에 의해, 1매의 웨이퍼 처리가 완료된다.
<에칭 장치>
이어서, 상기 에칭 장치(5)에 대해서 상세하게 설명한다.
도 9는, 에칭 장치(5)를 도시하는 단면도이다. 도 9에 도시하는 바와 같이, 에칭 장치(5)는, 밀폐 구조의 챔버(40)를 구비하고 있고, 챔버(40)의 내부에는, 웨이퍼(W)를 대략 수평으로 한 상태에서 적재시키는 적재대(42)가 마련되어 있다. 또한, 에칭 장치(5)는, 챔버(40)에 에칭 가스를 공급하는 가스 공급 기구(43), 챔버(40) 내를 배기하는 배기 기구(44)를 구비하고 있다.
챔버(40)는, 챔버 본체(51)와 덮개부(52)에 의해 구성되어 있다. 챔버 본체(51)는, 대략 원통 형상의 측벽부(51a)와 저부(51b)를 갖고, 상부는 개구로 되어 있고, 이 개구가 덮개부(52)로 닫힌다. 측벽부(51a)와 덮개부(52)는, 시일 부재(도시하지 않음)에 의해 밀폐되어, 챔버(40) 내의 기밀성이 확보된다. 덮개부(52)의 천장벽에는 상방으로부터 챔버(40) 내를 향해서 제1 가스 도입 노즐(71) 및 제2 가스 도입 노즐(72)이 삽입되어 있다.
측벽부(51a)에는, 열처리 장치(4)의 챔버(20)와의 사이에서 웨이퍼(W)를 반출입하는 반입출구(53)가 마련되어 있고, 이 반입출구(53)는, 게이트 밸브(54)에 의해 개폐 가능하게 되어 있다.
적재대(42)는, 평면으로 보아 대략 원형을 이루고 있고, 챔버(40)의 저부(51b)에 고정되어 있다. 적재대(42)의 내부에는, 적재대(42)의 온도를 조절하는 온도 조절기(55)가 마련되어 있다. 온도 조절기(55)는, 예를 들어 온도 조절용 매체(예를 들어 물 등)가 순환하는 관로를 구비하고 있고, 이러한 관로 내를 흐르는 온도 조절용 매체와 열교환이 행하여짐으로써, 적재대(42)의 온도가 조절되고, 적재대(42) 상의 웨이퍼(W)의 온도 제어가 이루어진다.
가스 공급 기구(43)는, Ar 가스 공급원(61), HF 가스 공급원(62), N2 가스 공급원(63), H2O 가스 공급원(64) 및 NH3 가스를 공급하는 NH3 가스 공급원(65)을 갖고 있다. Ar 가스 공급원(61) 및 N2 가스 공급원(63)은, 희석 가스, 퍼지 가스 외에, 캐리어 가스로서의 기능을 겸비한 불활성 가스로서, N2 가스, Ar 가스를 공급하는 것이다. 단, 양쪽 모두 Ar 가스 또는 N2 가스이어도 되고, 또한 상술한 바와 같이, 불활성 가스는 Ar 가스 및 N2 가스에 한정되지 않는다. H2O 가스 공급원(64)은, OH 함유 가스로서 수증기(H2O 가스)를 공급하는 것이다.
이들 가스 공급원(61 내지 65)에는, 각각 제1 내지 제5 가스 공급 배관(66 내지 70)의 일단이 접속되어 있다. HF 가스 공급원(62)에 접속된 제2 가스 공급 배관(67)은, 그 타단이 제1 가스 도입 노즐(71)에 접속되어 있다. Ar 가스 공급원(61)에 접속된 제1 가스 공급 배관(66)은, 그 타단이 제2 가스 공급 배관(67)에 접속되어 있다. H2O 가스 공급원(64)에 접속된 제4 가스 공급 배관(69)은, 그 타단이 제2 가스 도입 노즐(72)에 접속되어 있다. N2 가스 공급원(63)에 접속된 제3 가스 공급 배관(68) 및 NH3 가스 공급원(65)에 접속된 제5 가스 공급 배관(70)은, 그 타단이 제4 가스 공급 배관(69)에 접속되어 있다. 이 때문에, HF 가스와 H2O 가스 및 NH3 가스는, 배관 내에서 혼합되지 않고, 챔버(40) 내에 공급된다.
제1 내지 제5 가스 공급 배관(66 내지 70)에는, 유로의 개폐 동작 및 유량 제어를 행하는 유량 제어기(80)가 마련되어 있다. 유량 제어기(80)는, 예를 들어 개폐 밸브 및 매스 플로우 컨트롤러(MFC) 또는 플로우 컨트롤 시스템(FCS)에 의해 구성되어 있다.
또한, 챔버(40)의 상부에 샤워 헤드를 마련하고, 샤워 헤드를 통해서 상기 가스를 샤워 형상으로 공급해도 된다. 이 경우에는, 샤워 헤드 내에서 HF 가스 및 H2O 가스가 혼합하지 않는 포스트 믹스 타입의 샤워 헤드를 사용하는 것이 바람직하다.
배기 기구(44)는, 챔버(40)의 저부(51b)에 형성된 배기구(81)에 연결되는 배기 배관(82)을 갖고 있으며, 또한 배기 배관(82)에 마련된, 챔버(40) 내의 압력을 제어하기 위한 자동 압력 제어 밸브(APC)(83) 및 챔버(40) 내를 배기하기 위한 진공 펌프(84)를 갖고 있다.
챔버(40)의 측벽에는, 챔버(40) 내의 압력을 계측하기 위한 압력계로서 2개의 캐패시턴스 마노미터(86a, 86b)가, 챔버(40) 내에 삽입되게 마련되어 있다. 캐패시턴스 마노미터(86a)는 고압력용, 캐패시턴스 마노미터(86b)는 저압력용으로 되어 있다. 적재대(42)에 적재된 웨이퍼(W)의 근방에는, 웨이퍼(W)의 온도를 검출하는 온도 센서(도시하지 않음)가 마련되어 있다.
에칭 장치(5)를 구성하는 챔버(40), 적재대(42) 등의 각종 구성 부품의 재질로서는, Al이 사용되고 있다. 챔버(40)를 구성하는 Al재는 순수한 것이어도 되고, 내면(챔버 본체(51)의 내면 등)에 양극 산화 처리를 실시한 것이어도 된다. 한편, 적재대(42)를 구성하는 Al의 표면은 내마모성이 요구되므로, 양극 산화 처리를 행해서 표면에 내마모성이 높은 산화 피막(Al2O3)을 형성하는 것이 바람직하다.
이렇게 구성된 에칭 장치(5)에서는, 제어부(6)에 의한 제어에 의해, 상기 제1 실시 형태 내지 제4 실시 형태의 에칭 방법이 실시된다.
먼저, 에칭 대상 막인 실리콘 산화물계 막이 형성된 웨이퍼(W)를 챔버(40) 내에 반송하여, 적재대(42)에 적재한다.
이어서, 상기 제1 내지 제3 실시 형태의 방법을 실시할 경우에는, H2O 가스 또는 이것에 더해서 불활성 가스인 Ar 가스 및 N2 가스를 챔버(40) 내에 공급한다. 이에 의해, 웨이퍼(W)의 온도를 안정시킴과 함께, 챔버(40) 내의 압력을 소정 압력으로 안정시킨다. 이어서, HF 가스를 챔버(40) 내에 도입하여, HF 가스와 H2O 가스에 의해, 웨이퍼(W)의 실리콘 산화물계 재료를 선택적으로 에칭한다. 제3 실시 형태의 경우에는, 상술한 바와 같은 중간 퍼지를 사이에 둔 사이클 에치를 행한다.
또한, 상기 제4 실시 형태의 방법을 실시할 경우에는, 웨이퍼(W)를 적재대(42)에 적재한 후, NH3 가스 또는 이것에 더해서 불활성 가스인 Ar 가스 및 N2 가스를 챔버(40) 내에 공급한다. 이에 의해, 웨이퍼(W)의 온도를 안정시킴과 함께, 챔버(40) 내의 압력을 소정 압력으로 안정시킨다. 이어서, HF 가스를 챔버(40) 내에 도입하여, HF 가스와 NH3 가스에 의해, 웨이퍼(W) 표면의 자연 산화막과 이들 가스를 반응시켜, 반응 생성물인 AFS를 생성시킨다. 그 후, 웨이퍼(W)를 챔버(40)로부터 반출하고, 챔버(40) 내의 퍼지를 행한다.
챔버(40)로부터 반출된 웨이퍼(W)는, 열처리 장치(4) 내에서의 열처리에 의해, AFS가 제거된다. 그리고, AFS가 제거된 웨이퍼(W)를 다시 챔버(40) 내에 반입한다.
그 후, H2O 가스 또는 이것에 더해서 불활성 가스인 Ar 가스 및 N2 가스를 챔버(40) 내에 공급해서 온도 및 압력의 안정화 처리를 행한다. 이어서, HF 가스를 챔버(40) 내에 도입하고, HF 가스와 H2O 가스에 의해, 웨이퍼(W)에 존재하는 실리콘 산화물계 재료를 선택적으로 에칭한다. 에칭은, 중간 퍼지를 사이에 둔 사이클 에치이어도 된다.
제1 내지 제4 실시 형태의 어느 경우든, 에칭 종료 후, 상술한 바와 같이 챔버(40) 내의 퍼지를 행하고, 에칭 처리를 종료한다. 퍼지 공정 후, 필요에 따라, 웨이퍼(W)를 열처리 장치(4)에 반송하여, 잔사 제거를 위한 열처리를 행해도 된다.
<실험예>
이어서, 실험예에 대해서 설명한다.
[실험예 1]
여기서는, 도 2에 도시하는 구조의 기판을 준비하고, 그 중의 SiO2막의 에칭을 행하였다. SiO2막은 실리콘 전구체로서 아미노실란을 사용해서 ALD에 의해 형성된 것이며, 그 에칭 부분의 폭은 5nm, 깊이 70nm, 애스펙트비는 12이다. 이 기판에 대하여, 실시 형태의 HF 가스 및 수증기(H2O 가스)를 사용한 에칭(케이스 A)과, HF 가스 및 NH3 가스를 사용한 에칭(케이스 B)을 행하여, 시간과 에칭 깊이의 관계를 파악하였다. 케이스 A에서는, 온도: -20 내지 20℃, 압력: 2.0 내지 10.0Torr(266 내지 1333Pa), HF 가스 유량: 100 내지 800sccm, H2O 가스 유량: 100 내지 800sccm, N2 가스 유량: 100 내지 2000sccm의 조건에서 행하였다. 또한, 케이스 B에서는, 온도: 10 내지 75℃, 압력: 100 내지 3000mTorr(13.3 내지 400Pa), HF 가스 유량: 100 내지 500sccm, NH3 가스 유량: 100 내지 500sccm, N2 가스 유량: 100 내지 2000sccm, Ar 가스 유량: 20 내지 500sccm의 조건에서 행하였다.
도 10은, 케이스 A 및 케이스 B에서 에칭을 행했을 때의, 시간과 에칭 깊이의 관계를 도시하는 도면이다. 이 도면에 도시하는 바와 같이, HF 가스 및 NH3 가스를 사용해서 에칭을 행한 케이스 B에서는, 에칭 깊이가 10nm 부근에서 SiO2막의 에칭 속도가 급격하게 늦어져, 20nm 부근에서 에치 스톱이 발생하고 있는 것을 알 수 있다. 이에 반해, HF 가스 및 H2O 가스를 사용해서 에칭을 행한 케이스 A에서는, 에치 스톱이 발생하지 않고 70nm까지 SiO2막 에칭을 행할 수 있었다. 이것은, 케이스 B에서는 반응 생성물인 AFS가 에칭을 저해하고 있는 것에 반해, 케이스 A에서는 에칭을 저해하는 반응 생성물이 발생하지 않기 때문이라고 생각된다.
[실험예 2]
여기서는, 실시 형태의 HF 가스 및 수증기(H2O 가스)을 사용하고, 온도를 0℃ 내지 10℃로 변화시켜, SiO2막과 SiN막을 에칭하였다. SiO2막으로서는 실리콘 전구체로서 아미노실란을 사용해서 ALD에 의해 형성된 것을 사용하고, SiN막으로서는 실리콘 전구체로서 헥사클로로디실란(HCD)을 사용해서 CVD에 의해 형성된 것을 사용하였다. 에칭 시의 온도 이외의 조건은, 압력: 2.0 내지 10.0Torr(266 내지 1333Pa), HF 가스 유량: 100 내지 800sccm, H2O 가스 유량: 100 내지 800sccm으로 하였다.
도 11은, 온도와 SiO2막 및 SiN막의 에칭 레이트의 관계, 및 온도와 SiN막에 대한 SiO2막의 선택비의 관계를 도시하는 도면이다. 이 도면에 도시하는 바와 같이, 온도가 저하됨에 따라서, SiO2의 에칭 레이트 및 SiN막에 대한 SiO2막의 선택비가 급격하게 상승하고 있어, 0℃에서는 SiN막에 대한 SiO2막의 에칭 선택비가 244.6과 같은 매우 높은 값을 나타냈다.
[실험예 3]
여기서는, 기판 상에 SiO2막, C 농도가 8at％인 SiCN막 및 C 농도가 5at인 SiOCN막을 성막한 샘플을 준비하였다. SiCN막, SiOCN막은, CVD에 의해 성막한 것이다. SiO2막은 실리콘 전구체로서 아미노실란을 사용해서 ALD에 의해 형성된 것이며, 그 폭은 5nm, 깊이 70nm, 애스펙트비는 12이다. 이들 샘플에 대하여, 실시 형태의 HF 가스 및 수증기(H2O 가스)를 사용한 에칭(케이스 C)과, HF 가스 및 NH3 가스를 사용한 에칭(케이스 D)을 45sec 행하여, SiO2막, SiCN막 및 SiOCN막에 대해서,시간과 에칭양의 관계를 파악하였다. 또한, 케이스 C 및 케이스 D의 조건은, 각각 케이스 A 및 케이스 B와 동일한 조건으로 하였다.
도 12는, 케이스 C(HF 가스/H2 가스)에서 SiO2막, SiCN막 및 SiOCN막의 에칭을 행했을 때의, 시간과 에칭양의 관계를 도시하는 도면이다. 또한, 도 13은, 케이스 D(HF 가스/NH3 가스)에서 SiO2막, SiCN막 및 SiOCN막의 에칭을 행했을 때의, 시간과 에칭양의 관계를 도시하는 도면이다.
도 12에 도시하는 바와 같이, HF 가스 및 H2O 가스를 사용해서 에칭을 행한 케이스 C에서는, 거의 일정한 에칭 레이트로 70nm까지 SiO2막의 에칭을 행할 수 있었다. 또한, SiCN막 및 SiOCN막의 에칭양이 적어, SiO2막이 고선택비로 에칭되는 것이 확인되었다.
한편, 도 13에 도시하는 바와 같이, HF 가스 및 NH3 가스로 에칭을 행한 케이스 D에서는, 케이스 C보다도 SiO2막의 에칭 레이트가 늦어 특히 30sec 이후에서 더욱 에칭이 저하되어 있는 것을 알 수 있다. 또한, SiOCN막의 에칭양이 케이스 C의 경우보다도 많아， SiO2막의 SiOCN막에 대한 선택비가 케이스 C보다도 낮은 것을 알 수 있다.
<다른 적용>
이상, 실시 형태에 대해서 설명했지만, 금회 개시된 실시 형태는, 모든 점에서 예시이며 제한적인 것이 아니라고 생각되어야 한다. 상기 실시 형태는, 첨부의 특허 청구 범위 및 그 주지를 일탈하지 않고, 다양한 형태로 생략, 치환, 변경되어도 된다.
예를 들어, 상기 실시 형태의 장치는 예시에 지나지 않으며, 다양한 구성의 장치를 사용할 수 있다. 또한, 피처리 기판으로서 반도체 웨이퍼를 사용한 경우에 대해서 나타냈지만, 반도체 웨이퍼에 한하지 않고, LCD(액정 디스플레이)용 기판으로 대표되는 FPD(플랫 패널 디스플레이) 기판이나, 세라믹스 기판 등의 다른 기판이어도 된다.
1; 처리 시스템 2; 반출입부
3; 로드 로크실 5; 에칭 장치
6; 제어부 40; 챔버
43; 가스 공급 기구 44; 배기 기구
101; Si 기체 102; SiN막 사이드 월을 포함하는 절연막
104; 메탈 막(또는 Si막) 105; SiCN막
106; SiO2막 108; 에어 갭
W; 반도체 웨이퍼

Claims (16)

  1. 챔버 내에 기판을 마련하는 공정이며, 상기 기판은, 실리콘 산화물계 재료와 다른 재료를 갖고, 상기 실리콘 산화물계 재료는, 에칭 대상 부위를 갖고, 상기 에칭 대상 부위는, 10nm 이하의 폭을 가짐과 함께, 10 이상의 애스펙트비를 갖는 공정과,
    HF 가스 및 OH 함유 가스를 기판에 공급하여, 상기 다른 재료에 대하여 상기 에칭 대상 부위를 선택적으로 에칭하는 공정
    을 포함하고,
    HF 가스 및 NH3 가스를 사용해서 상기 기판의 표면으로부터 자연 산화막을 제거하는 공정을 더 포함하고, 상기 제거하는 공정은, 상기 에칭하는 공정 전에 행하여지는, 에칭 방법.
  2. 제1항에 있어서,
    상기 OH 함유 가스는, 수증기 또는 알코올 가스인, 에칭 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 다른 재료는, SiN, SiCN, 금속계 재료 및 Si에서 선택된 적어도 1종인, 에칭 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 실리콘 산화물계 재료는 SiO2이며, 상기 다른 재료는 SiN, SiCN, SiOCN, 금속계 재료 및 Si에서 선택된 적어도 1종인, 에칭 방법.
  5. 챔버 내에 기판을 마련하는 공정이며, 상기 기판은, 제1 SiOCN 재료와 상기 제1 SiOCN 재료보다도 높은 C 농도를 갖는 제2 SiOCN 재료를 갖는 공정과,
    HF 가스 및 OH 함유 가스를 상기 챔버 내의 상기 기판에 공급하여, 상기 제2 SiOCN 재료에 대하여 상기 제1 SiOCN 재료를 선택적으로 에칭하는 공정을 포함하고,
    HF 가스 및 NH3 가스를 사용해서 상기 기판의 표면으로부터 자연 산화막을 제거하는 공정을 더 포함하고, 상기 제거하는 공정은, 상기 에칭하는 공정 전에 행하여지는, 에칭 방법.
  6. 제5항에 있어서,
    상기 제1 SiOCN 재료는 에칭 대상 부위를 갖고, 상기 에칭 대상 부위는, 10nm 이하의 폭을 가짐과 함께, 10 이상의 애스펙트비를 갖고, 상기 에칭하는 공정은, 상기 에칭 대상 부위를 선택적으로 에칭하는, 에칭 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 제1 SiOCN막은 1 내지 6at％의 C 농도를 갖는, 에칭 방법.
  8. 제5항 또는 제6항에 있어서,
    상기 제1 SiOCN막은 2at％ 이하의 C 농도를 갖는, 에칭 방법.
  9. 제1항, 제2항, 제5항, 제6항 중 어느 한 항에 있어서,
    상기 에칭하는 공정에서의 상기 기판의 온도는, -20 내지 20℃인, 에칭 방법.
  10. 제1항, 제2항, 제5항, 제6항 중 어느 한 항에 있어서,
    상기 에칭하는 공정에서의 상기 챔버 내의 압력은, 2 내지 10Torr(266 내지 1333Pa)인, 에칭 방법.
  11. 제1항, 제2항, 제5항, 제6항 중 어느 한 항에 있어서,
    상기 HF 가스 및 상기 OH 함유 가스는, 서로 혼합되지 않고 상기 챔버 내에 공급되는, 에칭 방법.
  12. 제11항에 있어서,
    상기 OH 함유 가스는, 상기 HF 가스의 공급 개시 전에 공급되는, 에칭 방법.
  13. 제1항, 제2항, 제5항, 제6항 중 어느 한 항에 있어서,
    상기 에칭하는 공정은, 반복해서 행하여지고,
    당해 방법은, 중간 퍼지를 행하는 공정을 더 포함하고,
    상기 중간 퍼지는, 상기 챔버 내의 배기를 행하는 공정과, 상기 배기를 행하는 공정의 사이에, 상기 챔버 내에 퍼지 가스를 공급하는 공정을 포함하는, 에칭 방법.
  14. 제1항에 있어서,
    상기 HF 가스 및 상기 OH 함유 가스를 상기 기판에 공급할 때, 상기 OH 함유 가스(GOH)와 상기 HF 가스의 체적 비율 GOH/HF는, 0.5 ~ 1.5의 범위인, 에칭 방법.
  15. 제1항, 제2항, 제5항, 제6항 중 어느 한 항에 있어서,
    상기 에칭하는 공정 후에 최종 퍼지를 행하는 공정을 더 포함하고,
    상기 최종 퍼지는, 상기 챔버 내의 배기를 행하는 공정과, 상기 배기를 행하는 공정의 사이에, 상기 챔버 내에 NH3 가스를 공급하는 공정을 포함하는, 에칭 방법.
  16. 제1항 또는 제5항에 따른 에칭 방법을 실시하는 에칭 장치이며,
    기판이 수용되는 챔버와,
    상기 챔버 내에서 기판을 적재하는 적재대와,
    상기 적재대 상의 기판의 온도를 조절하는 온도 조절부와,
    에칭을 위한 가스를 포함하는 가스를 상기 챔버에 공급하는 가스 공급부와,
    상기 챔버 내를 배기하는 배기부와,
    상기 온도 조절부, 상기 가스 공급부 및 상기 배기부를 제어하는 제어부
    를 포함하는 에칭 장치.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
CN111009459B (zh) * 2019-12-26 2022-08-16 北京北方华创微电子装备有限公司 含氟残留物去除方法、刻蚀方法和氧化层清洗方法
US11329140B2 (en) * 2020-01-17 2022-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
KR102590870B1 (ko) * 2020-04-10 2023-10-19 주식회사 히타치하이테크 에칭 방법
DE102020133643A1 (de) 2020-05-13 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur herstellung einer halbleitervorrichtung, und halbleitervorrichtung
US11677015B2 (en) * 2020-05-13 2023-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
JP2021180281A (ja) * 2020-05-15 2021-11-18 東京エレクトロン株式会社 エッチング方法およびエッチング装置
JP2022055923A (ja) * 2020-09-29 2022-04-08 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
US11295960B1 (en) 2021-03-09 2022-04-05 Hitachi High-Tech Corporation Etching method
US20220375751A1 (en) * 2021-05-24 2022-11-24 Applied Materials, Inc. Integrated epitaxy and preclean system
KR20230103419A (ko) 2021-12-31 2023-07-07 세메스 주식회사 기판 처리 방법 및 기판 처리 장치
JP7474903B2 (ja) 2022-02-14 2024-04-25 株式会社日立ハイテク エッチング処理方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006167849A (ja) * 2004-12-15 2006-06-29 Denso Corp マイクロ構造体の製造方法
US20060207968A1 (en) * 2005-03-08 2006-09-21 Mumbauer Paul D Selective etching of oxides from substrates

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100197670B1 (ko) * 1996-06-27 1999-06-15 김영환 반도체 소자의 콘택홀 형성방법
JP2000021842A (ja) 1998-06-29 2000-01-21 Shin Etsu Handotai Co Ltd 珪素半導体単結晶基板の処理方法
US6391793B2 (en) * 1999-08-30 2002-05-21 Micron Technology, Inc. Compositions for etching silicon with high selectivity to oxides and methods of using same
JP4833512B2 (ja) 2003-06-24 2011-12-07 東京エレクトロン株式会社 被処理体処理装置、被処理体処理方法及び被処理体搬送方法
JP5084250B2 (ja) 2006-12-26 2012-11-28 東京エレクトロン株式会社 ガス処理装置およびガス処理方法ならびに記憶媒体
US20110061812A1 (en) * 2009-09-11 2011-03-17 Applied Materials, Inc. Apparatus and Methods for Cyclical Oxidation and Etching
US8076250B1 (en) * 2010-10-06 2011-12-13 Applied Materials, Inc. PECVD oxide-nitride and oxide-silicon stacks for 3D memory application
JP2016012609A (ja) * 2014-06-27 2016-01-21 東京エレクトロン株式会社 エッチング方法
JP2016025195A (ja) * 2014-07-18 2016-02-08 東京エレクトロン株式会社 エッチング方法
US9431268B2 (en) * 2015-01-05 2016-08-30 Lam Research Corporation Isotropic atomic layer etch for silicon and germanium oxides
JP6426489B2 (ja) * 2015-02-03 2018-11-21 東京エレクトロン株式会社 エッチング方法
JP6498022B2 (ja) * 2015-04-22 2019-04-10 東京エレクトロン株式会社 エッチング処理方法
KR102396111B1 (ko) * 2015-06-18 2022-05-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9564341B1 (en) * 2015-08-04 2017-02-07 Applied Materials, Inc. Gas-phase silicon oxide selective etch
US9349605B1 (en) * 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
FR3041471B1 (fr) 2015-09-18 2018-07-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation des espaceurs d'une grille d'un transistor
JP6602699B2 (ja) * 2016-03-14 2019-11-06 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ クリーニング方法、半導体装置の製造方法、基板処理装置およびプログラム
CN107919277A (zh) 2016-10-08 2018-04-17 北京北方华创微电子装备有限公司 去除晶片上的二氧化硅的方法及制造工艺

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006167849A (ja) * 2004-12-15 2006-06-29 Denso Corp マイクロ構造体の製造方法
US20060207968A1 (en) * 2005-03-08 2006-09-21 Mumbauer Paul D Selective etching of oxides from substrates

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