KR101802580B1 - 에칭 방법 및 기억 매체 - Google Patents

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Abstract

챔버 내에 플라즈마를 생성시키지 않는 방법에 의해, 산화 실리콘막을 질화 실리콘막에 대하여 고 선택비로 에칭할 수 있는 에칭 방법을 제공한다. 표면에 산화 실리콘막을 갖고, 산화 실리콘막에 인접해서 질화 실리콘막을 갖는 피처리 기판을 챔버 내에 배치하고, 챔버 내에, HF 가스 또는 HF 가스 및 F2 가스와, 알코올 가스 또는 수증기와, 불활성 가스를 공급하고, 이에 의해 산화 실리콘막을 질화 실리콘막에 대하여 선택적으로 에칭한다.

Description

에칭 방법 및 기억 매체{ETCHING METHOD AND STORAGE MEDIUM}
본 발명은 기판에 형성된 실리콘 산화막을 에칭하는 에칭 방법 및 기억 매체에 관한 것이다.
최근 들어, 반도체 디바이스의 제조 과정에서, 플라즈마 에칭을 대신하는 미세화 에칭이 가능한 방법으로서, 챔버 내에서 플라즈마를 생성하지 않고 화학적으로 에칭을 행하는 화학적 산화물 제거 처리(Chemical Oxide Removal; COR)라고 불리는 방법이 주목받고 있다.
COR로서는, 진공으로 유지된 챔버 내에서, 피처리체인 반도체 웨이퍼의 표면에 존재하는 실리콘 산화막(SiO2막)에, 불화수소(HF) 가스와 암모니아(NH3) 가스를 흡착시켜, 이들을 실리콘 산화막과 반응시켜서 플루오로규산암모늄((NH4)2SiF6; AFS)을 생성시키고, 다음 공정에서 가열에 의해 이 플루오로규산암모늄을 승화시킴으로써 SiO2막을 에칭하는 프로세스가 알려져 있다(예를 들어, 특허문헌 1, 2 참조).
일본 특허 공개 제2005-39185호 공보 일본 특허 공개 제2008-160000호 공보
그런데, 반도체 웨이퍼에 있어서, SiO2막은, SiN막과 인접하고 있는 경우가 있고, 이 경우에 SiO2막을 SiN막에 대하여 고선택비로 에칭하는 것이 요망된다. 그러나, 상기 기술에서는, SiO2막의 SiN막에 대한 선택비가 15 정도로, 아직 불충분하다.
본 발명은 챔버 내에 플라즈마를 생성시키지 않는 방법에 의해, 산화 실리콘막을 질화 실리콘막에 대하여 고선택비로 에칭할 수 있는 에칭 방법 및 기억 매체를 제공한다.
상기 과제를 해결하기 위해서, 본 발명은 표면에 산화 실리콘막을 갖고, 상기 산화 실리콘막에 인접해서 질화 실리콘막을 갖는 피처리 기판을 챔버 내에 배치하고, 상기 챔버 내에, HF 가스 또는 HF 가스 및 F2 가스와, 알코올 가스 또는 수증기와, 불활성 가스를 공급하고, 이에 의해 상기 산화 실리콘막을 상기 질화 실리콘막에 대하여 선택적으로 에칭하는 에칭 방법을 제공한다.
상기 에칭 방법에 있어서, 상기 에칭 시에, 상기 챔버 내의 압력을 1300 내지 40000Pa의 범위로 하고, 상기 챔버 내에서 피처리 기판을 적재하는 적재대의 온도를 100 내지 300℃의 범위로 하는 것이 바람직하다.
상기 알코올 가스로서, 에탄올(C2H5OH), 메탄올(CH3OH), 프로판올(C3H7OH), 부탄올(C4H9OH)에서 선택된 적어도 1종으로 이루어지는 것을 사용할 수 있다.
상기 에칭을 행할 때의 F2 가스+HF 가스의 합계에 대한 F2 가스의 체적 비율은, 체적％로 0 내지 85％의 범위인 것이 바람직하고, 상기 에칭을 행할 때의 F2 가스+HF 가스+알코올 가스의 합계에 대한 알코올 가스의 체적 비율은, 체적％로 10 내지 85％의 범위인 것이 바람직하다.
상기 산화 실리콘막으로서는, 열산화막 또는 화학 증착법 또는 원자층 퇴적법에 의해 성막된 것을 사용할 수 있다.
또한, 본 발명은 컴퓨터상에서 동작하여, 에칭 장치를 제어하기 위한 프로그램이 기억된 기억 매체로서, 상기 프로그램은, 실행 시에, 상기 에칭 방법이 행해지도록, 컴퓨터에 상기 에칭 장치를 제어시키는 기억 매체를 제공한다.
본 발명에 따르면, 챔버 내에, HF 가스 또는 HF 가스 및 F2 가스와, 알코올 가스 또는 수증기와, 불활성 가스를 공급함으로써, 챔버 내에 플라즈마를 생성하지 않고, 피처리 기판의 표면의 SiO2막을, 인접해서 형성된 SiN막에 대하여 매우 높은 선택비로 에칭할 수 있다.
도 1은 본 발명의 실시 형태에 따른 에칭 방법을 실시하기 위해 사용되는 에칭 장치를 탑재한 처리 시스템의 일례를 나타내는 개략 구성도이다.
도 2는 도 1의 처리 시스템에 탑재된 열처리 장치를 도시하는 단면도이다.
도 3은 도 1의 처리 시스템에 탑재된 에칭 장치를 도시하는 단면도이다.
도 4는 실험예 1에서의, 챔버내 압력과 ALD-SiO2막 및 SiN막의 에칭량과의 관계를 도시하는 도면이다.
도 5는 실험예 1에서의, 챔버내 압력과 열산화막 및 SiN막의 에칭량과의 관계를 도시하는 도면이다.
도 6은 실험예 2에서의, 챔버내 압력과 ALD-SiO2막 및 SiN막의 에칭량과의 관계를 도시하는 도면이다.
이하, 도면을 참조하면서, 본 발명의 실시 형태에 대해서 설명한다.
<본 발명의 실시 형태에 사용하는 처리 시스템의 일례>
도 1은, 본 발명의 일 실시 형태에 따른 에칭 장치를 탑재한 처리 시스템의 일례를 나타내는 개략 구성도이다. 이 처리 시스템(1)은, 반도체 웨이퍼(이하, 간단히 웨이퍼라 기재함)(W)를 반출입하는 반출입부(2)와, 반출입부(2)에 인접하여 설치된 2개의 로드 로크실(L/L)(3)과, 각 로드 로크실(3)에 각각 인접해서 설치된, 웨이퍼(W)에 대하여 열처리를 행하는 열처리 장치(4)와, 각 열처리 장치(4)에 각각 인접해서 설치된, 챔버 내에서 플라즈마를 생성하지 않고 웨이퍼(W)에 대하여 에칭을 행하는 본 실시 형태에 따른 에칭 장치(5)와, 제어부(6)를 구비하고 있다.
반출입부(2)는, 웨이퍼(W)를 반송하는 제1 웨이퍼 반송 기구(11)가 내부에 설치된 반송실(L/M)(12)을 갖고 있다. 제1 웨이퍼 반송 기구(11)는, 웨이퍼(W)를 대략 수평으로 유지하는 2개의 반송 아암(11a, 11b)을 갖고 있다. 반송실(12)의 길이 방향의 측부에는, 적재대(13)가 설치되어 있고, 이 적재대(13)에는, 각각 웨이퍼(W)를 복수매 배열하여 수용 가능한 캐리어(C)가, 예를 들어 3개 적재될 수 있도록 되어 있다. 또한, 반송실(12)에 인접하여, 웨이퍼(W)를 회전시켜서 편심량을 광학적으로 구하여 웨이퍼(W)의 위치 정렬을 행하는 오리엔터(14)가 설치되어 있다.
반출입부(2)에 있어서, 웨이퍼(W)는, 반송 아암(11a, 11b)에 의해 유지되고, 제1 웨이퍼 반송 기구(11)의 구동에 의해 대략 수평면 내에서 직진 이동, 또한 승강됨으로써, 원하는 위치로 반송된다. 그리고, 웨이퍼(W)는, 적재대(13) 위의 캐리어(C), 오리엔터(14), 로드 로크실(3)에 대하여 각각 반송 아암(11a, 11b)이 진퇴함으로써, 캐리어(C), 오리엔터(14), 로드 로크실(3)에 대하여 반출입되도록 되어 있다.
각 로드 로크실(3)은, 반송실(12)과의 사이에 각각 게이트 밸브(16)가 개재된 상태에서, 반송실(12)에 각각 연결되어 있다. 각 로드 로크실(3) 내에는, 웨이퍼(W)를 반송하는 제2 웨이퍼 반송 기구(17)가 설치되어 있다. 또한, 로드 로크실(3)은, 소정의 진공도까지 진공화 가능하게 구성되어 있다.
제2 웨이퍼 반송 기구(17)는, 다관절 아암 구조를 갖고 있으며, 웨이퍼(W)를 대략 수평으로 유지하는 피크를 갖고 있다. 이 제2 웨이퍼 반송 기구(17)에서는, 다관절 아암을 수축시킨 상태에서 피크가 로드 로크실(3) 내에 위치하고, 다관절 아암을 신장시킴으로써, 피크가 열처리 장치(4)에 도달하고, 더욱 신장시킴으로써 에칭 장치(5)에 도달하는 것이 가능하게 되어 있어, 웨이퍼(W)를 로드 로크실(3), 열처리 장치(4) 및 에칭 장치(5) 사이에서 반송하는 것이 가능하게 되어 있다.
열처리 장치(4)는, 도 2에 도시한 바와 같이, 진공화 가능한 챔버(20)와, 그 안에서 웨이퍼(W)를 적재하는 적재대(23)를 갖고, 적재대(23)에는 히터(24)가 매설되어 있고, 이 히터(24)에 의해 에칭 처리가 실시된 후의 웨이퍼(W)를 가열해서 웨이퍼(W)에 존재하는 에칭 잔사를 기화하여 제거한다. 챔버(20)의 로드 로크실(3)측에는, 로드 로크실(3)과의 사이에서 웨이퍼를 반송하는 반입출구(20a)가 형성되어 있고, 이 반입출구(20a)는 게이트 밸브(22)에 의해 개폐 가능하게 되어 있다. 또한, 챔버(20)의 에칭 장치(5)측에는 에칭 장치(5)와의 사이에서 웨이퍼(W)를 반송하는 반입출구(20b)가 형성되어 있고, 이 반입출구(20b)는 게이트 밸브(54)에 의해 개폐 가능하게 되어 있다. 챔버(20)의 측벽 상부에는 가스 공급로(25)가 접속되고, 가스 공급로(25)는 N2 가스 공급원(30)에 접속되어 있다. 또한, 챔버(20)의 저벽에는 배기로(27)가 접속되고, 배기로(27)는 진공 펌프(33)에 접속되어 있다. 가스 공급로(25)에는 유량 조절 밸브(31)가 설치되어 있고, 배기로(27)에는 압력 조정 밸브(32)가 설치되어 있고, 이들 밸브를 조정함으로써, 챔버(20) 내를 소정 압력의 N2 가스 분위기로 해서 열처리가 행하여진다. Ar 가스 등, N2 가스 이외의 불활성 가스를 사용해도 된다.
제어부(6)는, 처리 시스템(1)의 각 구성부를 제어하는 마이크로프로세서(컴퓨터)를 구비한 프로세스 컨트롤러(91)를 갖고 있다. 프로세스 컨트롤러(91)에는, 오퍼레이터가 처리 시스템(1)을 관리하기 위해서 커맨드의 입력 조작 등을 행하는 키보드나, 처리 시스템(1)의 가동 상황을 가시화해서 표시하는 디스플레이 등을 갖는 유저 인터페이스(92)가 접속되어 있다. 또한, 프로세스 컨트롤러(91)에는, 처리 시스템(1)에서 실행되는 각종 처리, 예를 들어 후술하는 에칭 장치(5)에서의 처리 가스의 공급이나 챔버 내의 배기 등을 프로세스 컨트롤러의 제어로 실현하기 위한 제어 프로그램이나 처리 조건에 따라서 처리 시스템(1)의 각 구성부에 소정의 처리를 실행시키기 위한 제어 프로그램인 처리 레시피나, 각종 데이터베이스 등이 저장된 기억부(93)가 접속되어 있다. 레시피는 기억부(93) 내의 적당한 기억 매체(도시하지 않음)에 기억되어 있다. 그리고, 필요에 따라, 임의의 레시피를 기억부(93)로부터 호출해서 프로세스 컨트롤러(91)에 실행시킴으로써, 프로세스 컨트롤러(91)의 제어 하에서, 처리 시스템(1)에서의 원하는 처리가 행하여진다.
본 실시 형태에 따른 에칭 장치(5)는, F2 가스, HF 가스, 알코올 가스 등에 의해 SiO2막을 소정 패턴으로 에칭하는 것이며, 그 구체적인 구성에 대해서는, 나중에 상세하게 설명한다.
이러한 처리 시스템(1)에서는, 웨이퍼(W)로서, 표면에 에칭 대상인 SiO2막을 갖고, 그것과 인접해서 SiN막을 갖는 것을 사용하여, 그러한 웨이퍼(W)를 복수매 캐리어(C) 내에 수납해서 처리 시스템(1)에 반송한다. 처리 시스템(1)에서는, 대기측의 게이트 밸브(16)를 개방한 상태에서 반출입부(2)에 적재된 캐리어(C)로부터 제1 웨이퍼 반송 기구(11)의 반송 아암(11a, 11b) 중 어느 하나에 의해 1매의 웨이퍼(W)를 로드 로크실(3)에 반송하여, 로드 로크실(3) 내의 제2 웨이퍼 반송 기구(17)의 피크에 전달한다.
그 후, 대기측의 게이트 밸브(16)를 폐쇄하여 로드 로크실(3) 내를 진공 배기하고, 계속해서 게이트 밸브(54)를 개방하여, 피크를 에칭 장치(5)까지 펴서 웨이퍼(W)를 에칭 장치(5)에 반송한다.
그 후, 피크를 로드 로크실(3)로 되돌리고, 게이트 밸브(54)를 폐쇄하여, 에칭 장치(5)에서 후술하는 바와 같이 해서 에칭 처리를 행한다.
에칭 처리가 종료된 후, 게이트 밸브(22, 54)를 개방하여, 제2 웨이퍼 반송 기구(17)의 피크에 의해 에칭 처리 후의 웨이퍼(W)를 열처리 장치(4)에 반송하고, 챔버(20) 내에 N2 가스를 도입하면서, 히터(24)에 의해 적재대(23) 위의 웨이퍼(W)를 가열해서, 에칭 잔사 등을 가열 제거한다.
열처리 장치(4)에서의 열처리가 종료된 후, 게이트 밸브(22)를 개방하고, 제2 웨이퍼 반송 기구(17)의 피크에 의해 적재대(23) 위의 에칭 처리 후의 웨이퍼(W)를 로드 로크실(3)에 퇴피시켜, 제1 웨이퍼 반송 기구(11)의 반송 아암(11a, 11b) 중 어느 하나에 의해 캐리어(C)로 되돌린다. 이에 의해, 1매의 웨이퍼 처리가 완료된다.
또한, 본 실시 형태의 경우에는, 에칭 장치(5)에 있어서 상기 특허문헌 1이나 2에서의 COR에 의해 제거해야 할 반응 생성물이 발생하지 않기 때문에, 열처리 장치(4)는 필수적이지 않다. 열처리 장치를 사용하지 않는 경우에는, 에칭 처리가 종료된 후의 웨이퍼(W)를 제2 웨이퍼 반송 기구(17)의 피크에 의해 로드 로크실(3)에 퇴피시켜, 제1 웨이퍼 반송 기구(11)의 반송 아암(11a, 11b) 중 어느 하나에 의해 캐리어(C)로 되돌리면 된다.
<에칭 장치의 구성>
이어서, 본 실시 형태에 따른 에칭 장치(5)에 대해서 상세하게 설명한다.
도 3은, 본 실시 형태에 따른 에칭 장치를 도시하는 단면도이다. 도 3에 도시한 바와 같이, 에칭 장치는, 밀폐 구조의 챔버(40)를 구비하고 있고, 챔버(40)의 내부에는, 웨이퍼(W)를 대략 수평으로 한 상태에서 적재시키는 적재대(42)가 설치되어 있다. 또한, 에칭 장치(5)는, 챔버(40)에 에칭 가스를 공급하는 가스 공급 기구(43), 챔버(40) 내를 배기하는 배기 기구(44)를 구비하고 있다.
챔버(40)는, 챔버 본체(51)와 덮개부(52)에 의해 구성되어 있다. 챔버 본체(51)는, 대략 원통 형상의 측벽부(51a)와 저부(51b)를 갖고, 상부는 개구되어 있으며, 이 개구가 덮개부(52)로 폐쇄된다. 측벽부(51a)와 덮개부(52)는, 시일 부재(도시하지 않음)에 의해 밀폐되어, 챔버(40) 내의 기밀성이 확보된다. 덮개부(52)의 천장벽에는 상방으로부터 챔버(40) 내를 향해서 가스 도입 노즐(61)이 삽입되어 있다.
측벽부(51a)에는, 열처리 장치(4)의 챔버(20)와의 사이에서 웨이퍼(W)를 반출입하는 반입출구(53)가 형성되어 있고, 이 반입출구(53)는 게이트 밸브(54)에 의해 개폐 가능하게 되어 있다.
적재대(42)는, 평면에서 볼 때 대략 원형을 이루고 있고, 챔버(40)의 저부(51b)에 고정되어 있다. 적재대(42)의 내부에는, 적재대(42)의 온도를 조절하는 온도 조절기(55)가 설치되어 있다. 온도 조절기(55)는, 예를 들어 온도 조절용 매체(예를 들어 물 등)가 순환하는 관로를 구비하고 있고, 이러한 관로 내를 흐르는 온도 조절용 매체와 열교환이 행하여짐으로써, 적재대(42)의 온도가 조절되어, 적재대(42) 위의 웨이퍼(W)의 온도 제어가 이루어진다.
가스 공급 기구(43)는, 불활성 가스인 N2 가스를 공급하는 N2 가스 공급원(63), F2 가스를 공급하는 F2 가스 공급원(64), HF 가스를 공급하는 HF 가스 공급원(65) 및 알코올 가스인 에탄올(C2H5OH) 가스를 공급하는 에탄올 가스 공급원(66)을 갖고 있다. 또한, N2 가스 공급원(63)에 접속된 제1 가스 공급 배관(67), F2 가스 공급원(64)에 접속된 제2 가스 공급 배관(68), HF 가스 공급원(65)에 접속된 제3 가스 공급 배관(69), 에탄올 가스 공급원(66)에 접속된 제4 가스 공급 배관(70), 및 이들 제1 내지 제4 가스 공급 배관(67 내지 70)이 접속되는 공통 가스 공급 배관(62)을 갖고 있다. 공통 가스 공급 배관(62)은, 상술한 가스 도입 노즐(61)에 접속되어 있다.
제1 내지 제4 가스 공급 배관(67 내지 70)에는, 유로의 개폐 동작 및 유량 제어를 행하는 유량 제어기(80)가 설치되어 있다. 유량 제어기(80)는, 예를 들어 개폐 밸브 및 매스 플로우 컨트롤러에 의해 구성되어 있다.
F2 가스 공급원(64)으로서 통상 사용되는 봄베는, F2 가스가 매우 활성이 높은 가스이기 때문에, 불활성 가스, 전형적으로는 N2 가스나 Ar 가스와 같은 불활성 가스로 F2:불활성 가스=1:4의 체적비로 희석된 상태로 되어 있다. N2 가스나 Ar 가스 대신 다른 불활성 가스로 희석되어 있어도 된다.
이와 같은 구성의 가스 공급 기구(43)에서는, N2 가스 공급원(63), F2 가스 공급원(64), HF 가스 공급원(65) 및 에탄올 가스 공급원(66)으로부터, 각각 N2 가스, F2 가스, HF 가스, 에탄올 가스가, 각각 제1 내지 제4 가스 공급 배관(67 내지 70)을 거쳐서 공통 가스 공급 배관(62)에 이르고, 가스 도입 노즐(61)을 통해서 챔버(40) 내에 공급된다. 또한, 챔버(40)의 상부에 샤워 플레이트를 설치하여, 샤워 플레이트를 통해서 상기 가스를 샤워 형상으로 공급해도 된다.
본 실시 형태에서는, 알코올 가스의 일례로서 에탄올 가스를 사용하고 있지만, 알코올로서는, 에탄올에 한정되지 않고 다른 알코올을 사용할 수 있고, 그 경우에는, 에탄올 가스 공급원(66) 대신에, 해당하는 알코올 가스를 공급하는 공급원을 사용하면 된다. 알코올로서는, 1가의 알코올이 바람직하고, 1가의 알코올로서는, 에탄올 이외에, 메탄올(CH3OH), 프로판올(C3H7OH), 부탄올(C4H9OH)을 적절하게 사용할 수 있고, 이들을 적어도 1종을 사용할 수 있다. 또한, 프로판올에는 2종류의 구조 이성체가 존재하고, 부탄올에는 4종류의 구조 이성체가 존재하는데, 어떤 구조 이성체이어도 사용할 수 있다. 알코올은, 그 중에 포함되는 OH기가 에칭에 기여하는 것이라 생각되는데, OH기를 포함하는 물질로서 알코올 대신 물을 사용할 수 있다. 그 경우에는, 에탄올 가스 공급원(66) 대신에, 수증기 공급원을 사용해서 수증기를 공급하도록 할 수 있다.
불활성 가스인 N2 가스는, 희석 가스로서 사용된다. 불활성 가스로서는, Ar 가스를 사용할 수도 있고, N2 가스와 Ar 가스 양쪽을 사용할 수도 있다. 또한, 불활성 가스로서는, N2 가스, Ar 가스가 바람직하지만, He와 같은 Ar 이외의 희가스 등, 다른 불활성 가스를 사용해도 된다. 또한, 불활성 가스는, 희석 가스 이외에 챔버(40) 내를 퍼지하는 퍼지 가스로서 사용할 수 있다.
배기 기구(44)는, 챔버(40)의 저부(51b)에 형성된 배기구(81)에 연결되는 배기 배관(82)을 갖고 있으며, 또한 배기 배관(82)에 설치된, 챔버(40) 내의 압력을 제어하기 위한 자동 압력 제어 밸브(APC)(83) 및 챔버(40) 내를 배기하기 위한 진공 펌프(84)를 갖고 있다.
챔버(40)의 측벽에는, 챔버(40) 내의 압력을 계측하기 위한 압력계로서 2개의 캐패시턴스 마노미터(86a, 86b)가, 챔버(40) 내에 삽입되도록 설치되어 있다. 캐패시턴스 마노미터(86a)는 고압력용, 캐패시턴스 마노미터(86b)는 저압력용으로 되어 있다. 적재대(42)에 적재된 웨이퍼(W)의 근방에는, 웨이퍼(W)의 온도를 검출하는 온도 센서(도시하지 않음)가 설치되어 있다.
에칭 장치(5)를 구성하는 챔버(40), 적재대(42) 등의 각종 구성 부품의 재질로서는, Al이 사용되고 있다. 챔버(40)를 구성하는 Al재는 순수한 것이어도 되고, 내면(챔버 본체(51)의 내면 등)에 양극 산화 처리를 실시한 것이어도 된다. 한편, 적재대(42)를 구성하는 Al의 표면은 내마모성이 요구되므로, 양극 산화 처리를 행해서 표면에 내마모성이 높은 산화 피막(Al2O3)을 형성하는 것이 바람직하다.
<에칭 장치에 의한 에칭 방법>
이어서, 이와 같이 구성된 에칭 장치에 의한 에칭 방법에 대해서 설명한다.
본 예에서는, 게이트 밸브(54)를 개방한 상태에서, 로드 로크실(3) 내의 제2 웨이퍼 반송 기구(17)의 피크에 의해, 상술한 구성, 즉 표면에 에칭 대상인 SiO2막을 갖고, 그것과 인접해서 SiN막을 갖는 웨이퍼(W)를 반입출구(53)로부터 챔버(40) 내에 반입하여, 적재대(42)에 적재한다. 에칭 대상인 SiO2막으로서는, 열산화막이어도, 화학 증착법(CVD법)이나 원자층 퇴적법(ALD법)으로 성막된 것이어도 적용 가능하다. CVD법이나 ALD법으로 성막된 SiO2막으로서는, Si 전구체로서 SiH4 또는 아미노실란을 사용해서 성막한 것이 예시된다. 또한, SiN막으로서는 CVD법이나 ALD법으로 성막된 것이 예시되고, Si 전구체로서는, 디클로로실란(DCS; SiCl2H2), 헥사클로로디실란(HCD; Si2Cl6) 등을 들 수 있다.
그 후, 피크를 로드 로크실(3)로 되돌리고, 게이트 밸브(54)를 폐쇄하여, 챔버(40) 내를 밀폐 상태로 한다.
계속해서, F2 가스, HF 가스, 알코올 가스인 에탄올 가스를 불활성 가스인 N2 가스로 희석해서 챔버(40) 내에 도입하여, 웨이퍼(W)의 SiO2막을 선택적으로 에칭한다.
구체적으로는, 온도 조절기(55)에 의해 적재대(42)의 온도를 소정의 범위로 조절하고, 챔버(40) 내의 압력을 소정의 범위로 조절하여, 가스 공급 기구(43)의 N2 가스 공급원(63), F2 가스 공급원(64), HF 가스 공급원(65) 및 에탄올 가스 공급원(66)으로부터, 각각 N2 가스, F2 가스, HF 가스, 에탄올 가스를, 각각 제1 내지 제4 가스 공급 배관(67 내지 70), 공통 가스 공급 배관(62) 및 가스 도입 노즐(61)을 통해서 챔버(40) 내에 도입하여, SiO2막의 에칭을 행한다.
이때, F2 가스는 필수가 아니며, HF 가스 및 F2 가스 양쪽을 공급하는 것 대신에, HF 가스를 단독으로 공급해도 된다. 또한, 상술한 바와 같이, 에탄올 가스 대신에 다른 알코올 가스를 사용해도 되고, 알코올로서는, 1가의 알코올이 바람직하고, 1가의 알코올로서는, 에탄올 이외에, 메탄올, 프로판올, 부탄올을 적절하게 사용할 수 있다. 또한, 알코올 가스 대신에 수증기를 사용해도 된다.
이에 의해, F2 가스 및 HF 가스 또는 HF 가스와 에탄올 가스가 불활성 가스인 N2 가스에 의해 적절하게 희석되어, SiO2막을 SiN막에 대하여 고선택비로 에칭할 수 있고, 또한 에칭 스톱하지 않고 고 레이트로 에칭할 수 있다.
이 에칭 처리는, 고온 고압의 조건에서 행하는 것이 바람직하다. 이것은, 고온 고압으로 함으로써 가스의 흡착 확률이 높아져, 에칭을 진행하기 쉬워지기 때문이다. 구체적으로는, 챔버(40) 내의 압력은 1300 내지 40000Pa(약 10 내지 300Torr)의 범위가 바람직하고, 적재대(42)의 온도(거의 웨이퍼(W)의 온도)는 100 내지 300℃가 바람직하다. 더 바람직한 챔버 내의 압력 범위는 3900 내지 13000Pa(약 30 내지 100Torr)이며, 또한 보다 바람직한 적재대의 온도는 150 내지 250℃이다.
F2 가스+HF 가스의 합계에 대한 F2 가스의 체적 비율(유량비)은, 체적％로 0 내지 85％의 범위인 것이 바람직하고, 0 내지 67％의 범위가 보다 바람직하다. 또한, 알코올 가스는 SiN막에 대한 SiO2막의 에칭 선택비를 상승시키는 경향이 있고, F2 가스+HF 가스+알코올 가스의 합계에 대한 알코올 가스의 체적 비율(유량비)은, 체적％로 10 내지 85％의 범위가 바람직하고, 17 내지 67％의 범위가 보다 바람직하다.
이와 같이, F2 가스 및 HF 가스 또는 HF 가스를 단독으로 사용하고, 또한 알코올 가스, 불활성 가스를 사용하여, 가스 조성이나 압력 및 온도 등의 조건을 적정화함으로써, SiN막에 대하여 50 정도 이상, 나아가 100이라는 매우 높은 에칭 선택비로 SiO2막을 에칭할 수 있다. 또한, SiO2막의 에칭 레이트도 10nm/min 이상으로 높은 값을 얻을 수 있다. 특히, SiO2막이 CVD법이나 ALD법으로 성막된 막인 경우에는, SiN막에 대한 에칭 선택비를 200 이상, 에칭 레이트 200nm/min 이상이라는 매우 우수한 에칭성을 얻을 수 있다.
이와 같이 하여, 에칭 장치(5)에서의 에칭 처리가 종료된 후, 게이트 밸브(54)를 개방하여, 제2 웨이퍼 반송 기구(17)의 피크에 의해 적재대(42) 위의 에칭 처리 후의 웨이퍼(W)를 챔버(40)로부터 반출하고, 에칭 장치(5)에 의한 에칭이 종료된다.
<실험예>
이어서, 실험예에 대해서 설명한다.
[실험예 1]
여기에서는, 열산화막을 형성한 칩 및 ALD-SiO2막을 형성한 칩을 부착한 웨이퍼와, SiN막을 형성한 칩을 부착한 웨이퍼를 준비하고, HF 가스 유량: 1000sccm, F2 가스 유량(환산값): 200sccm(Ar 가스: 800sccm), N2 가스 유량: 200sccm, 에탄올 가스 유량: 500sccm, 적재대 온도: 200℃, 챔버내 압력을 30Torr(4000Pa), 50Torr(6665Pa)로 해서 에칭을 행하였다. ALD-SiO2막은, Si 전구체로서 아미노실란을 사용해서 형성하였다. 또한, SiN막은, Si 전구체로서 HCD를 사용해서 형성하였다.
그 결과를 도 4, 5에 도시한다. 도 4는 챔버내 압력과 ALD-SiO2막 및 SiN막의 에칭량과의 관계를 도시하는 도면, 도 5는 챔버내 압력과 열산화막 및 SiN막의 에칭량과의 관계를 도시하는 도면이다. 이들 도면에 도시한 바와 같이, 압력 50Torr(6665Pa)에서, SiO2막의 SiN막에 대한 에칭 선택비가 높고, 열산화막에서 47, ALD-SiO2막에서 4315.29라는 높은 값이 얻어졌다. 또한, ALD-SiO2막에서는, 30Torr(4000Pa)에서도 44.13이라는 높은 값이 얻어졌다.
[실험예 2]
여기에서는, ALD-SiO2막을 형성한 블랭킷 웨이퍼와, SiN막을 형성한 블랭킷 웨이퍼를 준비하여, 실험예 1과 마찬가지의 조건에서 에칭을 행하였다.
그 결과를 도 6에 도시한다. 도 6은, 챔버내 압력과 ALD-SiO2막 및 SiN막의 에칭량과의 관계를 도시하는 도면이다. 이 도면에 도시한 바와 같이, 압력 50Torr(6665Pa)에서, 221.50이라는 높은 에칭 선택비가 얻어졌다.
<본 발명의 다른 적용>
또한, 본 발명은 상기 실시 형태에 한정되지 않고 종종 변형 가능하다. 예를 들어, 상기 실시 형태의 장치는 예시에 지나지 않고, 다양한 구성의 장치에 의해 본 발명의 에칭 방법을 실시할 수 있다. 또한, 피처리 기판으로서 반도체 웨이퍼를 사용한 경우에 대해서 설명하였지만, 반도체 웨이퍼에 한하지 않고, LCD(액정 디스플레이)용 기판으로 대표되는 FPD(플랫 패널 디스플레이) 기판이나, 세라믹스 기판 등의 다른 기판이어도 된다.
1: 처리 시스템 2: 반출입부
3: 로드 로크실 5: 에칭 장치
6: 제어부 11: 제1 웨이퍼 반송 기구
17: 제2 웨이퍼 반송 기구 40: 챔버
43: 가스 공급 기구 44: 배기 기구
61: 가스 도입 노즐 62: 공통 가스 공급 배관
63: N2 가스 공급원 64: F2 가스 공급원
65: HF 가스 공급원 66: 에탄올 가스 공급원
67, 68, 69, 70: 가스 공급 배관 W: 반도체 웨이퍼

Claims (7)

  1. 표면에 원자층 퇴적법(ALD법)에 의해 성막된 산화 실리콘막을 갖고, 상기 산화 실리콘막에 인접해서 질화 실리콘막을 갖는 피처리 기판을 챔버 내에 배치하고,
    상기 챔버 내에, HF 가스 또는 HF 가스 및 F2 가스와, 알코올 가스 또는 수증기와, 불활성 가스를 공급하고, 이에 의해 상기 산화 실리콘막을 상기 질화 실리콘막에 대하여 선택적으로 에칭하고,
    상기 에칭 시에, 상기 챔버 내의 압력을 4000 내지 6665Pa의 범위로 하고, 상기 챔버 내에서 상기 피처리 기판을 적재하는 적재대의 온도를 200 내지 300℃의 범위로 하고,
    상기 에칭을 행할 때의 F2 가스+HF 가스+알코올 가스 또는 수증기의 합계에 대한 알코올 가스 또는 수증기의 체적 비율은, 체적％로 10 내지 85％의 범위인, 에칭 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 알코올 가스는, 에탄올(C2H5OH), 메탄올(CH3OH), 프로판올(C3H7OH), 부탄올(C4H9OH)에서 선택된 적어도 1종으로 이루어지는, 에칭 방법.
  4. 제1항에 있어서,
    상기 에칭을 행할 때의 F2 가스+HF 가스의 합계에 대한 F2 가스의 체적 비율은, 체적％로 0 내지 85％의 범위인, 에칭 방법.
  5. 삭제
  6. 삭제
  7. 컴퓨터상에서 동작하고, 에칭 장치를 제어하기 위한 프로그램이 기억된 기억 매체로서, 상기 프로그램은, 실행 시에, 제1항에 기재된 에칭 방법이 행해지도록, 컴퓨터에 상기 에칭 장치를 제어시키는, 기억 매체.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017176027A1 (ko) * 2016-04-05 2017-10-12 주식회사 테스 실리콘산화막의 선택적 식각 방법
CN108251895A (zh) * 2016-12-29 2018-07-06 江苏鲁汶仪器有限公司 一种氟化氢气相腐蚀设备及方法
WO2018220973A1 (ja) * 2017-05-30 2018-12-06 東京エレクトロン株式会社 エッチング方法
CN108847391B (zh) * 2018-06-01 2021-06-08 北京北方华创微电子装备有限公司 一种非等离子干法刻蚀方法
JP7204348B2 (ja) * 2018-06-08 2023-01-16 東京エレクトロン株式会社 エッチング方法およびエッチング装置
KR20200100555A (ko) * 2019-02-18 2020-08-26 도쿄엘렉트론가부시키가이샤 에칭 방법
JP7065254B2 (ja) * 2020-04-10 2022-05-11 株式会社日立ハイテク エッチング方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002050609A (ja) 2000-08-01 2002-02-15 Asm Japan Kk 半導体基板の処理方法
JP2003031548A (ja) * 2001-07-13 2003-01-31 M Fsi Kk 基板表面の処理方法
JP2006167849A (ja) 2004-12-15 2006-06-29 Denso Corp マイクロ構造体の製造方法
US20060207968A1 (en) * 2005-03-08 2006-09-21 Mumbauer Paul D Selective etching of oxides from substrates

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088231B2 (ja) * 1989-10-02 1996-01-29 大日本スクリーン製造株式会社 絶縁膜の選択的除去方法
US6124211A (en) * 1994-06-14 2000-09-26 Fsi International, Inc. Cleaning method
US7025831B1 (en) * 1995-12-21 2006-04-11 Fsi International, Inc. Apparatus for surface conditioning
US6149828A (en) * 1997-05-05 2000-11-21 Micron Technology, Inc. Supercritical etching compositions and method of using same
JP4833512B2 (ja) 2003-06-24 2011-12-07 東京エレクトロン株式会社 被処理体処理装置、被処理体処理方法及び被処理体搬送方法
JP2005302897A (ja) * 2004-04-08 2005-10-27 Sony Corp ハードエッチングマスクの除去方法および半導体装置の製造方法
JP4105656B2 (ja) * 2004-05-13 2008-06-25 株式会社東芝 半導体装置及びその製造方法
EP1949424A2 (en) * 2005-10-05 2008-07-30 Advanced Technology Materials, Inc. Composition and method for selectively etching gate spacer oxide material
JP5084250B2 (ja) 2006-12-26 2012-11-28 東京エレクトロン株式会社 ガス処理装置およびガス処理方法ならびに記憶媒体
JP4982457B2 (ja) * 2008-09-11 2012-07-25 信越化学工業株式会社 パターン形成方法
JP2012043919A (ja) * 2010-08-18 2012-03-01 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
EP2458037A1 (en) * 2010-11-30 2012-05-30 Imec A method for precisely controlled masked anodization
KR101790826B1 (ko) * 2010-12-07 2017-10-26 에스피티에스 테크놀러지스 리미티드 전자기계 시스템을 제조하기 위한 프로세스
JP5914010B2 (ja) * 2012-01-30 2016-05-11 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP6040609B2 (ja) * 2012-07-20 2016-12-07 東京エレクトロン株式会社 成膜装置及び成膜方法
CN103435002A (zh) * 2013-08-05 2013-12-11 中航（重庆）微电子有限公司 Mems牺牲层刻蚀方法
JP2016025195A (ja) * 2014-07-18 2016-02-08 東京エレクトロン株式会社 エッチング方法
JP6494226B2 (ja) * 2014-09-16 2019-04-03 東京エレクトロン株式会社 エッチング方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002050609A (ja) 2000-08-01 2002-02-15 Asm Japan Kk 半導体基板の処理方法
JP2003031548A (ja) * 2001-07-13 2003-01-31 M Fsi Kk 基板表面の処理方法
JP2006167849A (ja) 2004-12-15 2006-06-29 Denso Corp マイクロ構造体の製造方法
US20060207968A1 (en) * 2005-03-08 2006-09-21 Mumbauer Paul D Selective etching of oxides from substrates

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Publication number Publication date
TW201612976A (en) 2016-04-01
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