KR102222089B1 - 복합 기판, 반도체 디바이스 및 반도체 디바이스의 제법 - Google Patents

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KR102222089B1
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다츠로 다카가키
스기오 미야자와
유지 호리
도모요시 다이
료스케 하토리
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    • Y10T428/12597—Noncrystalline silica or noncrystalline plural-oxide component [e.g., glass, etc.]

Abstract

복합 기판(10)은, 반도체 기판(12)과 절연성의 지지 기판(14)을 접합시킨 것이다. 지지 기판(14)은, 동일한 재료로 만들어진 제1 기판(14a)과 제2 기판(14b)이 블레이드로 박리 가능한 강도로 접합되고, 제1 기판(14a) 중 제2 기판(14b)과의 접합면과는 반대측의 면에서 반도체 기판(12)과 접합되어 있다.

Description

복합 기판, 반도체 디바이스 및 반도체 디바이스의 제법{COMPOSITE SUBSTRATE, SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 복합 기판, 반도체 디바이스 및 반도체 디바이스의 제법에 관한 것이다.
반도체 집적 회로의 고속 동작 또한 저소비 전력을 실현하는 하나의 수단으로서, SOI 기술로 대표되는 복합 기판을 이용한 집적 회로 기술을 들 수 있다(예컨대 특허문헌 1 참조). 이러한 복합 기판은 지지 기판과 기능층(반도체층)으로 이루어진다. 이러한 복합 기판의 반도체층에는 단결정 기판을 이용함으로써 고품질의 기능층으로 할 수 있다. 한편, 지지 기판에는 단결정뿐만 아니라, 비용 삭감의 관점에서 다결정 기판을 이용하는 것도 제안되어 있다. 이러한 복합 기판의 예로서, 휴대 전화용의 고주파 부품에 이용되는 SOI(Si-on-Insulator) 웨이퍼나 SOS(Si-on-Sapphire) 웨이퍼을 들 수 있다. 이들 고주파 디바이스는, 최근의 소형화 요구에 따라, 특히 디바이스의 저배화(低背化)가 중요하게 되고 있다. 그러나, 이러한 복합 기판을 이용하는 경우, 이종 재료가 접합된 구조이기 때문에, 웨이퍼의 두께를 얇게 하면, 휘어짐이 발생하여 버려, 디바이스 작성에 지장이 발생하는 것이 알려져 있다. 그래서 최근에는, 반도체층에 모든 기능을 만들어 넣은 후, 지지 기판을 원하는 두께까지 깎아내는 백 그라인드 공정이 채용되어 있다.
일본 특허 공개 평성10-12547호 공보
그러나, 예컨대 사파이어와 같은 딱딱한 재료를 그라인딩하는 경우, 지석의 마모가 심하여, 비용 증가의 요인이 되는 문제가 있었다.
본 발명은 이러한 문제를 해결하기 위해 이루어진 것으로, 반도체 디바이스를 제조할 때의 백 그라인드 공정을 불필요로 하는 것을 주목적으로 한다.
본 발명은 전술한 주목적을 달성하기 위해 이하의 수단을 채용하였다.
본 발명의 복합 기판은,
반도체 기판과 절연성의 지지 기판을 접합시킨 복합 기판으로서,
상기 지지 기판은, 동일한 절연 재료로 만들어진 제1 기판과 제2 기판이 블레이드로 박리 가능한 강도로 접합되고, 상기 제1 기판 중 상기 제2 기판과의 접합면과는 반대측의 면에서 상기 반도체 기판과 접합된 것이다.
본 발명의 반도체 디바이스의 제법은,
(a) 전술한 복합 기판을 준비하는 공정과,
(b) 상기 복합 기판 중 상기 반도체 기판에 CMOS 반도체 구조를 형성하는 공정과,
(c) 블레이드로 상기 제1 기판으로부터 상기 제2 기판을 박리하여 제거하는 공정과,
(d) 상기 복합 기판을 다이싱하여 반도체 디바이스를 얻는 공정,
을 포함하는 것이다.
본 발명의 반도체 디바이스는, 전술한 본 발명의 반도체 디바이스의 제법에 따라 얻어진 것이다.
본 발명의 복합 기판은, 지지 기판으로서, 동일한 절연 재료로 만들어진 제1 기판과 제2 기판이 블레이드로 박리 가능한 강도로 접합된 것이다. 그 때문에, 제1 기판만을 지지 기판으로서 사용하는 경우에 비해서, 지지 기판을 두껍게 할 수 있다. 그 결과, 온도 변화에 따라 발생하는 복합 기판의 휘어짐을 작게 억제할 수 있고, 복합 기판의 강도도 높게 할 수 있다. 또한, 반도체 기판에 CMOS 반도체 구조를 형성한 뒤는, 블레이드로 제1 기판으로부터 제2 기판을 박리하여 제거하면, 지지 기판의 두께를 간단하게 얇게 할 수 있다. 그 때문에, 백 그라인드 공정에 의해 두꺼운 지지 기판을 얇게 하는 경우에 비해서, 저비용으로 해결된다. 그 결과, 반도체 디바이스로 하였을 때의 제조 비용이 불어나는 것을 억제할 수 있다. 제거한 제2 기판은, 본 발명의 복합 기판을 제작할 때에 재이용할 수 있기 때문에, 그 점에서도 비용을 억제할 수 있다.
본 발명의 반도체 디바이스의 제법에서는, 전술한 본 발명의 복합 기판을 준비하고, 그 복합 기판 중 반도체 기판에 CMOS 반도체 구조를 형성하며, 블레이드로 제1 기판으로부터 제2 기판을 박리하여 제거한 후 다이싱하여 반도체 디바이스를 얻는다. CMOS 반도체 구조를 형성한 뒤는, 블레이드로 제1 기판으로부터 제2 기판을 박리하여 제거하면, 지지 기판의 두께를 간단하게 얇게 할 수 있다. 그 때문에, 백 그라인드 공정에 의해 두꺼운 지지 기판을 얇게 하는 경우에 비해서, 저비용으로 해결된다. 그 결과, 반도체 디바이스로 하였을 때의 제조 비용이 불어나는 것을 억제할 수 있다.
도 1은 복합 기판(10)을 모식적으로 나타내는 단면도이다.
도 2는 복합 기판(10)의 제조 공정을 모식적으로 나타내는 단면도이다.
도 3은 반도체 디바이스(30)의 제조 공정을 모식적으로 나타내는 단면도이다.
다음에, 본 발명의 실시형태를 도면에 기초하여 설명한다. 도 1은 본 실시형태의 복합 기판(10)을 모식적으로 나타내는 단면도이다. 이 복합 기판(10)은, 반도체 기판(12)과, 지지 기판(14)을 구비하고 있다.
반도체 기판(12)은, 반도체 구조를 제조 가능한 기판이다. 이 반도체 기판(12)의 재질로서는, 예컨대, 실리콘을 들 수 있고, 구체적으로는 n형 실리콘이나 p형 실리콘을 들 수 있다. 또한, 게르마늄 외에, GaN이나 GaAs라고 하는 화합물 반도체도 이용된다. 반도체 기판(12)의 크기는, 특별히 한정하는 것은 아니지만, 예컨대, 직경이 50 ㎜∼150 ㎜, 두께가 0.2 ㎛∼50 ㎛이다.
지지 기판(14)은, 절연성의 기판이며, 반도체 기판(12)의 이면에 직접 접합에 의해 접합되어 있거나 유기 접착층을 통해 접합되어 있다. 이 지지 기판(14)은, 동일한 절연 재료로 만들어진 제1 기판(14a)과 제2 기판(14b)이 블레이드로 박리 가능한 강도로 직접 접합이나 유기 접착층을 통해 접합된 것이다. 또한, 지지 기판(14)은, 제1 기판(14a) 중 제2 기판(14b)과의 접합면과는 반대측의 면에서, 반도체 기판(12)과 접합되어 있다. 지지 기판(14)의 재질로서는, 실리콘, 사파이어, 알루미나, 질화규소, 질화알루미늄, 탄화규소 등을 들 수 있다. 고주파 용도의 경우, 체적 저항이 높은 것이 필요로 되기 때문에, 사파이어, 알루미나, 질화알루미늄이 바람직하다. 또한, 저비용화가 요구되는 경우에는, 다결정 알루미나가 바람직하다. 특히 반도체 기판에의 직접 접합과 웨이퍼 비용의 저감을 양립시키고, 또한 웨이퍼표면의 오염 레벨을 낮게 억제하고자 하는(예컨대 10×1010 atms/㎠ 이하) 경우에는, 투광성 알루미나가 바람직하다. 투광성 알루미나는, 고순도이며 또한 조밀하게 할 수 있기 때문이다. 또한, 지지 기판(14)의 크기는, 예컨대, 직경이 50 ㎜∼300 ㎜, 두께가 200 ㎛∼1200 ㎛이다. 제1 및 제2 기판(14a, 14b)의 크기는, 예컨대, 직경이 50 ㎜∼300 ㎜, 두께가 100 ㎛∼600 ㎛이다.
다음에, 이러한 복합 기판(10)을 제조하는 방법에 대해서, 도 2를 이용하여 이하에 설명한다. 도 2는 복합 기판(10)의 제조 공정을 모식적으로 나타내는 단면도이다.
우선, 원반형이며 동일한 절연 재료로 이루어지는 제1 및 제2 기판(14a, 14b)을 준비하고[도 2의 (a) 참조], 양 기판(14a, 14b)을 직접 접합에 의해 접합하여 지지 기판(14)을 제작한다[도 2의 (b) 참조]. 양 기판(14a, 14b)을 직접 접합하는 방법으로서는, 이하의 방법이 예시된다. 즉, 우선, 양 기판(14a, 14b)의 접합면을 세정하여, 상기 접합면에 부착되어 있는 오물을 제거한다. 다음에, 양 기판(14a, 14b)의 접합면에 아르곤 등의 불활성 가스의 이온 빔을 조사함으로써, 잔류한 불순물(산화막이나 흡착물 등)을 제거하며 접합면을 활성화시킨다. 그 후, 진공 중, 상온에서 양 기판(14a, 14b)을 접합시킨다. 양 기판(14a, 14b)의 접합 강도는, 두께 100 ㎛의 블레이드를 삽입하였을 때에 박리하는 강도로 한다. 이러한 강도가 되도록, 접합면의 표면 거칠기, 이온 빔의 조사 시간, 접합 시의 압력 등을 실험에 의해 결정한다. 예컨대, 양 기판(14a, 14b)이 함께 실리콘 기판인 경우, 일반적으로 실리콘의 벌크 강도는 2 J/㎡∼2.5 J/㎡라고 하고 있기 때문에, 양 기판(14a, 14b)의 Si와 Si의 결합 에너지를 그보다 작은 값, 예컨대 0.05 J/㎡∼0.6 J/㎡가 되도록 한다. 0.05 J/㎡를 하회하면 반도체 디바이스의 제조 중에 박리할 우려가 있고, 0.6 J/㎡를 상회하면 블레이드를 원활하게 삽입할 수 없을 우려가 있다. 양 기판(14a, 14b)의 접합면의 표면 거칠기(Ra)가 1 ㎚ 정도인 경우, 경면끼리를 접합할 때의 이온 빔의 조사 시간을 짧게 함으로써 박리 가능한 접합 강도인 0.05 J/㎡∼0.6 J/㎡로 할 수 있다. 한편, 양 기판(14a, 14b)의 접합면의 표면 거칠기(Ra)가 100 ㎚ 정도인 경우, 경면끼리를 접합할 때의 접합 조건과 동일하게 한 경우라도, 박리 가능한 접합 강도로 할 수 있다. 이러한 이온 빔 조사에 의한 접합 방법 외에, 플라즈마 활성화에 의한 접합을 이용할 수도 있다. 예컨대 양 기판의 표면에 잔류하는 이물을, 초음파 수세에 의해 제거한 후, 양 기판 표면에 산소 플라즈마 또는 질소 플라즈마를 조사함으로써, 표면을 활성화 상태로 한다. 이 상태에서 양 기판을 접합시킴으로써 자발 접합면이 전파하여 접합면을 얻을 수 있다. 접합 에너지를 용이하게 박리할 수 있을 정도로 억제하는 경우에는, 접합 후의 열 처리를 실시하지 않고, 플라즈마에 의한 활성화 접합만을 실시한 상태로 하면 좋다.
계속해서, 지지 기판(14)과 반도체 기판(12)을 접합한다[도 2의 (c) 참조]. 구체적으로는, 지지 기판(14) 중 제1 기판(14a)의 표면과 반도체 기판(12)의 이면을 접합한다. 접합 방법은, 직접 접합이어도 좋고, 유기 접착층을 통해 접합하여도 좋다. 직접 접합에 대해서는, 이미 서술하였기 때문에, 여기서는 그 설명을 생략한다. 단, 접합 강도가 실리콘의 벌크 강도 2 J/㎡∼2.5 J/㎡와 동등하거나 그 이상이 되도록 접합면의 표면 거칠기, 이온 빔의 조사 시간, 접합 시의 압력 등을 결정한다. 유기 접착층을 통해 접합하는 경우에는, 우선, 지지 기판(14)의 표면 및 반도체 기판(12)의 이면의 한쪽 또는 양쪽에 유기 접착제를 균일하게 도포하여, 양자를 중합시킨 상태로 유기 접착제를 고화시킴으로써 접합한다. 이상과 같이 하여, 복합 기판(10)이 얻어진다[도 2의 (d) 참조]. 직접 접합 방법은 여기서 나타낸 방법 이외에, 플라즈마를 이용한 것이나, 중성 원자 빔을 이용하는 등에 의하여도 좋고, 특별히 한정되는 것이 아니다.
다음에, 이러한 복합 기판(10)을 이용하여 반도체 디바이스(30)를 제작하는 방법에 대해서, 도 3을 이용하여 이하에 설명한다. 도 3은 반도체 디바이스(30)의 제조 공정을 모식적으로 나타내는 단면도이다.
우선, 복합 기판(10)을 준비한다[도 3의 (a) 참조]. 이에 대해서는, 도 2를 이용하여 이미 설명하였기 때문에, 여기서는 그 설명을 생략한다.
다음에, 복합 기판(10) 중 반도체 기판(12)의 표면에 CMOS 반도체 구조와 재배선층을 형성한다[도 3의 (b) 참조]. 반도체 기판(12)의 표면은, 다수의 반도체 디바이스(30)가 형성되도록 구획되어 있고, 각 반도체 디바이스에 대응하는 위치에 CMOS 반도체 구조와 재배선층을 포토 리소그래피 기술을 이용하여 형성한다.
다음에, 두께 100 ㎛의 블레이드로 제1 기판(14a)으로부터 제2 기판(14b)을 박리하여 제거한다[도 3의 (c) 참조]. 제2 기판(14b)을 박리한 후의 제1 기판(14a)의 면(박리면)은, 표면 거칠기(Ra)가 충분히 작기 때문에 특별히 연마할 필요는 없지만, 필요에 따라 연마하여도 좋다. 또한, 제1 기판(14a)의 박리면에는, 제1 기판(14a)의 재질에 유래하는 원소 이외에, 직접 접합 시에 사용한 진공 챔버의 재질에 유래하는 원소가 포함된다. 예컨대, 진공 챔버의 재질이 스테인리스강인 경우에는, 그에 유래하는 Fe 원소나 Cr 원소가 포함된다. 제1 기판(14a)으로부터 박리된 제2 기판(14b)은, 다음번 복합 기판(10)을 제작할 때에 재이용할 수 있다.
마지막으로, 구획을 따라 다이싱함으로써, 다수의 반도체 디바이스(30)를 얻는다[도 3의 (d) 참조].
이상 설명한 본 실시형태에 따르면, 지지 기판(14)으로서, 동일한 절연 재료로 만들어진 제1 기판(14a)과 제2 기판(14b)이 접합된 것을 이용하였기 때문에, 제1 기판(14a)만을 지지 기판(14)으로서 사용하는 경우에 비해서, 지지 기판(14)을 두껍게 할 수 있다. 그 결과, 온도 변화에 따라 발생하는 복합 기판(10)의 휘어짐을 작게 억제할 수 있고, 복합 기판(10)의 강도도 높게 할 수 있다. 또한, 반도체 기판(12)에 CMOS 반도체 구조와 재배선층을 형성한 뒤는, 블레이드로 제1 기판(14a)으로부터 제2 기판(14b)을 박리하여 제거하면, 지지 기판(14)의 두께를 간단하게 얇게 하는 것, 즉 반도체 디바이스의 저배화할 수 있다. 그 때문에, 지지 기판(14)과 동일한 두께의 벌크인 지지 기판을 백 그라인드 공정에서 얇게 하는 경우에 비해서, 저비용으로 해결된다. 그 결과, 반도체 디바이스(30)의 제조 비용이 불어나는 것을 억제할 수 있다. 제거한 제2 기판(14b)은, 다음번 복합 기판(10)을 제작할 때에 재이용할 수 있기 때문에, 그 점에서도 비용을 억제할 수 있다.
또한, 본 발명은 전술한 실시형태에 조금도 한정되는 것이 아니며, 본 발명의 기술적 범위에 속하는 한 여러가지의 양태로 실시할 수 있는 것은 물론이다.
예컨대, 전술한 실시형태에서는, 제1 및 제2 기판(14a, 14b)을 직접 접합에 의해 접합하는 경우를 설명하였지만, 제1 및 제2 기판(14a, 14b)을 유기 접착층을 통해 접합하여도 좋다. 예컨대, 제1 및 제2 기판(14a, 14b)의 접합면의 한쪽 또는 양쪽에 유기 접착제를 균일하게 도포하여, 양자를 중합시킨 상태로 유기 접착제(예컨대 우레탄계, 에폭시계 등)를 고화시킴으로써 접합한다. 접합 강도는 전술한 실시형태와 동일하게 되도록 한다. 이와 같이 하여도, 본 발명의 효과가 얻어진다.
실시예
[실시예 1]
본 실시예에서는, 투광성 알루미나 세라믹으로 이루어지는 제1 및 제2 기판을 접합한 지지 기판을 제작하고, 이 지지 기판과 Si 기판을 접합하여 복합 기판을 제작하여, Si 기판에 CMOS 반도체 구조를 형성하였다. 이하, 이 점을 상세하게 설명한다.
우선, 투광성 알루미나 세라믹제의 블랭크 기판을 이하의 순서로 제작하였다. 표 1에 나타내는 원료 분말, 분산매, 겔화제, 분산제 및 촉매를 혼합한 슬러리를 조제하였다. α-알루미나 분말은, 비표면적 3.5 ㎡/g∼4.5 ㎡/g, 평균 1차 입자 직경 0.35 ㎛∼0.45 ㎛의 것을 이용하였다. 이 슬러리를, 알루미늄 합금제의 틀에 실온에서 주입 후, 실온에서 1시간 방치하였다. 이어서 40℃에서 30분 방치하여, 고화를 진행시키고 나서, 이형하였다. 더욱, 실온, 이어서 90℃의 각각에서 2시간 방치하여, 판형의 분말 성형체를 얻었다. 얻어진 분말 성형체를, 대기 중 1100℃에서 가소(예비 소성) 후, 수소:질소=3:1(체적비)의 분위기 중, 1750℃에서 소성을 행하고, 그 후, 동조건에서 어닐링 처리를 실시하여, 직경 150 ㎜, 두께 1.0 ㎜의 블랭크 기판으로 하였다.

원료분말
α-알루미나 100 중량부

MgO(마그네시아) 0.025 중량부

ZrO2(지르코니아) 0.040 중량부

Y2O3(이트리아) 0.0015 중량부

분산매
글루타르산디메틸 27 중량부

에틸렌글리콜 0.3 중량부

겔화제
MDI 수지* 4 중량부

분산제
고분자 계면 활성제 3 중량부

촉매
N,N-디메틸아미노헥산올 0.1 중량부
*MDI는 디페닐에탄디이소시아네이트의 약기.
계속해서, 2장의 블랭크 기판을 고정밀도 연마 가공을 이하의 순서로 실시하였다. 우선, 그린 카본에 의한 양면 랩 가공에 의해 형상을 갖춘 뒤, 다이아몬드 슬러리에 의한 양면 랩 가공을 실시하였다. 다이아몬드의 입자 직경은 3 ㎛로 하였다. 각각의 블랭크 기판의 두께는, 200 ㎛와 450 ㎛로 하였다. 두께가 200 ㎛인 블랭크 기판을 제1 기판, 두께가 450 ㎛인 블랭크 기판을 제2 기판이라고 칭한다. 제1 기판의 편면에 대하여, CMP에 의해 Ra<1 ㎚까지 마무리 가공을 실시하였다. 그 후, 표면의 오염을 제거하기 위해, 제1 및 제2 기판에 대하여 세정을 실시하였다.
계속해서, 제1 및 제2 기판을 플라즈마 활성화법에 따라 직접 접합하여 지지 기판으로 하였다. 우선, 제1 기판 중 CMP 마무리 가공을 실시한 면과는 반대측의 면과 제2 기판 중 한쪽의 면을, 입자 직경 3 ㎛의 다이아몬드에 의한 랩면으로 하였다. 제1 및 제2 기판을 세정하여 표면의 오물을 뗀 후, 제1 및 제2 기판의 각각의 표면을 산소 플라즈마 분위기에 50초간 노출하였다. 이어서, 제1 및 제2 기판의 각각의 빔 조사면을 접촉시키도록 중합시킨 후, 기판의 엣지부 부근을 누름으로써 자발 접합면을 전파시켜, 총 두께 650 ㎛의 지지 기판을 얻었다.
크랙 오프닝법을 이용하여 단위 면적당의 결합 에너지를 측정한 바, 제1 및 제2 기판과의 결합 에너지는 약 0.1 J/㎡였다. 일반적으로 실리콘의 벌크 강도가 2 J/㎡∼2.5 J/㎡라고 하고 있어, 제1 및 제2 기판과의 결합 에너지는 벌크 강도보다 약하며, 블레이드에 의한 박리가 가능한 것을 확인하였다. 또한, 크랙 오프닝법이란, 접합 계면에 블레이드를 삽입하고, 진입한 블레이드의 거리로 접합 계면의 표면 에너지를 측정하는 방법이다. 사용한 블레이드는 페더안젠카미소리사 제조의 품번 99077(칼날 길이: 약 37 ㎜, 두께: 0.1 ㎜, 재질: 스테인리스강)로 하였다.
계속해서, 지지 기판 중 CMP 마무리를 실시한 표면과 실리콘 기판을, 플라즈마 활성화에 의한 직접 접합에 의해 서로 접합시키고, 연마 가공에 의해 실리콘 기판을 1 ㎛까지 박판 가공하며, 그 후 200℃에서 어닐링 처리를 행함으로써 실리콘과 투광성 알루미나로 이루어지는 복합 기판을 얻었다. 이 시점에서의 기판의 휘어짐은 150 ㎜ 직경에서 50 ㎛였다. 이것은 반도체 프로세스에 투입할 수 있는 휘어짐량이었다.
이 복합 기판 중의 실리콘 기판에 CMOS 반도체 구조와 재배선층을 형성하였다. 마지막으로 지지 기판을 구성하는 제1 및 제2 기판을 블레이드에 의해 박리하여 제2 기판을 제거하고, 지지 기판의 두께를 200 ㎛로 함으로써, 백 그라인드 공정을 행하는 일없이, 원하는 지지 기판의 두께를 실현할 수 있는 것을 확인하였다.
[비교예 1]
본 비교예에서는, 투광성 알루미나 세라믹으로 이루어지는 1장의 블랭크 기판을 지지 기판으로 하고, 이 지지 기판과 실리콘 기판을 접합하여 복합 기판을 제작하였다. 구체적으로는, 우선, 실시예 1과 동일하게 하여, 직경 150 ㎜, 두께 400 ㎛의 투광성 알루미나 세라믹제의 블랭크 기판을 제작하고, 이것에 랩 가공 및 CMP 가공을 실시하여 두께 200 ㎛의 블랭크 기판으로 하며, 이것을 지지 기판으로 하였다. 계속해서, 이 지지 기판과 실리콘 기판을 플라즈마 활성화에 의한 직접 접합에 의해 접합시키고, 연마 가공에 의해 실리콘 기판을 1 ㎛까지 박판 가공하며, 더욱 200℃에서 어닐링 처리를 행하여, 비교예 1의 복합 기판을 얻었다. 이 시점에서의 휘어짐을 측정한 바, 150 ㎜ 직경에서 150 ㎛이며, 실시예 1과 비교해서 큰 휘어짐이 되는 것을 확인하였다. 이 경우, 반도체의 리소그래피 공정에서 패턴 어긋남을 일으키는 요인이 되는 것이 염려된다.
본 출원은, 2013년 2월 19일에 출원된 일본국 특허 출원 제2013-30161호를 우선권 주장의 기초로 하고 있으며, 인용에 의해 그 내용의 전부가 본 명세서에 포함된다.
본 발명의 복합 기판은, SOI 기판이나 SOS 기판으로서 이용 가능하다.
10 복합 기판, 12 반도체 기판, 14 지지 기판, 30 반도체 디바이스.

Claims (7)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    (a) 동일한 절연 재료로 만들어진 제1 기판(14a)과 제2 기판(14b)이, 상기 제1 기판(14a)과 상기 제2 기판(14b)의 단위 면적당 결합 에너지로 표현된 0.05 J/㎡ 내지 0.6 J/㎡의 강도로 서로 접합되도록, 이온 빔 조사 및 플라즈마 활성화 중 하나에 의해 상기 제1 기판(14a)과 상기 제2 기판(14b)을 직접 접합하여 지지 기판(14)을 제작하고, 상기 지지 기판(14)의 상기 제1 기판(14a) 중 상기 제2 기판(14b)과의 접합면과는 반대측의 면에 반도체 기판(12)을 접합함으로써, 복합 기판(10)을 제공하는 단계;
    (b) 상기 복합 기판(10)의 상기 반도체 기판(12)에 CMOS 반도체 구조(30)를 형성하는 단계;
    (c) 상기 지지 기판(14)의 상기 제1 기판(14a)과 상기 제2 기판(14b) 사이에 블레이드를 삽입하여 상기 지지 기판(14)의 상기 제1 기판(14a)과 상기 제2 기판(14b)을 서로 박리하고, 상기 제1 기판(14a)으로부터 상기 제2 기판(14b)을 제거하는 단계; 및
    (d) 상기 제2 기판(14b)을 제거한 후에, 상기 제1 기판(14a)으로부터 상기 제2 기판(14b)을 박리하여 제거한 후의 상기 지지 기판의 상기 제1 기판(14a) 및 상기 반도체 기판(12)을 포함하는 상기 복합 기판을 다이싱하여 반도체 디바이스(30)를 얻는 단계
    를 포함하는, 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 제1 기판(14a) 및 상기 제2 기판(14b)에 사용된 재료는, 실리콘, 사파이어, 알루미나, 질화규소, 질화알루미늄 및 탄화규소로 이루어지는 군에서 선택된 1종인 것인, 반도체 디바이스 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 기판(14a) 및 상기 제2 기판(14b)에 사용된 재료는 투광성 알루미나인 것인, 반도체 디바이스 제조 방법.
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