KR102206150B1 - 3d 와이어 불록 구조 및 방법 - Google Patents

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도널드 에릭 톰슨
코시모 칸타토레
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알&디 설킷트스 인크.
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Abstract

본 발명은 첨가 제조 공정(additive manufacturing processes)을 이용함으로써 맞춤형 패턴으로 블록의 상부 및 하부를 연결하는 전기적 연결이 생성되는 구조 및 메카니즘을 제공한다. 특히, 연결 지점이 블록의 표면에 생성될 수 있어서 원본 패턴을 더 작게, 더 크게 또는 대체 패턴으로 변환하는 대체 위치로 라우팅할 수 있다.

Description

3D 와이어 불록 구조 및 방법
본 출원은 여기에서 포함된 것과 같은 출원인에 의해 2016년 6월 22일자 출원된 일련번호 15/189,435의 트레이스 애니웨어 인터커넥트(Trace Anywhere Interconnect) 선출원의 전체 내용을 참조하고 포함한다.
본 발명은 일반적으로 전기적 테스트 및 측정에 관한 것이고, 구체적으로는 블록 내에 전기적 전도성 경로(electrically conductive paths)를 생성하는 새로운 방법에 관한 것이다. 특히, 본 발명은 2개 이상의 분리된 접점(discrete contact point)사이에 전기적 상호 접속 메카니즘을 형성하는 것에 관한 것으로서, 2개 또는 그 이상의 회로 평면들 사이의 3차원 공간에 형성된 회로망(circuitry)을 지닌 2개 이상의 병렬 회로 평면 내의 회로 패드(이에 한정되지는 않지만)와 같은 상호 접속 장치를 통해 2개 이상의 전기 장치의 전기적 결합을 허용하기 위한 것이다. 본 발명의 이러한 새로운 메카니즘은 현재의 산업 메커니즘과 비교할 때 설계 시간을 감소시키고 전도성 경로 라우팅 옵션을 증가시킨다.
종래의 상호 접속 기술은 전도성 트레이스들(conductive trace)에 의해 회로망의 라우팅을 χ-y 평면으로 제한한다. 그런 다음 이러한 트레이스들은, 트레이스에 수직으로 형성된 구멍들(통로들,vias)을 통해 z-축에 연결되며, 트레이스들 위에 정렬된다. 그런 다음 이들 통로는 부분적으로 또는 완전하게 채워진(충전된) 금속화로 코팅되거나 도금되어, 트레이스들을 x-y 평면 위 아래로 형성된 회로망에 연결한다.
이들 상호 접속 구조(interconnect structures)는 구조체의 외부 주요 표면의 양면에 그리고 때로는 구조체의 부수적 면(minor sides) 또는 표면에 접촉 패드 의 어레이를 갖는 것이 일반적이다. 이러한 접촉 패드는 외부 표면상의 전자 부품과 전기적으로 연결되도록 되어있다. 전기적으로 연결될 각각의 면에 많은 수의 접촉 패드 또는 접점이 있을 때, 내부 회로망 층은 매우 조밀해지고 많은 수의 라우팅 층(routing layers)을 필요로 한다. 이들 층 각각은 유전체 시트(dielectric sheet)의 양면에 샌드위치된 2개의 층 쌍(layer pairs of two)으로 전통적으로 형성된다. 이들 시트는 동시에 제조되고 다층 구조를 형성하는 추가의 유전체 시트 층들과 함께 접합(bonded)된다. 그런 다음 통로가 형성되며 이들 층 스택(layer stacks)을 통해 부분적으로 또는 완전히 금속화되어 필요한 z축 상호접속을 만든다. 부분적으로 또는 매립된 통로는 층들을 함께 접합하기 전에 각각의 층 쌍에 형성되어 금속화 될 수 있다.
대안적으로, 라우팅 밀도를 개선하기 위해 유전체 층들 및 회로망 층들은 필요한 곳에 형성되는 막힌 통로(blind vias)에 차곡차곡(one on top of another) 순차적으로 쌓일 수 있다. 따라서 통로가 필수적이지 않은 층들 상에 x-y 평면의 라우팅 공간을 차지하는 관통 통로 필요하지 않다. 이 통로는 어디에서나 크게 개선된 라우팅 밀도에 접근하지만 이들 층들을 순차적으로 쌓아올리는데 드는 시간과 노력의 비용으로부터 시달린다.
본 발명은 블록 내에 전기적 전도성 경로를 생성하는 새로운 방법을 제공하기 위한 것으로, 특히, 본 발명은 2개 이상의 분리된 접점 사이에 전기적 상호 접속 메카니즘의 형성을 제공하기 위한 것이다.
본 발명은, 2개 또는 그 이상의 회로 평면들 사이의 3차원 공간에 형성된 회로망을 지닌 2개 이상의 병렬 회로 평면 내의 회로 패드와 같은, 이에 한정되지는 않지만, 2개 이상의 분리된 접점 사이에 복잡한 연결을 갖는 전기적 상호 접속 메카니즘이 형성되는 메카니즘 및 구조를 제공하는데, 이러한 방식으로, 본 발명은 상호 접속 장치를 통해 2개 이상의 전기 장치들의 전기적 결합(electrical coupling)을 제공한다.
본 발명은 첨가 제조 공정(additive manufacturing processes)을 이용함으로써 맞춤형 패턴으로 블록의 상부 및 하부를 연결하는 전기적 연결이 생성되는 구조 및 메카니즘을 제공한다. 특히 연결 지점(connection points)이 블록의 표면에 생성될 수 있어서 원본 패턴을 더 작게, 더 크게 또는 대체 패턴으로 변환하는 대체 위치로 라우팅할 수 있다.
본 발명은 블록 내에 전기적 전도성 경로를 생성하는 새로운 방법을 제공할 수 있으며, 2개 이상의 분리된 접점 사이에 전기적 상호 접속 메카니즘의 형성을 제공할 수 있다.
도 1은 유전체 충전 전의 본 발명의 첨가 금속 구성의 측 단면도이다.
도 2는 유전체 충전 후의 본 발명의 첨가 금속 구성의 측 단면도이다.
도 3은 하부 플레이트가 제거된 후의 본 발명의 금속 및 유전체의 측 단면도이다.
도 4는 본 발명의 메카니즘에 따라 독특한 구성 옵션이 사용되는 본 발명의 일 실시예의 측면도이다.
도 5는 보강 메카니즘(reinforcing mechanics)을 나타내는 본 발명의 일 실시예의 단면도이다.
도 6은 본 발명의 다른 실시예의 단면도이다.
도 7은 본 발명의 구조가 테스트 및 측정 어플리케이션에 연결되는 본 발명의 다른 실시 예를 도시한다.
본 출원은 여기에서 포함된 것과 같은 출원인에 의해 2016년 6월 22일자 출원된 일련번호 15/189,435의 트레이스 애니웨어 인터커넥트(Trace Anywhere Interconnect) 선출원의 전체 내용을 참조하고 포함한다. 현재의 출원에 있어, 이전 출원과의 차이점은 플라스틱(이에 한정되지는 않지만)과 같은 유전체 재료가 현 출원 발명에서 추가되기 전에 먼저 금속화(metallization)가 제공된다는 것이다. 이전의 트레이스 애니웨어 인터커넥트 어플리케이션의 경우와 정반대이다.
이제, 도 1 내지 도 7의 도면을 참조하면, 도 1 내지 도 3은 본 발명의 구조 및 메커니즘에 대한 기본 구성 단계를 도시한다. 도 4는 이 메카니즘을 사용하는 일부 대안 및 유리한 배선 가능성(wiring capabilities)을 도시한다. 도 5 및 도 6은 본 발명의 두가지 실시예를 도시한다. 도 7은 본 발명의 구조가 테스트 및 측정 어플리케이션에 연결되는 또 다른 실시 예를 도시한다.
도 1 내지 도 3은 본 발명의 기본 구성 기술을 상세하게 설명한다. 첫째로, 3D 프린터 또는 상업적으로 이용가능하며 공지된 공정(예컨대, 재료 분사, 결합제 분사, 재료 압출, 분말 베드 융합, 직접 에너지 증착 또는 시트 적층)에 의해 형성된 금속이 첨가 공정(additive process)(도 1)(1,2,3,4)을 통해 원하는 형상으로 증착되어 형성된다. 일반적으로 에폭시 재료의 유전체(5)가 금속(도 2)의 갭들을 채우기 위해 추가된다. 주형(mold)이 특정 영역을 채우지 못하게 하도록 공기가 모형(model)에 추가될 수도 있다. 일단 유전체 재료가 채워지면(충전), 유지 프레임(4,holding frame)은, 예컨대 그라인딩, 에칭, 레이저 절단, 또는 밀링과 같은 2차 공정에 의해 제거된다. 완성된 블록(6)은 이제 블록 상의 여러 다른 지점에 전기적 연결을 제공하는 분리된 절연 경로(separate isolated paths)를 가진다.
첨가 제조(가공)(Additive manufacturing)는 일반적으로 인쇄 배선 기판(printed wiring boards)(PCB)에서 사용할 수 없는 많은 유리한 옵션을 제공한다. 전기 전도성 경로는 비록 일부 실례가 전통적인 와이어와 직접적으로 유사하지 않더라도 여기에서 "와이어" 라고 언급된다.
첫 번째 배선 옵션(wiring option)은 임의의 각도(1A)로 있을 수 있는 단순한 직선이다. 두 번째 옵션은 블록 내에 와이어를 라우팅(routing)하는데 도움이 되도록 와이어(1B)에 커브를 넣는 것이다. 세 번째 옵션은 블록 내에 라우팅하도록 와이어에 다수의 계단식 높이 변경(stair-step elevation)(1C)을 하는 것이다. 네 번째 옵션은 저항을 줄이고 인덕턴스를 수정하며 커패시턴스를 수정하고, 또는 구성을 단순화하기 위해 개별 와이어를 합쳐서 훨씬 더 큰 와이어로 병합되도록 하는 것이다. 다섯 번째 옵션은 동축 전송선 구조(coaxial transmission line structures)(1E), 도파관(waveguide), 또는 다른 임피던스 제어 구조를 생성하는 것이다.
본 발명의 인쇄된 3D 와이어 블록에 서포트(support)를 제공하기 위한 추가적인 기계적 구조가 추가될 수 있다. 예를 들어, 뚜껑(10)을 위한 구멍들 및 래칭 메카니즘(latching mechanism)을 위한 피처들(features)이 설계에 내장될 수 있다. 이는 전통적인 메카니즘에 비해 구성 공정의 단계 수를 줄인다.
도 5는 더 큰 피치 패드 패턴을 더 미세한 패키지 크기로 크기 조정(scale)하기 위해 이 공정에 사용하는 소켓의 본 발명의 실시 예를 도시한다. 상호 접속 재료(9)(예를 들어, 전도성 탄성 중합체 컬럼의 시트, 스프링 핀 또는 다른 컴플라이언스 상호 접속 장치)를 추가함으로써, 집적 회로 칩(8)이 보드 또는 다른 상호 접속 장치에 소켓 연결될 수 있다.
도 6의 실시 예에서, 내부 프레임 워크(13)는 플라스틱이 추가된 기계적 서포트 구조 내에 도시되어 있다. 이 내부 프레임(13)은 본 발명에 대한 몇 가지 편익을 제공한다. 이는 블록 내 와이어의 허용 오차 정확도(tolerance accuracy)에 직접적으로 결부된(tied) 정렬 피처들(12,alignment features)을 허용한다. 이는 나사 구멍(11) 또는 클립과 같은 기계적 연결 피처들을 허용한다. 이는 블록 전체에 걸쳐 강도를 증가시키고, 고체 유전체의 강도를 향상시킨다. 이는 또한 블록의 온도 팽창 특성(temperature expansion properties)이 변경되는 것을 허용한다.
도 7은 테스트 측정 목적의 본 발명의 어플리케이션을 도시한다. 도 7의 어플리케이션은 Advantest 93k 또는 Teradyne UltraFlex 테스터와 같은 자동 테스트 장비에 소켓을 전기적으로 연결하도록 인쇄 배선 기판(16)(PWB 또는 PCB)에 소켓(15)을 배치해야 하는 테스트 및 측정 어플리케이션에 대한 것이다.
3D 와이어 블록(6, 3D wire block)은 PCB(16) 상의 전기적 패드 패턴을 피시험장치인 Device Under Test(DUT)(8) 핀 배열 패턴(pin out pattern)과 일치하는 더 작은 패턴으로 변형할 수 있다.
도 7의 어플리케이션에서, 탄성 중합체 컬럼(9)은 3D 와이어 블록(6)을 소켓 (15)에 연결한다. 소켓은 DUT(8)를 3D 와이어 블록(6)에 전기적으로 연결하기 위한 컴플라이언스(compliance)를 제공하는 스프링 핀(14)을 보유한다.
이 경우에 본 발명의 3D 와이어 블록은 DUT(8) 피치와 비교할 때 통로 피치(via pitch)가 더 크기 때문에 PCB(16)가 보다 신속하고 용이하게 제조될 수 있게 한다.
또한, 트레이스 애니웨어 인터커넥트(Trace Anywhere Interconnect) 어플리케이션의 다양한 실시 예 구조는 본 발명의 메카니즘 및 구조일 수 있고 여기에 포함될 수 있다.
현재 바람직한 실시 예가 본 개시의 목적을 위해 설명되었지만, 메카니즘 단계의 배치에 있어 많은 변경이 있을 수 있으며 당업자는 장치 부분을 만들 수 있다. 이러한 변경은 첨부된 청구항에 의해 정의된 본 발명의 사상 내에 포함된다.

Claims (32)

  1. 전기적 상호 접속 메카니즘을 형성하기 위한 방법에 있어서,
    3D 성형(3D forming)에 의해 금속 평면을 형성하기 위해 재료를 제거하기 보다는 추가하는 공정을 통해 프로그래밍된 형상을 갖는 평면을 형성하기 위해 금속을 증착하고;
    형성된 금속 평면으로부터 프로그래밍된 기하학 구조(geometries)의 와이어를 연장하여 상기 와이어를 3차원 공간에서 프로그래밍된 위치로 연장하고; 그리고
    모든 금속 와이어를 포함하는(encompassing) 금속 평면의 상부에 충전하기 위해 유전체를 추가하며, 하나 이상의 기판(substrates)을 형성하기 위해 상기 유전체를 경화하고; 2차 공정에 의해 하나 이상의 기판으로부터 금속 평면을 제거함으로서, 하나 이상의 기판 상의 여러 다른 지점(spot)에 하나 이상의 전기적 연결을 제공하는 분리된 절연 경로를 갖는 완성된 블록을 생성하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    금속 평면을 형성하기 위해 재료 제거하기 보다는 추가하는 공정은 레이저 소결에 의한 방법.
  3. 제1항에 있어서,
    유전체는 금속의 갭을 채우기 위해 추가된 에폭시 재료 인 방법.
  4. 제3항에 있어서,
    유전체는, 유전체가 특정 영역을 채우지못하도록, 기판에 추가된 공기 갭을 포함할 수 있는 방법.
  5. 제1항에 있어서,
    금속 평면에 일단 유전체 재료가 채워지면, 금속 평면은 그라인딩, 에칭, 레이저 절단, 또는 밀링 중 하나의 2차 공정에 의해 제거되는 방법
  6. 제1항에 있어서,
    지점 간 연결을 위해 임의의 각도로 배열될 수 있는 단순 직선 와이어를 제공하는 단계를 더 포함하는 방법.
  7. 제1항에 있어서,
    블록 내에 와이어를 라우팅하는데 도움이 되도록 커브를 지니게 와이어를 성형(shaping)하는 것을 더 포함하는 방법.
  8. 제1항에 있어서,
    블록 내에 라우팅하기 위해 와이어에 다수의 계단식 높이(stair-step elevation) 변경을 하는 것을 더 포함하는 방법.
  9. 제1항에 있어서,
    저항을 줄이고 인덕턴스를 변경하며 커패시턴스를 변경하고, 또는 구성을 단순화하기 위해 개별 와이어를 합쳐서 더 큰 와이어로 병합하는 것을 더 포함하는 방법.
  10. 제1항에 있어서,
    동축 전송선 구조, 도파관, 또는 다른 임피던스 제어 구조를 제공하는 것을 더 포함하는 방법.
  11. 제1항에 있어서,
    구조의 뚜껑을 위한 구멍 및 상기 뚜껑을 위한 래칭 메카니즘을 제공함으로써 상기 전기적 상호 접속 메카니즘에 내장될 수 있는 서포트를 제공하기 위한 추가적인 기계적 구조를 제공하는 것을 더 포함하여, 이로인해 전통적인 공정과 비교하여 상기 구조의 구성에 있어서의 단계를 감소시키는 방법.
  12. 제1항에 있어서,
    더 큰 피치 패드 패턴을 더 미세한 패키지 크기로 크기 조정(scale)하기 위해 소켓을 사용하는 것을 더 포함하며, 여기에서 상호 접속 재료를 추가함으로써, 집적 회로 칩이 보드 또는 다른 상호 접속 장치에 소켓 연결될 수 있는 방법.
  13. 제12항에 있어서,
    상호 접속 재료는 전도성 탄성 중합체 컬럼의 시트, 스프링 핀, 또는 다른 컴플라이언스 상호 접속 디바이스일 수 있는 방법.
  14. 제1항에 있어서,
    구조는, 나사 구멍 또는 클립과 같은 기계적 연결 피처들이 전체 블록의 강도를 증가시키고, 고체 유전체의 강도를 향상시키며, 블록의 온도 팽창 특성의 변경을 허용하도록 블록 내의 와이어에 대해 허용 오차 정확도 내의 정렬을 갖는 내부 프레임을 가지는 방법.
  15. 제1항에 있어서,
    3D 와이어 블록을 PCB에 탄성 중합체 컬럼이 연결하고, 소켓은 와이어 블록에 DUT를 전기적으로 연결하기 위한 컴플라이언스를 제공하는 스프링 핀을 보유하며, 이로인해 피시험장치(Device Under Test)(DUT) 피치와 비교할 때 인쇄 회로 기판(PCB)이 더 큰 통로 피치(via pitch)로 제조될 수 있게 허용하여 인쇄 회로 기판의 신속하고 용이한 제조를 제공하는 방법.
  16. 전기적 상호 접속 메카니즘을 형성하기 위한 방법에 있어서,
    평면을 형성하기 위해 금속을 증착; -3D 성형으로 금속 평면을 형성하기 위해 재료를 제거하기 보다는 추가하는 공정을 통한 프로그래밍된 형상을 갖음-
    형성된 금속 평면으로부터 프로그래밍된 기하학 구조(geometries)의 와이어를 연장하여 상기 와이어를 3차원 공간에서 프로그래밍된 위치로 연장; 및
    유전체를 추가; -모든 금속 와이어를 포함하는(encompassing) 금속 평면의 상부에 충전하기 위함-
    하나 이상의 기판을 형성하기 위해 상기 유전체를 경화;
    2차 공정에 의해 하나 이상의 기판으로부터 금속 평면을 제거함으로써, 하나 이상의 기판 상의 여러 다른 지점에 하나 이상의 전기적 연결을 제공하는 분리된 절연 경로를 갖는 완성된 블록을 생성; 하는 단계를 포함하는 방법.
  17. 제16항에 있어서,
    금속 평면은, 3D 프린터, 재료 분사(material jetting), 바인더 분사, 재료 압출, 파우더 베드 용접, 분말상 융합(powder bed fusion), 직접 에너지 증착, 또는 시트 적층(sheet lamination) 중 하나에 의한 3D 포맷팅에 의해 형성되는 방법
  18. 아래 단계들을 포함하는 공정에 의해 형성되는 전기적 상호 접속 장치에 있어서,
    3D 성형으로 금속 평면을 형성하기 위해 재료를 제거하기 보다는 추가하는 공정을 통해 프로그래밍된 형상의 평면을 형성하기 위해 금속을 증착하는 단계;
    형성된 금속 평면으로부터 프로그래밍된 기하학 구조(geometries)의 와이어를 연장하여 3차원 공간에서 프로그래밍된 위치로 와이어를 연장하는 단계;
    모든 금속 와이어를 포함하는(encompassing) 금속 평면의 상부에 충전하기 위해 유전체를 추가하며, 하나 이상의 기판을 형성하기 위해 유전체를 경화하고,
    2차 공정에 의해 하나 이상의 기판으로부터 금속 평면을 제거함으로서, 하나 이상의 기판 상의 여러 다른 지점에 하나 이상의 전기적 연결을 제공하는 분리된 절연 경로를 갖는 완성된 블록을 생성하는 단계; 를 포함하여 형성되는 것을 특징으로 하는 전기적 상호 접속 장치.
  19. 제18항에 있어서,
    연장된 와이어는 지점 간 연결을 위해 임의의 각도 배열될 수 있는 단순 직선 와이어를 더 포함하는 전기적 상호 접속 장치.
  20. 제18항에 있어서,
    연장된 와이어는 블록 내에 와이어를 라우팅하는데 도움이 되도록 커브를 지니게 형성된 전기적 상호 접속 장치.
  21. 제18항에 있어서,
    와이어는, 블록 내에 와이어가 라우팅됨에 따라, 다수의 계단식 높이 패턴을 지니게 형성되는 전기적 상호 접속 장치.
  22. 제18항에 있어서,
    와이어는, 저항을 줄이고 인덕턴스를 변경하며 커패시턴스를 변경하고, 또는 구성을 단순화하기 위해, 합쳐져서 더 큰 와이어로 병합되는 개별 와이어를 더 포함하는 전기적 상호 접속 장치.
  23. 제18항에 있어서,
    동축 전송선 구조, 도파관, 또는 다른 임피던스 제어 구조를 더 포함하는 전기적 상호 접속 장치.
  24. 제18항에 있어서,
    구멍을 가지는 뚜껑을 갖는 구조 및 상기 뚜껑을 위한 래칭 메카니즘을 포함하며 전기적 상호 접속 장치에 내장되고 서포트하는 추가적인 기계적 구조를 더 포함하여, 이로인해 전통적인 공정과 비교하여 상기 구조의 구성에 있어서의 단계를 감소시키는 전기적 상호 접속 장치.
  25. 제18항에 있어서,
    소켓을 더 포함하며, 상기 소켓은 더 큰 피치 패드 패턴을 더 미세한 패키지 크기로 크기 조정하며, 상호 접속 재료를 추가함으로써, 집적 회로 칩이 보드 또는 다른 상호 접속 장치에 소켓 연결될 수 있는 전기적 상호 접속 장치.
  26. 제25항에 있어서,
    상호 접속 재료는 전도성 탄성 중합체 컬럼의 시트, 스프링 핀, 또는 다른 컴플라이언스 상호 접속 디바이스일 수 있는 전기적 상호 접속 장치.
  27. 제18항에 있어서,
    구조는, 나사 구멍 또는 클립을 포함하는 기계적 연결 피처들이 전체 블록의 강도를 증가시키고, 고체 유전체의 강도를 향상시키며, 블록의 온도 팽창 특성의 변경을 허용하도록 블록 내의 와이어에 대해 허용 오차 정확도 내의 정렬을 갖는 내부 프레임을 가지는 전기적 상호 접속 장치.
  28. 제18항에 있어서,
    블록과 PCB 사이에 연결되는 탄성 중합체 컬럼을 더 포함하며, 소켓은 DUT로부터 블록에 전기적 연결을 위한 컴플라이언스를 제공하는 스프링 핀을 보유하며, 이로인해 피시험장치(Device Under Test)(DUT) 피치와 비교할 때 인쇄 회로 기판(PCB) 이 더 큰 통로 피치(via pitch)로 제조될 수 있게 허용하여 인쇄 회로 기판의 신속하고 용이한 제조를 제공하는 전기적 상호 접속 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI677949B (zh) * 2018-11-21 2019-11-21 華邦電子股份有限公司 半導體元件
CN109719947B (zh) * 2019-03-01 2021-07-13 佛山市策英金属制品有限公司 一种便捷3d打印机承物台
CN110337178B (zh) * 2019-04-25 2021-03-23 维沃移动通信有限公司 一种电路板组件和电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011180019A (ja) 2010-03-02 2011-09-15 Elpida Memory Inc 半導体測定装置および半導体測定装置用ピッチ変換治具
KR101550540B1 (ko) * 2014-04-21 2015-09-07 에스티에스반도체통신 주식회사 적층형 반도체 패키지 제조방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5165166A (en) * 1987-09-29 1992-11-24 Microelectronics And Computer Technology Corporation Method of making a customizable circuitry
US5769647A (en) * 1995-11-22 1998-06-23 The Siemon Company Modular outlet employing a door assembly
JP4187281B2 (ja) * 1996-04-05 2008-11-26 スリーエム カンパニー 試験用icソケット
US6847527B2 (en) * 2001-08-24 2005-01-25 3M Innovative Properties Company Interconnect module with reduced power distribution impedance
US7615704B2 (en) * 2004-12-16 2009-11-10 Lexmark International, Inc. Multiple digital printing techniques for fabricating printed circuits
US7766667B2 (en) * 2007-12-18 2010-08-03 Russell James V Separable electrical connectors using isotropic conductive elastomer interconnect medium
SG178121A1 (en) * 2009-05-04 2012-03-29 R & D Circuits Inc Method and apparatus for improving power and loss for interconect configurations
US9276336B2 (en) * 2009-05-28 2016-03-01 Hsio Technologies, Llc Metalized pad to electrical contact interface
WO2010141298A1 (en) * 2009-06-02 2010-12-09 Hsio Technologies, Llc Composite polymer-metal electrical contacts
KR101167509B1 (ko) * 2010-01-26 2012-07-20 리노공업주식회사 프로브 카드 및 이의 제조방법
US8519537B2 (en) * 2010-02-26 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
TWI449143B (zh) * 2011-08-03 2014-08-11 矽品精密工業股份有限公司 用於3d積體電路的電性互連機構
KR20130072396A (ko) * 2011-12-22 2013-07-02 윌테크놀러지(주) 프로브 카드용 공간변환기 및 프로브 카드용 공간변환기의 제조방법
US10518490B2 (en) * 2013-03-14 2019-12-31 Board Of Regents, The University Of Texas System Methods and systems for embedding filaments in 3D structures, structural components, and structural electronic, electromagnetic and electromechanical components/devices
US20130242493A1 (en) * 2012-03-13 2013-09-19 Qualcomm Mems Technologies, Inc. Low cost interposer fabricated with additive processes
US20150201500A1 (en) * 2014-01-12 2015-07-16 Zohar SHINAR System, device, and method of three-dimensional printing
TWI549203B (zh) * 2014-11-26 2016-09-11 力成科技股份有限公司 防止中介導體橋接之半導體封裝件立體堆疊方法
US9886541B2 (en) * 2015-12-08 2018-02-06 International Business Machines Corporation Process for improving capacitance extraction performance
CN105428260B (zh) * 2015-12-22 2017-12-19 成都锐华光电技术有限责任公司 一种基于载体的扇出2.5d/3d封装结构的制造方法
US9875958B1 (en) * 2016-11-09 2018-01-23 International Business Machines Corporation Trace/via hybrid structure and method of manufacture
US9935035B1 (en) * 2016-11-09 2018-04-03 International Business Machines Corporation Fluid cooled trace/via hybrid structure and method of manufacture

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011180019A (ja) 2010-03-02 2011-09-15 Elpida Memory Inc 半導体測定装置および半導体測定装置用ピッチ変換治具
KR101550540B1 (ko) * 2014-04-21 2015-09-07 에스티에스반도체통신 주식회사 적층형 반도체 패키지 제조방법

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Publication number Publication date
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KR20190028638A (ko) 2019-03-19
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TWI648802B (zh) 2019-01-21
US20180068867A1 (en) 2018-03-08
WO2018044788A1 (en) 2018-03-08
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