KR101550540B1 - 적층형 반도체 패키지 제조방법 - Google Patents

적층형 반도체 패키지 제조방법 Download PDF

Info

Publication number
KR101550540B1
KR101550540B1 KR1020140047391A KR20140047391A KR101550540B1 KR 101550540 B1 KR101550540 B1 KR 101550540B1 KR 1020140047391 A KR1020140047391 A KR 1020140047391A KR 20140047391 A KR20140047391 A KR 20140047391A KR 101550540 B1 KR101550540 B1 KR 101550540B1
Authority
KR
South Korea
Prior art keywords
substrate
package
bonding pad
present
metal rod
Prior art date
Application number
KR1020140047391A
Other languages
English (en)
Inventor
문주형
유재복
오승훈
Original Assignee
에스티에스반도체통신 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스티에스반도체통신 주식회사 filed Critical 에스티에스반도체통신 주식회사
Priority to KR1020140047391A priority Critical patent/KR101550540B1/ko
Application granted granted Critical
Publication of KR101550540B1 publication Critical patent/KR101550540B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 적층형 반도체 패키지 제조방법에 관한 것으로, 더욱 상세하게는 3D 프링팅 방식으로 메탈 로드를 형성하기 때문에 기존의 레이저 드릴링 방식에 비해 공정이 간소화되며, 0.3mm 미만의 미세피치 가공이 가능한 적층형 반도체 패키지 제조방법에 관한 것이다.

Description

적층형 반도체 패키지 제조방법{manufacturing method of a stacked semiconductor package}
본 발명은 적층형 반도체 패키지 제조방법에 관한 것으로, 더욱 상세하게는 3D 프링팅 방식으로 메탈 로드를 형성하기 때문에 기존의 레이저 드릴링 방식에 비해 공정이 간소화되며, 0.3mm 미만의 미세피치 가공이 가능한 적층형 반도체 패키지 제조방법에 관한 것이다.
통상, 반도체 산업은 저렴한 가격에 더욱 경량화, 소형화, 다기능화 및 고성능화 추세에 있다. 이러한 추세에 부응하기 위하여 요구되는 중요한 기술 중의 하나가 바로 집적회로 패키징 기술이다.
집적회로 패키징은 각종 전자 회로 및 배선이 적층되어 형성된 단일 소자 및 집적회로 등의 반도체 칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고 반도체 칩의 전기적 성능을 최적화, 극대화하기 위해 리드 프레임이나 인쇄회로기판(Printed Circuit Board) 등을 이용해 메인보드로의 신호 입/출력 단자를 형성하고 봉지재를 이용하여 몰딩한 것을 일컫는다.
한편, 최근 집적회로 패키지가 실장되는 제품들은 경박단소화되고, 많은 기능이 요구됨에 따라 집적회로 패키지 기술은 집적회로 패키지 내에 복수의 반도체 칩을 실장하는 SIP(System in Package), PoP(Package on Package) 등과 같은 방식을 적용하는 추세이다.
더불어 고집적화 및 초박막화된 부품이 실장되는 인쇄회로기판 역시 박형화해야 하는 것이 과제가 되고 있다. 이를 만족시키기 위해서는 기판의 회로설계 자유도가 증가하여야 하는데 마이크로비아, 빌드업 등 다양한 신기술들을 채택함으로써 이러한 문제에 대한 해결을 시도하고 있다.
특히, 미아크로비아홀은 반도체소자의 집적도가 점점 높아지는 현 추세에 따라 고집적화와 미세한 배선 피치 요구에 대응하기 위한 방법으로써 주목받고 있다.
특히, MLB(multi layer board) 기판의 경우 전층을 통과하는 스루홀로만 이루어지나, 빌드업 인쇄회로기판(PCB)의 경우에는 고밀도 배선이 더욱 요구되므로 층간 선택적인 도통이 가능한 블라인드 비아홀이 각광받고 있다.
현재, 인쇄회로기판의 블라인드 비아홀 형성방법은 기계적 드릴링 공법, 플라즈마 에칭 공법, 레이저 드릴 공법 등이 알려져 있다.
특히, 상기 레이저 공법은 현재 인쇄회로기판의 블라인드 비아홀을 형성하기 위하여 가장 널리 사용되는 방법으로서 엑시머, Nd:YAG, 및 CO2 타입의 레이저 드릴을 이용한 공법 등이 있다.
도 4a 내지 도 4c는 종래 레이저 드릴 공법에 의한 비아홀 형성과정을 나타낸 도면으로, 먼저, 도 4a에서와 같이 인쇄회로기판(10) 상에 반도체 칩(20) 적층 후 몰딩부(30)를 형성하고, 도 4b에서와 같이 비아홀을 형성하고자 하는 부위의 몰딩부(30) 상에 좌표로 레이저 드릴링 위치(40)를 결정한 다음, 해당 부위를 레이저로 드릴링 함으로써 도 4c에서와 같은 TMV(Through Mold Via)를 형성한다. 그리고 종래 레이저 드릴링 방식으로 홀을 형성하는 경우에는 솔더볼의 직경(D1)보다 홀의 상부 직경이 더 크게 형성되기 때문에 몰드부(EMC) 벽이 강도가 약해지고, 미세피치(fine pitch)로 가공이 어려워지는 문제가 있다.
그러나, 레이저 드릴 공정에 의해서는 0.3mm 이하의 미소피치(fine pitch) 대응에 한계가 있으며, EMC 몰딩 공정 후 표식이 없는 몰드 상면에 좌표로 레이저 드릴링 위치를 결정함으로써 비아홀의 위치가 정확하지 않고 오차가 발생할 우려가 크다.
게다가, 레이저 드릴 공정시 발생한 잔류물(residue)을 제거하기 위해 플라즈마 클리닝(plasma cleaning), 리플로우 장비(reflow M/C), 플럭스 클리너(flux cleaner), 오프-로더(off-loader) 등의 공정기술이 추가로 요구되며, 레이저 장비가 고가여서 고비용의 설비투자가 요구되는 등의 문제점이 있다.
대한민국 등록특허공보 10-0674316(2007.01.18.)
이에 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 3D 프링팅 방식으로 메탈 로드를 형성하기 때문에 기존의 레이저 드릴링 방식에 비해 공정이 간소화되며, 0.3mm 미만의 미세피치 가공이 가능한 적층형 반도체 패키지 및 그 제조방법을 제공하는 것이다.
또한, 본 발명의 목적은 기존의 레이저 드릴링 공정을 통해 홀을 형성하던 방식을 탈피해 메탈 로드를 이용하기 때문에 레이저 드릴링시 홀에 발생하는 EMC residue(몰딩부 잔여물)가 전혀 발생하지 않고, 홀의 상하 직경이 달라져 EMC wall이 무너지거나 구조적으로 약해지는 문제를 해결할 수 있으며, 레이저 드릴링 장비 설치에 따른 비용을 절감할 수 있는 적층형 반도체 패키지 및 그 제조방법을 제공하는 것이다.
또한, 본 발명의 목적은 제1기판 상에 직접 구조물 형태의 메탈 로드를 형성한 후에 하부 패키지와 상부 패키지를 연결하기 때문에, 결합력이 우수하고, 메탈 로드가 배치되는 위치의 정확도가 향상시킬 수 있는 적층형 반도체 패키지 및 그 제조방법을 제공하는 것이다.
이를 위해 본 발명에 따른 적층형 반도체 패키지는 상부 패키지와 하부 패키지가 상기 메탈 로드(metal rod)를 통해 직접 연결되는 구조로 이루어지며, 상기 하부 패키지는 제1회로패턴 및 제1결합패드를 구비하는 제1기판과, 상기 제1기판 상에 탑재되는 제1반도체칩과, 상기 제1기판 상에 형성되는 제1몰딩부를 구비하고, 상기 상부 패키지는 상기 하부 패키지 상에 적층되며, 제2회로패턴 및 제2결합패드를 구비하는 제2기판과, 상기 제2기판 상에 탑재되는 제2반도체칩과, 상기 제2기판 상에 형성되는 제2몰딩부를 구비하며, 상기 메탈 로드는 상기 제1몰딩부에 관통 형성되고 상기 제1결합패드 및 제2결합패드에 연결되는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 반도체 패키지의 메탈 로드는 메탈 로드는 상기 제1몰딩부에서 상측으로 돌출형성되는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 반도체 패키지의 제2결합패드와 상기 메탈 로드는 솔더볼 또는 접착페이스트를 통해 결합하는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 반도체 패키지의 메탈 로드가 관통된 영역의 상기 제1몰딩부는 상하로 동일한 직경으로 이루어지는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 반도체 패키지 제조방법은 제1회로패턴와 제1결합패드를 구비하는 제1기판 상에 제1반도체칩이 탑재된 하부 패키지를 마련하는 S1단계와; 상기 제1결합패드 상에 3D 프린팅 방식으로 메탈 로드를 형성하는 S2단계와; 상기 메탈 로드의 상단 일부가 외부로 노출되도록 상기 제1기판 상에 제1몰딩부를 형성하는 S3단계와; 상기 메탈 로드 상에 제2회로패턴 및 제2결합패드를 구비하는 제2기판 상에 제2반도체칩이 탑재된 상부 패키지를 적층하는 S4단계;를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 반도체 패키지 제조방법의 S4단계는 상기 제2결합패드와 상기 메탈 로드가 솔더볼을 통해 결합하여 이루어지는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 반도체 패키지 제조방법의 S4단계는 상기 제2결합패드와 상기 메탈 로드가 접착페이스트를 통해 결합하여 이루어지는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 반도체 패키지 제조방법은 제1회로패턴와 제1결합패드를 구비하는 제1기판 상에 제1반도체칩이 탑재된 하부 패키지를 마련하는 S11단계와; 상기 제1결합패드 상에 3D 프린팅 방식으로 포토레지스트 로드(PR-rod)를 형성하는 S12단계와; 상기 포토레지스트 로드의 상면이 노출되도록 제1기판 상에 제1몰딩부를 형성하는 S13단계와; 빛을 조사하여 상기 포토레지스트 로드를 제거하여 홀을 형성하고, 상기 제1결합패드가 노출되도록 하는 S14단계와; 상기 제1결합패드 상에 솔더볼을 부착하는 S15단계와; 제2회로패턴 및 제2결합패드를 구비하는 제2기판 상에 제2반도체칩이 탑재된 상부 패키지를 마련하고, 상기 제2결합패드에 부착된 솔더볼과 상기 S15단계의 솔더볼을 접합하는 S16단계;를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 적층형 반도체 패키지 제조방법의 제1반도체칩 및 제2반도체칩은 플립칩 또는 와이어 본딩 방식으로 탑재되는 것을 특징으로 한다.
이상과 같은 구성의 본 발명에 따른 적층형 반도체 패키지 및 그 제조방법에 의하면, 03D 프링팅 방식으로 메탈 로드를 형성하기 때문에 기존의 레이저 드릴링 방식에 비해 공정이 간소화되며, 0.3mm 미만의 미세피치 가공이 가능하다.
또한, 본 발명에 따른 적층형 반도체 패키지 및 그 제조방법에 의하면, 기존의 레이저 드릴링 공정을 통해 홀을 형성하던 방식을 탈피해 메탈 로드를 이용하기 때문에 레이저 드릴링시 홀에 발생하는 EMC residue(몰딩부 잔여물)가 전혀 발생하지 않고, 홀의 상하 직경이 달라져 EMC wall이 무너지거나 구조적으로 약해지는 문제를 해결할 수 있으며, 레이저 드릴링 장비 설치에 따른 비용을 절감할 수 있는 효과가 있다.
또한, 본 발명에 따른 적층형 반도체 패키지 및 그 제조방법에 의하면, 제1기판 상에 직접 구조물 형태의 메탈 로드를 형성한 후에 하부 패키지와 상부 패키지를 연결하기 때문에, 결합력이 우수하고, 메탈 로드가 배치되는 위치의 정확도가 향상시킬 수 있는 효과가 있다.
도 1은 본 발명에 따른 적층형 반도체 패키지의 일실시예를 도시하는 단면도이다.
도 2a는 본 발명에 따른 제1기판 상에 3D 프린팅 방식으로 메탈 로드가 형성되는 모습을 도시하는 단면도이다.
도 2b는 본 발명에 따른 제1기판 상에 몰딩부가 형성되는 모습을 도시하는 단면도이다.
도 2c 및 도 2d는 본 발명에 따른 적층형 반도체 패키지 제조방법의 S3단계를 도시하는 단면도이다.
도 3a 내지 도 3e는 각각 본 발명에 따른 적층형 반도체 패키지 제조방법의 각 단계를 도시하는 단면도이다.
도 4a 내지 도 4c는 종래 레이저 드릴 공법에 의한 비아홀 형성과정을 나타낸 도면이다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 판례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명에 따른 적층형 반도체 패키지의 일실시예를 도시하는 단면도이다.
도 1을 참조하면, 본 발명에 따른 적층형 반도체 패키지(100)는 크게 하부 패키지(110)와, 상부 패키지(130)와, 메탈 로드(150)를 포함할 수 있다.
상기 하부 패키지(110)는 제1기판(111)과, 제1반도체칩(117)과, 제1몰딩부(119)를 포함할 수 있다.
상기 제1기판(111)은 제1회로패턴(113) 및 제1결합패드(115)를 구비할 수 있다.
상기 제1회로패턴(113)은 상기 제1반도체칩(117)과 연결되는 것이고, 상기 제1결합패드(115)는 상기 메탈 로드(150)와 연결된다.
상기 제1반도체칩(117)은 그 하면에 형성된 솔더볼(S)에 의해 제1회로패턴(113)과 연결되는 플립칩 방식으로 탑재될 수 있으나, 이는 예시에 불과하므로 와이어 본딩 방식으로 탑재될 수 있다.
상기 제1반도체칩(117)이 플립칩 방식으로 제1기판(111) 상에 탑재되는 경우, 제1반도체칩(117)과 제1기판(111) 사이에는 솔더볼(S)의 결합을 견고히 하기 위해 언더필(118)이 형성될 수 있다.
상기 제1몰딩부(119)는 제1기판(111) 상에 형성되는 것으로서, 구체적으로 상기 제1기판(111)과, 제1반도체칩(117)과, 메탈 로드(150) 상에 형성된다.
상기 메탈 로드(150)의 경우, 상기 제1몰딩부(119)에서 상측으로 돌출형성되도록 몰딩되는 것이 바람직하다.
상기 상부 패키지(130)는 상기 하부 패키지(110) 상에 적층되는 것으로서, 제2기판(131)과, 제2반도체칩(137)과, 제2몰딩부(139)를 포함할 수 있다.
상기 제2기판(131)은 제2회로패턴(133) 및 제2결합패드(135)를 구비할 수 있다.
상기 제2회로패턴(133)은 상기 제2반도체칩(137)과 연결되는 것이고, 상기 제2결합패드(135)는 상기 메탈 로드(150)와 연결된다.
상기 제2반도체칩(137)은 와이어를 이용하여 제2회로패턴(133)과 연결되어 탑재될 수 있으나, 이는 예시에 불과하므로 플립칩 방식으로 탑재될 수 있다.
한편, 상기 메탈 로드(150)는 금속 소재, 예를 들어 구리로 이루어지는 구조물로서, 상기 하부 패키지(110)와, 상부 패키지(130)를 연결하는 역할을 한다.
구체적으로, 상기 메탈 로드(150)는 상기 제1몰딩부(119)에 관통 형성되고 상기 제1결합패드(115) 및 제2결합패드(135)에 각각 연결된다.
상기 메탈 로드(150)의 하단은 접착페이스트를 이용하여 상기 제1결합패드(115)와 접합하고, 상단은 접착페이스트(P) 또는 솔더볼(S)을 이용하여 제2결합패드(135)와 접합하는 것을 예시할 수 있다.
일반적인 적층형 반도체 패키지의 경우, 레이저 드릴링 가공을 통해 형성된 TMV(through mold via)에 솔더볼을 채워 하부 패키지와 상부 패키지를 연결하였다.
그러나 본 발명에서는 홀을 형성할 필요가 없기 때문에 레이저 드릴링시 홀에 발생하는 EMC residue(몰딩부 잔여물)가 전혀 발생하지 않고, 홀의 상하 직경이 달라져 EMC wall이 무너지거나 구조적으로 약해지는 문제를 해결할 수 있으며, 레이저 드릴링 장비 설치에 따른 비용을 절감할 수 있다.
또한, 본 발명에서는 제1기판 상에 직접 구조물 형태의 메탈 로드를 부착한 후에 하부 패키지와 상부 패키지를 연결하기 때문에, 결합력이 우수하고, 메탈 로드가 배치되는 위치의 정확도가 향상되는 장점이 있다.
이하에서는 첨부된 도면을 참조하여, 본 발명에 따른 적층형 반도체 패키지 제조방법의 제1실시예를 상세히 설명한다.
본 발명에 따른 적층형 반도체 패키지 제조방법은 크게 S1단계 내지 S4단계로 이루어질 수 있다.
도 2a는 본 발명에 따른 제1기판 상에 3D 프린팅 방식으로 메탈 로드가 형성되는 모습을 도시하는 단면도이다.
도 2a를 참조하면, 상기 S1단계는 제1회로패턴(113)과 제1결합패드(115)를 구비하는 제1기판(111) 상에 제1반도체칩(117)이 탑재된 하부 패키지(110)를 마련하는 단계이다.
상기 제1반도체칩(117)은 제1기판(111) 상에 플립칩 방식으로 탑재되는 것을 예시할 수 있다.
한편, 상기 S2단계는 상기 제1결합패드(115) 상에 메탈 로드(150)를 형성하는 단계이다. 상기 메탈 로드(150)는 제1결합패드(115) 상에 구리와 같은 금속 성분을 포함하는 물질을 적층하는 3D 프린팅 방식으로 형성되는 것을 예시할 수 있다.
도 2b는 본 발명에 따른 제1기판 상에 몰딩부가 형성되는 모습을 도시하는 단면도이다.
도 2b를 참조하면, 상기 S3단계는 상기 제1기판(111) 상에 제1몰딩부(119)를 형성하는 단계이다.
이때, 상기 메탈 로드(150)의 상단 일부가 외부로 노출되도록 하는 것이 바람직하다. 왜냐하면, 상기 메탈 로드의 노출된 영역을 통해 솔더링이 이루어지기 때문에 하부 패키지와의 결합이 견고하게 이루어질 수 있으며, 기존 솔더볼끼리의 접합시 발생하는 void, non-wet 현상이 없고, hole 가공시 residue를 제거하는 공정이 생략되기 때문이다.
도 2c 및 도 2d는 본 발명에 따른 적층형 반도체 패키지 제조방법의 S3단계를 도시하는 단면도이다.
도 2c를 참조하면, 상기 S4단계는 상기 메탈 로드(150) 상에 상부 패키지(130)를 적층하는 단계이다.
상기 상부 패키지(130)의 하부에 있는 제2결합패드(135)는 상기 메탈 로드(150)와 대응되도록 구성되어 있으며, 상기 제2결합패드(135)에는 솔더볼(S)이 부착되어 있으며, 솔더볼(S)을 상기 메탈 로드(150) 상에 올리고 솔더링하여 상기 메탈 로드(150)와 접합하게 된다.
도 2d를 참조하면, 상기 제2결합패드(135)는 접착페이스트(P)를 도포하여 메탈 로드(150)와 접합될 수 있다.
이하에서는 첨부된 도면을 참조하여, 본 발명에 따른 적층형 반도체 패키지 제조방법의 제2실시예를 상세히 설명한다. 다만, 앞서 설명한 실시예에서 설명한 것과 동일 내지 유사한 구성에 대한 자세한 설명은 생략한다.
도 3a 내지 도 3e는 각각 본 발명에 따른 적층형 반도체 패키지 제조방법의 각 단계를 도시하는 단면도로서, 본 발명에 따른 적층형 반도체 패키지 제조방법은 S11단계 내지 S16단계로 이루어진다.
도 3a를 참조하면, 상기 S11단계는 제1회로패턴(113)와 제1결합패드(115)를 구비하는 제1기판(111) 상에 제1반도체칩(117)이 탑재된 하부 패키지(110)를 마련하는 단계이다.
그리고 상기 S12단계는 상기 제1결합패드(115) 상에 3D 프린팅 방식으로 포토레지스트 로드(120)(PR-rod)를 형성하는 단계이다.
도 3b를 참조하면, 상기 S13단계는 상기 포토레지스트 로드(120)의 상면이 노출되도록 제1기판(111) 상에 제1몰딩부(119)를 형성하는 단계이다.
도 3c를 참조하면, S14단계는 빛(자외선 등)을 조사하여 상기 포토레지스트 로드(120)를 제거하여 홀(121)을 형성하고, 상기 제1결합패드(115)가 노출되도록 하는 단계이다.
도 3d를 참조하면, S15단계는 상기 홀(121)의 하단에 배치된 상기 제1결합패드(115) 상에 솔더볼(S)을 부착하는 단계이다.
도 3e를 참조하면, S16단계는 제2회로패턴(133) 및 제2결합패드(135)를 구비하는 제2기판(131) 상에 제2반도체칩(137)이 탑재된 상부 패키지(130)를 마련하고, 상기 제2결합패드(135)에 부착된 솔더볼(S)과 상기 S15단계의 솔더볼(S)을 접합하는 단계이다.
한편, 본 발명의 상세한 설명 및 첨부도면에서는 구체적인 실시예에 관해 설명하였으나, 본 발명은 개시된 실시예에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다. 따라서, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들을 포함하는 것으로 해석되어야 할 것이다.
100 : 적층형 반도체 패키지
110 : 하부 패키지 111 : 제1기판
113 : 제1회로패턴 115 : 제1결합패드
117 : 제1반도체칩 118 : 언더필
119 : 제1몰딩부 120 : 포토레지스트 로드
121 : 홀 130 : 상부 패키지
131 : 제2기판 133 : 제2회로패턴
135 : 제2결합패드 137 : 제2반도체칩
139 : 제2몰딩부 150 : 메탈 로드
솔더볼 : S
접착페이스트 : P
솔더범프 : B

Claims (9)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1회로패턴와 제1결합패드를 구비하는 제1기판 상에 제1반도체칩이 탑재된 하부 패키지를 마련하는 S11단계와;
    상기 제1결합패드 상에 3D 프린팅 방식으로 포토레지스트 로드(PR-rod)를 형성하는 S12단계와;
    상기 포토레지스트 로드의 상면이 노출되도록 제1기판 상에 제1몰딩부를 형성하는 S13단계와;
    빛을 조사하여 상기 포토레지스트 로드를 제거하여 홀을 형성하고, 상기 제1결합패드가 노출되도록 하는 S14단계와;
    상기 제1결합패드 상에 솔더볼을 부착하는 S15단계와;
    제2회로패턴 및 제2결합패드를 구비하는 제2기판 상에 제2반도체칩이 탑재된 상부 패키지를 마련하고, 상기 제2결합패드에 부착된 솔더볼과 상기 S15단계의 솔더볼을 접합하는 S16단계;
    를 포함하는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
  9. 제8항에 있어서,
    상기 제1반도체칩 및 제2반도체칩은 플립칩 또는 와이어 본딩 방식으로 탑재되는 것을 특징으로 하는 적층형 반도체 패키지 제조방법.
KR1020140047391A 2014-04-21 2014-04-21 적층형 반도체 패키지 제조방법 KR101550540B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140047391A KR101550540B1 (ko) 2014-04-21 2014-04-21 적층형 반도체 패키지 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140047391A KR101550540B1 (ko) 2014-04-21 2014-04-21 적층형 반도체 패키지 제조방법

Publications (1)

Publication Number Publication Date
KR101550540B1 true KR101550540B1 (ko) 2015-09-07

Family

ID=54247398

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140047391A KR101550540B1 (ko) 2014-04-21 2014-04-21 적층형 반도체 패키지 제조방법

Country Status (1)

Country Link
KR (1) KR101550540B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109070214A (zh) * 2016-09-02 2018-12-21 R & D 电路股份有限公司 用于3d导线模块的方法和结构

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109070214A (zh) * 2016-09-02 2018-12-21 R & D 电路股份有限公司 用于3d导线模块的方法和结构
KR20190028638A (ko) * 2016-09-02 2019-03-19 알&디 설킷트스 인크. 3d 와이어 불록 구조 및 방법
KR102206150B1 (ko) * 2016-09-02 2021-01-22 알&디 설킷트스 인크. 3d 와이어 불록 구조 및 방법

Similar Documents

Publication Publication Date Title
TWI628778B (zh) 半導體封裝結構及其形成方法
CN105493269B (zh) 超微间距PoP无芯封装
KR101912278B1 (ko) 전자 부품 패키지 및 그 제조방법
TWI584410B (zh) 晶片封裝結構及其製造方法
JP5989814B2 (ja) 埋め込み基板、印刷回路基板及びその製造方法
TWI513379B (zh) 內埋元件的基板結構與其製造方法
JP2006147869A (ja) 素子内蔵基板およびその製造方法
JP2011049560A (ja) 集積回路構造および集積回路構造を形成する方法
US20150016082A1 (en) Printed circuit board and method of manufacturing the same
US8058723B2 (en) Package structure in which coreless substrate has direct electrical connections to semiconductor chip and manufacturing method thereof
KR101156917B1 (ko) 반도체 패키지 기판 및 그 제조방법
TWI672768B (zh) 封裝基板
KR101550197B1 (ko) 적층형 반도체 패키지 제조방법
KR101550540B1 (ko) 적층형 반도체 패키지 제조방법
KR20150065029A (ko) 인쇄회로기판, 그 제조방법 및 반도체 패키지
KR20150121759A (ko) 적층형 패키지 및 그 제조방법
US9349667B2 (en) Method of manufacturing stacked package
JP2017041552A (ja) プリント配線板、電子機器及び実装方法
KR20150121490A (ko) 적층형 패키지 및 그 제조방법
JP2014107567A (ja) Ｒｆモジュール及びその製造方法
TWI602274B (zh) 半導體封裝
JP6562483B2 (ja) プリント回路基板
CN113496983A (zh) 半导体封装载板及其制法与半导体封装制程
WO2019179145A1 (zh) 一种堆叠封装器件及其封装方法
TWI416685B (zh) 封裝基板及其製法

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180801

Year of fee payment: 4