KR20100102193A - 프린트 배선판 및 그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 239000000758 substrate Substances 0.000 claims abstract description 289
- 239000004020 conductor Substances 0.000 claims abstract description 79
- 239000010410 layer Substances 0.000 claims description 105
- 239000000463 material Substances 0.000 claims description 23
- 239000011347 resin Substances 0.000 claims description 23
- 229920005989 resin Polymers 0.000 claims description 23
- 239000011810 insulating material Substances 0.000 claims description 18
- 238000007689 inspection Methods 0.000 claims description 16
- 239000011229 interlayer Substances 0.000 claims description 15
- 229910010272 inorganic material Inorganic materials 0.000 claims description 12
- 239000011147 inorganic material Substances 0.000 claims description 12
- 238000009413 insulation Methods 0.000 claims description 11
- 238000012360 testing method Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 21
- 238000007747 plating Methods 0.000 description 19
- 239000010408 film Substances 0.000 description 17
- 229910052802 copper Inorganic materials 0.000 description 13
- 239000010949 copper Substances 0.000 description 13
- 238000005530 etching Methods 0.000 description 12
- 238000012986 modification Methods 0.000 description 10
- 230000004048 modification Effects 0.000 description 10
- 239000011889 copper foil Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000002950 deficient Effects 0.000 description 5
- 238000011161 development Methods 0.000 description 5
- 238000003475 lamination Methods 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 5
- 238000005554 pickling Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000000945 filler Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 238000009966 trimming Methods 0.000 description 3
- 230000004308 accommodation Effects 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 239000011796 hollow space material Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000004831 Hot glue Substances 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
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- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
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- Y10T29/49002—Electrical device making
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Abstract
프린트 배선판으로서, 복수의 배선층을 갖는 제 1 기판 (10) 과, 배선층을 갖고, 제 1 기판 (10) 보다 도체의 존재 밀도가 높은 제 2 기판 (20) 을 구비한다. 그리고, 제 1 기판 (10) 과 제 2 기판 (20) 이 각 배선층에 의해 전기적으로 접속되고, 제 2 기판 (20) 이 수용부 (100a) 에 매설되어 있다.
Description
본 발명은, 프린트 배선판 및 그 제조 방법에 관한 것이다.
프린트 배선판 및 그 제조 방법이, 예를 들어 특허문헌 1 에 기재되어 있다. 이 프린트 배선판은, 1 장의 기판 중에 도체 범프를 고밀도로 형성한 고밀도 영역과 도체 범프를 저밀도로 형성한 저밀도 영역을 병존시켜, 이들 고밀도 영역과 저밀도 영역의 배치를 적절히 조합한 구성을 갖는다.
특허문헌 1 에 기재되는 장치에서는, 1 개의 기판 중에 고밀도 도체 영역과 저밀도 도체 영역이 형성되고, 고밀도 도체 영역에만 결함이 있는 경우라도, 정상인 저밀도 도체 영역을 포함한 기판 전체가 불량품이 되고, 반대로 저밀도 도체 영역에만 결함이 있는 경우라도, 정상인 고밀도 도체 영역을 포함한 기판 전체가 불량품이 된다. 이 때문에, 재료의 로스 (손실) 가 크다.
본 발명은, 이러한 실정을 감안하여 이루어진 것으로서, 프린트 배선판의 제조시의 재료의 손실을 저감할 수 있는 프린트 배선판 및 그 제조 방법을 제공하는 것을 목적으로 한다. 또, 본 발명은, 양호한 전기 특성을 갖는 프린트 배선판 및 그 제조 방법을 제공하는 것을 다른 목적으로 한다.
이러한 목적을 달성하기 위해, 본 발명의 제 1 관점에 관련된 프린트 배선판에서는, 도체를 갖는 제 1 기판과, 도체를 갖고, 상기 제 1 기판보다 도체의 존재 밀도가 높은 하나 내지 복수의 제 2 기판을 구비하는 프린트 배선판으로서, 상기 제 1 기판의 도체와 상기 제 2 기판의 도체가 전기적으로 접속되고, 상기 프린트 배선판에, 상기 제 1 기판 또는 상기 제 2 기판의 적어도 일방이 매설되어 있는 것을 특징으로 한다.
상기 제 2 기판의 도체에 의해 형성되는 배선층수는, 상기 제 1 기판의, 상기 제 2 기판과 동일한 두께 영역에 있어서의 배선층수보다 많게 형성되어 있는 구조로 해도 된다.
상기 제 1 기판 및 상기 제 2 기판은, 각각 절연층을 갖고, 상기 제 2 기판에 있어서의 절연층 상의 도체의 존재 밀도는, 상기 제 1 기판에 있어서의 절연층 상의 도체의 존재 밀도보다 높게 형성되어 있는 구조로 해도 된다.
상기 제 1 기판 및 상기 제 2 기판은, 층간 절연층 중의 비아를 통하여 전기적으로 접속되는 하층 배선층 및 상층 배선층을 갖고, 상기 제 2 기판에 있어서의 단위 층간 절연층당 비아수가, 상기 제 1 기판에 있어서의 단위 층간 절연층당 비아수보다 큰 구조로 해도 된다.
상기 제 1 기판 및 상기 제 2 기판이 이간되어 배치되어 있고, 상기 제 1 기판과 상기 제 2 기판 사이의 간극에는, 적어도 일부에 수지가 존재하는 구조로 해도 된다.
상기 수지의 표리의 적어도 일방에, 절연재가 형성되어 있고, 그 절연재를 구성하는 수지와, 상기 제 1 기판과 상기 제 2 기판 사이의 간극의 수지가 동일한 재료로 이루어지는 구조로 해도 된다.
상기 제 1 기판 또는 상기 제 2 기판의 적어도 일방은, 무기 재료를 포함하는 절연층을 갖는 구조로 해도 된다.
상기 제 1 기판의 절연층 또는 상기 제 2 기판의 절연층의 적어도 일방은, 상기 무기 재료에 의해, 적어도 1 개의 크로스층을 갖고 있는 구조로 해도 된다.
상기 제 1 기판의 무기 재료를 포함하는 절연층의 층수는, 상기 제 2 기판의 무기 재료를 포함하는 절연층의 층수보다 많은 구조로 해도 된다.
상기 제 2 기판의 적어도 일부의 도체의 두께는, 상기 제 1 기판의 도체의 두께 이하인 구조로 해도 된다.
상기 제 1 기판 또는 상기 제 2 기판의 적어도 일방에, 적어도 1 개의 전자 부품이 전기적으로 접속되어 있는 구조로 해도 된다.
상기 제 2 기판에, 적어도 1 개의 전자 부품이 전기적으로 접속되어 있는 구조로 해도 된다.
본 발명의 제 2 관점에 관련된 프린트 배선판의 제조 방법에서는, 도체를 갖는 제 1 기판을 제작하는 제 1 공정과, 단일의 기판에, 도체를 갖는 상당수의 제 2 기판을 제작하는 제 2 공정과, 상기 제 1 공정에 의해 제작된 제 1 기판에, 상기 제 2 기판을 수용하기 위한 공간인 수용부를 형성하는 제 3 공정과, 상기 제 3 공정에 의해 형성된 수용부에, 상기 제 2 기판 중 하나 또는 2 이상을 수용하는 제 4 공정과, 상기 제 1 기판의 도체와 상기 제 2 기판의 도체를 전기적으로 접속하는 제 5 공정과, 상기 제 4 공정에 의해 수용된 제 2 기판 및 그 제 2 기판을 수용하는 제 1 기판에 소정의 재료를 적층하여, 상기 제 2 기판을 매설하는 제 6 공정을 구비하도록 해도 된다.
상기 제 4 공정에 앞서, 상기 제 1 공정에 의해 제작된 제 1 기판과 상기 제 2 공정에 의해 제작된 제 2 기판에 대해, 각각 양부 (良否) 를 검사하는 기판 검사 공정을 구비하고, 상기 제 4 공정에서는, 상기 기판 검사 공정에 의해 정상이라고 판단된 제 1 기판의 상기 수용부에, 상기 기판 검사 공정에 의해 정상이라고 판단된 제 2 기판 중 하나 또는 2 이상을 수용하도록 해도 된다.
상기 제 3 공정에서는, 상기 제 2 기판을 수용했을 경우에 위치 결정가능한 정도의 간극을 갖는 수용부를 형성하도록 해도 된다.
본 발명에 의하면, 프린트 배선판의 제조시의 재료의 손실을 저감할 수 있는 프린트 배선판 및 그 제조 방법을 제공할 수 있다. 또, 본 발명에 의하면, 양호한 전기 특성을 갖는 프린트 배선판 및 그 제조 방법을 제공할 수 있다.
도 1 은 본 발명에 관련된 프린트 배선판 및 그 제조 방법의 일 실시형태에 대해, 동(同) 실시형태에 관련된 프린트 배선판의 개략 구조를 나타내는 단면도.
도 2(a), 도 2(b) 는, 동 프린트 배선판의 개략 구조를 나타내는 사진.
도 3 은 동 실시형태의 제조 방법에 있어서의 제 1 기판의 제작 공정을 나타내는 사시도.
도 4 는 동 실시형태의 제조 방법에 있어서의 제 2 기판의 제작 공정을 나타내는 사시도.
도 5(a) ∼ 도 5(d) 는 동 실시형태의 제조 방법에 있어서의 제 1 기판의 제작 공정을 나타내는 단면도.
도 6(a) ∼ 도 6(d) 는 동 실시형태의 제조 방법에 있어서의 제 2 기판의 제 1 배선층의 형성 공정을 나타내는 단면도.
도 7(a) ∼ 도 7(e) 는 동 실시형태의 제조 방법에 있어서의 제 2 기판의 제 2 배선층의 형성 공정을 나타내는 단면도.
도 8(a) ∼ 도 8(e) 는 동 실시형태의 제조 방법에 있어서의 제 2 기판의 제 3 배선층의 형성 공정을 나타내는 단면도.
도 9 는 제 1 기판에 수용부를 형성하는 공정을 나타내는 단면도.
도 10 은 제 1 기판의 수용부에 제 2 기판을 수용하는 공정을 나타내는 사시도.
도 11 은 수용부에 제 2 기판을 수용한 모습을 나타내는 평면도.
도 12 는 수용부에 제 2 기판을 수용한 모습을 나타내는 단면도.
도 13(a) ∼ 도 13(d) 는 수용부에 제 2 기판을 수용한 후의 프린트 배선판의 제조 공정을 나타내는 단면도.
도 14 는 본 발명의 일 실시형태의 프린트 배선판이 복수 형성된 기판을 나타내는 사시도.
도 15 는 프린트 배선판의 변형예를 나타내는 단면도.
도 16 은 제 1 기판의 변형예를 나타내는 단면도.
도 17 은 제 1 기판 및 제 2 기판의 변형예를 나타내는 평면도.
도 18 은 제 1 기판 및 제 2 기판의 변형예를 나타내는 단면도.
도 19 는 프린트 배선판의 변형예를 나타내는 단면도.
도 20 은 프린트 배선판의 다른 변형예를 나타내는 단면도.
도 21 은 프린트 배선판의 다른 변형예를 나타내는 단면도.
도 22 는 프린트 배선판의 다른 변형예를 나타내는 단면도.
도 23 은 프린트 배선판의 다른 변형예를 나타내는 단면도.
도 24(a) ∼ 도 24(c) 는 프린트 배선판의 제조 방법의 변형예를 나타내는 단면도.
부호의 설명
10 제 1 기판
10a 비가요성 기재
10b, 20b 관통 접속
10c, 20c 크로스층
11, 12, 21 ∼ 26, 41, 42 배선층
20 제 2 기판
20a 비가요성 기재
21a, 21b, 22a, 23a, 23b, 24a, 24b, 25b, 26a 층간 접속부
30 수지
31 ∼ 36 절연재
100, 200 기판
100a, 301a, 312a 수용부 (오목부)
101, 201, 202 기판
300 프린트 배선판
310 기판
311 희생재
312 다층막
401, 402, 403 전자 부품
501a, 501b, 601a, 601b, 701a, 701b 구리박
502 관통 구멍
503a, 503b 도체막
602 관통 구멍
603a, 603b, 604a, 604b, 606a, 606b, 607a, 607b, 609a, 609b, 703a, 703b 도체막
605, 608, 702 비아
도 2(a), 도 2(b) 는, 동 프린트 배선판의 개략 구조를 나타내는 사진.
도 3 은 동 실시형태의 제조 방법에 있어서의 제 1 기판의 제작 공정을 나타내는 사시도.
도 4 는 동 실시형태의 제조 방법에 있어서의 제 2 기판의 제작 공정을 나타내는 사시도.
도 5(a) ∼ 도 5(d) 는 동 실시형태의 제조 방법에 있어서의 제 1 기판의 제작 공정을 나타내는 단면도.
도 6(a) ∼ 도 6(d) 는 동 실시형태의 제조 방법에 있어서의 제 2 기판의 제 1 배선층의 형성 공정을 나타내는 단면도.
도 7(a) ∼ 도 7(e) 는 동 실시형태의 제조 방법에 있어서의 제 2 기판의 제 2 배선층의 형성 공정을 나타내는 단면도.
도 8(a) ∼ 도 8(e) 는 동 실시형태의 제조 방법에 있어서의 제 2 기판의 제 3 배선층의 형성 공정을 나타내는 단면도.
도 9 는 제 1 기판에 수용부를 형성하는 공정을 나타내는 단면도.
도 10 은 제 1 기판의 수용부에 제 2 기판을 수용하는 공정을 나타내는 사시도.
도 11 은 수용부에 제 2 기판을 수용한 모습을 나타내는 평면도.
도 12 는 수용부에 제 2 기판을 수용한 모습을 나타내는 단면도.
도 13(a) ∼ 도 13(d) 는 수용부에 제 2 기판을 수용한 후의 프린트 배선판의 제조 공정을 나타내는 단면도.
도 14 는 본 발명의 일 실시형태의 프린트 배선판이 복수 형성된 기판을 나타내는 사시도.
도 15 는 프린트 배선판의 변형예를 나타내는 단면도.
도 16 은 제 1 기판의 변형예를 나타내는 단면도.
도 17 은 제 1 기판 및 제 2 기판의 변형예를 나타내는 평면도.
도 18 은 제 1 기판 및 제 2 기판의 변형예를 나타내는 단면도.
도 19 는 프린트 배선판의 변형예를 나타내는 단면도.
도 20 은 프린트 배선판의 다른 변형예를 나타내는 단면도.
도 21 은 프린트 배선판의 다른 변형예를 나타내는 단면도.
도 22 는 프린트 배선판의 다른 변형예를 나타내는 단면도.
도 23 은 프린트 배선판의 다른 변형예를 나타내는 단면도.
도 24(a) ∼ 도 24(c) 는 프린트 배선판의 제조 방법의 변형예를 나타내는 단면도.
부호의 설명
10 제 1 기판
10a 비가요성 기재
10b, 20b 관통 접속
10c, 20c 크로스층
11, 12, 21 ∼ 26, 41, 42 배선층
20 제 2 기판
20a 비가요성 기재
21a, 21b, 22a, 23a, 23b, 24a, 24b, 25b, 26a 층간 접속부
30 수지
31 ∼ 36 절연재
100, 200 기판
100a, 301a, 312a 수용부 (오목부)
101, 201, 202 기판
300 프린트 배선판
310 기판
311 희생재
312 다층막
401, 402, 403 전자 부품
501a, 501b, 601a, 601b, 701a, 701b 구리박
502 관통 구멍
503a, 503b 도체막
602 관통 구멍
603a, 603b, 604a, 604b, 606a, 606b, 607a, 607b, 609a, 609b, 703a, 703b 도체막
605, 608, 702 비아
발명을 실시하기
위한 최선의 형태
이하, 본 발명에 관련된 프린트 배선판 및 그 제조 방법을 구체화한 일 실시형태에 대해 설명한다.
본 발명의 일 실시형태에 관련된 프린트 배선판 (300) 은, 예를 들어 도 1 에 그 단면 (斷面) 구조를 도시하는 바와 같이, 또 도 2(a), 도 2(b) 에 그 단면의 사진을 나타내는 바와 같이, 크게는, 제 1 기판 (10) 과, 프린트 배선판 (300) 에 매설된 제 2 기판 (20) 과, 이들 제 1 기판 (10) 및 제 2 기판 (20) 의 표리에 형성된 절연재 (35, 36) 및 배선층 (41, 42) 을 구비한다. 또한, 이 프린트 배선판 (300) 은, 이른바 리지드 (rigid) 다층판이다. 또, 이 프린트 배선판 (300) 을 구성하는 제 1 기판 (10) 및 제 2 기판 (20) 도 각각 다층 프린트 배선판이다.
제 1 기판 (10) 은, 예를 들어 무기 재료 (예를 들어, 유리 크로스, 실리카 필러, 유리 필러) 를 포함하는 비가요성 기재 (10a) (프린트 배선판 (300) 의 코어 기판에 상당) 를 구비한다. 이 비가요성 기재 (10a) 는, 도 1 중에 파선으로 나타내는 바와 같이, 무기 재료로 구성된 크로스층 (10c) 을 갖고 있다. 또, 제 1 기판 (10) 의 표리에는, 각각 도체 (예를 들어 구리) 로 이루어지는 배선층 (11, 12) 이 패터닝되어 있다. 또한, 예를 들어 구리 등이 스루홀 도금됨으로써, 기판 표리의 도체 패턴을 접속하는 관통 접속 (10b) 이 형성되어 있다.
제 2 기판 (20) 은, 예를 들어 무기 재료 (예를 들어, 유리 크로스, 실리카 필러, 유리 필러) 를 포함하는 비가요성 기재 (20a) 를 구비한다. 이 비가요성 기재 (20a) 는, 제 2 기판 (20) 의 코어 기판에 상당하고, 그 두께는 제 1 기판 (10) 의 두께보다 작게 (얇게) 되어 있고, 도 1 중에 파선으로 나타내는 바와 같이, 무기 재료에 의해 크로스층 (20c) 을 갖고 있다. 또한, 비가요성 기재 (20a) 의 표리에는 절연재 (31 ∼ 34), 도체 패턴 (예를 들어 구리 패턴) 으로 이루어지는 배선층 (21 ∼ 26), 및 각 배선층간을 전기적으로 접속하는 층간 접속부 (21a, 21b, 22a, 23a, 23b, 24a, 24b) 가 형성되어 있다. 상세하게는, 기재 (20a) 의 표리에, 배선층 (21, 22) 이 형성되고, 이들 배선층 (21, 22) 이, 각각 그 상층과의 층간을 절연하는 절연재 (31, 32) 중의, 예를 들어 구리로 이루어지는 층간 접속부 (21a, 21b, 22a) 를 통하여 상층의 배선층 (23, 24) 에 전기적으로 접속되어 있다. 또한, 배선층 (23, 24) 은, 그 상층과의 층간을 절연하는 절연재 (33, 34) 중의, 예를 들어 구리로 이루어지는 층간 접속부 (23a, 23b, 24a, 24b) 를 통하여 상층의 배선층 (25, 26) 에 전기적으로 접속되어 있다. 이렇게 하여, 각 배선층이 각각 서로 전기적으로 접속되어 있다. 또, 기재 (20a) 에는, 그 표리의 도체 패턴을 접속하는 관통 접속 (20b) 이, 예를 들어 구리 등이 스루홀 도금됨으로써 형성되어 있다.
제 1 기판 (10) 과 제 2 기판 (20) 사이에는, 수지 (30) 가 충전되어 있다. 즉, 제 1 기판 (10) 과 제 2 기판 (20) 은, 서로 수지 (30) 을 개재하여 물리적으로 접속하고, 접착 (전기적으로는 절연) 되어 있다. 이 수지 (30) 는, 상층의 절연재 (35, 36) 를 구성하고 있는 수지와 동일한 재료로 이루어져 있어도 된다.
이와 같이, 제 1 기판 (10) 과 제 2 기판 (20) 이 수지 (30) 을 개재하여 접속됨으로써, 제 1 기판 (10) 과 제 2 기판 (20) 의 밀착력이 향상된다. 또, 충전된 수지 (30) 가 완충재가 되어, 외부로부터 충격이 가해진 경우에도, 제 2 기판 (20) 에 충격이 직접 전달되지 않기 때문에, 제 1 기판 (10) 보다 배선 밀도가 높은 제 2 기판 (20) 의 배선의 접속 신뢰성을 향상시킬 수 있다. 또, 별도 제작한 제 2 기판 (20) 을 매설함으로써, 빌드업에 수반하는 복잡한 공정을 간소화할 수 있다. 또한, 제 2 기판 (20) 의 절연층보다 제 1 기판 (10) 의 절연층이 강성이 높기 때문에, 제 2 기판 (20) 에 가해지는 응력을 완화시킬 수 있다.
제 1 기판 (10) 및 제 2 기판 (20) 은, 서로 동일한 두께로 되어 있고, 최상층인 배선층 (11, 12) 과 배선층 (25, 26) 이 동일층으로 되어 있다. 즉, 제 2 기판 (20) 에 있어서의 단위 두께당 배선층수 (배선층 (21 ∼ 26) 의 6 층) 는, 제 1 기판 (10) 에 있어서의 단위 두께당 배선층수 (배선층 (11, 12) 의 2 층) 보다 많게 되어 있고, 양자의 동일 두께 영역에 있어서의 배선층수를 비교하면, 제 2 기판 (20) 은, 제 1 기판 (10) (나아가서는 양 기판을 포함하는 프린트 배선판 (300)) 보다 도체의 존재 밀도가 높게 되어 있다. 이와 같이, 당해 프린트 배선판에서는 제 2 기판 (20) 의 도체에 의해 형성되는 배선층수가, 제 1 기판 (10) 의, 제 2 기판 (20) 과 동일한 두께 영역에 있어서의 배선층수보다 많게 형성되어 있다. 이러한 구조이면, 용이하게 고밀도 도체 영역을 형성할 수 있고, 나아가서는 당해 프린트 배선판을 부분적으로 파인 피치화하는 것도 용이하다.
또, 제 2 기판 (20) 의 적어도 일부의 배선층 (도체 회로) 의 두께는, 제 1 기판 (10) 의 도체 회로의 두께와 동일하다. 단, 제 2 기판 (20) 의 적어도 일부의 도체 회로의 두께는 제 1 기판 (10) 의 도체 회로의 두께보다 얇아도 된다.
절연재 (35, 36) 는, 예를 들어 RCF (Resin Coated Cupper Foil) (또는 프리프레그 등으로도 가능) 로 이루어지는 것으로서, 각 표면에는 각각 층간 접속부 (25b, 26a) 를 통하여 하층의 배선층 (11, 12, 25, 26) 과 전기적으로 접속되는 배선층 (41, 42) 이 형성되어 있다. 이들 배선층 (41, 42) 에 의해 제 1 기판 (10) 과 제 2 기판 (20) 이 전기적으로 접속되어 있다.
이러한 프린트 배선판을 제조할 때에는, 예를 들어 도 3 및 도 4 에 나타내는 바와 같이, 단일의 기판 (100) 에 상당수 (예를 들어 「32 개」정도) 의 제 1 기판 (10) 을, 또 단일의 기판 (200) 에 상당수 (예를 들어 「96 개」정도) 의 제 2 기판 (20) 을, 서로 상이한 일련의 반도체 프로세스에 의해 각각 제작한다.
구체적으로는, 제 1 기판 (10) 의 제작시에는 예를 들어 도 5(a) 에 나타내는 바와 같이, 표리에 각각 구리박 (501a, 501b) 을 갖는 비가요성 기재 (10a) 를 준비하고, 예를 들어 도 5(b) 에 나타내는 바와 같이 천공 가공에 의해, 관통 구멍 (502) 을 형성한다. 그 후, 연마하여 예를 들어 도 5(c) 에 나타내는 바와 같이, PN 도금 (예를 들어 화학 구리 도금 및 전기 구리 도금) 을 함으로써, 기판 표리의 도체 패턴을 접속하는 관통 접속 (10b) 을 형성함과 함께, 비가요성 기재 (10a) 의 표리에 각각 예를 들어 구리로 이루어지는 도체막 (503a, 503b) 을 막 형성한다. 그리고, 그것들 도체막 (503a, 503b) 을, 각각 예를 들어 소정의 포토 에칭 공정 (예를 들어 산세정, 레지스트의 라미네이트, 직묘 (直描) (노광), 현상, 에칭, 박막 등) 에 의해 패터닝하여, 예를 들어 도 5(d) 에 나타내는 바와 같이, 배선층 (11, 12) 을 형성한다. 이렇게 하여, 배선층 (11, 12) 을 갖는 제 1 기판 (10) 이 제작된다.
또, 제 2 기판 (20) 의 제작시에는, 예를 들어 도 6(a) 에 나타내는 바와 같이, 표리에 구리박 (601a, 601b) 을 갖는 비가요성 기재 (20a) 를 준비하고, 예를 들어 도 6(b) 에 나타내는 바와 같이, 천공 가공에 의해 관통 구멍 (602) 을 형성한다. 그 후, 연마하여 예를 들어 도 6(c) 에 나타내는 바와 같이, PN 도금 (예를 들어 화학 구리 도금 및 전기 구리 도금) 을 함으로써, 기판 표리의 도체 패턴을 접속하는 관통 접속 (20b) 을 형성함과 함께, 비가요성 기재 (20a) 의 표리에 각각 예를 들어 구리로 이루어지는 도체막 (603a, 603b) 을 막 형성한다. 그리고, 그것들 도체막 (603a, 603b) 을 각각 예를 들어 소정의 포토 에칭 공정 (예를 들어 산세정, 레지스트의 라미네이트, 직묘 (노광), 현상, 에칭, 박막 등) 에 의해 패터닝하고, 예를 들어 도 6(d) 에 나타내는 바와 같이, 배선층 (21, 22) 을 형성한다. 이렇게 하여, 제 2 기판 (20) 의 제 1 배선층이 형성된다. 그 후, 화상 첵커 등에 의한 검사, 나아가서는 흑화 처리를 하여 상층의 제 2 배선층의 형성을 시작한다.
제 2 배선층의 형성시에는, 예를 들어 도 7(a) 에 나타내는 바와 같이, 상기 제 1 배선층을 형성한 구조체의 표리에, 각각 예를 들어 프리프레그로 이루어지는 절연재 (31, 32), 및, 예를 들어 구리박으로 이루어지는 도체막 (604a, 604b) 을 배치한다. 그리고, 예를 들어 하이드로 프레스 장치에 의해, 최외층의 도체막 (604a, 604b) 에 압력을 가하여, 예를 들어 도 7(b) 에 나타내는 바와 같이, 그 구조체 전체를 가압 프레스한다.
다음으로, 트리밍 (단면 (端面) 컷 및 각인), 얼라이먼트용 천공, 소프트 에칭, 그리고 레이저 전(前)처리를 하여, 예를 들어 도 7(c) 에 나타내는 바와 같이 레이저에 의해 비아 (605) 를 형성한다. 또한, 디스미어 (스미어 제거), 소프트 에칭을 한 후, 예를 들어 도 7(d) 에 나타내는 바와 같이, PN 도금 (예를 들어 화학 구리 도금 및 전기 구리 도금) 을 함으로써, 구조체의 표리에 각각 도체막 (606a, 606b) 을 형성한다. 그리고, 이 도체막 (606a, 606b) 의 형성 후, 공정 검사로서 함몰 검사를 한다.
계속하여, 도체막 (606a, 606b) 을 각각 예를 들어 소정의 포토 에칭 공정 (예를 들어 산세정, 레지스트의 라미네이트, 직묘 (노광), 현상, 에칭, 박막 등) 에 의해 패터닝하여, 예를 들어 도 7(e) 에 나타내는 바와 같이, 배선층 (23, 24) 을 형성한다. 이렇게 하여, 제 2 기판 (20) 의 제 2 배선층도 형성된다. 그 후, 화상 첵커 등에 의한 검사, 나아가서는 흑화 처리를 하여, 또한 상층인 제 3 배선층의 형성을 시작한다.
제 3 배선층의 형성시에는, 예를 들어 도 8(a) 에 나타내는 바와 같이, 상기 제 1 배선층 및 제 2 배선층을 형성한 구조체의 표리에, 각각 예를 들어 프리프레그로 이루어지는 절연재 (33, 34), 및, 예를 들어 구리박으로 이루어지는 도체막 (607a, 607b) 을 배치한다. 그리고, 예를 들어 하이드로 프레스 장치에 의해 최외층의 도체막 (607a, 607b) 에 압력을 가하여, 예를 들어 도 8(b) 에 나타내는 바와 같이 그 구조체 전체를 가압 프레스한다.
다음으로, 트리밍 (단면 컷 및 각인), 얼라이먼트용 천공, 소프트 에칭, 그리고 레이저 전처리를 하여, 예를 들어 도 8(c) 에 나타내는 바와 같이, 레이저에 의해 비아 (608) 를 형성한다. 또한, 디스미어 (스미어 제거), 소프트 에칭을 한 후, 예를 들어 도 8(d) 에 나타내는 바와 같이, PN 도금 (예를 들어 화학 구리 도금 및 전기 구리 도금) 을 함으로써, 구조체의 표리에 각각 도체 (609a, 609b) 를 형성한다. 그리고, 이 도체 (609a, 609b) 의 형성 후, 공정 검사로서 함몰 검사를 한다.
계속하여, 도체막 (609a, 609b) 을, 각각 예를 들어 소정의 포토 에칭 공정 (예를 들어 산세정, 레지스트의 라미네이트, 직묘 (노광), 현상, 에칭, 박막 등) 에 의해 패터닝하여, 예를 들어 도 8(e) 에 나타내는 바와 같이, 배선층 (25, 26) 을 형성한다. 이렇게 하여, 제 2 기판 (20) 의 제 3 배선층도 형성되어, 제 2 기판 (20) 이 완성된다.
상기와 같이 제 1 기판 (10) 및 제 2 기판 (20) 을 제작한 후, 기판 (100) 및 기판 (200) 에 형성된 그 기판들 (10, 20) 의 모두에 대해 양부를 검사하고, 그 중에서 어느 기판이 정상이고, 어느 기판이 이상 (불량) 인지를 판별한다. 여기서 불량이라고 판단된 기판 (10, 20) 은 필요에 따라 폐기한다. 또한, 기판 (10, 20) 의 검사로는 예를 들어 화상 첵커 등에 의한 검사 등을 한다. 또한 그 후, 기판 (10, 20) 을 각각 흑화 처리한다.
다음으로, 도 9 에 나타내는 바와 같이, 기판 (100) 상의 제 1 기판 (10) 을, 예를 들어 레이저에 의해 절단 (레이저 컷) 하여 소정 수 (여기서는 「1 개」) 의 제 2 기판 (20) 을 수용하기 위한 공간인 수용부 (100a) 를 형성한다. 이 수용부 (100a) 는, 제 2 기판 (20) 을 수용한 경우에 위치 결정할 수 있을 정도의 간극을 갖는 형상 (예를 들어 직육면체 상태의 중공 공간) 및 크기로 한다.
계속하여, 단일의 기판 (200) 으로부터, 상기 검사에 의해 정상이라고 판단된 제 2 기판 (20) 을, 도 10 에 나타내는 바와 같이, 예를 들어 레이저에 의해 소정 사이즈의 칩으로 하여 잘라내고, 예를 들어 도 11 및 도 12 에 각각 평면도 및 단면도로서 나타내는 바와 같이, 그 제 2 기판 (20) 의 칩을 수용부 (100a) 에 수용한다. 그리고, 시트형 용착기에 의해, 예를 들어 핫멜트 접착제를 용해시켜 양 기판을 임시 용착 (예를 들어 4 점) 한다. 이 때, 수용부 (100a) 가 제 2 기판 (20) 의 외형에 대응한 중공 형상, 즉 제 2 기판 (20) 보다 소정의 간극 (D1, D2) (각각 제 2 기판 (20) 을 위치 결정할 수 있을 정도로 작은 간극) 만큼 큰 중공 형상을 가짐으로써, 제 2 기판 (20) 을 소정의 위치 (수용부 (100a) 의 위치) 에 위치 결정할 수 있다.
또한, 간극 (D1, D2) 으로의 수지 (30) 의 충전은, 예를 들어 디스펜서를 사용하여 접착제를 주입해도 된다. 혹은, 수용부 (100a) 에 미리 접착제를 도포해 두고, 제 2 기판 (20) 의 칩을 수용부 (100a) 에 수납하도록 해도 된다.
다음으로, 그 구조체의 표리에 예를 들어 도 13(a) 에 나타내는 바와 같이, 예를 들어 표면에 구리박 (701a) 을 갖는 RCF 로 이루어지는 절연재 (35) 와, 예를 들어 표면에 구리박 (701b) 을 갖는 RCF 로 이루어지는 절연재 (36) 를 각각 배치하고, 예를 들어 하이드로 프레스 장치에 의해, 최외층의 구리박 (701a, 701b) 에 압력을 가하여, 예를 들어 도 13(b) 에 나타내는 바와 같이, 그 구조체 전체를 가압 프레스한다. 이 프레스에 의해, 절연재 (35, 36) 로부터 수지가 압출되어, 제 2 기판 (20) 과 수용부 (100a) 의 간극 (D1, D2) (도 11) 에 수지 (30) 가 충전된다. 상기 서술한 바와 같이, 절연재 (35, 36) 가 수지 (30) 의 표리에 형성되고, 이들 절연재 (35, 36) 를 구성하는 수지와 수지 (30) 가 동일한 재료로 이루어짐으로써, 절연재 (35, 36) 를 이용하여 용이하게 간극 (D1, D2) 에 수지 (30) 을 형성 (충전) 할 수 있다.
다음으로, 트리밍 (단면 컷 및 각인), 얼라이먼트용 천공, 소프트 에칭, 그리고 레이저 전처리를 하여, 예를 들어 도 13(c) 에 나타내는 바와 같이, 예를 들어 레이저에 의해 비아 (702) 를 형성한다. 또한, 디스미어 (스미어 제거), 소프트 에칭을 한 후, 예를 들어 도 13(d) 에 나타내는 바와 같이, PN 도금 (예를 들어 화학 구리 도금 및 전기 구리 도금) 을 함으로써, 구조체의 표리에 각각 도체막 (703a, 703b) 을 형성한다. 그리고, 이들 도체막 (703a, 703b) 을 각각 예를 들어 소정의 포토 에칭 공정 (예를 들어 산세정, 레지스트의 라미네이트, 직묘 (노광), 현상, 에칭, 박막 등) 에 의해 패터닝하고, 앞의 도 1 에 나타내는 바와 같은 배선층 (41, 42) 을 형성한다. 이렇게 하여, 프린트 배선판 (300) 이 완성된다.
도 14 에 나타내는 바와 같이, 프린트 배선판 (300) 도, 제 1 기판 (10) 및 제 2 기판 (20) 의 수에 대응하여 단일의 기판에 복수 형성된다. 즉, 이들 프린트 배선판을 각각 칩으로 하여 잘라냄으로써, 각 칩이 각각 제품이 된다. 이와 같은 구조로 함으로써, 프린트 배선판 (300) 의 배선층이 줄어들고, 그 결과, 불필요한 도체 접속 부분이 줄어들기 때문에, 내낙하 충격성이 향상된다.
또한, 상기 일 실시형태는 이하와 같이 변경하여 실시해도 된다.
제 1 기판 (10) 또는 제 2 기판 (20) 의 적어도 일방에 적어도 1 개의 전자 부품을 전기적으로 접속하도록 해도 된다. 예를 들어 도 15 에 나타내는 바와 같이, 와이어 본딩이나 플립칩 실장 등에 의해, 프린트 배선판 (300) 의 표면에, 예를 들어 LPSR 나 금선 등을 통하여 제 1 기판 (10) 및 제 2 기판 (20) 에 각각 전자 부품 (401, 402) 을 전기적으로 접속하거나, 도면 중의 전자 부품 (403) 과 같이, 매설 위치에서 제 2 기판 (20) 에 직접, 전자 부품을 접속하거나 할 수 있다. 제 2 기판 (20) 을 적층하지 않고 별도 제작하여 프린트 배선판 (300) 에 매설함으로써, 이러한 복잡한 구조의 기판도, 용이하게 제조할 수 있다. 또한, 전자 부품의 수는 임의이다.
제 1 기판보다 도체의 존재 밀도가 높은 제 2 기판은, 단위 두께당 배선층수가 제 1 기판보다 많은 것에 한정되지 않는다. 예를 들어 도 16 에 나타내는 바와 같이, 양 기판에서, 단위 두께당 배선층수가 동일해도 단위 층간 절연층당 비아수가 제 1 기판 (10) 보다 제 2 기판 (20) 이 많은 구조로 해도 된다. 또한, 비아는, 층간 절연층 중에 형성되어 하층 배선층 및 상층 배선층을 전기적으로 접속하기 위한 구멍 (층간 접속용 구멍) 이고, IVH 외에, 예를 들어 도금 스루홀, 도금 마이크로 비아, 도전성 페이스트 접속 구멍 등을 채용할 수 있다. 또한, 상기 배선층수 및 비아수가 모두 동일한 경우라도, 예를 들어 도 17 에 나타내는 바와 같이, 제 2 기판 (20) 에 있어서의 절연층 상의 도체의 존재 밀도를, 제 1 기판 (10) 에 있어서의 절연층 상의 도체의 존재 밀도보다 크게 할 수 있다. 또한, 제 2 기판 (20) 의 코어 기판의 두께는, 제 1 기판 (10) 의 두께와 동등하게 설정해도 된다 (예를 들어 도 16 참조). 또, 도 18 에 나타내는 바와 같이, 제 1 기판 (10) 및 제 2 기판 (20) 은, 코어 표리면의 일방에만 도체 (배선층) 를 갖는 것이어도 된다.
상기 일 실시형태에서는, 제 1 기판 (10) 과 제 2 기판 (20) 을 상층 배선에 의해 전기적으로 접속하도록 했는데, 이것에 한정되지 않고, 양 기판의 접속 방법은 임의이다. 예를 들어 도 19 에 나타내는 바와 같이, 제 1 기판 (저도체 밀도의 기판 (101)) 에, 제 2 기판 (고도체 밀도의 기판 (201)) 을 플립칩식으로 전기적으로 접속하도록 해도 된다.
1 개의 제 1 기판에, 복수의 제 2 기판을 매설하도록 해도 된다. 예를 들어 도 20 에 나타내는 바와 같이, 1 개의 제 1 기판 (저도체 밀도의 기판 (101)) 을 구비하는 프린트 배선판에, 2 개의 제 2 기판 (고도체 밀도의 기판 (201, 202)) 을 매설하도록 해도 된다. 혹은 도 21 에 나타내는 바와 같이, 1 개의 수용부 (301a) 에 복수의 제 2 기판 (이 예에서는 기판 (201, 202) 의 2 개) 을 수용하도록 해도 된다.
또한, 도 22 에 나타내는 바와 같이, 매설까지는 하지 않고, 당해 프린트 배선판의 표면에 형성한 오목부 (수용부) (301a) 내에, 고도체 밀도의 기판 (201) 을 배치하고, 이 기판 (201) 과, 당해 프린트 배선판에 매설한 기판 (202) (제 2 기판) 과 조합하여, 1 개의 프린트 배선판을 형성하도록 해도 된다. 이러한 구조이면, 기판 표면에도, 기판 내부에도, 용이하게 고밀도 도체 영역을 형성할 수 있다.
제 1 기판 (10) 및 제 2 기판 (20) 의 재료는 임의이다. 이들 기판 (10, 20) 은, 서로 동일한 재료로 이루어지는 것이어도 되고, 상이한 재료로 이루어지는 것이어도 된다.
제 2 기판의 형상, 위치, 및 그 위치에서의 자세 등도 임의이다. 예를 들어 도 23 에 나타내는 바와 같이, 제 1 기판 (저도체 밀도의 기판 (101)) 을 구비하는 프린트 배선판에, 제 2 기판 (고도체 밀도의 기판 (201)) 을 경사지도록 해도 된다. 또, 제 2 기판에 요철을 형성하거나, 제 2 기판 자체를 V 자로 형성해도 된다.
상기 일 실시형태에서는, 제 1 기판 (10) 및 제 2 기판 (20) 의 검사 후에 수용부 (100a) 를 형성하도록 했지만, 수용부 (100a) 를 형성하고 나서, 각 기판을 검사하도록 해도 된다.
수용부 (100a) 의 형상 및 크기는, 임의이다. 단, 제 2 기판 (20) 의 위치 결정을 하는 데에 있어서는, 제 2 기판 (20) 에 대응한 형상 및 크기가 바람직하다.
수용부의 형성은, 레이저 등에 의해 그 공간에 대응한 부분을 깎는 방법에 한정되지 않고, 예를 들어 도 24(a) 에 나타내는 바와 같이, 기판 (310) 상에 미리 희생재 (311) 을 형성한 상태에서, 도 24(b) 에 나타내는 바와 같이, 다층막 (312) (이 예에서는 다층이지만 1 층이어도 가능) 을 막 형성하고, 도 24(c) 에 나타내는 바와 같이, 그 막 형성 후에 희생재 (311) 를 선택 에칭 등에 의해 제거함으로써, 수용부 (312a) 를 형성하도록 해도 된다.
이상, 본 발명의 실시형태에 대해 설명했는데, 설계상의 문제나 그 밖의 요인에 의해 필요한 여러가지 수정이나 조합은, 「청구항」에 기재되어 있는 발명이나 「발명의 실시형태」에 기재되어 있는 구체예에 대응하는 발명의 범위에 포함되는 것으로 이해되어야 한다.
본 출원은, 2008년 5월 19일에 출원된 미국 특허 가출원 제61/071790호에 기초한다. 본 명세서 중에, 미국 특허 가출원 제61/071790호의 명세서, 특허 청구의 범위, 도면 전체를 참조로서 도입한다.
산업상 이용가능성
본 발명은 전자 디바이스 등의 프린트 배선판에 적용할 수 있다.
Claims (15)
- 도체를 갖는 제 1 기판과,
도체를 갖고, 상기 제 1 기판보다 도체의 존재 밀도가 높은 하나 내지 복수의 제 2 기판을 구비하는 프린트 배선판으로서,
상기 제 1 기판의 도체와 상기 제 2 기판의 도체가 전기적으로 접속되고,
상기 프린트 배선판에, 상기 제 1 기판 또는 상기 제 2 기판의 적어도 일방이 매설되어 있는 것을 특징으로 하는 프린트 배선판. - 제 1 항에 있어서,
상기 제 2 기판의 도체에 의해 형성되는 배선층수는, 상기 제 1 기판의, 상기 제 2 기판과 동일한 두께 영역에 있어서의 배선층수보다 많게 형성되어 있는 것을 특징으로 하는 프린트 배선판. - 제 1 항에 있어서,
상기 제 1 기판 및 상기 제 2 기판은, 각각 절연층을 갖고,
상기 제 2 기판에 있어서의 절연층 상의 도체의 존재 밀도는, 상기 제 1 기판에 있어서의 절연층 상의 도체의 존재 밀도보다 높게 형성되어 있는 것을 특징으로 하는 프린트 배선판. - 제 1 항에 있어서,
상기 제 1 기판 및 상기 제 2 기판은, 층간 절연층 중의 비아를 통하여 전기적으로 접속되는 하층 배선층 및 상층 배선층을 갖고,
상기 제 2 기판에 있어서의 단위 층간 절연층당 비아수가, 상기 제 1 기판에 있어서의 단위 층간 절연층당 비아수보다 큰 것을 특징으로 하는 프린트 배선판. - 제 1 항에 있어서,
상기 1 기판 및 상기 제 2 기판이 이간되어 배치되어 있고,
상기 제 1 기판과 상기 제 2 기판 사이의 간극에는, 적어도 일부에 수지가 존재하는 것을 특징으로 하는 프린트 배선판. - 제 5 항에 있어서,
상기 수지의 표리의 적어도 일방에, 절연재가 형성되어 있고,
그 절연재를 구성하는 수지와, 상기 제 1 기판과 상기 제 2 기판 사이의 간극의 수지가 동일한 재료로 이루어지는 것을 특징으로 하는 프린트 배선판. - 제 1 항에 있어서,
상기 제 1 기판 또는 상기 제 2 기판의 적어도 일방은, 무기 재료를 포함하는 절연층을 갖는 것을 특징으로 하는 프린트 배선판. - 제 7 항에 있어서,
상기 제 1 기판의 절연층 또는 상기 제 2 기판의 절연층의 적어도 일방은, 상기 무기 재료에 의해, 적어도 1 개의 크로스층을 갖고 있는 것을 특징으로 하는 프린트 배선판. - 제 7 항에 있어서,
상기 제 1 기판의 무기 재료를 포함하는 절연층의 층수는, 상기 제 2 기판의 무기 재료를 포함하는 절연층의 층수보다 많은 것을 특징으로 하는 프린트 배선판. - 제 1 항에 있어서,
상기 제 2 기판의 적어도 일부의 도체의 두께는, 상기 제 1 기판의 도체의 두께 이하인 것을 특징으로 하는 프린트 배선판. - 제 1 항에 있어서,
상기 제 1 기판 또는 상기 제 2 기판의 적어도 일방에, 적어도 1 개의 전자 부품이 전기적으로 접속되어 있는 것을 특징으로 하는 프린트 배선판. - 제 1 항에 있어서,
상기 제 2 기판에 적어도 1 개의 전자 부품이 전기적으로 접속되어 있는 것을 특징으로 하는 프린트 배선판. - 도체를 갖는 제 1 기판을 제작하는 제 1 공정과,
단일의 기판에, 도체를 갖는 상당수의 제 2 기판을 제작하는 제 2 공정과,
상기 제 1 공정에 의해 제작된 제 1 기판에, 상기 제 2 기판을 수용하기 위한 공간인 수용부를 형성하는 제 3 공정과,
상기 제 3 공정에 의해 형성된 수용부에, 상기 제 2 기판 중 하나 또는 2 이상을 수용하는 제 4 공정과,
상기 제 1 기판의 도체와 상기 제 2 기판의 도체를 전기적으로 접속하는 제 5 공정과,
상기 제 4 공정에 의해 수용된 제 2 기판 및 그 제 2 기판을 수용하는 제 1 기판에 소정의 재료를 적층하여, 상기 제 2 기판을 매설하는 제 6 공정을 구비하는 것을 특징으로 하는 프린트 배선판의 제조 방법. - 제 13 항에 있어서,
상기 제 4 공정에 앞서, 상기 제 1 공정에 의해 제작된 제 1 기판과 상기 제 2 공정에 의해 제작된 제 2 기판에 대해, 각각 양부 (良否) 를 검사하는 기판 검사 공정을 구비하고,
상기 제 4 공정에서는, 상기 기판 검사 공정에 의해 정상이라고 판단된 제 1 기판의 상기 수용부에, 상기 기판 검사 공정에 의해 정상이라고 판단된 제 2 기판 중 하나 또는 2 이상을 수용하는 것을 특징으로 하는 프린트 배선판의 제조 방법. - 제 13 항에 있어서,
상기 제 3 공정에서는, 상기 제 2 기판을 수용했을 경우에 위치 결정할 수 있을 정도의 간극을 갖는 수용부를 형성하는 것을 특징으로 하는 프린트 배선판의 제조 방법.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US7179008P | 2008-05-19 | 2008-05-19 | |
US61/071,790 | 2008-05-19 | ||
PCT/JP2008/073344 WO2009141928A1 (ja) | 2008-05-19 | 2008-12-22 | プリント配線板及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20100102193A true KR20100102193A (ko) | 2010-09-20 |
KR101198061B1 KR101198061B1 (ko) | 2012-11-07 |
Family
ID=41315060
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020107017159A KR101198061B1 (ko) | 2008-05-19 | 2008-12-22 | 프린트 배선판 및 그 제조 방법 |
Country Status (8)
Country | Link |
---|---|
US (2) | US8431829B2 (ko) |
EP (1) | EP2280594A4 (ko) |
JP (1) | JPWO2009141928A1 (ko) |
KR (1) | KR101198061B1 (ko) |
CN (1) | CN102037796A (ko) |
BR (1) | BRPI0822705A2 (ko) |
TW (1) | TW201004499A (ko) |
WO (1) | WO2009141928A1 (ko) |
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US8071883B2 (en) | 2006-10-23 | 2011-12-06 | Ibiden Co., Ltd. | Flex-rigid wiring board including flexible substrate and non-flexible substrate and method of manufacturing the same |
KR100939426B1 (ko) | 2006-10-24 | 2010-01-28 | 이비덴 가부시키가이샤 | 플렉스 리지드 배선판 |
TWI339880B (en) | 2007-05-31 | 2011-04-01 | Unimicron Technology Corp | Structure of pachaging substrate and package structure thereof having chip embedded therein |
JP5010737B2 (ja) | 2008-05-23 | 2012-08-29 | イビデン株式会社 | プリント配線板 |
-
2008
- 2008-12-22 EP EP08874395A patent/EP2280594A4/en not_active Withdrawn
- 2008-12-22 BR BRPI0822705-5A patent/BRPI0822705A2/pt not_active IP Right Cessation
- 2008-12-22 WO PCT/JP2008/073344 patent/WO2009141928A1/ja active Application Filing
- 2008-12-22 JP JP2010512906A patent/JPWO2009141928A1/ja active Pending
- 2008-12-22 KR KR1020107017159A patent/KR101198061B1/ko active IP Right Grant
- 2008-12-22 CN CN2008801293375A patent/CN102037796A/zh active Pending
- 2008-12-29 TW TW097151252A patent/TW201004499A/zh unknown
-
2009
- 2009-05-18 US US12/453,632 patent/US8431829B2/en active Active
-
2013
- 2013-03-28 US US13/852,233 patent/US9029713B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20130213694A1 (en) | 2013-08-22 |
WO2009141928A1 (ja) | 2009-11-26 |
CN102037796A (zh) | 2011-04-27 |
US8431829B2 (en) | 2013-04-30 |
JPWO2009141928A1 (ja) | 2011-09-29 |
EP2280594A1 (en) | 2011-02-02 |
US9029713B2 (en) | 2015-05-12 |
EP2280594A4 (en) | 2012-06-27 |
US20090283312A1 (en) | 2009-11-19 |
BRPI0822705A2 (pt) | 2015-07-07 |
KR101198061B1 (ko) | 2012-11-07 |
TW201004499A (en) | 2010-01-16 |
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Legal Events
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A201 | Request for examination | ||
AMND | Amendment | ||
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FPAY | Annual fee payment |
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