KR102183614B1 - 열 확산 디바이스 및 방법 - Google Patents

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헝-치 리
층-유 천
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Abstract

일 실시형태에서, 디바이스는, 인터포저 위에 있고 전기적으로 상기 인터포저에 전기적으로 연결된 다이 스택 - 상기 다이 스택은, 최상부의 집적 회로 다이를 포함하며, 상기 최상부의 집적 회로 다이는, 전방 측 및 상기 전방 측에 반대되는 후방 측을 가지는 기판 - 상기 기판의 상기 전방 측은 활성 표면을 포함함 -; 및 상기 기판의 후방 측으로부터 적어도 부분적으로 상기 기판 내로 연장되는 더미 관통 기판 비아(through substrate via; TSV) - 상기 더미 TSV는 상기 활성 표면으로부터 전기적으로 격리됨 - 를 포함함 - 과, 상기 최상부의 집적 회로 다이 위의 열 인터페이스 재료와, 상기 열 인터페이스 재료 내의 더미 커넥터 - 상기 열 인터페이스 재료는 상기 더미 커넥터를 둘러싸며, 상기 더미 커넥터는 상기 최상부의 집적 회로 다이의 상기 활성 표면으로부터 전기적으로 격리됨 - 를 포함한다.

Description

열 확산 디바이스 및 방법{HEAT SPREADING DEVICE AND METHOD}
우선권 주장 및 상호 참조
본 출원은 2017년 8월 31일자로 출원되고 명칭이 “열 확산 디바이스 및 방법”인 미국 가출원 제62/552,902호의 이익을 주장하며, 이 출원은 본 명세서에 참고로 통합된다.
집적 회로의 패키징에서, 반도체 다이는 본딩(bonding)을 통해 적층될 수도 있고, 인터포저 및 패키지 기판과 같은 다른 패키지 구성요소에 본딩될 수도 있다. 결과적으로 생성된 패키지는 3DIC(Three-Dimensional Integrated Circuit)로서 알려져 있다. 열 소산(dissipation)은 3DIC에서의 문제점이다.
3DIC의 내부 다이에서 발생된 열을 효과적으로 소산시키는데 있어서 병목 현상이 발생할 수도 있다. 일반적인 3DIC에서, 열이 열 확산기로 전도되기 전에, 내부 다이에서 생성된 열이 외부 구성 요소로 소산될 수 있어야 한다. 그러나, 적층된 다이와 외부 구성요소 사이에는, 열 전도에 유효하지 않은 언더필(underfill), 몰딩 화합물(molding compound) 등과 같은 다른 재료가 존재한다. 결과적으로, 열은 하부의 적층된 다이의 내부 영역에 포획되어, 샤프한 국부적인 온도 피크(종종 핫 스폿(hot spot)으로 지칭됨)를 야기할 수도 있다. 또한, 고출력 소비 다이에 의해 생성된 열로 인한 핫 스폿은 주변 다이에 대한 열적 크로스 토크 문제를 야기할 수도 있으며, 주위 다이의 성능 및 전체 3DIC 패키지의 신뢰성에 부정적인 영향을 미친다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 일정한 비율로 그려지지 않는 점이 강조된다. 실제로, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 일부 실시형태에 따른 집적 회로 다이의 횡단면도이다.
도 2a 및 2b는 일부 실시형태에 따른 다이 스택의 횡단면도이다.
도 3, 4, 5, 6, 7, 8a, 8b, 9, 10, 11, 12, 13, 14 및 15는, 일부 실시형태에 따른, 반도체 디바이스를 형성하는 프로세스 동안의 중간 단계들의 다양한 도면이다.
도 16은 일부 다른 실시형태에 따른 반도체 디바이스를 도시한다.
도 17은 일부 다른 실시형태에 따른 반도체 디바이스를 도시한다.
도 18은 일부 다른 실시형태에 따른 반도체 디바이스를 도시한다.
도 19은 일부 다른 실시형태에 따른 반도체 디바이스를 도시한다.
도 20은 일부 다른 실시형태에 따른 반도체 디바이스를 도시한다.
도 21은 몇몇 다른 실시형태에 따른 더미 커넥터를 도시한다.
도 22는 일부 다른 실시형태에 따른, 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다.
다음의 개시는 본 발명의 상이한 피처(feature)를 구현하기 위한 많은 다른 실시형태들 또는 예들을 제공한다. 본 개시를 간소화하기 위해 구성요소 및 배열의 특정예가 이하에서 설명된다. 물론, 이들은 단지 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서 제2 피처 상에 또는 그 위에 제1 피처를 형성하는 것은, 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시형태들을 포함할 수도 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가의 피처가 형성될 수도 있는 실시형태들을 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 논의되는 다양한 실시형태 및/또는 구성 사이의 관계에 영향을 주지는 않는다.
또한,“아래(beneath)”,“아래쪽(below)”,“하부(lower)”,“위(above)”,“상부(upper)”등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 하나의 요소 또는 피처에 대한 또 다른 요소(들) 또는 피처(들)의 관계를 논의하기 위해 설명의 편의상 본원에 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향을 가짐), 본원에서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수도 있다.
일부 실시형태에 따르면, 다이스택이 인터포저 상에 형성되고 더미 비아가 선택적으로 다이 스택에 형성된다. 열 인터페이스 재료가 다이 스택 위에 형성되고 더미 커넥터가 열 인터페이스 재료에 형성된다. 열 확산기는 열 인터페이스 재료를 사용하여 다이 스택에 부착된다. 더미 비아 및/또는 더미 커넥터를 형성하는 것은, 인터포저와 열 확산기 사이의 열 경로를 따라 열 저항을 감소시킬 수도 있으며, 이로 인해 결과적으로 생성된 장치의 작동 온도를 감소시킬 수 있다.
도 1은 일부 실시형태에 따른 집적 회로 다이(50)의 단면도이다. 집적 회로 다이(50)는 인터포저, 로직 디바이스 등일 수 있다. 집적 회로 다이(50)는, 기판(52), 디바이스(54), 도전성 플러그(56), 층간 유전체(inter-layer dielectric; ILD)(58), 상호연결부(60), 다이 커넥터(62), 및 유전체 재료(64)를 포함한다. 집적 회로 다이(50)는 복수의 집적 회로 다이(50)를 형성하기 위해 후속 단계에서 개편화되는(singulated) 상이한 디바이스 영역을 포함할 수도 있는 웨이퍼(도시되지 않음)에 형성될 수도 있다.
기판(52)은 종종 활성 측(active side)이라 불리는 전방 표면(front surface)(예를 들어, 도 1에서 상향으로 향하는 표면) 및 종종 비활성 측이라고 불리는 후방 표면(back surface)(예를 들어, 도 1에서 하향으로 향하는 표면)을 가진다. 기판(52)은 도핑되거나 도핑되지 않은 실리콘과 같은 반도체, 또는 SOI(semiconductor-on-insulator) 기판의 활성층일 수도 있다. 기판(52)은 게르마늄과 같은 다른 반도체 재료; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수도 있다. 다층 기판 또는 그래디언트 기판과 같은 다른 기판이 또한 사용될 수도 있다.
디바이스(54)는 기판(52)의 전방 표면에 및/또는 상기 전방 표면 상에 형성될 수도 있다. 디바이스(54)는 트랜지스터, 다이오드, 커패시터, 저항 등일 수도 있다. 집적 회로 다이(50)가 로직 다이인 실시형태에서, 디바이스(54)는 능동 디바이스를 포함한다. 집적 회로 다이(50)가 인터포저인 실시형태에서, 집적 회로 다이(50)가 능동 디바이스를 갖지 않도록, 디바이스(54)는 수동 디바이스일 수도 있거나 생략될 수도 있다. 도전성 플러그(56)는 디바이스(54)에 전기적 및 물리적으로 결합된다. ILD(58)는 디바이스(54) 및 도전성 플러그(56)를 둘러싸며, 하나 이상의 유전체 층을 포함한다.
상호연결부(60)는 집적 회로를 형성하도록 디바이스(54)를 상호연결시킨다. 상호연결부(60)는, 예를 들어, 기판(52)의 전방 표면 상의 유전체 층 내의 금속화 패턴에 의해 형성될 수도 있다. 금속화 패턴은 하나 이상의 유전체 층에 형성된 금속 라인 및 비아를 포함한다. 상호연결부(60)의 금속화 패턴은 도전성 플러그(56)에 의해 디바이스(54)에 전기적으로 결합된다. 다이 커넥터(62)는 도전성 필러(예를 들어, 구리, 알루미늄, 텅스텐, 니켈 또는 이들의 합금과 같은 금속을 포함함) 일 수 있으며, 상호 연결부(60)에 기계적 및 전기적으로 연결된다.
다이 커넥터(62)는 도전성 필러(예를 들어, 구리, 알루미늄, 텅스텐, 니켈, 또는 이들의 합금과 같은 금속을 포함함)일 수도 있고, 상호연결부(60)에 기계적으로 그리고 전기적으로 결합된다. 다이 커넥터(62)는, 예를 들어, 도금 등에 의해 형성될 수도 있다. 다이 커넥터(62)는 집적 회로 다이(50)의 각각의 집적 회로를 전기적으로 연결한다.
유전체 재료(64)는 집적 회로 다이(50)의 활성 표면 상에, 예를 들어 상호연결부(60) 상에 있다. 유전체 재료(64)는 다이 커넥터(62)를 측방향으로 밀봉하고, 유전체 재료(64)는 집적 회로 다이(50)와 측 방향으로 인접한다. 유전체 재료(64)는 실리콘 함유 유전체층이고, 실리콘 산화물, SiON, SiN 등으로 형성될 수도 있고, CVD, PECVD, PVD, ALD 등과 같은 퇴적 프로세스에 의해 형성될 수도 있다. 유전체 재료(64)는 상호연결부(60)의 최상부 층일 수도 있다.
도 2a 및 2b는 일부 실시형태에 따른 다이 스택(70A 및 70B)의 횡단면도이다. 다이 스택(70A, 70B)은 각각 단일 기능(예를 들어, 로직 디바이스, 메모리 다이 등)을 가질 수도 있거나, 다수의 기능(예컨대, SoC)을 가질 수도 있다. 특정 실시형태에서, 다이 스택(70A)은 프로세서이고, 다이 스택(70B)은 메모리 모듈이다. 다이 스택들(70A 및 70B)은 대안적으로 본 명세세에서 다이 스택(70)으로 지칭될 수도 있으며, 여기서 다이 스택(70)에 대한 언급들은 다이 스택(70A) 또는 다이 스택(70B)을 지칭한다.
도 2a에 도시된 바와 같이, 다이 스택(70A)은 2개의 본딩된 집적 회로 다이(50)를 포함한다. 다이 스택(70A)은 중앙 처리 장치(central processing unit; CPU), 그래픽 처리 장치(graphics processing unit; GPU), 주문형 집적 회로(ASIC) 등과 같은 프로세서일 수도 있다. 특정 실시형태에서, 다이 스택(70A)은 GPU이다. 일부 실시형태에서, 제1 집적 회로 다이(50A) 및 제2 집적 회로 다이(50B)는 활성 표면이 서로 마주 보도록(“대면(face-to-face)”) 본딩된다. 제1 및 제2 집적 회로 다이(50)는 하이브리드 본딩, 융합(fusion) 본딩, 직접 본딩, 유전체 본딩, 금속 본딩 등에 의해 연결될 수도 있다. 일부 실시형태에서, 제1 집적 회로 다이(50A)는 프로세서 다이이고, 제2 집적 회로 다이(50B)는 인터페이스 다이이다. 인터페이스 다이는 프로세서 다이를 메모리 다이에 브리징(birdge)하고, 프로세서와 메모리 다이 사이에서 명령을 변환한다.
제1 및 제2 집적 회로 다이(50)가 하이브리드 본딩에 의해 본딩되는 실시형태에서, 공유 결합은 각 다이 내의 유전체 재료(64)와 같은 산화물 층으로 형성된다. 본딩을 수행하기 전에, 표면 처리가 제1 및/또는 제2 집적 회로 다이(50) 상에서 수행되어, 유전체 재료(64)의 상부에 OH 본드를 형성할 수도 있다. 다음으로, 프리 본딩(pre-bonding) 프로세스가 수행될 수도 있으며, 여기서 제1 및 제2 집적 회로 다이(50)의 다이 커넥터(62) 및 유전체 재료(64)가, 약한 본드를 형성하도록 함께 정렬되고 가압되는 프리 본딩 프로세스가 수행될 수도 있다. 프리 본딩 프로세스 이후에, 제1 및 제2 집적 회로 다이(50)는 약한 본드를 강화시키기 위해 어닐링된다. 어닐링 동안에, 유전체 재료(64)의 상부에 있는 OH 본드는 제1 및 제2 집적 회로 다이(50) 사이에서 Si-O-Si 본드를 형성하여, 본드를 강화시킨다. 하이브리드 본딩 동안에, 금속 본딩은 또한 다이 커넥터(62) 사이에서 발생한다.
외부 연결이 이루어질 수 있도록 집적 회로 다이(50) 중 하나를 통해 비아(66)가 형성될 수도 있다. 비아(66)는 관통 실리콘 비아(through silicon via; TSV)일 수도 있다. 도시된 실시형태에서, 비아(66)은 제2 집적 회로 다이(50B)(예를 들어, 인터페이스 다이) 내에 형성된다. 비아(66)는 각각의 집적 회로 다이(50)의 기판(52)을 통해 연장되고, 상호연결부(60)의 금속화 패턴들에 물리적으로 그리고 전기적으로 연결되도록 ILD(58)를 통해 연장될 수도 있다.
도 2b에 도시된 바와 같이, 다이 스택(70B)은 비아(72)에 의해 연결된 다수의 집적 회로 다이(50)를 포함한다. 비아(72)는 예를 들어, TSV일 수도 있다. 다이 스택(70B)은 동적 랜덤 액세스 메모리(DRAM) 다이, 정적 랜덤 액세스 메모리(SRAM) 다이, 하이브리드 메모리 큐브(hybrid memory cube; HMC) 모듈, 고 대역폭 메모리(high bandwidth memory; HBM) 모듈 등과 같은 메모리 디바이스일 수도 있다. 특정 실시형태에서, 다이 스택(70B)은 HBM 모듈이다.
다이 스택(70)과 같은 다이 스택은, 열을 가두어 후속 형성된 디바이스 패키지에서 핫 스폿이 될 수도 있다. 특히, (다이 스택(70A)과 같은) 프로세싱 디바이스를 포함하는 다이 스택은 높은 전력 밀도를 가질 수도 있다. 예를 들어, 다이 스택(70A)이 GPU인 실시형태에서, 결과적으로 생성된 디바이스 패키지의 전력 밀도는 약 50W/cm2 내지 약 300W/cm2 일 수도 있다. 작동 중에, 열은 프로세서 다이 및 인터페이스 다이의 인터페이스에서 포획될 수도 있다.
도 3 내지 도 13은 일부 실시형태에 따른 반도체 디바이스(300)를 형성하는 프로세스 동안의 중간 단계들의 다양한 도면이다. 도 3 내지 도 13은 횡단면도이다. 도 3 내지 도 9에서, 제1 디바이스 패키지(100)는 다양한 집적 회로 다이들을 웨이퍼(102)에 본딩함으로써 형성된다. 일 실시형태에서, 제1 디바이스 패키지(100)는 칩-온-웨이퍼(chip-on-wafer; CoW) 패키지이지만, 실시형태는 다른 3DIC 패키지에 적용될 수도 있음을 이해하여야 한다. 도 10은 결과적으로 생성된 제1 디바이스 패키지(100)를 도시한다. 도 11 내지 도 12에서, 제2 디바이스 패키지(200)는 제1 디바이스 패키지(100)를 기판에 장착(mount)함으로써 형성된다. 일 실시형태에서, 디바이스 패키지(200)는 칩-온-웨이퍼-온-기판(chip-on-wafer-on-substrate; CoWoS) 패키지이지만, 실시형태가 다른 3DIC 패키지에 적용될 수도 있음을 이해하여야 한다. 도 13은 최종적으로 생성된 제2 디바이스 패키지(200)를 구현하는 반도체 디바이스(300)를 도시한다.
웨이퍼(102)는 그 안에 형성된 다양한 디바이스를 가질 수도 있다. 특히, 인터포저, 집적 회로 디바이스 등은, 웨이퍼(102)에 형성될 수도 있으며, 이러한 웨이퍼(102)는 다수의 디바이스 영역(100A 및 100B)[제1 디바이스 패키지(100)를 형성하기 위한 후속 단계에서 개편화됨]을 포함할 수도 있다.
일부 실시형태에서, 인터포저는 웨이퍼(102)에 형성된다. 인터포저는 기능 회로를 형성하기 위해 집적 회로 다이 내의 능동 디바이스(도시되지 않음)를 전기적으로 연결하기 위한 상호연결 구조물을 갖는다. 이러한 실시형태에서, 웨이퍼(102)는 전방 표면(예를 들어, 도 3에서 상향으로 향하는 표면), 및 후방 표면(예를 들어, 도 3에서 하향으로 향하는 표면)을 갖는 반도체 기판을 포함한다. 상호연결 구조물은 반도체 기판의 후방 표면 상에 형성된다. 반도체 기판 내에는 상호연결 구조물로부터 반도체 기판의 전방 표면까지의 관통 비아가 형성된다. 금속 라인 및 비아는 예를 들어, 이중 대머신(damascene) 프로세스에 의해 반도체 기판 상의 상호연결 구조물에 형성된다. 금속 라인 및 비아는 관통 비아에 전기적으로 연결될 수도 있다. 인터포저는 트랜지스터 및 다이오드와 같은 능동 소자가 없을 수도 있으며(또는 있을 수도 있으며), 저항, 인덕터, 커패시터 등과 같은 디바이스가 없을 수도 있다(또는 있을 수도 있다).
본 명세서에 도시된 실시형태가 내부에 형성된 인터포저를 갖는 웨이퍼(102)와 관련하여 논의되었지만, 다른 유형의 디바이스가 웨이퍼(102)에 형성될 수도 있다는 것을 이해하여야 한다. 예를 들어, 로직 디바이스와 같은 집적 회로 디바이스가 웨이퍼(102)에 형성될 수도 있다. 이러한 실시형태에서, 웨이퍼(102)는 내부에 능동 디바이스 및/또는 수동 디바이스가 형성된 반도체 기판을 포함한다. 반도체 기판은, 도핑 또는 비도핑되는 실리콘, 또는 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판의 활성층일 수도 있다. 반도체 기판은 게르마늄과 같은 다른 반도체 재료; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수도 있다. 다층 기판 또는 그래디언트 기판과 같은 다른 기판도 사용될 수 있다. 트랜지스터, 다이오드, 커패시터, 저항 등과 같은 디바이스는, 반도체 기판 내에 및/또는 반도체 기판 상에 형성될 수도 있고, 예를 들어, 집적 회로를 형성하기 위하여 반도체 기판 상의 하나 이상의 유전체 층의 금속화 패턴에 의해 형성된 상호연결 구조물에 의해 상호연결될 수도 있다.
도 3에서, 다이 스택(70)은 다이 커넥터(104)를 이용하여 웨이퍼(102)에 부착된다. 일 실시형태에서, 하나의 다이 스택(70A)(예를 들어, GPU) 및 다수의 다이 스택(70B)(예를 들어, HBM)은 웨이퍼(102)의 각 디바이스 영역 상에 배치될 수도 있다. 다이 스택(70)은 예를 들어, 픽-앤-플레이스 툴(pick-and-place tool)을 사용하여 웨이퍼(102)에 부착될 수도 있다. 다이 커넥터(104)는 땜납, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 재료로 형성될 수도 있다. 일부 실시형태에서, 다이 커넥터(104)는 증발, 전기 도금, 인쇄, 땜납 이송, 볼 배치 등과 같은 방법들을 통해 땜납 층을 초기에 형성함으로써 형성된다. 일단 땜납 층이 구조물 상에 형성되면, 다이 커넥터(104)를 원하는 범프 형상으로 성형하기 위하여, 리플로우가 수행될 수도 있다. 다이 커넥터(104)는 웨이퍼(102) 상의 대응 커넥터와 다이 스택(70) 사이에 조인트를 형성하고 웨이퍼(102)를 다이 스택(70)에 전기적으로 연결한다.
도 4에서, 다이 스택(70)과 웨이퍼(102) 사이에, 다이 커넥터(104)을 둘러싸는 언더필(106)이 형성될 수도 있다. 언더필(106)은 다이 스택(70)이 부착된 후에 모세관 유동(capillary flow) 프로세스에 의해 형성될 수도 있거나, 다이 스택(70)이 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수도 있다.
도 5에서, 밀봉재(108)는 다양한 구성요소 상에 형성된다. 밀봉재(108)는 몰딩 화합물, 에폭시 등일 수도 있으며, 압축 몰딩, 트랜스퍼 몰딩 등에 의해 도포될 수도 있다. 밀봉재(108)는 다이 스택(70)이 매립되거나 덮이도록 웨이퍼(102) 위에 형성될 수도 있다. 그 후, 밀봉재(108)가 경화된다.
도 6에서, 도전성 커넥터(110)는 웨이퍼(102)의 후방 측에 형성된다. 도전성 커넥터(110)가 형성되기 전에 웨이퍼(102)의 후방 측이 얇아질 수도 있다. 박화는 화학적-기계적 연마(CMP), 연삭 프로세스 등에 의해 달성될 수도 있다. 도전성 커넥터(110)는 웨이퍼(102)(예를 들어, 로직 디바이스, 인터포저 등)의 피처에 전기적으로 연결되고, BGA 커넥터, 땜납 볼, 금속 필러, 제어된 붕괴 칩 연결(C4) 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-침지 금 기법(electroless nickel-electroless palladium-immersion gold technique; ENEPIG)으로 형성된 범프 등일 수도 있다. 일부 실시형태에서, 도전성 커넥터(110)는 증발, 전기도금, 인쇄, 땜납 이송, 볼 배치 등과 같은 이러한 일반적으로 사용되는 방법을 통해 초기에 땜납 층을 형성함으로써 형성된다. 일단 구조물 상에 땜납 층이 형성되면, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 수행될 수도 있다. 도전성 커넥터(110)가 형성된 후에, 웨이퍼(102)는 후속 처리 단계들을 위해 테이프(112) 상에 배치될 수도 있다.
도 7에서, 밀봉재(108)는 다이 스택(70)의 상부 표면을 노출시키기 위해 박화된다. 박화는 CMP, 연삭 프로세스 등에 의해 달성될 수도 있다. 박화 이후에, 밀봉재(108) 및 다이 스택(70)의 상부 표면은 동일한 높이를 가진다.
도 8a 및 도 8b에서, 리세스(114)는 다이 스택(70) 내에 형성된다. 도 8a는 웨이퍼(102) 레벨에서의 처리를 도시하는 횡단면도이고, 도 8b는 다이 스택(70A)의 레벨에서의 상세한 처리를 도시하는 횡단면도이다. 리세스(114)는 후술하는 바와 같이 나중에 충전되는 관통 기판 비아(TSV) 개구이다. 리세스(114)는 다이 스택(70)의 최상부 다이의 기판(52)에 형성된다. 리세스(114)는 기판(52)의 후방 측으로부터 연장되고, 기판(52)을 완전히 관통하여 또는 부분적으로 기판(52) 안으로만 연장되도록 형성될 수도 있다. 일 실시형태에서, 리세스(114)가 기판(52)의 후방 표면으로부터 기판(52)의 전체 높이보다 작은 깊이까지 연장되도록 리세스(114)는 기판(52) 안으로만 부분적으로 연장된다. 따라서, 리세스(114)의 깊이는 제1 디바이스 패키지(100)의 전체 설계에 의존하지만, 일부 실시형태에서는, 깊이가 약 300 ㎛의 깊이와 같은, 기판(52)의 상부 표면 아래에서 약 50㎛ 내지 약 700㎛일 수도 있다. 이러한 깊이는 후속적으로 형성된 TSV가 다이 스택(70)을 냉각시키기 위한 열의 양호한 도체가 되게 하는 한편 제조 비용을 낮게 유지하게 한다. 또한, 리세스(114)의 폭은 제1 디바이스 패키지(100)의 전체 설계에 의존하지만, 일부 실시형태에 있어서, 상기 폭은 약 10㎛ 내지 약 200㎛일 수도 있다. 리세스(114)는 허용가능한 포토리소그래피 기술 및 에칭 기술에 의해 형성될 수도 있다. 예를 들어, 적절한 포토레지스트가 웨이퍼(102)에[예를 들어, 밀봉재(108) 및 다이 스택(70) 상에) 도포되어 현상될 수도 있다. 그 후, 현상된 포토레지스트는 리세스(114)를 형성하기 위한 에칭 프로세스에서 에칭 마스크로서 사용될 수도 있다. 에칭 프로세스는 이방성 습식 또는 건식 에칭일 수도 있다.
일단 리세스(114)가 형성되면, 리세스(114)는 라이너(별도로 도시되지 않음)로 채워질 수도 있다. 라이너는 실리콘 질화물, 실리콘 산화물, 유전체 폴리머, 이들의 조합 등과 같은 유전체 재료일 수도 있고, CVD, 산화, PVD, ALD 등과 같은 프로세스에 의해 형성될 수도 있다.
]리세스(114)는 또한 라이너 위의 배리어 층(또한 별도로 도시되지 않음)으로 채워질 수도 있다. 탄탈륨 질화물, 티타늄, 다른 유전체 등과 같은 다른 재료가, 대안적으로 이용될 수도 있지만, 배리어 층은 티타늄 질화물과 같은 도전성 재료일 수도 있다. 배리어 층은 PECVD와 같은 CVD 프로세스를 사용하여 형성될 수도 있지만, 스퍼터링 또는 금속 유기 화학 기상 퇴적(metal organic chemical vapor deposition; MOCVD), ALD 등과 같은 다른 프로세스가 대안적으로 사용될 수도 있다. 배리어 층은 리세스(114)의 하부 형상으로 윤곽을 형성하도록 형성될 수도 있다.
도 9에서, 도전성 재료가 리세스(114) 내에 형성되어, 더미 TSV(116)를 형성한다. 도전성 재료는 구리일 수도 있지만, 알루미늄, 텅스텐, 합금, 도핑된 폴리 실리콘, 이들의 조합 등과 같은 다른 적절한 재료가 대안적으로 이용될 수도 있다. 도전성 재료는 리세스(114) 내에 시드 층을 퇴적한 후, 상기 시드 층 위의 구리를 전기도금하여 리세스(114)를 충전 및 과충전시킴으로써 형성될 수도 있다. 일단 리세스(114)가 충전되면, 임의의 적절한 제거 프로세스가 사용될 수도 있지만, 리세스(114) 외부의 과도(excess) 배리어 층 및 과도 도전성 재료는 CMP와 같은 연마 프로세스를 통해 제거될 수도 있다.
도전성 재료가 형성된 후에, 어닐링 프로세스가 수행될 수도 있다. 예를 들어, 열 어닐링은 약 400 ℃의 온도에서 약 1 시간의 기간 동안 수행될 수도 있다. 어닐링은 더미 TSV(116) 및 기판(52)의 인터페이스를 강화시키고, 전기도금된 도전성 재료의 결정립(grain) 구조를 안정화시킬 수도 있다.
더미 TSV(116)는 주변 디바이스들로부터 전기적으로 격리되어 있다. 더미 TSV(116)는 그 자체가 디바이스들(54)을 포함할 수도 있는 집적 회로 다이(50)의 기판(52)에 형성되지만, 더미 TSV(116)는 집적 회로 다이(50)의 활성 측으로부터 예를 들어, 집적 회로 다이(50)의 디바이스(54)로부터 전기적으로 격리된다. 예를 들어, 리세스(114)는 집적 회로 다이(50)의 기판(52) 내에 형성되어, 더미 TSV(116)가 상부 측(예를 들어, 더미 TSV(116)의 측부는 기판(52)의 후방 측과 동일한 높이를 가짐)을 제외하고 사방이(on all sides) 비도전성 재료에 의해 둘러싸인다. 비도전성 재료는, 절연 재료, 벌크 반도체 재료(예를 들어, 내부에 디바이스가 형성되지 않은 반도체 재료) 등일 수도 있다. 더미 TSV(116)는 디바이스(54), 상호연결부(60)의 금속화물 등에 물리적으로 또는 전기적으로 연결되지 않을 수도 있다.
더미 TSV(116)는 다이 스택(70A) 내에 형성되는 것으로서만 도시되지만, 더미 TSV(116)는 다이 스택들(70) 중 임의의 스택 또는 모든 스택 내에 형성될 수 있음을 인식하여야 한다. 예를 들어, 더미 TSV(116)는 다이 스택(70A)에만, 다이 스택(70B)에만, 또는 다이 스택들(70A 및 70B) 모두에 형성될 수 있다.
도 10에서, 더미 커넥터(118)는 각각의 더미 TSV(116) 상에 형성된다. 더미 커넥터(118)는 각각의 더미 TSV(116) 상에 또는 더미 TSV(116)의 서브세트 상에 형성될 수도 있다(예를 들어, 더미 커넥터(118)는 더미 TSV(116)의 서브세트 상에만 형성될 수도 있고, 더미 TSV(116) 중 나머지 TSV 상에 형성되지 않을 수도 있다). 더미 커넥터(118)가 더미 TSV(116) 상에 형성되기 때문에, 상기 더미 커넥터(118)는 또한 기판(52)의 활성 측으로부터 전기적으로 격리된다. 더미 커넥터(118)는 땜납, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 재료로 형성될 수도 있다. 도시된 실시형태에서, 더미 커넥터(118)는 땜납, 스마트 땜납 등과 같은 리플로우 가능한 재료로 형성된 범프이다. 더미 커넥터(118)는 이들이 각각의 더미 TSV(116)를 덮도록 형성될 수도 있거나, 또는 이들이 각각의 더미 TSV(116)를 덮고 최상부의 집적 회로 다이(50)의 기판(52)의 상부 표면을 따라 연장되도록 더미 TSV(116)보다 넓을 수도 있다. 더미 커넥터(118)는 더미 TSV(116)를 상부의 열 확산기(아래에 도시됨)에 열적으로 결합시킨다. 더미 커넥터(118)는 작동 중에 더미 TSV(116)로부터 충분한 열이 전달될 수도 있도록 충분히 크며; 일 실시형태에서, 더미 커넥터(118)는 약 50 ㎛와 같은, 약 25 ㎛ 내지 약 100 ㎛의 높이를 갖는다.
도 11에서, 웨이퍼(102) 및 밀봉재(108)는 개편화 프로세스에 의해 개편화되어, 제1 디바이스 패키지(100)를 형성한다. 개편화 프로세스의 결과로서, 웨이퍼(102)는 인터포저(120)로 개편화되며, 제1 디바이스 패키지(100)의 각각은 인터포저(120)를 갖는다. 개편화는 웨이퍼(102)가 테이프(112) 상에 있는 동안 수행될 수도 있다. 개편화는, 예를 들어 인접한 디바이스 영역 사이에서, 예를 들어, 디바이스 영역들(100A 및 100B) 사이에서 스크라이브 라인 영역을 따라 수행된다. 일부 실시형태에서, 개편화 프로세스는 쏘잉(sawing) 프로세스, 레이저 프로세스, 또는 이들의 조합을 포함한다.
도 12는 개편화 이후에 결과적으로 생성된 제1 디바이스 패키지(100)를 도시한다. 개편화 프로세스의 결과로서, 인터포저(120) 및 밀봉재(108)의 에지는 인접한다. 즉, 인터포저(120)의 외부 측벽은 밀봉재(108)의 외부 측벽과 동일한 폭을 갖는다.
도 13에서, 제2 디바이스 패키지(200)는 제1 디바이스 패키지(100)를 패키지 기판(202)에 장착함으로써 형성된다. 패키지 기판(202)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 재료로 제조될 수도 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이들의 조합 등과 같은 화합물 재료가 또한 사용될 수도 있다. 또한, 패키지 기판(202)은 SOI 기판일 수도 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 패키지 기판(202)은. 하나의 다른 실시형태에서, 유리섬유 강화 수지 코어와 같은 절연 코어에 기초한다. 코어 재료의 일례는 FR4와 같은 유리섬유 수지이다. 코어 재료의 대안물은 비스말레이미드-트리아진(bismaleimide-triazine) BT 수지 또는 대안적으로 PCB 재료 또는 필름을 포함한다. ABF 또는 다른 라미네이트와 같은 빌드 업 필름은 패키지 기판(202)에 사용될 수도 있다.
패키지 기판(202)은 능동 및 수동 디바이스(도시되지 않음)를 포함할 수도 있다. 당업자는 트랜지스터, 커패시터, 저항, 이들의 조합 등과 같은 매우 다양한 디바이스가 제2 디바이스 패키지(200)에 대한 설계의 구조적 및 기능적 요건을 생성하는데 사용될 수도 있음을 인식할 것이다. 상기 디바이스는 임의의 적절한 방법들을 사용하여 형성될 수도 있다.
패키지 기판(202)은 또한 금속화 층 및 비아(도시되지 않음) 그리고 상기 금속화 층 및 비아 위의 본드 패드(204)를 포함할 수도 있다. 금속화 층은 능동 디바이스 및 수동 디바이스 위에 형성될 수도 있고, 기능 회로를 형성하기 위하여 다양한 디바이스를 연결하도록 설계된다. 금속화 층은 도전성 재료의 층들을 상호연결하는 비아들을 갖는 유전체 물질(예를 들어, 로우-k 유전체 재료) 및 도전성 재료(예를 들어, 구리)의 교번 층들로 형성될 수도 있고, 임의의 적절한 프로세스(예를 들어, 퇴적, 다마신(damascene), 듀얼 다마신 등)를 통해 형성될 수도 있다. 일부 실시형태에서, 패키지 기판(202)은 능동 및 수동 디바이스가 실질적으로 없다.
일부 실시형태에서, 도전성 커넥터(110)는 리플로우되어 제1 디바이스 패키지(100)를 본드 패드(204)에 부착함으로써, 인터포저(120)를 패키지 기판(202)에 본딩한다. 도전성 커넥터(110)는 패키지 기판(202)의 금속화 층을 포함하는 패키지 기판(202)을, 제 2 디바이스 패키지(200)에 전기적으로 및/또는 물리적으로 결합시킨다. 일부 실시형태에서, 수동 디바이스(예를 들어, 도시되지 않은 표면 실장 디바이스(surface mount device; SMD))는 패키지 기판(202) 상에 장착되기 전에 제2 디바이스 패키지(200)에 부착될 수도 있다. 이러한 실시형태에서, 수동 디바이스는 도전성 커넥터(110)로서 제2 디바이스 패키지(200)의 동일한 표면에 본딩될 수도 있다.
도전성 커넥터(110)는 제2 디바이스 패키지(200)가 패키지 기판(202)에 부착된 후에 잔류하는 에폭시 플럭스의 에폭시 부분 중 적어도 일부로 리플로우되기 전에 상부에 형성된 에폭시 플럭스(도시되지 않음)를 가질 수도 있다. 이 잔여 에폭시 부분은 응력을 줄이고 도전성 커넥터(110)의 리플로우로 인한 조인트를 보호하기 위한 언더필(underfill)로서 기능할 수도 있다.
언더필(206)은 도전성 커넥터(110)를 둘러싸면서 제1 디바이스 패키지(100)와 패키지 기판(202) 사이에 형성될 수도 있다. 상기 언더필(206)은 상기 제1 디바이스 패키지(100)가 부착된 후에 모세관 유동 프로세스에 의해 형성되거나, 상기 제1 디바이스 패키지(100)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수도 있다.
도 14에서, 열 확산기(208)는 제1 디바이스 패키지(100) 및 패키지 기판(202)에 부착되어, 제1 디바이스 패키지(100)를 덮고 이를 둘러싼다. 열 확산기(208)는 강철, 스테인레스 스틸, 구리 등, 또는 이들의 조합과 같은 높은 열전도율을 갖는 재료로 형성될 수도 있다. 일부 실시형태(후술됨)에서, 열 확산기(208)는 금, 니켈 등과 같은 다른 금속으로 코팅된다. 일부 실시형태에서, 열 확산기(208)는 단일 연속 재료이다. 일부 실시형태에서, 열 확산기(208)는 동일하거나 상이한 재료일 수도 있는 다수의 단편을 포함한다.
열 확산기(208)는 제1 디바이스 패키지(100) 및 패키지 기판(202)에 접착된다. 접착제(210)는 열 확산기(208)를 패키지 기판(202)에 부착한다. 접착제(210)는 에폭시, 아교(glue) 등일 수도 있고, 열 도전성 재료일 수도 있다. 열 인터페이스 재료(thermal interface material; TIM)(212)는 열 확산기(208)를 제1 디바이스 패키지(100)에 부착한다. TIM(212)은 중합체 재료, 땜납 페이스트, 인듐 땜납 페이스트 등일 수도 있으며, 제1 디바이스 패키지(100) 상에 예를 들어, 다이 스택(70), 밀봉재(108), 및 더미 커넥터(118) 상에 분배될 수도 있다. 특히, TIM(212)은 더미 커넥터(118)를 둘러싸고 있다. TIM(212)은 더미 커넥터(118)를 매립하기에 충분히 큰 두께로 형성된다. 예를 들어, 더미 커넥터(118)가 약 50 ㎛의 높이로 형성되는 실시형태에서, TIM(212)은 예를 들어, 약 100 ㎛와 같은 약 25 ㎛ 내지 약 200 ㎛의 두께로 형성된다.
TIM(212)은 제1 디바이스 패키지(100)와 열 확산기(208)를 열적으로 결합시킨다. 열 확산기(208)가 제1 디바이스 패키지(100)에 대한 열 소산(dissipation)의 주요 수단이기 때문에, TIM(212)의 열전도율은, 작동 중에 열 확산기(208)와 다이 스택(70)의 최하부 다이 사이에서 연장되는 열 경로(P1)를 따른 전체 열 저항에 대한 열 병목 현상일 수도 있다. 더미 커넥터(118)가 TIM(212) 내에 매립되기 때문에, 열 경로(P1)를 따른 열 저항이 감소될 수도 있다. 일 실시형태에서, 더미 커넥터(118)의 추가는 열 경로(P1)를 따른 열 저항을 10 배 이상 감소시킬 수도 있다. 또한, 더미 TSV(116)는 또한 열 경로(P1)를 따라 열 저항을 감소시킬 수도 있다.
도 15는 결과적으로 생성된 제2 디바이스 패키지(200)를 구현하는 반도체 디바이스(300)를 도시한다. 반도체 디바이스(300)에서, 히트싱크(302)는 TIM(304)에 의해 제2 디바이스 패키지(200)에 접착된다. 히트 싱크(302)는 열 확산기(208)를 형성하기 위한 후보 재료들로부터 선택된 재료로 형성될 수도 있다. 히트 싱크(302)는 열 확산기(208)와 동일한 재료로 형성될 수도 있거나, 상이한 재료를 포함할 수도 있다. TIM(304)은 TIM(212)과 유사할 수도 있거나, 상이할 수도 있다. 반도체 디바이스(300)는 제2 디바이스 패키지(200)를 제조하는 프로세스 이후에 다른 프로세스로 형성될 수도 있다. 예를 들어, 제2 디바이스 패키지(200)는 제1 프로세스로 제조될 수도 있고, 반도체 디바이스(300)는 제2 디바이스 패키지(200)의 제조 및 공급 후에 제2 프로세스로 형성될 수도 있다.
도 16은 일부 다른 실시형태에 따른 반도체 디바이스(300)를 도시한다. 도시된 실시 형태에서, 다이 스택(70)이 실질적으로 TSV가 없도록 더미 TSV(116)가 형성되지 않는다. 이러한 실시형태에서, 더미 커넥터(118)는 사방이(on all sides) 비도전성 재료에 의해 둘러싸여 있다. 더미 TSV(116)는 열 경로(P1)를 따라 열 저항을 감소시킬 수도 있지만, 제조 비용이 비싸다. TIM(212) 내에 더미 커넥터(118)를 형성하는 것은, 열 경로(P1)를 따른 열 저항을 충분히 감소시킬 수 있어, TSV의 형성을 피함으로써 제조 비용을 감소시킨다.
도 17은 일부 다른 실시형태에 따른 반도체 디바이스(300)를 도시한다. 도시된 실시형태에서, 더미 커넥터(118)는 구리, 알루미늄, 텅스텐, 합금, 도핑된 폴리실리콘 등, 또는 이들의 조합과 같은 도전성 재료로 형성된 스터드(stud), 필러(pillar) 또는 범프(bump)이다. 특정 실시형태에서, 더미 커넥터(118)는 더미 구리 필러이다. TIM(212)에 매립된 구리 필러를 형성하는 것은 열 경로(P1)를 따른 열 저항을 감소시킬 수도 있다.
더미 구리 필러는 수용 가능한 포토리소그래피 및 도금 프로세스에 의해 형성될 수도 있다. 예를 들어, 더미 TSV(116)가 리세스(114)에 형성된 후에(예를 들어, 도 9 참조), 웨이퍼(102)에(예를 들어, 밀봉재(108) 및 다이 스택(70) 상에) 적절한 포토레지스트(도시되지 않음)가 도포되어 현상될 수도 있다. 포토레지스트는 더미 TSV(116)을 노출시키는 개구들로 패터닝될 수도 있다. 포토레지스트의 개구는 배리어 층으로 라이닝될 수도 있다. 배리어 층은 티타늄 질화물, 탄탈륨 질화물, 티타늄, 다른 유전체 등과 같은 도전성 재료일 수도 있고, CVD, PECVD, MOCVD, ALD 등에 의해 형성될 수도 있다. 그 후, 도전성 재료가 개구에 형성되어, 더미 커넥터(118)(예를 들어, 더미 구리 필러)를 형성할 수도 있다. 상기 도전성 재료는 상기 개구에 시드 층을 퇴적한 후, 상기 시드 층 위의 상기 도전성 재료를 전기 도금하여, 상기 개구를 충전함으로써 형성될 수도 있다. 그 후, 포토레지스트는 애싱(ashing), 스트립핑(stripping) 등에 의해 제거될 수도 있다.
도 18은 일부 다른 실시형태에 따른 반도체 디바이스(300)를 도시한다. 도시된 실시형태에서, 접착제(122)는 제1 디바이스 패키지(100) 상에 형성된다. 접착제(122)는 다이 스택(70), 밀봉재(108), 및 더미 TSV(116) 위에 있다. 접착제(122)는 제1 장치 패키지(100)가 개편화되기 전 또는 후에 제1 디바이스 패키지(100) 상에 분배될 수도 있다. 접착제(122)는 중합체 재료, 땜납 페이스트, 열 접착제 등일 수도 있고, 약 25 ㎛ 내지 약 150 ㎛의 두께로 형성될 수도 있다. 더미 커넥터(118)는 접착제(122) 상에 형성되며, 픽 앤 플레이스(pick and place) 방법에 의해 형성될 수도 있다. 도시된 실시형태에서, 더미 커넥터(118)는 땜납 볼과 같은 범프이다. 일부 실시형태에서, 더미 커넥터(118)는 더미 TSV(116) 위에 정렬되지 않는다. TIM(212)은 접착제(122) 상에 그리고 더미 커넥터(118) 둘레에 분배된다. 더미 커넥터(118)는 TIM(212) 내에 매립된다. 접착제(122)는 제1 디바이스 패키지(100)에 도입될 수도 있는 임의의 뒤틀림(warpage)에 따르는 것을 포함하여, 더미 커넥터(118)가 제1 디바이스 패키지(100)의 형상을 따르도록 할 수도 있다. 이와 같이, 열 경로(P1)를 따른 전체 열 저항은 감소될 수도 있다.
도 19는 일부 다른 실시형태에 따른 반도체 디바이스(300)를 도시한다. 도시된 실시형태에서, 더미 금속화물(metallization)(124)은 제1 디바이스 패키지(100) 상에 형성된다. 더미 금속화물(124)은 제1 디바이스 패키지(100)가 개편화되기 전 또는 후에 제1 디바이스 패키지(100) 상에 형성될 수도 있다. 더미 금속화물(124)은 도전성 재료, 또는 금, 인듐, 구리 등과 같은 금속, 또는 이들의 조합으로 형성될 수도 있다. 더미 금속화물(124)은 시드 층을 웨이퍼(102) 위에(예를 들어, 밀봉재(108), 다이 스택(70), 및 더미 TSV(116) 상에) 퇴적한 후, 도전성 재료를 시드 층 위에 전기 도금함으로써 형성될 수도 있다. 더미 금속 화물(124)은 도전성 재료를 웨이퍼(102) 위에 스퍼터링함으로써 형성될 수도 있다. 더미 TSV(116)와 마찬가지로, 더미 금속화물(124)은, 다이 스택(70)(예컨대, 디바이스(54))의 능동 및/또는 수동 디바이스들 및 다른 주변 디바이스들로부터 전기적으로 격리될 수도 있다.
더미 커넥터(118)는 더미 금속화물(124) 상에 형성되고, 픽 앤 플레이스 방법에 의해 형성될 수도 있다. 도시된 실시형태에서, 더미 커넥터(118)는 땜납 볼과 같은 범프이다. TIM(212)은 더미 금속화물(124) 상에 그리고 더미 커넥터(118) 둘레에 분배된다. 더미 커넥터(118)는 TIM(212) 내에 매립되지 않는다. 오히려, 형성 후에, 더미 커넥터(118)는 TIM (212)과 동일한 높이를 가지거나 상기 TIM(212) 위로 연장되는 상부 표면을 가진다. 열 확산기(208)가 제1 디바이스 패키지(100)에 부착될 때, 더미 커넥터(118)는 리플로우되어 더미 금속화물(124)을 열 확산기(208)에 본딩시킨다. 따라서, 더미 금속화물(124) 및 열 확산기(208)를 본딩하는 TIM(212)에 땜납 조인트가 형성된다. 도시된 실시형태에서, 열 확산기(208)는 니켈과 같은 다른 금속으로 코팅된다. 리플로우 동안에, 열 확산기(208)의 니켈 코팅은, TIM(212) 및 더미 커넥터(118)의 재료와 혼합되어, 열 확산기(208) 및 TIM(212)의 인터페이스에서 금속간 화합물(intermetallic compound; IMC)(126)을 형성한다. IMC(126)는 상이한 영역을 가질 수도 있는데, 예를 들어, IMC(126)는 제1 IMC가 더미 커넥터(118) 및 열 확산기(208)의 재료로부터 형성되는 제1 영역을 가질 수도 있고, 제2 IMC가 TIM(212) 및 열 확산기(208)의 재료로부터 형성되는 제2 영역을 가질 수도 있다. 더미 금속화물(124) 및 IMC(126)는 높은 열전도율을 가질 수도 있고, 제1 디바이스 패키지(100)에 도입될 수도 있는 임의의 뒤틀림에 따르는 것을 포함하여, 제1 디바이스 패키지(100)의 형상에 부합할 수도 있다. 이와 같이, 열 경로(P1)를 따른 전체 열 저항은 감소될 수도 있다.
도 20은 일부 다른 실시형태에 따른 반도체 디바이스(300)를 도시한다. 도시된 실시형태에서, 더미 커넥터(118)는 패터닝된 금속 시트의 일부이다(예를 들어, 패터닝된 금속 시트의 하향식 도면을 도시하는 도 21을 참조). 예를 들어, 패터닝된 금속 시트는 무선 주파수 간섭(radio frequency interference; RFI) 차폐에 사용되는 것과 같은 구리 포일일 수도 있으며, 개구(128)를 포함할 수도 있다. 패터닝된 금속 시트는 약 11 ㎛ 내지 약 25 ㎛의 두께를 가질 수도 있다. 패터닝된 금속 시트는, TIM(212)이 패터닝된 금속 시트와 제1 디바이스 패키지(100) 사이에 배치되고 또한 패터닝된 금속 시트와 열 확산기(208) 사이에 배치되도록, TIM(212) 내에 배치된다. 패터닝된 금속 시트는 높은 열전도율을 가질 수도 있고, 제1 디바이스 패키지(100)에 도입될 수도 있는 임의의 뒤틀림을 따르는 것을 포함하여, 제 1 디바이스 패키지(100)의 형상과 부합할 수도 있다. 이와 같이, 열 경로(P1)에 따른 전체 열 저항은 감소될 수도 있다.
도 22는 일부 다른 실시형태에 따른 반도체 디바이스(300)를 제조하기 위한 방법(400)의 흐름도를 도시한다. 단계 402에서, 다이 스택(70A)과 같은 다이 스택이, 인터포저(120)에 부착된다. 단계 404에서, 다이 스택(70A)이 밀봉된다. 단계 406에서, 더미 TSV들(116)은 선택적으로 다이 스택 내에 형성된다. 단계 408에서, 더미 커넥터(118)는 다이 스택 상에 형성된다. 더미 커넥터(118)는 본 명세서의 임의의 실시형태에 따라 형성될 수도 있다. 단계 410에서, TIM(212)은 더미 커넥터(118) 둘레에 분배된다. 단계 412에서, 열 확산기(208)는 TIM(212)을 사용하여 다이 스택에 부착된다. 후속 처리 단계들에서, 히트싱크(302)는 열 확산기(208)에 부착될 수도 있다.
실시형태들은 이점을 얻을 수도 있다. TIM(212)의 열전도율은 적층된 디바이스들에서의 현저한 열 병목 현상일 수도 있다. TIM(212) 내에 더미 커넥터(118)를 형성하고 다이 스택(70) 내에 더미 TSV(116)를 형성하는 것은, 열 경로(P1)를 따라 열 저항을 감소시킬 수도 있다. 접착제(122), 더미 금속화(124) 및 공융 화합물(126)과 같은 다른 피처들의 추가는, TIM(212)이 디바이스 패키지(100)에 도입될 수도 있는 임의의 휨을 따르도록 도울 수도 있다. 이와 같이, 열 경로(P1)를 따른 전체 열 저항은 감소될 수도 있다.
일 실시형태에서, 디바이스는, 인터포저 위에 있고 상기 인터포저에 전기적으로 연결되는 다이 스택 - 상기 다이 스택은, 최상부(topmost)의 집적 회로 다이를 포함하며, 상기 최상부의 집적 회로 다이는, 전방 측(front side)과 상기 전방 측에 반대되는 후방 측(back side)을 가지는 기판 - 상기 기판의 전방 측은 활성 표면을 포함함 -; 상기 기판의 후방 측으로부터 적어도 부분적으로 상기 기판 내로 연장되는 더미 관통 기판 비아(through substrate via; TSV) - 상기 더미 TSV는 상기 활성 표면으로부터 전기적으로 격리됨 - 를 포함함 - 과, 상기 최상부의 집적 회로 다이 위의 열 인터페이스 재료와, 상기 열 인터페이스 재료 내의 더미 커넥터 - 상기 열 인터페이스 재료는 상기 더미 커넥터를 둘러싸며, 상기 더미 커넥터는 상기 최상부의 집적 회로 다이의 상기 활성 표면으로부터 전기적으로 격리됨 - 를 포함한다.
일부 실시형태에 있어서, 상기 더미 커넥터는 상기 더미 TSV 상에 배치된 땜납 커넥터이다. 일부 실시형태에 있어서, 상기 더미 커넥터는 상기 더미 TSV 상에 배치된 구리 필러(pillar)이다. 일부 실시형태에 있어서, 상기 디바이스는, 상기 최상부의 집적 회로 다이 상의 접착제를 더 포함하며, 상기 더미 커넥터 및 상기 열 인터페이스 재료는 상기 접착제 상에 배치된다. 일부 실시형태에 있어서, 디바이스는, 상기 최상부의 집적 회로 다이 상의 더미 금속화물(dummy metallization) - 상기 더미 커넥터 및 상기 열 인터페이스 재료는 상기 더미 금속화물 상에 배치되며, 상기 더미 금속화물은 상기 최상부의 집적 회로 다이의 상기 활성 표면으로부터 전기적으로 격리됨 - 과, 상기 열 인터페이스 재료 상의 공융 화합물(eutectic compound)을 더 포함하고, 상기 더미 커넥터는 상기 공융 화합물을 상기 더미 금속화물에 본딩한다. 일부 실시형태에 있어서, 상기 더미 커넥터는 패터닝된 금속 시트이다, 일부 실시형태에 있어서, 상기 디바이스는 상기 인터포저가 본딩되는 패키지 기판과, 상기 패키지 기판 및 상기 다이 스택에 부착된 열 확산기 - 상기 열 확산기는 상기 다이 스택을 덮고 이를 둘러싸며, 상기 열 인터페이스 재료는 상기 열 확산기와 상기 다이 스택을 열적으로 결합시킴 - 를 더 포함한다. 일부 실시형태에 있어서, 상기 다이 스택은, 상기 인터포저에 본딩된 인터페이스 다이를 더 포함하며, 상기 최상부의 집적 회로 다이는 상기 인터페이스 다이에 본딩된다.
일부 실시형태에 있어서, 방법은 다이 스택을 인터포저에 부착하는 단계와, 상기 다이 스택을 밀봉재(encapsulant)로 밀봉하는 단계와, 상기 밀봉재를 평탄화하는 단계 - 상기 밀봉재와 상기 다이 스택의 상부 표면은 동일한 높이를 가짐 - 와, 상기 다이 스택의 최상부의 집적 회로 다이에 리세스를 형성하는 단계 - 상기 최상부의 집적 회로 다이는 활성 표면 및 후방 표면을 갖는 기판을 포함하며, 상기 기판은 제1 높이를 가지며, 상기 리세스는 상기 기판의 후방 표면으로부터 제1 깊이로 연장되며, 상기 제1 깊이는 상기 제1 높이보다 작음 - 와, 더미 관통 기판 비아(TSV)를 형성하도록 상기 리세스를 제1 도전성 재료로 충전하는 단계와, 상기 더미 TSV 상에 더미 커넥터를 형성하는 단계와, 상기 최상부의 집적 회로 다이 상에 열 인터페이스 재료를 분배하는 단계 - 상기 열 인터페이스 재료는 상기 더미 커넥터를 둘러쌈 - 와, 상기 최상부의 집적 회로 다이에 열 확산기를 부착하는 단계 - 상기 열 확산기는 상기 다이 스택 및 상기 인터포저를 덮고 이들을 둘러쌈 - 를 포함한다.
일부 실시형태에 있어서, 상기 방법은 웨이퍼에 상기 인터포저를 형성하는 단계와, 상기 인터포저를 형성하도록 상기 웨이퍼를 개편화하는(singulating) 단계를 더 포함하며, 상기 인터포저는 상부에 상기 다이 스택이 배치되어 있다. 일부 실시형태에 있어서, 상기 더미 TSV 및 더미 커넥터는 상기 웨이퍼를 개편화하는 단계 전에 형성된다. 일부 실시형태에 있어서, 상기 더미 TSV 상에 더미 커넥터를 형성하는 단계는, 상기 더미 TSV 상에 땜납 커넥터를 형성하는 단계를 포함한다. 일부 실시형태에 있어서, 상기 더미 TSV 상에 더미 커넥터를 형성하는 단계는, 상기 최상부의 집적 회로 다이 상에 포토레지스트를 형성하는 단계와, 상기 더미 TSV를 노출시키는 개구를 형성하도록 상기 포토레지스트를 패터닝하는 단계와, 상기 더미 커넥터를 형성하기 위해 상기 개구에 제2 도전성 재료를 형성하는 단계를 포함한다. 일부 실시형태에 있어서, 상기 방법은 상기 최상부의 집적 회로 다이 상의 더미 금속화물을 도금하는 단계를 더 포함하며, 상기 열 인터페이스 재료는 상기 더미 금속화물 상에 분배되며, 상기 더미 금속화물은 상기 최상부의 집적 회로 다이의 상기 활성 표면으로부터 전기적으로 격리된다. 일부 실시형태에 있어서, 상기 더미 커넥터는 땜납 커넥터를 포함하고, 상기 방법은, 상기 더미 금속화물을 상기 열 확산기에 본딩하도록 상기 땜납 커넥터를 리플로우(reflow)하는 단계를 더 포함한다. 일부 실시형태에 있어서, 상기 다이 스택을 인터포저에 부착하는 단계는, 도전성 커넥터로 상기 다이 스택을 상기 인터포저에 본딩하는 단계와, 상기 다이 스택과 상기 인터포저 사이에 언더필(underfill)을 형성하는 단계를 포함하며, 상기 언더필은 상기 도전성 커넥터를 둘러싼다.
실시형태에 있어서, 방법은 다이 스택을 인터포저에 부착하는 단계와, 상기 다이 스택을 밀봉재로 밀봉하는 단계와, 상기 밀봉재를 평탄화하는 단계 - 상기 밀봉재 및 상기 다이 스택의 상부 표면은 동일한 높이를 가짐 - 와, 상기 다이 스택 상에 열 인터페이스 재료를 분배하는 단계와, 상기 열 인터페이스 재료 내에 더미 커넥터를 형성하는 단계 - 상기 더미 커넥터는 사방이(on all sides) 비도전성 재료로 둘러싸임 - 와, 상기 다이 스택에 열 확산기를 부착하는 단계 - 상기 열 확산기는 상기 다이 스택 및 상기 인터포저를 덮고 이들을 둘러쌈 - 를 포함한다.
일부 실시형태에 있어서, 상기 열 인터페이스 재료 내에 더미 커넥터를 형성하는 단계는, 상기 다이 스택 상에 상기 더미 커넥터를 형성하는 단계를 포함한다. 일부 실시형태에 있어서, 상기 열 인터페이스 재료 내에 더미 커넥터를 형성하는 단계는, 상기 다이 스택 상에 더미 금속화물을 형성하는 단계와, 상기 더미 금속화물 상에 상기 더미 커넥터를 형성하는 단계를 포함한다. 일부 실시형태에 있어서, 상기 열 인터페이스 재료 내에 더미 커넥터를 형성하는 단계는, 상기 열 인터페이스 재료 내에 패터닝된 금속 시트를 배치하는 단계를 포함한다.
<부기>
1. 디바이스에 있어서,
인터포저 위에 있고 상기 인터포저에 전기적으로 연결되는 다이 스택 - 상기 다이 스택은 최상부(topmost)의 집적 회로 다이를 포함하며, 상기 최상부의 집적 회로 다이는,
전방 측(front side)과 상기 전방 측에 반대되는 후방 측(back side)을 가지는 기판 - 상기 기판의 전방 측은 활성 표면을 포함함 -; 및
상기 기판의 후방 측으로부터 적어도 부분적으로 상기 기판 내로 연장되는 더미 관통 기판 비아(through substrate via; TSV) - 상기 더미 TSV는 상기 활성 표면으로부터 전기적으로 격리됨 - 를 포함함 - 과,
상기 최상부의 집적 회로 다이 위의 열 인터페이스 재료와,
상기 열 인터페이스 재료 내의 더미 커넥터 - 상기 열 인터페이스 재료는 상기 더미 커넥터를 둘러싸며, 상기 더미 커넥터는 상기 최상부의 집적 회로 다이의 상기 활성 표면으로부터 전기적으로 격리됨 -
를 포함하는 디바이스.
2. 제1항에 있어서, 상기 더미 커넥터는 상기 더미 TSV 상에 배치된 땜납 커넥터인 것인 디바이스.
3. 제1항에 있어서, 상기 더미 커넥터는 상기 더미 TSV 상에 배치된 구리 필러(pillar)인 것인 디바이스.
4. 제1항에 있어서,
상기 최상부의 집적 회로 다이 상의 접착제
를 더 포함하며,
상기 더미 커넥터 및 상기 열 인터페이스 재료는 상기 접착제 상에 배치되는 것인 디바이스.
5. 제1항에 있어서,
상기 최상부의 집적 회로 다이 상의 더미 금속화물(dummy metallization) - 상기 더미 커넥터 및 상기 열 인터페이스 재료는 상기 더미 금속화물 상에 배치되며, 상기 더미 금속화물은 상기 최상부의 집적 회로 다이의 상기 활성 표면으로부터 전기적으로 격리됨 - 과,
상기 열 인터페이스 재료 상의 공융 화합물(eutectic compound)
을 더 포함하고,
상기 더미 커넥터는 상기 공융 화합물을 상기 더미 금속화물에 본딩하는 것인 디바이스.
6. 제1항에 있어서, 상기 더미 커넥터는 패터닝된 금속 시트인 것인 디바이스.
7. 제1항에 있어서,
상기 인터포저가 본딩되는 패키지 기판과,
상기 패키지 기판 및 상기 다이 스택에 부착된 열 확산기 - 상기 열 확산기는 상기 다이 스택을 덮고 이를 둘러싸며, 상기 열 인터페이스 재료는 상기 열 확산기와 상기 다이 스택을 열적으로 결합시킴 -
를 더 포함하는 디바이스.
8. 제1항에 있어서, 상기 다이 스택은,
상기 인터포저에 본딩된 인터페이스 다이
를 더 포함하며,
상기 최상부의 집적 회로 다이는 상기 인터페이스 다이에 본딩되는 것인 디바이스.
9. 방법에 있어서,
다이 스택을 인터포저에 부착하는 단계와,
상기 다이 스택을 밀봉재(encapsulant)로 밀봉하는 단계와,
상기 밀봉재를 평탄화하는 단계 - 상기 밀봉재와 상기 다이 스택의 상부 표면은 동일한 높이를 가짐 - 와,
상기 다이 스택의 최상부의 집적 회로 다이에 리세스를 형성하는 단계 - 상기 최상부의 집적 회로 다이는 활성 표면 및 후방 표면을 갖는 기판을 포함하며, 상기 기판은 제1 높이를 가지며, 상기 리세스는 상기 기판의 후방 표면으로부터 제1 깊이로 연장되며, 상기 제1 깊이는 상기 제1 높이보다 작음 - 와,
더미 관통 기판 비아(TSV)를 형성하도록 상기 리세스를 제1 도전성 재료로 충전하는 단계와,
상기 더미 TSV 상에 더미 커넥터를 형성하는 단계와,
상기 최상부의 집적 회로 다이 상에 열 인터페이스 재료를 분배하는 단계 - 상기 열 인터페이스 재료는 상기 더미 커넥터를 둘러쌈 - 와,
상기 최상부의 집적 회로 다이에 열 확산기를 부착하는 단계 - 상기 열 확산기는 상기 다이 스택 및 상기 인터포저를 덮고 이들을 둘러쌈 -
를 포함하는 방법.
10. 제9항에 있어서,
웨이퍼에 상기 인터포저를 형성하는 단계와,
상기 인터포저를 형성하도록 상기 웨이퍼를 개편화하는(singulating) 단계
를 더 포함하며,
상기 인터포저는 상부에 상기 다이 스택이 배치되어 있는 것인 방법.
11. 제10항에 있어서, 상기 더미 TSV 및 더미 커넥터는 상기 웨이퍼를 개편화하는 단계 전에 형성되는 것인 방법.
12. 제9항에 있어서, 상기 더미 TSV 상에 더미 커넥터를 형성하는 단계는, 상기 더미 TSV 상에 땜납 커넥터를 형성하는 단계를 포함하는 것인 방법.
13. 제9항에 있어서, 상기 더미 TSV 상에 더미 커넥터를 형성하는 단계는,
상기 최상부의 집적 회로 다이 상에 포토레지스트를 형성하는 단계와,
상기 더미 TSV를 노출시키는 개구를 형성하도록 상기 포토레지스트를 패터닝하는 단계와,
상기 더미 커넥터를 형성하기 위해 상기 개구에 제2 도전성 재료를 형성하는 단계를 포함하는 것인 방법.
14. 제9항에 있어서, 상기 최상부의 집적 회로 다이 상의 더미 금속화물을 도금하는 단계
를 더 포함하며,
상기 열 인터페이스 재료는 상기 더미 금속화물 상에 분배되며, 상기 더미 금속화물은 상기 최상부의 집적 회로 다이의 상기 활성 표면으로부터 전기적으로 격리되는 것인 방법.
15. 제14항에 있어서, 상기 더미 커넥터는 땜납 커넥터를 포함하고, 상기 방법은,
상기 더미 금속화물을 상기 열 확산기에 본딩하도록 상기 땜납 커넥터를 리플로우(reflow)하는 단계를 더 포함하는 방법.
16. 제9항에 있어서, 상기 다이 스택을 인터포저에 부착하는 단계는,
도전성 커넥터로 상기 다이 스택을 상기 인터포저에 본딩하는 단계와,
상기 다이 스택과 상기 인터포저 사이에 언더필(underfill)을 형성하는 단계
를 포함하며,
상기 언더필은 상기 도전성 커넥터를 둘러싸는 것인 방법.
17. 방법에 있어서,
다이 스택을 인터포저에 부착하는 단계와,
상기 다이 스택을 밀봉재로 밀봉하는 단계와,
상기 밀봉재를 평탄화하는 단계 - 상기 밀봉재 및 상기 다이 스택의 상부 표면은 동일한 높이를 가짐 - 와,
상기 다이 스택 상에 열 인터페이스 재료를 분배하는 단계와,
상기 열 인터페이스 재료 내에 더미 커넥터를 형성하는 단계 - 상기 더미 커넥터는 사방이(on all sides) 비도전성 재료로 둘러싸임 - 와,
상기 다이 스택에 열 확산기를 부착하는 단계 - 상기 열 확산기는 상기 다이 스택 및 상기 인터포저를 덮고 이들을 둘러쌈 -
를 포함하는 방법.
18. 제17항에 있어서, 상기 열 인터페이스 재료 내에 더미 커넥터를 형성하는 단계는,
상기 다이 스택 상에 상기 더미 커넥터를 형성하는 단계를 포함하는 방법..
19. 제17항에 있어서, 상기 열 인터페이스 재료 내에 더미 커넥터를 형성하는 단계는,
상기 다이 스택 상에 더미 금속화물을 형성하는 단계와,
상기 더미 금속화물 상에 상기 더미 커넥터를 형성하는 단계
를 포함하는 방법.
20. 제17항에 있어서, 상기 열 인터페이스 재료 내에 더미 커넥터를 형성하는 단계는,
상기 열 인터페이스 재료 내에 패터닝된 금속 시트를 배치하는 단계를 포함하는 방법.
앞에서는 당업자들이 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시형태의 피처를 개략 설명하였다. 당업자들은 이들이 본 명세서에 소개된 실시형태의 동일한 목적을 수행하고 및/또는 동일한 이점을 성취하기 위해 다른 프로세스 및 구조물을 설계하거나 수정하기 위한 기초로서 본 개시 내용을 용이하게 사용할 수도 있다는 것을 알 수 있다. 당업자들은 또한 이러한 등가의 구성들이 본 개시 내용의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 개시 내용의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 교체를 행할 수도 있다는 것을 인식해야 한다.

Claims (10)

  1. 디바이스에 있어서,
    인터포저 위에 있고 상기 인터포저에 전기적으로 연결되는 다이 스택 - 상기 다이 스택은 최상부(topmost)의 집적 회로 다이를 포함하며, 상기 최상부의 집적 회로 다이는,
    전방 측(front side)과 상기 전방 측에 반대되는 후방 측(back side)을 가지는 기판 - 상기 기판의 전방 측은 활성 표면을 포함함 -; 및
    상기 기판의 후방 측으로부터 적어도 부분적으로 상기 기판 내로 연장되는 더미 관통 기판 비아(through substrate via; TSV) - 상기 더미 TSV는 상기 활성 표면으로부터 전기적으로 격리됨 - 를 포함함 - 과,
    상기 최상부의 집적 회로 다이 위의 열 인터페이스 재료와,
    상기 열 인터페이스 재료 내의 더미 커넥터 - 상기 열 인터페이스 재료는 상기 더미 커넥터를 둘러싸며, 상기 더미 커넥터는 상기 최상부의 집적 회로 다이의 상기 활성 표면으로부터 전기적으로 격리됨 -
    를 포함하는 디바이스.
  2. 제1항에 있어서, 상기 더미 커넥터는 상기 더미 TSV 상에 배치된 땜납 커넥터 또는 구리 필러(pillar)인 것인 디바이스.
  3. 제1항에 있어서,
    상기 최상부의 집적 회로 다이 상의 접착제
    를 더 포함하며,
    상기 더미 커넥터 및 상기 열 인터페이스 재료는 상기 접착제 상에 배치되는 것인 디바이스.
  4. 제1항에 있어서,
    상기 최상부의 집적 회로 다이 상의 더미 금속화물(dummy metallization) - 상기 더미 커넥터 및 상기 열 인터페이스 재료는 상기 더미 금속화물 상에 배치되며, 상기 더미 금속화물은 상기 최상부의 집적 회로 다이의 상기 활성 표면으로부터 전기적으로 격리됨 - 과,
    상기 열 인터페이스 재료 상의 공융 화합물(eutectic compound)
    을 더 포함하고,
    상기 더미 커넥터는 상기 공융 화합물을 상기 더미 금속화물에 본딩하는 것인 디바이스.
  5. 제1항에 있어서, 상기 더미 커넥터는 패터닝된 금속 시트인 것인 디바이스.
  6. 제1항에 있어서,
    상기 인터포저가 본딩되는 패키지 기판과,
    상기 패키지 기판 및 상기 다이 스택에 부착된 열 확산기 - 상기 열 확산기는 상기 다이 스택을 덮고 이를 둘러싸며, 상기 열 인터페이스 재료는 상기 열 확산기와 상기 다이 스택을 열적으로 결합시킴 -
    를 더 포함하는 디바이스.
  7. 제1항에 있어서, 상기 다이 스택은,
    상기 인터포저에 본딩된 인터페이스 다이
    를 더 포함하며,
    상기 최상부의 집적 회로 다이는 상기 인터페이스 다이에 본딩되는 것인 디바이스.
  8. 방법에 있어서,
    다이 스택을 인터포저에 부착하는 단계와,
    상기 다이 스택을 밀봉재(encapsulant)로 밀봉하는 단계와,
    상기 밀봉재를 평탄화하는 단계 - 상기 밀봉재와 상기 다이 스택의 상부 표면은 동일한 높이를 가짐 - 와,
    상기 다이 스택의 최상부의 집적 회로 다이에 리세스를 형성하는 단계 - 상기 최상부의 집적 회로 다이는 활성 표면 및 후방 표면을 갖는 기판을 포함하며, 상기 기판은 제1 높이를 가지며, 상기 리세스는 상기 기판의 후방 표면으로부터 제1 깊이로 연장되며, 상기 제1 깊이는 상기 제1 높이보다 작음 - 와,
    더미 관통 기판 비아(TSV)를 형성하도록 상기 리세스를 제1 도전성 재료로 충전하는 단계와,
    상기 더미 TSV 상에 더미 커넥터를 형성하는 단계와,
    상기 최상부의 집적 회로 다이 상에 열 인터페이스 재료를 분배하는 단계 - 상기 열 인터페이스 재료는 상기 더미 커넥터를 둘러쌈 - 와,
    상기 최상부의 집적 회로 다이에 열 확산기를 부착하는 단계 - 상기 열 확산기는 상기 다이 스택 및 상기 인터포저를 덮고 이들을 둘러쌈 -
    를 포함하는 방법.
  9. 제8항에 있어서,
    웨이퍼에 상기 인터포저를 형성하는 단계와,
    상기 인터포저를 형성하도록 상기 웨이퍼를 개편화하는(singulating) 단계
    를 더 포함하며,
    상기 인터포저는 상부에 상기 다이 스택이 배치되어 있는 것인 방법.
  10. 방법에 있어서,
    다이 스택을 인터포저에 부착하는 단계와,
    상기 다이 스택을 밀봉재로 밀봉하는 단계와,
    상기 밀봉재를 평탄화하는 단계 - 상기 밀봉재 및 상기 다이 스택의 상부 표면은 동일한 높이를 가짐 - 와,
    상기 다이 스택 상에 열 인터페이스 재료를 분배하는 단계와,
    상기 열 인터페이스 재료 내에 더미 커넥터를 형성하는 단계 - 상기 더미 커넥터는 사방이(on all sides) 비도전성 재료로 둘러싸임 - 와,
    상기 다이 스택에 열 확산기를 부착하는 단계 - 상기 열 확산기는 상기 다이 스택 및 상기 인터포저를 덮고 이들을 둘러쌈 -
    를 포함하는 방법.
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