CN116547805A - 具有硅裸片作为用于高功率低热导率裸片的散热器的3d封装 - Google Patents

具有硅裸片作为用于高功率低热导率裸片的散热器的3d封装 Download PDF

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G·马克西姆
J·C·科斯塔
D·R·W·莱波尔德
B·斯科特
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Qorvo US Inc
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Abstract

本公开涉及一种三维(3D)封装，其具有叠片配置，且包含第一裸片和安置在所述第一裸片下面的至少一个第二裸片。所述第一裸片包含后段工艺(BEOL)部分、所述BEOL部分上方的装置区、所述装置区上方的衬底，以及延伸穿过所述装置区且至少延伸到所述衬底中的衬底连结结构。所述衬底和所述衬底连结结构各自具有高于50W/mK的高热导率。所述至少一个第二裸片被配置成联接到所述第一裸片的所述BEOL部分，使得由所述第二裸片生成的热量可传播穿过所述BEOL部分和所述衬底连结结构，并辐射离开第一衬底。

Description

具有硅裸片作为用于高功率低热导率裸片的散热器的3D封装
相关申请交叉引用
本申请要求2021年12月11日提交的第63/124,450号临时专利申请的权益，所述临时专利申请的公开内容全文在此以引用的方式并入本文中。
技术领域
本公开涉及一种三维(3D)封装，且更具体地说涉及一种具有叠片(die-on-die)配置且利用硅裸片作为用于一个或多个高功率低热导率裸片的散热器的3D封装。
背景技术
许多射频(RF)应用，例如具有mmWave前端的基站或移动终端，涉及需要特殊热提取元件的非常大的功率耗散。通常，这些大功率耗散主要由在低热导率材料中实现的单沟道或多沟道功率放大器裸片生成。金属散热器经常用于存在可分配到热提取元件的显著体积和高度(例如，几毫米)的情况。然而，金属散热器与功率放大器裸片之间的相对大的竖直距离仍可能导致相对高的裸片温度。
另一方面，随着例如智能手机、平板电脑等便携式电子产品的流行，便携式电子产品的高度/厚度变得至关重要。在许多情况下，便携式电子产品的高度要求不允许使用金属散热器。
因此，为了适应便携式产品的低构型要求并且为高功率低热导率裸片形成有效(相对短)的低热阻路径，本公开的一目标在于提供一种具有增强的热性能以及减小的封装大小/高度而不需要昂贵且复杂的工艺的改进的封装设计。
发明内容
本公开描述一种具有硅裸片作为用于一个或多个高功率低热导率裸片的散热器的三维(3D)封装。所公开的3D封装包含第一裸片，和安置在第一裸片下面的至少一个第二裸片。第一裸片包含后段工艺(BEOL)部分、BEOL部分上方的第一装置区、第一装置区上方的第一衬底，以及延伸穿过第一装置区且至少延伸到第一衬底中的衬底连结结构。本文中，第一衬底具有高于100W/mK的热导率，且衬底连结结构具有高于50W/mK的热导率。第二裸片包含第二装置区，以及具有低于第一衬底的热导率的热导率且位于第二装置区下面的第二衬底。第二装置区被配置成联接到第一裸片的BEOL部分，使得由第二装置区生成的热量传播穿过BEOL部分和衬底连结结构，并辐射离开第一衬底。
在3D封装的一个实施例中，第一装置区包含被配置成提供一个或多个电气装置组件的一个或多个有源区段。衬底连结结构从所述一个或多个有源区段横向偏移。
在3D封装的一个实施例中，第一裸片进一步包含第一装置区和第一衬底之间的电介质层。衬底连结结构延伸穿过第一装置区和电介质层，且至少延伸到第一衬底中。
在3D封装的一个实施例中，第一裸片的电介质层由氧化硅或氮化硅形成。
在3D封装的一个实施例中，第一衬底与第一装置区接触，两者之间无任何电介质层。
在3D封装的一个实施例中，衬底连结结构被定位成与第二裸片竖直对准。
在3D封装的一个实施例中，第一衬底由硅形成。
在3D封装的一个实施例中，第二装置区被配置成提供包含以下中的一个或多个的一个或多个电气装置组件：砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、磷化镓(GaP)、碳化镓(GaC)、镓、砷化铟镓(InGaAs)、氮化铟镓(InGaN)、磷化铟镓(InGaP)、碳化铟镓(InGaC)。第二衬底由GaAs、GaN、GaP或GaC形成。
在3D封装的一个实施例中，第二装置区被配置成提供一个或多个异质结双极晶体管(HBT)、一个或多个假晶高电子迁移率晶体管(pHEMT)，和/或一个或多个场效应晶体管(FET)。
在3D封装的一个实施例中，衬底连结结构具有栅格阵列配置、多环配置和鱼骨配置中的一个配置。
在3D封装的一个实施例中，衬底连结结构包含掺杂半导体、金属粉末、镀覆金属和金属化合物中的至少一个。
根据一个实施例，3D封装进一步包含若干凸块结构。凸块结构形成在第一裸片的BEOL部分的底部处且环绕第二裸片。每一凸块结构具有相同高度且比第二裸片高。第一裸片的BEOL部分包含若干连接结构，其中某些凸块结构经由所述连接结构中的相应连接结构连接到第二裸片的第二装置区。
在3D封装的一个实施例中，凸块结构为若干铜柱或若干焊球。
在3D封装的一个实施例中，某些连接结构联接到第二裸片的第二装置区，且延伸穿过第一裸片的BEOL部分，其中所述某些连接结构与第一裸片中的衬底连结结构接触。
在3D封装的一个实施例中，所述某些连接结构经整形以顺应衬底连结结构的配置。
根据一个实施例，所述3D封装进一步包含天线模块，其安置在第二裸片下面且连接到凸块结构。
根据一个实施例，所述3D封装进一步包含模制化合物和散热器。模制化合物覆盖第一裸片的侧，且竖直地延伸超出第一裸片的顶部表面。散热器安置在第一裸片的顶部表面上方，且嵌入于模制化合物中。
根据一个实施例，所述3D封装进一步包含模制化合物，其填充第一裸片和天线模块之间的间隙，使得第二裸片和凸块结构由模制化合物囊封。
在3D封装的一个实施例中，衬底连结结构的轮廓至少大体上覆盖第二裸片的水平区域。
在3D封装的一个实施例中，第一衬底进一步包含掺杂衬底区。本文中，衬底连结结构处于掺杂衬底区正下方或延伸到掺杂衬底区中。掺杂衬底区具有比第一衬底的其它部分高的热导率。
在3D封装的一个实施例中，掺杂衬底区具有几十微米到500微米之间的厚度，且经设定大小以在水平平面中大体上覆盖衬底连结结构的轮廓。
在3D封装的一个实施例中，第一裸片中的衬底连结结构延伸穿过第一装置区且穿过第一衬底。
在3D封装的一个实施例中，衬底连结结构为中空的。
根据一个实施例，3D封装进一步包含安置在第一裸片下面的多个裸片。本文中，第二裸片是所述多个裸片中的一个，且所述多个裸片以由这些裸片生成的热量可辐射离开第一衬底的方式配置。
在3D封装的一个实施例中，第一裸片包含包括所述衬底连结结构的若干衬底连结结构，其中每一衬底连结结构与所述多个裸片中的一个相应裸片竖直对准。
根据一个实施例，3D封装进一步包含若干凸块结构。本文中，凸块结构形成在第一裸片的BEOL部分的底部处且环绕所述多个裸片。每一凸块结构具有相同高度且比所述多个裸片中的每一个高。某些凸块结构连接到所述多个裸片中的某些裸片。
根据一个实施例，所述3D封装进一步包含天线模块，其安置在所述多个裸片下面且连接到凸块结构。
根据一个实施例，所述3D封装进一步包含模制化合物，其填充第一裸片和天线模块之间的间隙，使得所述多个裸片和凸块结构由模制化合物囊封。
根据一个实施例，3D封装进一步包含安置在第一裸片上方的印刷电路板(PCB)模块。本文中，第一裸片进一步包含若干装置通孔结构，所述装置通孔结构被配置成经由第一裸片的BEOL部分中的连接结构将PCB模块连接到所述多个裸片中的某些裸片，且被配置成经由某些凸块结构将PCB模块连接到天线模块。
在另一方面，可以单独地或一起地组合前述方面中的任一方面，和/或如本文所描述的各种单独方面和特征，以获得额外优点。除非本文相反指示，否则本文所公开的各种特征和元件中的任一个可以与一个或多个其它公开的特征和元件组合。
本领域技术人员在阅读以下对于优选实施例的具体说明以及相关的附图后，将会认识到本公开的范围并且了解其另外的方面。
附图说明
并入本说明书中并形成本说明书的一部分的附图说明了本公开的几个方面，并且连同说明书一起用于解释本公开的原理。
图1示出根据本公开的一个实施例包含高功率低热导率裸片和散热器裸片的示例性1三维(3D)组合件。
图2A-2C示出被配置成增强从高功率低热导率裸片到散热器裸片的热耗散路径的热导率的衬底连结结构的示例性配置。
图3-5示出根据本公开的一个实施例的替代性叠片3D组合件。
图6A-6B示出包含图1中展示的叠片3D组合件的示例性3D封装。
图7示出包含图2中展示的替代性叠片3D组合件的替代性示例性3D封装。
图8示出根据本公开的一个实施例包含多个高功率低热导率裸片和一个散热器裸片的替代性3D封装的俯视图。
图9A-9C示出图8中展示的3D封装的横截面图。
应理解，为了清楚地示出，图1-9C可能不按比例绘制。
具体实施方式
下文阐述的实施例表示使本领域技术人员能够实践实施例并且说明实践实施例的最佳模式所必需的信息。在根据附图阅读以下描述时，本领域技术人员将理解本公开的概念，并将认识到这些概念在此未特别述及的应用。应理解，这些概念和应用落入本公开和所附权利要求的范围内。
应理解，尽管术语第一、第二等在本文中可以用于描述各种元件，但这些元件不应受这些术语限制。这些术语仅用于区分一个元件与另一个元件。例如，在不脱离本公开的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。如本文所用，术语“和/或”包含相关联所列项目中的一个或多个项目的任何和所有组合。
应当理解，当例如层、区或衬底的元件被称为“在另一元件上”或“延伸到”另一元件上时，其可以直接在另一元件上或直接延伸到另一元件上，或者也可以存在中间元件。相反，当元件被称为“直接在另一元件上”或“直接延伸到另一元件上”时，不存在中间元件。同样，应理解，当例如层、区或衬底的元件被称为“在另一元件上方”或“在另一元件上方延伸”时，其可以直接在另一元件上方或直接在另一元件上方延伸，或者也可以存在中间元件。相反，当元件被称为“直接在另一元件上方”或“直接在另一元件上方”延伸时，不存在中间元件。还将理解，当元件被称为“连接”或“耦合”到另一元件时，其可以直接连接或耦合到另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦合”到另一元件时，不存在中间元件。
例如“以下”或“以上”或“上”或“下”或“水平”或“竖直”的相对术语在本文中可以用于描述一个元件、层或区与如图所示的另一元件、层或区的关系。应理解，这些术语和上面讨论的那些旨在包括除附图中描绘的朝向之外的装置的不同朝向。
本文所用的术语仅用于描述特定实施例的目的，并且不旨在限制本公开。如本文所用，除非上下文另外明确指示，否则单数形式“一(a/an)”和“所述”也旨在包含复数形式。还应理解，当在本文中使用时，项“包括(comprises/comprising)”和/或包含(includes/including)指定存在所述特征、整数、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、组件和/或它们的群组。
除非另外定义，否则本文使用的所有术语(包含技术和科学术语)具有与本公开所属领域的普通技术人员通常理解的相同含义。将进一步理解的是，除非本文明确地定义，否则本文使用的术语应被解释为具有与其在本说明书的上下文和相关技术中的含义一致的含义，并且将不以理想化或过于正式的意义来解释。
本文中参考本公开的实施例的示意性图示来描述实施例。这样，层和元件的实际尺寸可以不同，并且预期会由于例如制造技术和/或公差而与图示的形状不同。例如，说明或描述为正方形或矩形的区可以具有圆形或弯曲特征，并且示出为直线的区可以具有一些不规则性。因此，图中所说明的区是示意性的，并且其形状不旨在说明装置的区的精确形状，并且不旨在限制本公开的范围。另外，为了说明目的，结构或区的大小可以相对于其它结构或区放大，并且因此提供结构或区以说明本发明的一般结构，且可以按比例绘制或可以不按比例绘制。附图之间的共同元件在本文中可以用共同的元件标号示出，并且随后不再描述。
本公开涉及一种具有增强的热耗散性能且符合低构型要求的三维(3D)封装。图1示出根据本公开的一个实施例可堆叠于3D封装(下文描述3D封装的更多细节)中的示例性3D叠片组合件10。出于此图示的目的，3D叠片组合件10包含具有热导率相对高的第一衬底14的第一裸片12，以及安置在第一裸片12下面的第二裸片16，其中第一裸片12被配置成提供电气功能并且还被配置为用于第二裸片16的散热器。在不同应用中，3D叠片组合件10可包含多个第二裸片16，所述多个第二裸片安置在第一裸片12下面且利用第一裸片12作为散热器。
详细地说，第一裸片12包含下面形成有第二裸片16的后段工艺(BEOL)部分18、BEOL部分18上方的第一装置区20、第一装置区20上方的电介质层22、电介质层22上方的第一衬底14，以及延伸穿过第一装置区20和电介质层22且延伸到第一衬底14中的衬底连结结构24。被配置成将第一装置区20连接到外部组件(例如，被配置成容纳第二裸片16)的BEOL部分18包含多个连接结构26(本文中为简单起见仅示出两个连接结构26)和层间电介质28。连接结构26可由例如铜等金属/合金材料形成。一些连接结构26(用于内部连接)由层间电介质28(未展示)完全囊封，而一些连接结构26具有未被层间电介质28覆盖的底部部分以用于外部连接。
第一装置区20可以是前段工艺(FEOL)部分，且包含被配置成提供一个或多个电气装置组件的一个或多个有源区段21，所述电气装置组件是例如开关场效应晶体管(FET)、二极管、电容器、电阻器和/或电感器(未展示)。第一装置区20上方的电介质层22可由氧化硅、氮化硅或可具有不高于10W/mK的相对低的热导率的其它化合物形成(典型的二氧化硅具有约0.03W/mK的热导率)。电介质层22上方的第一衬底14可由硅或具有高于100W/mK(其接近许多金属的热导率(例如，锌＝123W/mK))的良好热导率的其它半导体材料形成。具有最佳热导率的金属为铜(约400W/mK)和金(约300W/mK)。举例来说，第一裸片12可由绝缘体上硅(SOI)晶片或蓝宝石上硅(SOS)晶片形成。
尽管第一衬底14(例如，硅衬底)提供适当的热耗散能力，但第一衬底14通过电介质层22与装置区20(其生成热量)和BEOL部分18(其传播来自第二裸片16的热量，下文描述细节)隔离，所述电介质层可具有低热导率(低于10W/mK，且在大多数情况下低于少数几W/mK)。如此，电介质层22可限制穿过第一衬底14的热耗散。引入从BEOL部分18的顶部表面延伸穿过第一装置区20和电介质层22并进入第一衬底14的衬底连结结构24以增强从BEOL部分18到第一衬底14的热路径的热耗散效率。在一个实施例中，如果电介质层22是非常薄的层，则其可提供良好的电气隔离，但等效热阻不会那么差。
在一些应用中，电介质层22可能不存在于第一裸片12中，使得第一衬底14位于第一装置区20正上方(未展示)。举例来说，第一裸片12可由块体半导体工艺形成。本文中，衬底连结结构24仍可存在，且从BEOL部分18的顶部表面延伸穿过第一装置区20并进入第一衬底14(未展示)。
BEOL部分18具有针对其中连接结构26分布在少数几个金属层(例如，2个、3个、4个金属层)中的情况的几微米到针对其中连接结构26分布在大量金属层(例如，8个、10个、13个、16个等金属层)中的情况的数十微米之间的厚度。取决于制造工艺，第一装置区20具有数十或数百纳米到几微米之间的厚度。电介质层22(如果存在)具有100纳米(乃至更低)到一或几微米之间的厚度。第一衬底具有20微米到450微米之间的厚度。为了穿透第一装置区20和电介质层22，衬底连结结构24需要具有大于第一装置区20和电介质层22的厚度组合的例如在数百微米到几微米或数十微米之间的高度。在其中省略电介质层22的情况中，衬底连结结构24需要具有大于第一装置区20的厚度的高度。
衬底连结结构24可包含高热导率材料，例如掺杂硅或金属粉末或化合物，其热导率高于50W/mK(例如，典型值为约100W/mK)。应注意，因为第一装置区20包含被配置成提供电气装置组件的一个或多个有源区段21且衬底连结结构24穿透第一装置区20，所以合乎需要的是，衬底连结结构24从有源区段21横向偏移。
第二裸片16包含第二衬底30、第二衬底30上方的第二装置区32，以及第二装置区32的顶部处的多个裸片接触件34(本文中为简单起见仅示出两个裸片接触件34)。通常，第二裸片16具有比第一裸片12小得多的大小(至少在水平平面中)。然而，第二裸片16，具体地说第二装置区32，将生成比第一裸片12多得多的热量。
第二装置区32可被配置成提供一个或多个高功率装置组件，例如异质结双极晶体管(HBT)、假晶高电子迁移率晶体管(pHEMT)，和/或一个或多个场效应晶体管(FET)。这些高功率装置组件可在III-V工艺中利用III-V材料实现，所述III-V材料是例如砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、磷化镓(GaP)、碳化镓(GaC)、镓、砷化铟镓(InGaAs)、氮化铟镓(InGaN)、磷化铟镓(InGaP)、碳化铟镓(InGaC)等。另一方面，用于高功率第二装置区32的第二衬底30通常由低热导率材料(例如GaAs、GaN、InN或GaC)形成，其具有不高于70W/mK的热导率(例如，在300K下，GaAs 32W/mK、InN 45W/mK、InP 68W/mK，热导率随温度变化)。通常，第二衬底30的热导率比第一裸片12中的第一衬底14小若干倍(例如，硅或掺杂硅，其具有较接近金属的更高的热导率)。因此，由第二装置区32生成的热量不能经由第二衬底30有效地耗散。
本文中，第二裸片16经由附接材料36(例如，焊料或其它化合物，或者任何金属结合技术)安置在第一裸片12下面，其中第二装置区32的顶部处的裸片接触件34经由附接材料36热和电气连接到第一裸片12的BEOL部分18中的连接结构26的暴露的底部部分。因此，由第二装置区32生成的热量可传播穿过BEOL部分18(例如，主要穿过连接结构26)和衬底连结结构24，且最后辐射离开第一衬底14。为了获得优良的热性能，合乎需要的是，衬底连结结构24被定位成与第二裸片16竖直对准，以便提供从第二装置区32到第一衬底14的最短热路径(经由BEOL部分18和衬底连结结构24)。通常，衬底连结结构24的轮廓至少大体上覆盖第二裸片16的水平区域。
此外，3D叠片组合件10可进一步包含形成在第一裸片12的底部处(即，BEOL部分18的底部处)且环绕第二裸片16的多个凸块结构38。凸块结构38可经由第一裸片12的BEOL部分18中的连接结构26电气连接到第二裸片16的第二装置区32，且可经由一些其它连接结构(未展示)电气连接到第一裸片12的第一装置区20。凸块结构38可以是铜柱或焊球(见图2)。
在第二裸片16中，第二衬底30具有少数几/少数几十微米(在极端情况下)到150～200微米，乃至到晶片的原生厚度(几百微米)的厚度。取决于制造工艺，第二装置区32具有数十或数百纳米到少数几微米之间的厚度。第二裸片可具有不良的导热性，因此其厚度仅由组合件的机械强度设定。在许多情况下，第二裸片16(即，第二衬底30)薄化以与3D叠片组合件10的凸块结构38适配在一起。本文中，每一凸块结构38具有相同高度，且比第二裸片16高以满足进一步封装要求(下文描述更多细节)。
图2A-2C示出衬底连结结构24的示例性配置的俯视图。衬底连结结构24可具有栅格阵列配置(图2A中所示)、多环配置(图2B中展示)，以及鱼骨配置(图2C中展示)。然而，衬底连结结构24的配置不限于这些示例性配置。
在一些应用中，为了进一步提升高功率第二裸片16和第一裸片12的第一衬底14之间的热路径的导热性，联接到第二裸片16(即，第二装置区32)的某些连接结构26可延伸穿过第一裸片12的BEOL部分18(即，经由BEOL部分18的层间电介质28)，如图3中所示出。本文中，连接结构26经由附接材料36连接到第二裸片16的裸片接触件34，且直接连接到第一裸片12中的衬底连结结构24。连接结构26可经整形以顺应衬底连结结构24的配置。因为连接结构26由金属/合金材料形成且将衬底连结结构24直接连接到第二裸片16，所以第二裸片16和第一衬底14之间的热路径的导热性进一步增强。图3中，凸块结构38展示为BGA，其仍比第二裸片16高。
在一些应用中，第一裸片12的第一衬底14可包含衬底连结结构24上方的掺杂衬底区40，如图4中所示出。掺杂衬底区40可包含一个或多个掺杂剂材料，例如硼、铟、镓、针对P型的铝，以及磷、砷、锑、铋或针对N型的锂。掺杂浓度可在低掺杂1e+13cm-3到高掺杂1e+18cm-3之间。高于1e+18cm-3的掺杂浓度可产生具有类似于金属的特性的变质硅。掺杂衬底区40可视需要具有高于第一衬底14的所述部分的其余部分(例如，高于100W/mK)的热导率以及达数百微米的厚度(例如，数十微米到500微米之间)。硅衬底越厚，则其将越好地充当具有高功率耗散的第二裸片的散热器。掺杂衬底区40可经设定大小以在水平平面中大体上覆盖衬底连结结构24的轮廓(例如，与衬底连结结构24的轮廓大约相同或大于所述衬底连结结构的轮廓)。在一个实施例中，衬底连结结构24处于掺杂衬底区40正下方或延伸到掺杂衬底区40中(未展示)。因为掺杂衬底区40具有比第一衬底的剩余区低的热阻，所以掺杂衬底区40进一步改进从衬底连结结构24传播的热量的耗散。
如上文所描述，第一裸片12包含衬底连结结构24，其延伸穿过第一装置区20和电介质层22，且延伸到第一衬底14中，以增强从BEOL部分18到第一衬底14的热路径的热耗散效率。在一些应用中，衬底连结结构24可延伸穿过第一装置区20，穿过电介质层22，且进一步穿过第一衬底14，且可与连接结构26接触，如图5中所示出。在此情况下，衬底连结结构24可具有数百微米的高度。衬底连结结构24可为中空的或填充有例如银和/或金属化合物等热导率高于100W/mK且在许多情况下为数百W/mK的高热材料。衬底连结结构24可包含穿硅通孔(TSV)。
图6A-6B示出包含图1中展示的叠片3D组合件10的示例性3D封装50。除叠片3D组合件10外，3D封装50可进一步包含模制化合物52和天线模块54，如图6A中所示出。出于此图示的目的，模制化合物52覆盖第一裸片12的侧，且具有分别与第一裸片12的顶部及底部表面共面的顶部及底部表面。在一些应用中，模制化合物52的部分可驻留在第一裸片12上方，和/或在底部填充第一裸片12以囊封第二裸片16和凸块结构38(未展示)。在一些应用中，可省略模制化合物52(见下文展示的图9A)。在一些应用中，模制化合物52可仅在底部填充第一裸片12以囊封第二裸片16和凸块结构38，但不覆盖第一裸片12的侧和顶部表面(见下文展示的图9B)。
天线模块54安置在第二裸片16下面且连接到凸块结构38。因为凸块结构38可电气连接到第一裸片12和第二裸片16(如上文所描述)，所以从天线模块54接收的信号可传输到第一裸片12和/或第二裸片16。在此实施例中，由第二裸片16(即，第二装置区32)生成的热量仍可传播穿过BEOL部分18和衬底连结结构24，且辐射离开第一衬底14。此外，由第二裸片16生成的热量还可朝向天线模块54传播穿过BEOL部分18中的连接结构26和凸块结构38。本文中，因为凸块结构38比第二裸片16高，所以第二裸片16将不与天线模块54接触。
模制化合物52可以由例如聚苯硫醚(PPS)、掺杂有氮化硼、氧化铝、碳纳米管或类金刚石热添加剂的包覆模制的环氧树脂等热塑性或热固性聚合物材料形成。天线模块54可提供片状天线(见图9C)，且可包括陶瓷、FR4等。
在一些应用中，3D封装50可进一步包含第一裸片12上方的散热器56，如图6B中所示出。出于此图示的目的，模制化合物52覆盖第一裸片12的侧，且竖直地延伸超出第一裸片12的顶部表面。散热器56与第一衬底14的顶部表面(即，第一裸片12的顶部表面)接触，且嵌入于模制化合物52中。散热器56的顶部表面与模制化合物52的顶部表面可以是共面的。散热器56可由金属/合金材料形成，例如在镀覆金属屏蔽件的情况下为铜或镍。金属屏蔽件还可经喷涂。
应注意，在图6A-6B中，3D封装50包含图1中所示出的3D叠片组合件10。在不同应用中，3D封装50可包含图3-5中的任一个中示出的3D叠片组合件10，或任何其它适当的3D叠片组合件。举例来说，图7展示3D封装50包含图2中所示出的3D叠片组合件10。本文中，天线模块54仍安置在第二裸片16下面且连接到凸块结构38(即，BGA)。从天线模块54接收的信号可经由凸块结构38和连接结构26传输到第一裸片12和/或第二裸片16。由于穿BEOL连接结构26的缘故，由第二裸片16生成的大多数热量仍将经由第一衬底14耗散。由第二裸片16生成的热量的一部分还可朝向天线模块54传播穿过凸块结构38。
图8示出根据本公开的一个实施例包含多个高功率低热导率裸片以及作为用于所述多个高功率低热导率裸片的散热器的硅裸片的3D封装的俯视图。
在一些应用中，可能存在安置在一个散热器裸片下面的多个高功率低热导率裸片。图8示出包含一个第一裸片12下面的多个高功率第二裸片16的替代性3D封装60的俯视图(为了清晰起见，仅一个第二裸片以参考标号标记)。出于此图示的目的，替代性3D封装60包含第一裸片12下面的配置于3x4阵列中的十二个第二裸片16。对于不同应用，替代性3D封装60可包含具有不同阵列配置的更少或更多的第二裸片16。
图9A-9C示出图8中展示的替代性3D封装60的横截面图(沿着虚线A-A')。相比于图6A-6B中展示的3D封装50，替代性3D封装60包含：多个第二裸片16(为了清晰起见，仅一个第二裸片16中的元件以参考标号标记)，其安置在第一裸片12下面且被凸块结构38环绕；以及多个衬底连结结构24，其延伸穿过第一裸片12的第一装置区20和电介质层22且延伸到第一裸片12的第一衬底14中，如图9A中所示出。出于此图示的目的，每一第二裸片16具有相同大小和相同高度，每一衬底连结结构24对应于一个第二裸片16，且每一衬底连结结构24具有轮廓相同的相同形状。对于不同应用，这些多个第二裸片16可提供不同的高功率装置组件，且可具有不同大小和/或不同高度。一个大衬底连结结构24可为一个以上第二裸片16服务。并且，所述多个衬底连结结构24可具有不同形状和/或不同轮廓。应注意，因为第一装置区20包含被配置成提供电气装置组件的一个或多个有源区段21且每一衬底连结结构24穿透第一装置区20，所以合乎需要的是，每一衬底连结结构24从有源区段21横向偏移。
本文中，至少一些第二裸片16通过第一裸片12的BEOL部分18中的相应连接结构26电气连接到某些凸块结构38(为简单起见，本文中示出仅两个连接结构26)。这些多个第二裸片16可通过BEOL部分18中的其它连接结构26彼此电气连接和/或电气连接到第一裸片12(未展示)。每一凸块结构38仍从第一裸片12的底部表面延伸到天线模块54的顶部表面，且将第一裸片12/第二裸片16(即，第一装置区22/第二装置区32)电气连接到天线模块54。凸块结构38可具有相同的高度，且比第二裸片16中的每一个高。
在此实施例中，由每一第二裸片16生成的热量可传播穿过BEOL部分18和衬底连结结构24，且辐射离开第一裸片12的第一衬底14。如果某一第二裸片16连接到凸块结构38，则由此第二裸片16生成的热量还可朝向天线模块54传播穿过BEOL部分18中的连接结构26和凸块结构38。
在一个实施例中，替代性3D封装60可进一步包含模制化合物52，如图9B中所示出。出于此图示的目的，模制化合物52在底部填充第一裸片12以囊封每一第二裸片16和每一凸块结构38，但不覆盖第一裸片12的侧和顶部表面。在一些应用中，模制化合物52可进一步覆盖第一裸片12的侧，或完全囊封第一裸片12(未展示)。如果模制化合物52具有高热导率(例如，>30W/m·K)，则由第二裸片16生成的热量还可经由模制化合物52耗散。
在一个实施例中，替代性3D封装60可进一步包含第一裸片12上方的印刷电路板(PCB)模块62，如图9C中所示出。本文中，第一裸片12进一步包含装置通孔结构64，其被配置成将PCB模块62连接到相应凸块结构38。装置通孔结构64可竖直地穿透第一裸片12，且可包括例如铜等导电材料。装置通孔结构64可为TSV。天线模块54、PCB模块62和某些第二裸片16可经由相应的凸块结构38、相应的装置通孔结构64和BEOL部分18中的相应连接结构26电气和/或热连接。因此，由第二裸片16生成的热量可经由裸片结构24和第一衬底14、经由凸块结构38和天线模块54，和/或经由装置通孔结构64和PCB模块62耗散。
在此实施例中，天线模块54提供片状天线，其包含天线模块54的底部处的多个金属片66。此外，天线模块54还可包含接地平面结构68，其可提供经由凸块结构38到一些第二裸片16的电气接地平面。
可以设想，可以组合前述方面中的任一方面，和/或如本文所描述的各种单独方面和特征以获得额外优点。除非本文相反指示，否则本文所公开的各种实施例中的任一实施例可以与一个或多个其他公开的实施例组合。
本领域技术人员将认识到对本公开的优选实施例的改进和修改。所有这种改进和修改都被认为是在本文所公开的概念和下文的权利要求的距离内。
权利要求书(按照条约第19条的修改)
1.一种三维3D封装，包括：
●第一裸片，包含后段工艺BEOL部分、所述BEOL部分上方的第一装置区、所述第一装置区上方的第一衬底以及延伸穿过所述第一装置区且延伸到所述第一衬底中但不延伸穿过所述第一衬底的衬底连结结构，其中：
●所述第一衬底具有高于100W/mK的热导率，且所述衬底连结结构具有高于50W/mK的热导率；以及
●第二裸片，安置在所述第一裸片下面，其中：
●所述第二裸片包含第二装置区和所述第二装置区下面的第二衬底；
●所述第二衬底具有比所述第一衬底的热导率低的热导率；且
●所述第二装置区被配置成联接到所述第一裸片的所述BEOL部分，使得由所述第二装置区生成的热量能够传播穿过所述BEOL部分和所述衬底连结结构，并辐射离开所述第一衬底。
2.根据权利要求1所述的3D封装，其中：
●所述第一装置区包含被配置成提供一个或多个电气装置组件的一个或多个有源区段；且
●所述衬底连结结构从所述一个或多个有源区段横向偏移。
3.根据权利要求1所述的3D封装，其中：
●所述第一裸片进一步包含所述第一装置区和所述第一衬底之间的电介质层；且
●所述衬底连结结构延伸穿过所述第一装置区和所述电介质层，且延伸到所述第一衬底中但不延伸穿过所述第一衬底。
4.根据权利要求3所述的3D封装，其中所述第一裸片的所述电介质层由氧化硅或氮化硅形成。
5.根据权利要求1所述的3D封装，其中所述第一衬底与所述第一装置区接触，两者之间无任何电介质层。
6.根据权利要求1所述的3D封装，其中所述衬底连结结构被定位成与所述第二裸片竖直对准。
7.根据权利要求1所述的3D封装，其中所述第一衬底由硅形成。
8.根据权利要求1所述的3D封装，其中：
●所述第二装置区被配置成提供包含以下中的一个或多个的一个或多个电气装置组件：砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、磷化镓(GaP)、碳化镓(GaC)、镓、砷化铟镓(InGaAs)、氮化铟镓(InGaN)、磷化铟镓(InGaP)、碳化铟镓(InGaC)；且
●所述第二衬底由GaAs、GaN、GaP或GaC形成。
9.根据权利要求8所述的3D封装，其中所述第二装置区被配置成提供一个或多个异质结双极晶体管(HBT)、一个或多个假晶高电子迁移率晶体管(pHEMT)和/或一个或多个场效应晶体管(FET)。
10.根据权利要求1所述的3D封装，其中所述衬底连结结构具有栅格阵列配置、多环配置和鱼骨配置中的一个配置。
11.根据权利要求1所述的3D封装，其中所述衬底连结结构包括掺杂半导体、金属粉末、镀覆金属和金属化合物中的至少一个。
12.根据权利要求1所述的3D封装，进一步包括多个凸块结构，其中：
●所述多个凸块结构形成在所述第一裸片的所述BEOL部分的底部处且环绕所述第二裸片；
●所述多个凸块结构中的每一个具有相同高度且比所述第二裸片高；且
●所述第一裸片的所述BEOL部分包含多个连接结构，其中所述多个凸块结构中的某些凸块结构通过所述多个连接结构中的相应连接结构连接到所述第二裸片的所述第二装置区。
13.根据权利要求12所述的3D封装，其中所述多个凸块结构为多个铜柱或多个焊球。
14.根据权利要求12所述的3D封装，其中所述多个连接结构中的某些连接结构联接到所述第二裸片的所述第二装置区，且延伸穿过所述第一裸片的所述BEOL部分，其中所述多个连接结构中的所述某些连接结构与所述第一裸片中的所述衬底连结结构接触。
15.根据权利要求14所述的3D封装，其中所述多个连接结构中的所述某些连接结构经整形以顺应所述衬底连结结构的配置。
16.根据权利要求12所述的3D封装，进一步包括天线模块，所述天线模块安置在所述第二裸片下面且连接到所述多个凸块结构。
17.根据权利要求16所述的3D封装，进一步包括模制化合物和散热器，其中：
●所述模制化合物覆盖所述第一裸片的侧面，且竖直地延伸超出所述第一裸片的顶部表面；且
●所述散热器安置在所述第一裸片的所述顶部表面上方，且嵌入于所述模制化合物中。
18.根据权利要求16所述的3D封装，进一步包括模制化合物，所述模制化合物填充所述第一裸片和所述天线模块之间的间隙，使得所述第二裸片和所述多个凸块结构由所述模制化合物囊封。
19.根据权利要求1所述的3D封装，其中所述衬底连结结构的轮廓至少大体上覆盖所述第二裸片的水平区域。
20.根据权利要求1所述的3D封装，其中所述第一衬底进一步包含掺杂衬底区，其中：
●所述衬底连结结构处于所述掺杂衬底区正下方或延伸到所述掺杂衬底区中；且
●所述掺杂衬底区具有比所述第一衬底的其它部分高的热导率。
21.根据权利要求20所述的3D封装，其中所述掺杂衬底区具有几十微米到500微米之间的厚度，且经设定大小以在水平平面中大体上覆盖所述衬底连结结构的轮廓。
22.根据权利要求1所述的3D封装，其中所述衬底连结结构为中空的。
23.根据权利要求1所述的3D封装，进一步包括安置在所述第一裸片下面的多个裸片，其中：
●所述第二裸片为所述多个裸片中的一个；且
●所述多个裸片被配置成使得由所述多个裸片生成的热量能够辐射离开所述第一衬底。
24.根据权利要求23所述的3D封装，其中所述第一裸片包括包含所述衬底连结结构的多个衬底连结结构，其中所述多个衬底连结结构中的每一个与所述多个裸片中的相应裸片竖直对准。
25.根据权利要求23所述的3D封装，进一步包括多个凸块结构，其中：
●所述多个凸块结构形成在所述第一裸片的所述BEOL部分的底部处且环绕所述多个裸片；
●所述多个凸块结构中的每一个具有相同高度，且比所述多个裸片中的每一个高；且
●所述多个凸块结构中的某些凸块结构连接到所述多个裸片中的某些裸片。
26.根据权利要求25所述的3D封装，进一步包括天线模块，所述天线模块安置在所述多个裸片下面且连接到所述多个凸块结构。
27.根据权利要求26所述的3D封装，进一步包括模制化合物，所述模制化合物填充所述第一裸片和所述天线模块之间的间隙，使得所述多个裸片和所述多个凸块结构由所述模制化合物囊封。
28.根据权利要求26所述的3D封装，进一步包括安置在所述第一裸片上方的印刷电路板PCB模块，其中所述第一裸片进一步包含多个装置通孔结构，所述第一裸片被配置成通过所述第一裸片的所述BEOL部分中的连接结构将所述PCB模块连接到所述多个裸片中的某些裸片，且被配置成通过所述多个凸块结构中的某些凸块结构将所述PCB模块连接到所述天线模块。

Claims (29)

1.一种三维3D封装，包括：
●第一裸片，包含后段工艺BEOL部分、所述BEOL部分上方的第一装置区、所述第一装置区上方的第一衬底以及延伸穿过所述第一装置区且至少延伸到所述第一衬底中的衬底连结结构，其中所述第一衬底具有高于100W/mK的热导率，且所述衬底连结结构具有高于50W/mK的热导率；以及
●第二裸片，安置在所述第一裸片下面，其中：
●所述第二裸片包含第二装置区和所述第二装置区下面的第二衬底；
●所述第二衬底具有比所述第一衬底的热导率低的热导率；且
●所述第二装置区被配置成联接到所述第一裸片的所述BEOL部分，使得由所述第二装置区生成的热量能够传播穿过所述BEOL部分和所述衬底连结结构，并辐射离开所述第一衬底。
2.根据权利要求1所述的3D封装，其中：
●所述第一装置区包含被配置成提供一个或多个电气装置组件的一个或多个有源区段；且
●所述衬底连结结构从所述一个或多个有源区段横向偏移。
3.根据权利要求1所述的3D封装，其中：
●所述第一裸片进一步包含所述第一装置区和所述第一衬底之间的电介质层；且
●所述衬底连结结构延伸穿过所述第一装置区和所述电介质层，且至少延伸到所述第一衬底中。
4.根据权利要求3所述的3D封装，其中所述第一裸片的所述电介质层由氧化硅或氮化硅形成。
5.根据权利要求1所述的3D封装，其中所述第一衬底与所述第一装置区接触，两者之间无任何电介质层。
6.根据权利要求1所述的3D封装，其中所述衬底连结结构被定位成与所述第二裸片竖直对准。
7.根据权利要求1所述的3D封装，其中所述第一衬底由硅形成。
8.根据权利要求1所述的3D封装，其中：
●所述第二装置区被配置成提供包含以下中的一个或多个的一个或多个电气装置组件：砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、磷化镓(GaP)、碳化镓(GaC)、镓、砷化铟镓(InGaAs)、氮化铟镓(InGaN)、磷化铟镓(InGaP)、碳化铟镓(InGaC)；且
●所述第二衬底由GaAs、GaN、GaP或GaC形成。
9.根据权利要求8所述的3D封装，其中所述第二装置区被配置成提供一个或多个异质结双极晶体管(HBT)、一个或多个假晶高电子迁移率晶体管(pHEMT)和/或一个或多个场效应晶体管(FET)。
10.根据权利要求1所述的3D封装，其中所述衬底连结结构具有栅格阵列配置、多环配置和鱼骨配置中的一个配置。
11.根据权利要求1所述的3D封装，其中所述衬底连结结构包括掺杂半导体、金属粉末、镀覆金属和金属化合物中的至少一个。
12.根据权利要求1所述的3D封装，进一步包括多个凸块结构，其中：
●所述多个凸块结构形成在所述第一裸片的所述BEOL部分的底部处且环绕所述第二裸片；
●所述多个凸块结构中的每一个具有相同高度且比所述第二裸片高；且
●所述第一裸片的所述BEOL部分包含多个连接结构，其中所述多个凸块结构中的某些凸块结构通过所述多个连接结构中的相应连接结构连接到所述第二裸片的所述第二装置区。
13.根据权利要求12所述的3D封装，其中所述多个凸块结构为多个铜柱或多个焊球。
14.根据权利要求12所述的3D封装，其中所述多个连接结构中的某些连接结构联接到所述第二裸片的所述第二装置区，且延伸穿过所述第一裸片的所述BEOL部分，其中所述多个连接结构中的所述某些连接结构与所述第一裸片中的所述衬底连结结构接触。
15.根据权利要求14所述的3D封装，其中所述多个连接结构中的所述某些连接结构经整形以顺应所述衬底连结结构的配置。
16.根据权利要求12所述的3D封装，进一步包括天线模块，所述天线模块安置在所述第二裸片下面且连接到所述多个凸块结构。
17.根据权利要求16所述的3D封装，进一步包括模制化合物和散热器，其中：
●所述模制化合物覆盖所述第一裸片的侧面，且竖直地延伸超出所述第一裸片的顶部表面；且
●所述散热器安置在所述第一裸片的所述顶部表面上方，且嵌入于所述模制化合物中。
18.根据权利要求16所述的3D封装，进一步包括模制化合物，所述模制化合物填充所述第一裸片和所述天线模块之间的间隙，使得所述第二裸片和所述多个凸块结构由所述模制化合物囊封。
19.根据权利要求1所述的3D封装，其中所述衬底连结结构的轮廓至少大体上覆盖所述第二裸片的水平区域。
20.根据权利要求1所述的3D封装，其中所述第一衬底进一步包含掺杂衬底区，其中：
●所述衬底连结结构处于所述掺杂衬底区正下方或延伸到所述掺杂衬底区中；且
●所述掺杂衬底区具有比所述第一衬底的其它部分高的热导率。
21.根据权利要求20所述的3D封装，其中所述掺杂衬底区具有几十微米到500微米之间的厚度，且经设定大小以在水平平面中大体上覆盖所述衬底连结结构的轮廓。
22.根据权利要求1所述的3D封装，其中所述第一裸片中的所述衬底连结结构延伸穿过所述第一装置区且穿过所述第一衬底。
23.根据权利要求22所述的3D封装，其中所述衬底连结结构为中空的。
24.根据权利要求1所述的3D封装，进一步包括安置在所述第一裸片下面的多个裸片，其中：
●所述第二裸片为所述多个裸片中的一个；且
●所述多个裸片被配置成使得由所述多个裸片生成的热量能够辐射离开所述第一衬底。
25.根据权利要求24所述的3D封装，其中所述第一裸片包括包含所述衬底连结结构的多个衬底连结结构，其中所述多个衬底连结结构中的每一个与所述多个裸片中的相应裸片竖直对准。
26.根据权利要求24所述的3D封装，进一步包括多个凸块结构，其中：
●所述多个凸块结构形成在所述第一裸片的所述BEOL部分的底部处且环绕所述多个裸片；
●所述多个凸块结构中的每一个具有相同高度，且比所述多个裸片中的每一个高；且
●所述多个凸块结构中的某些凸块结构连接到所述多个裸片中的某些裸片。
27.根据权利要求26所述的3D封装，进一步包括天线模块，所述天线模块安置在所述多个裸片下面且连接到所述多个凸块结构。
28.根据权利要求27所述的3D封装，进一步包括模制化合物，所述模制化合物填充所述第一裸片和所述天线模块之间的间隙，使得所述多个裸片和所述多个凸块结构由所述模制化合物囊封。
29.根据权利要求27所述的3D封装，进一步包括安置在所述第一裸片上方的印刷电路板PCB模块，其中所述第一裸片进一步包含多个装置通孔结构，所述第一裸片被配置成通过所述第一裸片的所述BEOL部分中的连接结构将所述PCB模块连接到所述多个裸片中的某些裸片，且被配置成通过所述多个凸块结构中的某些凸块结构将所述PCB模块连接到所述天线模块。
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US8294261B2 (en) * 2010-01-29 2012-10-23 Texas Instruments Incorporated Protruding TSV tips for enhanced heat dissipation for IC devices
US9935026B2 (en) * 2016-08-31 2018-04-03 Qorvo Us, Inc. Air-cavity package with dual signal-transition sides
US10461014B2 (en) * 2017-08-31 2019-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Heat spreading device and method
JP6892360B2 (ja) * 2017-09-19 2021-06-23 キオクシア株式会社 半導体装置

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