KR102174662B1 - 디스플레이 장치 및 이를 위한 제조 방법 - Google Patents

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옌친 송
시밍 후
난 양
쥬잔 장
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쿤산 뉴 플랫 패널 디스플레이 테크놀로지 센터 씨오., 엘티디.
쿤산 고-비젼녹스 옵토-일렉트로닉스 씨오., 엘티디.
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Abstract

디스플레이 장치를 제조하는 방법이 개시된바, 상기 방법은 기판(100)을 제공하는 단계, 상기 기판상(100)에 폴리실리콘층을 형성하는 단계, 복수 개의 폴리실리콘 블록(110)을 형성하기 위해, 상기 폴리실리콘층을 패터닝하는 단계, 상기 복수 개의 폴리실리콘 블록(110)에 이온을 주입하는 단계, 상기 복수 개의 폴리실리콘 블록(110) 상에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층상에 제 1 도전층을 형성하는 단계, 및 복수 개의 데이터 라인들(120)을 형성하기 위해, 상기 제 1 도전층을 패터닝하는 단계를 구비하고, 보상 커패시터를 형성하기 위해 상기 복수 개의 데이터 라인(120)의 일부 선분의 위치는 상기 복수개의 폴리실리콘 블록들(110)의 위치와 중복된다. 불순물 도핑된 폴리실리콘층과 제 1 도전층의 중복 영역은 보상 커패시터를 형성하기 위해 사용되어, 상기 보상 커패시터의 점유 영역을 감소시킨다. 이로써, 스캔 라인이 GIP 회로에 연결될 수 없는 문제를 방지한다.

Description

디스플레이 장치 및 이를 위한 제조 방법
본 발명은 디스플레이 기술 분야에 관한 것으로서, 특히 디스플레이 장치 및 상기 디스플레이 장치를 제조하기 위한 방법에 관한 것이다.
최근에 정보 기술, 무선 이동 통신, 그리고 정보 기기의 급속한 발전과 광범위한 적용으로 인해, 전자 제품에 대한 의존성이 증가되고, 다양한 디스플레이 기술의 발전과 디스플레이 장치의 호황을 가져왔다. 완전히 평탄하고 슬림하며 전력 효율적이라는 장점 덕분에, 디스플레이 장치가 널리 이용되고 있다.
베젤이 좁은 저 비용의 디스플레이 장치 제조시, 대개 이미지를 표시하는 표시 영역과 표시 영역을 둘러싸는 비표시 영역으로 구성된 디스플레이 패널에 게이트 구동 회로(gate-in-panel (GIP) 회로)를 직접 집적하기 위해 GIP 기술이 종종 사용된다. 표시 영역에서는 복수 개의 스캔 라인과 상기 스캔 라인들에 교차하는 복수 개의 데이터 라인이 배열되어, 픽셀 셀 어레이를 정의한다. GIP 회로들은 비표시 영역에 제공되고 상기 스캔 라인들을 통해 픽셀 셀들에 연결된다.
디스플레이 기술의 발전으로, 디스플레이 패널은 형태 면에서 더욱 더 다양화되고 있다. 결과적으로, 전통적인 직사각형 형태에 더하여, 다각형이나 원과 같이 다른 형태를 가지는 디스플레이 패널도 존재한다. 예를 들면, 시계는 대개 원형 디스플레이 패널을 사용한다. 직사각형 디스플레이 패널에서, 각각의 열과 각각의 행에 있는 픽셀의 수는 동일하다. 그러나, 다각형이나 원형의 디스플레이 패널에서는 서로 다른 열이나 행에서는 픽셀 수가 다를 수 있으므로, 이는 이러한 디스플레이 패널에는 불가능하다.
서로 다른 픽셀 수를 가지는 픽셀 열과 관련된 데이터 라인들은 기생 커패시턴스가 서로 다를 것이고, 따라서 디스플레이 장치의 디스플레이 불균일성을 초래할 수 있으므로, 디스플레이 뷸균일성을 개선하기 위해서는 기생 커패시턴스에 대해 보상 캐패시터를 사용할 필요가 있다. 그러나, 종래 디스플레이 장치에서 채택한 보상 커패시터는 부피가 상당하여 스캔 라인과 GIP 회로 사이의 연결을 막아 협소 베젤에는 바람직하지 않다.
따라서, 종래 디스플레이 장치에서 내부에 사용되는 보상 커패시터의 부피가 지나치게 커서 생기는, 스캔 라인과 GIP 회로간의 연결 불량에 대한 해결책을 급히 모색할 필요가 있다.
본 발명의 목적은 종래 디스플레이 장치에서 내부에 사용되는 보상 커패시터의 부피가 지나치게 커서 생기는, 스캔 라인과 GIP 회로간의 연결 불량을 해결하는 디스플레이 장치와 이를 제조하는 방법을 제공하는 것이다.
이러한 목적을 위해, 본 발명은 디스플레이 장치를 제조하는 방법을 제공하는 바, 상기 방법은,
기판을 제공하는 단계;
상기 기판상에 폴리실리콘층을 형성하는 단계;
복수 개의 폴리실리콘 블록을 형성하기 위해, 상기 폴리실리콘층을 패터닝하는 단계;
상기 복수 개의 폴리실리콘 블록에 이온을 주입하는 단계;
상기 복수 개의 폴리실리콘 블록 상측에 게이트 절연층을 형성하는 단계;
상기 게이트 절연층상에 제 1 도전층을 형성하는 단계; 및
보상 커패시터를 형성하기 위해 각각 상기 복수개의 폴리실리콘 블록들 중 해당하는 폴리실리콘 블록과 부분적으로 중복되는 복수 개의 데이터 라인들을 형성하기 위해, 상기 제 1 도전층을 패터닝하는 단계를 구비한다.
선택적으로, 상기 방법은 복수 개의 폴리실리콘 블록을 형성하기 위해 상기 폴리실리콘층을 패터닝할시, 복수 개의 픽셀 커패시터들의 복수 개의 제 1 플레이트와 복수 개의 박막 트랜지스터들의 복수 개의 소스 및 드레인을 형성하기 위해, 상기 폴리실리콘층을 패터닝하는 단계를 더 구비할 수 있다.
선택적으로, 상기 방법은 상기 복수 개의 폴리실리콘 블록에 이온 주입시, 상기 복수 개의 픽셀 커패시터의 제 1 플레이트들에 이온을 주입하는 단계를 더 포함할 수 있다.
선택적으로, 상기 방법은 복수 개의 데이터 라인들을 형성하기 위해, 상기 제 1 도전층을 패터닝할 시, 상기 복수 개의 픽셀 셀의 복수 개의 제 2 플레이트와 상기 복수 개의 박막 트랜지스터의 복수 개의 게이트를 형성하기 위해 상기 제 1 도전층을 패터닝하는 단계를 더 구비할 수 있다.
선택적으로, 상기 방법은 복수 개의 데이터 라인들을 형성하기 위해 상기 제 1 도전층을 패터닝한 후에, 복수 개의 픽셀 연결 라인과 복수 개의 전력 라인을 형성하기 위해, 상기 패터닝된 제 1 도전층 상측에 제 2 도전층을 형성하고 상기 제 2 도전층을 패터닝하는 단계를 더 할 수 있다.
선택적으로, 상기 방법은 상기 패터닝된 제 1 도전층 상측에 제 2 도전층을 형성하기 전 그리고 상기 복수 개의 데이터 라인을 형성하기 위해 상기 제 1 도전층을 패터닝한 후, 상기 폴리실리콘 블록들에 상기 전력 라인들을 상기 폴리실리콘 블록들에 연결하기 위한 복수 개의 콘택홀을 형성하는 단계를 더 구비할 수 있다.
선택적으로, 상기 방법에서, 상기 데이터 라인 각각에 대해 상기 데이터 라인과 상기 폴리실리콘 블록의 중복 영역은 상기 데이터 라인에 연결된 픽셀 셀의 수에 근거하여 조정될 수 있다.
선택적으로, 상기 방법에서, 상대적으로 적은 픽셀 셀들이 상기 데이터 라인에 연결될수록, 상기 데이터 라인과 상기 해당 폴리실리콘 블록의 중복 영역이 증가될 수 있다. 추가적으로, 상대적으로 많은 픽셀 셀들이 상기 데이터 라인에 연결될수록, 상기 데이터 라인과 상기 해당 폴리실리콘 블록의 중복 영역이 감소될 수 있다.
본 발명에서, 또한 해당 디스플레이 장치가 제공되는 바, 상기 디스플레이 장치는 기판; 및 상기 기판상에 순차적으로 적층된, 패터닝된 폴리실리콘층, 패터닝된 게이트 절연층 및 패터닝된 제 1 도전층을 구비하고, 상기 패터닝된 폴리실리콘층은 복수 개의 불순물 도핑된 폴리실리콘 블록을 구비하고, 상기 패터닝된 제 1 도전층은, 보상 커패시터를 형성하기 위해 각각 상기 복수개의 폴리실리콘 블록들 중 해당하는 폴리실리콘 블록과 부분적으로 중복되는 복수 개의 데이터 라인들을 구비한다.
선택적으로, 상기 디스플레이 장치는 각각 박막 트랜지스터와 픽셀 커패시터를 구비하는 복수 개의 픽셀 셀을 더 구비할 수 있고, 상기 박막 트랜지스터들의 소스 및 드레인과 상기 복수 개의 픽셀 커패시터들의 제 1 플레이트는 상기 폴리실리콘 블록들과 동일한 과정에서 제조되고, 상기 박막 트랜지스터들의 게이트들과 상기 픽셀 커패시터들의 제 2 플레이트는 상기 데이터 라인과 동일한 과정에서 제조된다.
선택적으로, 상기 디스플레이 장치는 복수 개의 테스트 회로를 더 구비할 수 있고, 상기 데이터 라인들 각각은 상기 복수 개의 픽셀 셀들 중 해당하는 픽셀 셀에 연결되는 제 1 단과 상기 복수 개의 테스트 회로들 중 해당하는 테스트 회로에 연결되는 제 2 단을 가진다.
선택적으로, 상기 디스플레이 장치는 복수 개의 GIP 회로, 복수 개의 픽셀 연결 라인 및 복수 개의 전력 라인을 더 구비할 수 있고, 상기 복수 개의 픽셀 연결 라인과 전력 라인은 동일 층에 위치하고 동일 물질로 형성되며, 상기 전력 라인들은 상기 픽셀 셀들에 연결되고, 픽셀 셀에 전력 공급 신호를 제공하도록 구성되며, 상기 픽셀 연결 라인은 상기 픽셀 셀을 상기 GIP 회로에 연결하도록 구성된다.
선택적으로, 상기 디스플레이 장치에서 상기 보상 커패시터는, 상기 데이터 라인의 기생 커패시턴스를 보상하기 위해 제공될 수 있고, 상기 보상 커패시터의 보상 커패시턴스는 상기 데이터 라인과 상기 폴리실리콘 블록의 중복 영역에 비례한다.
선택적으로, 상기 디스플레이 장치에서 상기 데이터 라인과 상기 폴리실리콘 블록의 중복 영역은 상기 데이터 라인에 연결된 픽셀 셀들의 수와 관련될 수 있다.
본 발명의 디스플레이 장치 및 방법에서, 도핑된 폴리실리콘층과 제 1 도전층 사이의 중복 영역은 데이터 라인을 위한 보상 커패시턴스를 제공함으로써, 보상 커패시터의 부피가 감소되고 이로써 스캔 라인과 GIP 회로간의 연결이 용이해진다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치 제조 방법에서 제 1 단계를 실시한 결과로 생긴 구조를 도시하는 개략도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치 제조 방법에서 제 3 단계를 실시한 결과로 생긴 구조를 도시하는 개략도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치 제조 방법에서 제 6 단계를 실시한 결과로 생긴 구조를 도시하는 개략도이다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 장치 제조 방법에서 콘택 홀 제조 과정을 실시한 결과로 생긴 구조를 도시하는 개략도이다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 장치 제조 방법에서 제 2 도전층을 패터닝하여 생긴 구조를 도시하는 개략도이다.
첨부된 도면과 연관하여 파악되어야 하는 소정 실시예를 참조하여, 본 발명을 더 상세하게 설명할 것이다. 본 발명의 특징과 장점은 하기 상세한 설명과, 실시예 설명의 편의성과 명확성을 위해 비례만을 고집하지 않고 매우 간략화된 형태로 제시되는 도면으로부터 더 명확해질 것이다.
도 1 내지 도 5를 함께 참조하면, 본 발명에 따른 디스플레이 장치를 제조하는 방법은,
1) 기판(100)을 제공하는 단계;
2) 상기 기판(100) 상에 폴리실리콘층을 형성하는 단계;
3) 복수 개의 폴리실리콘 블록(110)을 형성하기 위해 상기 폴리실리콘층을 패터닝하는 단계;
4) 상기 폴리실리콘 블록들(110)에 이온을 주입하는 단계;
5) 상기 복수 개의 폴리실리콘 블록(110) 상측에 게이트 절연층(미도시)을 형성하는 단계;
6) 상기 게이트 절연층 상에 제 1 도전층을 형성하는 단계; 및
7) 보상 커패시터들을 제공하기 위해 상기 폴리실리콘 블록들(110)과 부분적으로 중복되는 복수 개의 데이터 라인(120)을 형성하기 위하여, 상기 제 1 도전층을 패터닝하는 단계를 구비한다.
구체적으로, 도 1 에 도시된 바와 같이, 우선 기판(100)이 제공된다. 기판(100)은 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함한다. 표시 영역은 어레이 패턴으로 배열된 복수 개의 픽셀 셀(101)을 포함하는 픽셀 어레이로 형성된다. 각각의 픽셀 셀(101)은 픽셀 커패시터와 박막 트랜지스터(미도시)를 가진다. 비표시 영역은 복수 개의 GIP 회로(140)와 테스트 회로들(150)로 형성된다.
이후, 도 2에 표시된 바와 같이, 픽셀 셀들(1)의 내부에 픽셀 커패시터들의 복수 개의 제 1 플레이트(plate)(미도시), 픽셀 셀들(1)의 내부에 박막 트랜지스터들의 소스 및 드레인(미도시), 그리고 픽셀 셀들(101) 외부에 복수 개의 폴리실리콘 블록(110)을 형성하기 위해, 폴리실리콘층을 기판(100) 상에 형성하고 에칭 과정에 의해 패터닝한다. 도 2에 도시된 실시예에서, 상기 폴리실리콘 블록들(110)은 픽셀 셀들(101)과 테스트 회로들(150) 사이에 형성된다. 바람직하게, 폴리실리콘 블록들(110) 모두는 비표시 영역에 형성된다.
다음으로, 보론 이온 또는 인 이온을 픽셀 커패시터의 제 1 플레이트와 폴리실리콘 블록(110)에 주입한다. 제 1 플레이트와 폴리실리콘 블록(110)이 이온 주입에 의해 도핑됨으로써(doped), 제 1 플레이트와 폴리실리콘 블록(110)의 전도성이 개선된다.
이러한 과정 이후, 게이트 절연층이 상기 패터닝된 폴리실리콘층 상측에 형성되고 이후 패터닝된다.
다음으로, 도 3에 도시된 바와 같이, 픽셀 커패시터들의 제 2 플레이트(미도시), 박막 트랜지스터들의 게이트(미도시), 그리고 복수 개의 데이터 라인(120)을 형성하기 위해, 상기 패터닝된 게이트 절연층 상측에 제 1 도전층을 형성하고 패터닝한다. 각각의 데이터 라인(120)은 일단에서 픽셀 셀들(101)중 해당 픽셀 셀에 연결되고, 타단에서 테스트 회로들(150)중 해당 테스트 회로에 연결된다. 보상 커패시터를 제공하기 위해, 데이터 라인들(120)은 상기 폴리실리콘 블록들(110) 중 해당하는 하나와 부분적으로 중복된다.
상기 보상 커패시터는 데이터 라인(120)과 폴리실리콘 블록(110)에 중복되는 영역에 비례하는 커패시턴스를 가진다.
본 실시예에서, 데이터 라인(120)과 폴리실리콘 블록(110)의 중복 영역은 해당 데이터 라인(120)과 연결된 픽셀 셀들(101)의 수에 따라 조정될 수 있다. 데이터 라인(120)에 연결된 픽셀 셀들(101)의 수가 작을수록, 데이터 라인(120)의 기생 커패시턴스도 작고, 따라서 보상 커패시터가 보다 더 큰 보상 커패시턴스를 제공할 필요가 있으며, 이는 데이터 라인(120)과 폴리실리콘 블록(110)의 보다 더 큰 중복 영역에 해당한다. 반대로, 데이터 라인(120)에 연결된 픽셀 셀(101)의 수가 더 클수록, 데이터 라인(120)은 보다 더 큰 기생 커패시턴스를 가지게 되고, 따라서 보상 커패시터가 보다 더 작은 보상 커패시턴스를 제공할 필요가 있으며, 이는 데이터 라인(120)과 폴리실리콘 블록(110)의 보다 더 작은 중복 영역에 해당한다.
상기 디스플레이 제조 과정시, 임의의 데이터 라인(120)에 대해서, 상기 데이터 라인(120)이 상대적으로 적은 픽셀 셀들(110)에 연결되도록 설계되면, 데이터 라인(120)과 해당 폴리실리콘 블록(110)의 중복 영역이 증가되어야 한다. 반대로, 상기 데이터 라인(120)이 상대적으로 많은 픽셀 셀들(110)에 연결되도록 설계되면, 데이터 라인(120)과 해당 폴리실리콘 블록(110)의 중복 영역이 감소되어야 한다.
이후 도 4에 도시된 바와 같이, 폴리실리콘 블록들(110)에 복수 개의 콘택홀(110a)을 형성하기 위해 콘택홀 제조 과정을 수행한다. 폴리실리콘 블록들(110)이 콘택홀들(110a)의 하단에서 노출되도록, 콘택홀들(110a)은 폴리실리콘 블록들(110)내에서 종료, 즉 폴리실리콘 블록들(110)의 두께보다 작은 깊이를 가진다.
마지막으로, 도 5에 도시된 바와 같이, 전력 라인들(131)과 픽셀 연결 라인들(132)을 형성하기 위해, 상기 패터닝된 제 1 도전층 상측에 제 2 도전층을 형성한 후 에칭 과정에 의해 패터닝한다. 상기 전력 라인들(131)은 콘택홀들(110a)을 통해 폴리실리콘 블록들(110)에 연결되고, 픽셀 연결 라인들(132)은 픽셀 셀들(101)을 GIP 회로들(140)에 연결하도록 구성된다.
본 발명에 따르면, 제 1 도전층과 제 2 도전층의 물질은 어느 특정 물질에 한정되지 않고 실제 필요에 따라 선택될 수 있다. 제 1 도전층과 제 2 도전층을 제조하는 물질의 예에는 인듐 주석 산화물(indium tin oxide (ITO)), 인듐 아연 산화물(indium zinc oxide (IZO)), 지르코늄 도핑된 아연 산화물(zirconium-doped zinc oxide (ZZO)), 불소 도핑된 주석 산화물(fluorine-doped tin oxide (FTO)), 나노 은 등과 같은 투명 도전성 물질과 은(Ag), 알루미늄(Al), 텅스텐, 은 합금, 알루미늄 합금 등과 같은 불투명 도전성 물질이 포함된다.
그 결과 얻은 디스플레이 장치(10)에서, 보상 커패시터 각각은 도전층에 의해 제공된 하나의 플레이트와 폴리실리콘 블록에 의해 제공된 다른 하나의 플레이트로 구성된다. 종래의 디스플레이 장치에서, 보상 커패시터의 두 개의 플레이트는 도전층들에 의해 제공된다.
상기 방법에서, 보상 커패시터의 일 플레이트가 폴리실리콘 블록(110)에 의해 제공되므로, 보상 커패시터의 부피가 감소되어 더 용이하게 제조할 수 있다. 더욱이, 2-금속 과정 (두 개의 금속층의 형성을 포함하는 과정)을 이용하여 디스플레이 장치를 제조할 수 있어서, 3-금속 과정 (세 개의 금속층의 형성을 포함하는 과정)을 이용할 필요가 없어진다.
본 발명에서, 해당 디스플레이 장치가 제공된다. 도 5를 더 참조하면, 디스플레이 장치(10)는 기판(100)과, 상기 기판(100)에 순차적으로 적층된 패터닝된 폴리실리콘층, 패터닝된 게이트 절연층 및 패터닝된 제 1 도전층을 포함한다. 상기 패터닝된 폴리실리콘충은 복수 개의 폴리실리콘 블록(110)을 포함한다. 상기 패터닝된 제 1 도전층은 복수 개의 데이터 라인(120)을 포함하고 각각의 데이터 라인(120)은 보상 커패시터를 형성하기 위해 상기 폴리실리콘 블록들(110) 중 해당하는 하나와 부분적으로 중복된다.
구체적으로, 디스플레이 장치(10)는 스캔 신호를 제공하기 위한 복수 개의 스캔 라인(미도시)과 데이터 신호를 제공하기 위한 복수 개의 데이터 라인(120)을 더 포함한다. 각각 어레이에 배열되는 복수 개의 픽셀 셀(101)을 형성하기 위해, 상기 스캔 라인들은 상기 데이터 라인들(120)과 교차한다. 픽셀 셀(101) 각각은 픽셀 커패시터(미도시)와 박막 트랜지스터(미도시)를 포함한다. (모두 제 1 도전층에 위치하는) 픽셀 커패시터들의 제 1 플레이트와 박막 트랜지스터들의 게이트는 데이터 라인들(120)과 함께 동일 과정에서 제조된다. (모두 제 1 도전층에 위치하는) 픽셀 커패시터들의 제 1 플레이트와 박막 트랜지스터들의 소스 및 드레인, 그리고 폴리실리콘 블록들(110)은 동일 과정에서 제조된다.
계속 도 5를 참조하면, 패터닝된 폴리실리콘층과 패터닝된 제 1 도전층은 부분적으로 중복된다(즉, 데이터 라인들(102)이 폴리실리콘 블록들(110)중 해당하는 하나와 부분적으로 중복된다). 폴리실리콘층과 제 1 도전층의 중복 영역은, 폴리실리콘층과 보상 커패시터의 절연 유전체 역할을 하는 제 1 도전층 사이에 게이트 절연층이 위치하는, 보상 커패시터들의 상호 대향하는 플레이트들을 제공한다.
본 실시예에서, 보상 커패시턴스는 데이터 라인들(120)의 기생 커패시턴스를 보상하기 위해 제공된다. 보상 커패시터 각각의 보상 커패시턴스는 데이터 라인들(120) 중 해당하는 하나와 폴리실리콘 블록들(110) 중 해당하는 하나의 중복 영역에 비례한다. 상기 데이터 라인(120)과 상기 폴리실리콘 블록(110)의 중복 영역은 데이터 라인(120)에 연결된 픽셀 셀들(101)의 수와 관련된다. 데이터 라인(120)에 더 많은 픽셀 셀들(101)이 연결될수록, 데이터 라인(120)과 폴리실리콘 블록(110)의 중복 영역이 감소하고, 따라서 보상 커패시터의 보상 커패시턴스가 더 작아진다. 반대로, 데이터 라인(120)에 더 적은 픽셀 셀들(101)이 연결될수록, 데이터 라인(120)과 폴리실리콘 블록(110)의 중복 영역이 증가하고, 따라서 보상 커패시터가 제공하는 보상 커패시턴스가 더 커진다.
데이터 라인(120)의 기생 커패시턴스 보상을 보상하기 위해, 데이터 라인(120)에서 픽셀 셀들(101)로 공급되는 데이터 신호는 보상 커패시터의 일 플레이트에도 인가된다. 보상 커패시터들에 의해 제공되는 보상 커패시턴스는 데이터 라인들(120)에 연결된 픽셀 셀들(101)의 수에 달려있으므로, 서로 다른 열에서 픽셀 수가 다르다 해도, 데이터 라인들(120)을 위해 기생 커패시턴스 보상을 효과적으로 할 수 있다. 따라서, 항상 디스플레이 불균일성을 피할 수 있다.
도 4 및 도 5와 관련하여, 디스플레이 장치(10)는 또한 전력 공급 신호를 픽셀 셀(101)들에 제공하기 위해, 픽셀 셀들(101)에 일단이 연결되는 복수 개의 전력 라인(131)을 포함한다. 추가적으로, 복수 개의 콘택홀(110a)은 폴리실리콘 블록들(110)에 제공된다. 전력 라인들(131)은 콘택홀들(101a)을 통해 폴리실리콘 블록들(110)에 연결된다.
도 5를 더 참조하면, 디스플레이 장치(10)는 복수 개의 픽셀 연결 라인(132)과 GIP 회로들(140)을 더 포함한다. 픽셀 연결 라인들(132)은 픽셀 셀들(101)을 GIP 회로들(140)에 연결한다. 본 실시예에서, 픽셀 연결 라인들(132)과 전력 라인들(131)은 (둘 다 제 2 도전층에서) 동일 과정으로 제조된다.
도 5를 더 참조하면, 디스플레이 장치(10)는 테스트 회로들(150)을 더 포함한다. 데이터 라인들(120)은 일단에서 픽셀 셀들(101)에 연결되고 타단에서 테스트 회로들(150)에 연결된다. 테스트 회로들(150)은 디스플레이 장치(10)가 이미지를 정상적으로 디스플레이하는지 결정하기 위한 테스트 신호를 제공한다.
본 실시예에서 디스플레이 장치는 액정 디스플레이(LCD) 장치, 플라즈마 디스플레이 패널(PDP), 진공 발광 디스플레이(VFD) 장치, 유기 발광 디스플레이(OLED) 장치, 플렉서블 디스플레이 장치, 또는 다른 유형의 디스플레이 장치가 될 수 있으며, 본 출원은 어느 특정 디스플레이 장치 유형에 한정되지 않는다.
요약하면, 본 발명의 디스플레이 장치 및 방법에서, 도핑된 폴리실리콘층과 제 1 도전층 사이의 중복 영역은 데이터 라인을 위한 보상 커패시턴스를 제공함으로써, 보상 커패시터의 부피가 감소되고 이로써 스캔 라인과 GIP 회로간의 연결이 용이해진다.
상기 설명은 단지 본 발명의 일부 바람직한 실시예의 설명일 뿐이며, 본 발명의 범위를 결코 한정하지 않는다. 관련 분야에서 보통의 지식을 가지는 당업자가 상기 지침을 바탕으로 하여 수행하는 모든 변화와 변경은 첨부된 청구범위에서 정의하는 범위에 포함된다.
100 : 기판
110 : 폴리실리콘 블록
120 : 데이터 라인

Claims (14)

  1. 복수 개의 픽셀 셀을 포함하는 디스플레이 장치에 있어서,
    기판; 및
    상기 기판상에 순차적으로 적층된, 패터닝된 폴리실리콘층, 패터닝된 게이트 절연층 및 패터닝된 제 1 도전층을 구비하고,
    상기 패터닝된 폴리실리콘층은 상기 복수 개의 픽셀 셀의 외부에 배치되는 복수 개의 불순물 도핑된 폴리실리콘 블록을 구비하고, 상기 패터닝된 제 1 도전층은, 보상 커패시터를 형성하기 위해 각각 상기 복수개의 폴리실리콘 블록들 중 해당하는 폴리실리콘 블록과 부분적으로 중복되는 복수 개의 데이터 라인들을 구비하고,
    상기 보상 커패시터는 상기 데이터 라인에 연결된 일부 픽셀 셀로 인한 상기 데이터 라인의 기생 커패시턴스를 보상하는 것을 특징으로 하는, 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 복수 개의 픽셀 셀은 각각 박막 트랜지스터와 픽셀 커패시터를 구비하고,
    상기 패터닝된 폴리실리콘층은 상기 복수 개의 픽셀 셀들의 박막 트랜지스터들의 복수 개의 소스 및 드레인과 상기 복수 개의 픽셀 셀들의 픽셀 커패시터들의 복수 개의 제 1 플레이트를 더 구비하며,
    상기 패터닝된 제 1 도전층은 상기 복수 개의 픽셀 셀들의 박막 트랜지스터들의 게이트들과 상기 복수 개의 픽셀 셀들의 픽셀 커패시터들의 복수 개의 제 2 플레이트를 더 구비함을 특징으로 하는, 디스플레이 장치.
  3. 제 2 항에 있어서,
    복수 개의 테스트 회로를 더 구비하고,
    상기 데이터 라인들 각각은 상기 복수 개의 픽셀 셀들 중 해당하는 픽셀 셀에 연결되는 제 1 단과 상기 복수 개의 테스트 회로들 중 해당하는 테스트 회로에 연결되는 제 2 단을 가짐을 특징으로 하는, 디스플레이 장치.
  4. 제 2 항에 있어서,
    복수 개의 GIP 회로, 복수 개의 픽셀 연결 라인 및 복수 개의 전력 라인을 더 구비하고,
    상기 복수 개의 픽셀 연결 라인과 전력 라인은 동일 층에 위치하고 동일 물질로 형성되며,
    상기 복수 개의 전력 라인은, 상기 복수 개의 픽셀 셀에 전력 공급 신호를 제공하기 위해 상기 복수 개의 픽셀 셀에 연결되며,
    상기 복수 개의 픽셀 연결 라인은 상기 복수 개의 픽셀 셀을 상기 복수 개의 GIP 회로에 연결함을 특징으로 하는, 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 보상 커패시터는, 상기 데이터 라인의 기생 커패시턴스를 보상하기 위해 제공되고, 상기 보상 커패시터의 보상 커패시턴스는 상기 데이터 라인과 상기 폴리실리콘 블록의 중복 영역에 비례함을 특징으로 하는, 디스플레이 장치.
  6. 제 5 항에 있어서,
    상기 데이터 라인과 상기 폴리실리콘 블록의 중복 영역은 상기 데이터 라인에 연결된 픽셀 셀들의 수와 관련됨을 특징으로 하는, 디스플레이 장치.
  7. 복수 개의 픽셀 셀을 포함하는 디스플레이 장치를 제조하는 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판상에 폴리실리콘층을 형성하는 단계;
    복수 개의 폴리실리콘 블록을 형성하기 위해, 상기 복수 개의 픽셀 셀의 외부에 상기 폴리실리콘층을 패터닝하는 단계;
    상기 복수 개의 폴리실리콘 블록에 이온을 주입하는 단계;
    상기 복수 개의 폴리실리콘 블록 상측에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층상에 제 1 도전층을 형성하는 단계; 및
    보상 커패시터를 형성하기 위해 각각 상기 복수개의 폴리실리콘 블록들 중 해당하는 폴리실리콘 블록과 부분적으로 중복되는 복수 개의 데이터 라인들을 형성하기 위해, 상기 제 1 도전층을 패터닝하는 단계를 구비하고,
    상기 보상 커패시터는 상기 데이터 라인에 연결된 일부 픽셀 셀로 인한 상기 데이터 라인의 기생 커패시턴스를 보상하는 것을 특징으로 하는, 디스플레이 장치를 제조하는 방법.
  8. 제 7 항에 있어서,
    복수 개의 폴리실리콘 블록을 형성하기 위해 상기 폴리실리콘층을 패터닝할시, 복수 개의 픽셀 커패시터들의 복수 개의 제 1 플레이트와 복수 개의 박막 트랜지스터들의 복수 개의 소스 및 드레인을 형성하기 위해, 상기 폴리실리콘층을 패터닝하는 단계를 더 구비함을 특징으로 하는, 디스플레이 장치를 제조하는 방법.
  9. 제 8 항에 있어서,
    상기 복수 개의 폴리실리콘 블록에 이온 주입시, 상기 복수 개의 픽셀 커패시터의 제 1 플레이트들에 이온을 주입하는 단계를 더 포함함을 특징으로 하는, 디스플레이 장치를 제조하는 방법.
  10. 제 8 항에 있어서,
    복수 개의 데이터 라인들을 형성하기 위해, 상기 제 1 도전층을 패터닝할 시, 상기 복수 개의 픽셀 셀의 복수 개의 제 2 플레이트와 상기 복수 개의 박막 트랜지스터의 복수 개의 게이트를 형성하기 위해 상기 제 1 도전층을 패터닝하는 단계를 더 구비함을 특징으로 하는, 디스플레이 장치를 제조하는 방법.
  11. 제 7 항에 있어서,
    복수 개의 데이터 라인들을 형성하기 위해 상기 제 1 도전층을 패터닝한 후에, 복수 개의 픽셀 연결 라인과 복수 개의 전력 라인을 형성하기 위해, 상기 패터닝된 제 1 도전층 상측에 제 2 도전층을 형성하고 상기 제 2 도전층을 패터닝하는 단계를 더 구비함을 특징으로 하는, 디스플레이 장치를 제조하는 방법.
  12. 제 11 항에 있어서,
    상기 패터닝된 제 1 도전층 상측에 제 2 도전층을 형성하기 전 그리고 상기 복수 개의 데이터 라인을 형성하기 위해 상기 제 1 도전층을 패터닝한 후, 상기 폴리실리콘 블록들에 상기 전력 라인들을 상기 폴리실리콘 블록들에 연결하기 위한 복수 개의 콘택홀을 형성하는 단계를 더 구비함을 특징으로 하는, 디스플레이 장치를 제조하는 방법.
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