JP6758427B2 - ディスプレイデバイスおよびその製造方法 - Google Patents

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Description

本発明は、ディスプレイ技術の分野に関する。具体的には、ディスプレイデバイスとその製造方法に関する。
近年、情報技術が急速に発展するとともに応用範囲がますます広がり、無線モバイル通信と情報アプライアンスにより私たちはますます電子製品へ依拠するようになっており、様々なディスプレイ技術が発展するとともにディスプレイデバイスの分野におけるブームがもたらされている。完全フラット、軽量、スリム、高い電力効率の利点により、ディスプレイデバイスは広範に用いられている。
低コスト狭額縁ディスプレイデバイスの製造において、ゲート内蔵パネル（ＧＩＰ）技術を用いて、ディスプレイパネル内にゲート駆動回路（すなわちＧＩＰ回路）を直接統合する場合がある。ディスプレイパネルは通常、画像を表示するためのディスプレイエリアと、ディスプレイエリアを囲む非ディスプレイエリアとを有する。ディスプレイエリアにおいて、複数のスキャンラインと、スキャンラインに交差する複数のデータラインとが配置され、これによりピクセルセルのアレイが規定される。ＧＩＰ回路は非ディスプレイエリアに配置され、スキャンラインを介してピクセルセルと接続される。
ディスプレイ技術の発展にともない、ディスプレイパネルは形状の観点においてますます多様化している。その結果、従来の矩形のものに加えて、例えば多角形や円形などの異なる形状を有するディスプレイパネルが存在している。例えば時計は通常、円形ディスプレイパネルを用いる。矩形ディスプレイパネルにおいて、各列と各行のピクセル個数は同じである。しかしこれは多角形や円形のディスプレイパネルにおいては不可能である。このようなディスプレイパネルにおいては、ピクセル数が列または行ごとに異なる場合があるからである。
ピクセル数が異なるピクセル列に対応するデータラインは、寄生容量が互いに異なり、これによりディスプレイデバイスのディスプレイが不均一になる可能性があり、寄生容量補償のための補償キャパシタを用いてディスプレイ均一性を改善する必要がある。しかし従来のディスプレイデバイスにおいて採用されている補償キャパシタは設置面積が大きく、これによりスキャンラインとＧＩＰ回路との間の接続が妨げられ、狭額縁にとって望ましくない。
したがって、補償キャパシタの非常に大きい設置面積に起因して従来のディスプレイデバイスにおけるスキャンラインとＧＩＰ回路との間の接続が妨げられることに対する解決手段が、当該分野において至急望まれている。
本発明の目的は、補償キャパシタの非常に大きい設置面積に起因して従来のディスプレイデバイスにおけるスキャンラインとＧＩＰ回路との間の接続が妨げられることに対する解決手段を備えた、ディスプレイデバイスとその製造方法を提供することである。
本発明は、ディスプレイデバイスを製造する方法を提供する。前記方法は：
基板を提供するステップ；
前記基板上にポリシリコン層を形成するステップ；
前記ポリシリコン層をパターン化して複数のポリシリコンブロックを形成するステップ；
前記複数のポリシリコンブロックに対してイオンをインプラントするステップ；
前記複数のポリシリコンブロック上にゲート絶縁層を形成するステップ；
前記ゲート絶縁層上に第１導電層を形成するステップ；
前記第１導電層をパターン化して複数のデータラインを形成するステップであって、各前記データラインは対応する前記ポリシリコンブロックと部分的に重なり、これにより複数の補償キャパシタを形成する、ステップ；
を有する。
オプションとして、前記方法はさらに、前記ポリシリコン層をパターン化して複数のポリシリコンブロックを形成するステップにおいて、前記ポリシリコン層をパターン化して、複数のピクセルキャパシタの複数の第１プレートと、複数の薄膜トランジスタの複数のソースとドレインを形成するステップを有する。
オプションとして、前記方法はさらに、前記複数のポリシリコンブロックに対してイオンをインプラントするステップにおいて、前記複数のピクセルキャパシタの前記第１プレートに対してイオンをインプラントするステップを有する。
オプションとして、前記方法はさらに、前記第１導電層をパターン化して複数のデータラインを形成するステップにおいて、前記第１導電層をパターン化して、前記複数のピクセルキャパシタの複数の第２プレートと、前記複数の薄膜トランジスタの複数のゲートを形成するステップを有する。
オプションとして、前記方法はさらに、前記第１導電層をパターン化して複数のデータラインを形成するステップの後に、前記パターン化した第２導電層上に第２導電層を形成するステップ、前記第２導電層をパターン化して複数のピクセル接続ラインと複数の電力ラインを形成するステップ、を有する。
オプションとして、前記方法はさらに、前記パターン化した第１導電層上に第２導電層を形成するステップの前、かつ、前記第１導電層をパターン化して複数のデータラインを形成するステップの後において、前記電力ラインが前記ポリシリコンブロックと接続するための複数のコンタクトホールを前記ポリシリコンブロックに形成するステップを有する。
オプションとして、前記方法における各前記データラインにおいて、前記データラインと前記ポリシリコンブロックが重なるエリアは、前記データラインに接続されるピクセルセル数に基づき調整することができる。前記データラインと前記ポリシリコンブロックが重なるエリアは、前記データラインに接続されたピクセルセルの個数と逆相関している。
オプションとして、前記方法において、前記データラインに接続されたピクセルセル数が少ないほど、前記データラインと対応する前記ポリシリコンブロックが重なるエリアを大きくすることができる。また、前記データラインに接続されたピクセルセル数が多いほど、前記データラインと対応する前記ポリシリコンブロックが重なるエリアを小さくすることができる。
本発明において、対応するディスプレイデバイスを提供する。前記ディスプレイデバイスは：基板；パターン化のポリシリコン層、パターン化のゲート絶縁層、およびパターン化の第１導電層が前記基板上にこの順で積層されており、前記パターン化のポリシリコン層は不純物をドープした複数のポリシリコンブロックを備え、前記パターン化の第１導電層は複数のデータラインを備え、各前記データラインは対応する前記ポリシリコンブロックと部分的に重なって補償キャパシタを形成している。
オプションとして、前記ディスプレイデバイスはさらに、それぞれ薄膜トランジスタとピクセルキャパシタを有する複数のピクセルセルを備え、前記薄膜トランジスタのソースとドレインおよび前記複数のピクセルキャパシタの第１プレートは、前記ポリシリコンブロックと同じプロセスで製造されており、前記薄膜トランジスタのゲートと前記ピクセルキャパシタの第２プレートは前記データラインと同じプロセスで製造されている。
オプションとして、前記ディスプレイデバイスはさらに、複数のテスト回路を備え、各前記データラインは、対応する前記ピクセルセルに接続された第１端部と、対応する前記テスト回路に接続された第２端部とを有する。
オプションとして、前記ディスプレイデバイスはさらに、複数のＧＩＰ回路、複数のピクセル接続ライン、および複数の電力ラインを備え、前記ピクセル接続ラインと前記電力ラインは同じ層内に配置されるとともに同じ材料で作成されており、前記電力ラインは前記ピクセルセルに接続されるとともに前記ピクセルセルに対して電力供給信号を提供するように構成されており、前記ピクセル接続ラインは前記ピクセルセルを前記ＧＩＰ回路に接続するように構成されている。
オプションとして、前記ディスプレイデバイスにおいて、前記補償キャパシタは前記データラインの寄生容量を補償することができ、前記補償キャパシタの補償キャパシタンスは前記データラインと前記ポリシリコンブロックが重なっている面積に正比例している。
オプションとして、前記ディスプレイデバイスにおいて、前記データラインと前記ポリシリコンブロックが重なっているエリアは、前記データラインに接続されている前記ピクセルセルの個数に対応している。
まとめると、本発明に係る前記ディスプレイデバイスと前記方法において、前記ドープポリシリコン層と前記第１導電層との間の重なっているエリアは、前記データラインのための補償キャパシタを提供し、これにより前記補償キャパシタの設置面積が減少し、したがって前記スキャンラインとＧＩＰ回路との間の接続が向上する。
本発明の実施形態に係るディスプレイデバイスを製造する方法の第１ステップの結果として得られる構造の概略を示す。 本発明の実施形態に係るディスプレイデバイスを製造する方法の第３ステップの結果として得られる構造の概略を示す。 本発明の実施形態に係るディスプレイデバイスを製造する方法の第６ステップの結果として得られる構造の概略を示す。 本発明の実施形態に係るディスプレイデバイスを製造する方法におけるコンタクトホール製造プロセスの結果として得られる構造の概略を示す。 本発明の実施形態に係るディスプレイデバイスを製造する方法における第２導電層をパターン化した結果として得られる構造の概略を示す。
添付する図面とともに実施形態を参照して、以下に本発明の詳細を説明する。本発明の特徴と利点は、以下の詳細説明と図面からより明らかになるであろう。以下の詳細説明と図面は非常に簡略化した態様で示しており、必ずしも正確にスケーリングしたものではなく、実施形態の説明において簡便性と明確性を確保することのみを意図したものである。
図１から図５を組み合わせて参照する。本発明に係るディスプレイデバイスを製造する方法は、以下のステップを有する：
１）基板１００を提供するステップ；
２）基板１００上にポリシリコン層を形成するステップ；
３）ポリシリコン層をパターン化して複数のポリシリコンブロック１１０を形成するステップ；
４）ポリシリコンブロック１１０に対してイオンをインプラントするステップ；
５）複数のポリシリコンブロック１１０上にゲート絶縁層（図示せず）を形成するステップ；
６）ゲート絶縁層上に第１導電層を形成するステップ；
７）第１導電層をパターン化して複数のデータライン１２０を形成するステップであって、複数のデータライン１２０はポリシリコンブロック１１０と部分的に重なって補償キャパシタを提供する、ステップ。
具体的にはまず、図１に示すように、基板１００を提供する。基板１００は、ディスプレイエリアと、ディスプレイエリアを囲む非ディスプレイエリアを有する。ディスプレイエリアはピクセルアレイで形成されている。ピクセルアレイは、アレイパターン状に配置された複数のピクセルセル１０１を有する。各ピクセルセル１０１は、ピクセルキャパシタと薄膜トランジスタ（図示せず）を有する。非ディスプレイエリアは、複数のＧＩＰ回路１４０とテスト回路１５０で形成されている。
次に、図２に示すように、基板１００上にポリシリコン層を形成し、エッチングプロセスによってパターン化して、ピクセルセル１０１内のピクセルキャパシタの複数の第１プレート（図示せず）、ピクセルセル１０１内の薄膜トランジスタのソースとドレイン（図示せず）、およびピクセルセル１０１の外側の複数のポリシリコンブロック１１０を形成する。図２に示す実施形態において、ポリシリコンブロック１１０は、ピクセルセル１０１とテスト回路１５０との間に形成されている。良い実施形態において、ポリシリコンブロック１１０は全て非ディスプレイエリアに形成することが望ましい。
次に、ボロンイオンまたはリンイオンを、ピクセルキャパシタの第１プレートとポリシリコンブロック１１０へインプラントする。第１プレートとポリシリコンブロック１１０はイオンインプラントによってドープされ、第１プレートとポリシリコンブロック１１０の導電性が向上する。
その後、パターン化したポリシリコン層上にゲート絶縁層を形成し、パターン化する。
その後、図３に示すように、パターン化したゲート絶縁層上に第１導電層を形成し、エッチングプロセスによってパターン化して、ピクセルキャパシタの第２プレート（図示せず）、薄膜トランジスタのゲート（図示せず）、および複数のデータライン１２０を形成する。各データライン１２０は、一端において対応するピクセルセル１０１に接続されており、他端において対応するテスト回路１５０に接続されている。データライン１２０は、対応するポリシリコンブロック１１０と部分的に重なって、補償キャパシタを提供している。
補償キャパシタは、データライン１２０とポリシリコンブロック１１０が重なっている面積に正比例するキャパシタンスを有する。
この実施形態において、データライン１２０とポリシリコンブロック１１０が重なっているエリアは、対応するデータライン１２０と接続されたピクセルセル１０１の個数にしたがって調整することができる。データライン１２０と接続されたピクセルセル１０１の個数が少ないほど、データライン１２０が有する寄生キャパシタンスは小さくなり、したがって補償キャパシタによってより大きい補償キャパシタンスを提供する必要が生じる。これはデータライン１２０とポリシリコンブロック１１０が重なるエリアがより大きいことに対応する。これに対して、データライン１２０に接続されたピクセルセル１０１の個数が多いほど、データライン１２０はより大きい寄生キャパシタンスを有し、したがって、補償キャパシタによってより小さい補償キャパシタンスを提供する必要が生じる。これはデータライン１２０とポリシリコンブロック１１０が重なるエリアがより小さいことに対応する。
ディスプレイデバイスの製造プロセスにおいて、データライン１２０に接続されるピクセルセル１０１の数量が小さい場合、データライン１２０と対応するポリシリコンブロック１１０が重なっているエリアを増やすべきである。これに対して、データライン１２０に接続されるピクセルセル１０１の数量が小さい場合、データライン１２０と対応するポリシリコンブロック１１０との間で重なっているエリアは減少する必要がある。
次に図４に示すように、コンタクトホール製造プロセスを実施して、ポリシリコンブロック１１０に複数のコンタクトホール１１０ａを形成する。前記コンタクトホール１１０ａは、ポリシリコンブロック１１０内で終端する。すなわち、コンタクトホール１１０ａの深さが、ポリシリコンブロック１１０の厚さより小さい。これにより複数のポリシリコンブロック１１０は、コンタクトホール１１０ａの底面から露出する。
最後に、図５に示すように、パターン化した第１導電層上に第２導電層を形成し、エッチングプロセスによってパターン化して、電力ライン１３１とピクセル接続ライン１３２を形成する。電力ライン１３１はコンタクトホール１１０ａを介してポリシリコンブロック１１０と接続され、ピクセル接続ライン１３２はピクセルセル１０１をＧＩＰ回路１４０と接続するように構成されている。
本発明によれば、第１導電層と第２導電層の材料は特定の材料に限定されず、実際の必要に応じて選択することができる。第１導電層と第２導電層を製造する材料の例としては、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、ジルコニウムドープ酸化亜鉛（ＺＺＯ）、フッ素ドープ酸化スズ（ＦＴＯ）、ナノシルバーなどの透明導電材料、および、銀（Ａｇ）、アルミニウム（Ａｌ）、タングステン、銀合金、アルミニウム合金などの非透明導電材料が含まれる。
得られるディスプレイデバイス１０において、各補償キャパシタは、導電層によって提供されるプレートと、ポリシリコンブロックによって提供されるもう１つのプレートによって形成される。従来のディスプレイデバイスにおいて、補償キャパシタの両プレートは導電層によって提供されている。
上記方法において、補償キャパシタの１つのプレートはポリシリコンブロック１１０によって提供されるので、補償キャパシタは設置面積が小さくなり、より容易に製造することができる。さらに、ディスプレイデバイスの製造は、２つの金属プロセス（２つの金属層を形成する工程を含む）によって実現され、これにより３つの金属プロセス（３つの金属層を形成する工程を含む）を採用する必要がなくなる。
本発明において、対応するディスプレイデバイスを提供する。図５をさらに参照して、ディスプレイデバイス１０は、基板１００と、基板１００上にパターン化のポリシリコン層と、パターン化のゲート絶縁層と、パターン化の第１導電層とが順番で積層されている。パターン化のポリシリコン層は、複数のポリシリコンブロック１１０を有する。パターン化の第１導電層は、複数のデータライン１２０を有し、各データライン１２０は対応するポリシリコンブロック１１０と重なる部分を有し、これにより補償キャパシタを形成している。
具体的には、ディスプレイデバイス１０は、スキャン信号を提供するための複数のスキャンライン（図示せず）と、データ信号を提供するためのデータライン１２０を有する。スキャンラインはデータライン１２０と交差して、アレイ状に配置された複数のピクセルセル１０１を形成する。各ピクセルセル１０１は、ピクセルキャパシタ（図示せず）と薄膜トランジスタ（図示せず）を有する。ピクセルキャパシタの第２プレートと薄膜トランジスタのゲートは、データライン１２０とともに（全て第１導電層に配置されている）、同じプロセスで製造される。ピクセルキャパシタの第１プレート、薄膜トランジスタのソースとドレイン、およびポリシリコンブロック１１０（全てポリシリコン層に配置されている）は、同じプロセスで製造される。
図５を引き続き参照して、パターン化のポリシリコン層とパターン化の第１導電層は、部分的に重なっている（すなわち、データライン１２０は対応するポリシリコンブロック１１０と部分的に重なっている）。ポリシリコン層と第１導電層が重なっているエリアは、補償キャパシタの対向するプレートを提供し、ポリシリコン層と第１導電層との間のゲート絶縁層は補償キャパシタの絶縁誘電体として機能する。
この実施形態において、補償キャパシタンスは、データライン１２０の寄生キャパシタンスを補償する。各補償キャパシタの補償キャパシタンスは、対応するデータライン１２０とポリシリコンブロック１１０が重なる面積に正比例する。データライン１２０とポリシリコンブロック１１０が重なるエリアは、データライン１２０に接続されたピクセルセル１０１の個数に対応する。データライン１２０に接続されたピクセルセル１０１の個数が多いほど、データライン１２０とポリシリコンブロック１１０が重なるエリアは小さく、したがって補償キャパシタの補償キャパシタンスはより小さくなる。これに対して、データライン１２０に接続されたピクセルセル１０１の個数が少ないほど、データライン１２０とポリシリコンブロック１１０が重なるエリアは大きく、したがって補償キャパシタが提供する補償キャパシタンスはより大きくなる。
データライン１２０がピクセルセル１０１にデータ信号を供給する場合、補償キャパシタの１つのプレートにも印加され、これによりデータライン１２０の寄生キャパシタンス補償を補償する。補償キャパシタが提供する補償キャパシタンスは、データライン１２０に接続されたピクセルセル１０１の個数に依拠するので、データライン１２０の寄生キャパシタンス補償は、ピクセルセルの個数が列ごとに異なる場合であっても、効果的に実現することができる。したがって、ディスプレイ不均一性を常に回避することができる。
図４と図５を参照して、ディスプレイデバイス１０はさらに、複数の電力ライン１３１を有する。電力ライン１３１の一端がピクセルセル１０１に接続され、これによりピクセルセルに対して電力供給信号を提供する。またポリシリコンブロック１１０に複数のコンタクトホール１１０ａを提供する。電力ライン１３１はコンタクトホール１１０ａを介してポリシリコンブロック１１０と接続される。
図５をさらに参照して、ディスプレイデバイス１０はさらに、複数のピクセル接続ライン１３２とＧＩＰ回路１４０を備える。ピクセル接続ライン１３２は、ピクセルセル１０１をＧＩＰ回路１４０に対して接続する。この実施形態において、ピクセル接続ライン１３２と電力ライン１３１（ともに第２導電層内）は、同じプロセスで製造される。
図５をさらに参照して、ディスプレイデバイス１０はさらに、テスト回路１５０を備える。データライン１２０は、一端がピクセルセル１０１に対して接続され、他端がテスト回路１５０に対して接続されている。テスト回路１５０は、ディスプレイデバイス１０が画像を通常表示するか否かを決定するテスト信号を提供する。
この実施形態におけるディスプレイデバイスは、例えば液晶ディスプレイ（ＬＣＤ）デバイス、プラズマディスプレイパネル（ＰＤＰ）、蛍光表示管ディスプレイ（ＶＦＤ）デバイス、有機発光ディスプレイ（ＯＬＥＤ）デバイス、フレキシブルディスプレイデバイス、その他タイプのディスプレイデバイスであり、本発明は特定タイプのディスプレイデバイスに限定されるものではない。
まとめると、本発明のディスプレイデバイスと方法において、ドープポリシリコン層と第１導電層との間の重なるエリアは、データラインの補償キャパシタを提供し、これにより補償キャパシタの設置面積が減少し、したがってスキャンラインとＧＩＰ回路との間の接続が向上する。
上記説明は本発明の望ましい実施形態に過ぎず、いかなる意味においても本発明の範囲を限定するものではない。上記教示にしたがって当業者がなす任意の変更と変形は、特許請求範囲が定義する範囲内に含まれる。

Claims (11)

  1. ディスプレイデバイスであって、
    基板と、
    前記基板上に順番で形成されたパターン化のポリシリコン層と、パターン化のゲート絶縁層と、およびパターン化の第１導電層と、
    を備え、
    前記パターン化のポリシリコン層は不純物をドープした複数のポリシリコンブロックを備え、前記パターン化の第１導電層は複数のデータラインを備え、各前記データラインは対応する前記ポリシリコンブロックと部分的に重なって補償キャパシタを形成しており、
    前記補償キャパシタは前記データラインの寄生容量を補償し、前記補償キャパシタの補償キャパシタンスは前記データラインと前記ポリシリコンブロックとが重なっている面積に正比例している
    ことを特徴とするディスプレイデバイス。
  2. 前記ディスプレイデバイスはさらに、それぞれ薄膜トランジスタとピクセルキャパシタを有する複数のピクセルセルを備え、前記パターン化のポリシリコン層はさらに、前記複数のピクセルセルの前記薄膜トランジスタの複数のソースとドレイン、および前記複数のピクセルセルの前記ピクセルキャパシタの複数の第１プレートとを備え、前記パターン化の第１導電層はさらに、前記複数のピクセルセルの前記薄膜トランジスタのゲートと前記複数のピクセルセルの前記ピクセルキャパシタの複数の第２プレートとを備える ことを特徴とする請求項１記載のディスプレイデバイス。
  3. 前記ディスプレイデバイスはさらに、複数のテスト回路を備え、
    各前記データラインは、対応する前記ピクセルセルに接続された第１端部と、対応する前記テスト回路に接続された第２端部とを有する
    ことを特徴とする請求項２記載のディスプレイデバイス。
  4. 前記ディスプレイデバイスはさらに、複数のＧＩＰ回路と、複数のピクセル接続ラインと、および複数の電力ラインとを備え、前記複数のピクセル接続ラインと前記複数の電力ラインは同じ層内に配置されるとともに同じ材料で作成されており、前記複数の電力ラインは前記複数のピクセルセルに接続されるとともに前記複数のピクセルセルに対して電力供給信号を提供するように構成されており、前記複数のピクセル接続ラインは前記複数のピクセルセルを前記複数のＧＩＰ回路に接続するように構成されている
    ことを特徴とする請求項２記載のディスプレイデバイス。
  5. 前記ディスプレイデバイスはさらに、複数のピクセルセルを備え、
    前記データラインと前記ポリシリコンブロックとが重なっているエリアは、前記データラインに接続されている前記ピクセルセルの個数と逆相関している
    ことを特徴とする請求項１記載のディスプレイデバイス。
  6. ディスプレイデバイスを製造する方法であって、
    基板を提供するステップと、
    前記基板上にポリシリコン層を形成するステップと、
    前記ポリシリコン層をパターン化して複数のポリシリコンブロックを形成するステップと、
    前記複数のポリシリコンブロックに対してイオンをインプラントするステップと、
    前記複数のポリシリコンブロック上にゲート絶縁層を形成するステップと、
    前記ゲート絶縁層上に第１導電層を形成するステップと、
    前記第１導電層をパターン化して複数のデータラインを形成するステップであって、各前記データラインは対応する前記ポリシリコンブロックと部分的に重なり、これにより補償キャパシタを形成する、ステップと、
    を有し、
    前記補償キャパシタは前記データラインの寄生容量を補償し、前記補償キャパシタの補償キャパシタンスは前記データラインと前記ポリシリコンブロックとが重なっている面積に正比例している
    ことを特徴とする方法。
  7. 前記方法はさらに、前記ポリシリコン層をパターン化して複数のポリシリコンブロックを形成するステップが発生する時発生し、前記ポリシリコン層をパターン化して、複数のピクセルキャパシタの複数の第１プレートと、複数の薄膜トランジスタの複数のソースとドレインを形成するステップを有する
    ことを特徴とする請求項６記載の方法。
  8. 前記方法はさらに、前記複数のポリシリコンブロックに対してイオンをインプラントするステップが発生する時発生し、前記複数のピクセルキャパシタの前記第１プレートに対してイオンをインプラントするステップを有する
    ことを特徴とする請求項７記載の方法。
  9. 前記方法はさらに、前記第１導電層をパターン化して複数のデータラインを形成するステップが発生する時発生し、前記第１導電層をパターン化して、前記複数のピクセルキャパシタの複数の第２プレートと、前記複数の薄膜トランジスタの複数のゲートを形成するステップを有する
    ことを特徴とする請求項７記載の方法。
  10. 前記方法はさらに、前記第１導電層をパターン化して複数のデータラインを形成するステップの後に発生し、前記パターン化した第１導電層上に第２導電層を形成するステップ、前記第２導電層をパターン化して複数のピクセル接続ラインと複数の電力ラインを形成するステップ、を有する
    ことを特徴とする請求項６記載の方法。
  11. 前記方法はさらに、前記パターン化した第１導電層上に第２導電層を形成するステップの前に、かつ、前記第１導電層をパターン化して複数のデータラインを形成するステップの後に発生し、前記電力ラインを前記ポリシリコンブロックと接続するための複数のコンタクトホールを前記ポリシリコンブロックに形成するステップを有する
    ことを特徴とする請求項１０記載の方法。
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