KR102066279B1 - 반도체 장치, 및 그 제작 방법 - Google Patents

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Abstract

본 발명은, 제작 공정을 삭감하고, 저비용으로 생산성이 좋은 반도체 장치를 제공한다. 소비 전력이 적고 신뢰성이 높은 반도체 장치를 제공한다. 섬 형상 반도체층을 형성하는 공정을 생략하고, 게이트 전극을 형성하는 공정, 소스 전극 및 드레인 전극을 형성하는 공정, 컨택트홀을 형성하는 공정, 화소 전극을 형성하는 공정의, 적어도 4개의 포토리소그래피 공정으로 표시 장치에 이용하는 반도체 장치를 제작한다. 컨택트홀의 형성 공정과 동일한 공정에서 반도체층이 제거된 홈부를 형성함으로써, 기생 트랜지스터의 생성을 방지한다. 채널이 형성되는 반도체층에 산화물 반도체를 이용하여, 상기 반도체층 위에 상기 반도체층보다 절연성이 높은 산화물 반도체를 형성한다.

Description

반도체 장치, 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 트랜지스터, 반도체 회로, 기억 장치, 촬상 장치, 표시 장치, 전기 광학 장치 및 전자 기기 등은, 모두 반도체 장치라고 할 수 있다.
최근, 유리 기판 등의 절연성 표면을 갖는 기판 위에 형성된, 두께 수 nm 내지 수백 nm 정도의 반도체 박막에 의해 구성되는 트랜지스터가 주목받고 있다. 트랜지스터는, IC(Integrated Circuit) 및 전기 광학 장치를 비롯한 전자 디바이스에 널리 응용되고 있다. 트랜지스터는, 특히 액티브 매트릭스형의 액정 표시 장치나 EL(Electro Luminescence) 표시 장치 등의 표시 장치로 대표되는, 화상 표시 장치의 스위칭 소자로서 개발이 서둘러지고 있다. 액티브 매트릭스형 액정 표시 장치에서는, 선택된 스위칭 소자에 접속된 화소 전극과, 그 화소 전극에 대응하는 대향 전극의 사이에 전압이 인가됨으로써, 화소 전극과 대향 전극의 사이에 배치된 액정층의 광학 변조가 행해지고, 이 광학 변조가 표시 패턴으로서 관찰자에게 인식된다. 여기서, 액티브 매트릭스형의 표시 장치란, 매트릭스 형상으로 배치된 화소 전극을 스위칭 소자에 의해 구동함으로써, 화면 위에 표시 패턴이 형성되는 방식을 채용한 표시 장치를 말한다.
상기한 바와 같은 액티브 매트릭스형의 표시 장치의 용도는 확대되고 있어, 화면 사이즈의 대면적화, 고정밀화 및 고개구율화의 요구가 높아지고 있다. 또한, 액티브 매트릭스형 표시 장치에는 높은 신뢰성이 요구되며, 그 생산 방법에는 높은 생산성 및 생산 비용의 저감이 요구된다. 생산성을 높이고, 생산 비용을 저감시키는 방법의 하나로서 공정의 간략화를 들 수 있다.
액티브 매트릭스형의 표시 장치에서는, 스위칭 소자로서 주로 트랜지스터가 이용되고 있다. 트랜지스터의 제작에 있어서, 포토리소그래피 공정을 삭감 또는 간략화하는 것은, 공정 전체의 간략화를 위해 중요하다. 예를 들면 포토리소그래피 공정에 이용하는 마스크가 1개 증가하면, 레지스트 도포, 프리 베이크, 노광, 현상, 포스트 베이크 등의 공정과, 그 전후 공정에 있어서, 피막의 형성 및 에칭 공정, 나아가 레지스트 박리, 세정 및 건조 공정 등이 필요하게 된다. 그 때문에, 제작 공정에서의 포토리소그래피 공정에 이용하는 마스크가 1개 증가하는 것만으로도 공정수가 대폭 증가한다. 그 때문에, 제작 공정에서의 포토리소그래피 공정을 삭감 또는 간략화하기 위해 수많은 기술개발이 이루어지고 있다.
트랜지스터는, 채널 형성 영역이 게이트 전극보다 하층에 설치되는 톱 게이트형과, 채널 형성 영역이 게이트 전극보다 상층에 설치되는 보텀 게이트형으로 대별된다. 이들 트랜지스터는, 적어도 5장의 포토마스크를 이용하여, 적어도 5회의 포토리소그래피 공정에 의해 제작되는 것이 일반적이다.
또한, 액티브 매트릭스형의 EL 표시 장치에서는, 화소마다 EL층을 분리하기 위한 격벽층을 형성할 필요가 있기 때문에, 또 1장의 포토마스크를 이용하여, 적어도 총 6회의 포토리소그래피 공정에 의해 제작되는 것이 일반적이다.
포토리소그래피 공정을 간략화시키는 종래의 기술로는, 이면 노광, 레지스트리 플로우 또는 리프트오프법과 같은 복잡한 기술을 이용하는 것이 많으며, 특수한 장치를 필요로 하는 것이 많다. 이러한 복잡한 기술을 이용함으로써, 이에 기인하는 다양한 문제가 생겨, 수율 저하의 한 원인이 되고 있다. 또한, 트랜지스터의 전기적 특성을 저하시켜버리는 경우도 많다.
또한, 트랜지스터의 제작 공정에서의, 포토리소그래피 공정을 간략화하기 위한 대표적인 수단으로서, 다계조 마스크(하프톤 마스크 또는 그레이톤 마스크라고 불리는 것)를 이용한 기술이 널리 알려져 있다. 다계조 마스크를 이용해서 제작 공정을 저감하는 기술로서, 예를 들면 특허 문헌 1을 들 수 있다.
일본 특허 출원 공개 제2003-179069호 공보
그러나, 포토리소그래피 공정을 삭감 또는 간략화하면, 원래 필요가 없는 장소에 채널이 형성되어, 의도하지 않은 부분이 트랜지스터로서 기능해버리는 경우가 있다.
예를 들면, 화소 전극과 절연층을 개재해서 중첩하는 반도체층이 존재하면, 화소 전극에 공급되는 전위에 따라서는, 화소 전극과 중첩하는 반도체층에 채널이 형성되어버리는 경우가 있다. 또한, 이와 같이 원래 필요가 없는 장소에 형성되는 채널을 기생 채널이라고 한다.
또한 예를 들면, 제1 화소와, 제1 화소에 인접하는 제2 화소에서 공통의 배선 A를 사용하고 있을 경우에, 배선 A와 절연층을 개재하여 중첩하는 반도체층에 기생 채널이 형성되면, 반도체층에 접해서 형성되어 있는, 제1 화소가 갖는 배선 B와 제2 화소가 갖는 배선 C가, 기생 채널에 의해 전기적으로 접속되어버리는 경우가 있다. 즉, 배선 A가 게이트 전극으로서 기능하고, 배선 B가 소스 전극 또는 드레인 전극의 한쪽으로서 기능하고, 배선 C가 소스 전극 또는 드레인 전극의 다른 쪽으로서 기능하는 트랜지스터가 형성되어버리는 경우가 있다. 이렇게, 의도하지 않게 형성되는 트랜지스터를 기생 트랜지스터라고 한다.
또한, 인접하는 배선까지의 거리가 짧은 경우에는, 게이트 전극으로서 기능하는 층이 없어도, 인접하는 배선간에 생기는 전계에 의해 반도체층 중에 기생 채널이 형성되어, 인접하는 배선끼리가 전기적으로 접속되어버리는 경우가 있다.
기생 채널 또는 기생 트랜지스터가 형성되면, 배선간의 신호가 간섭하여, 정확한 신호의 전달이 곤란해지기 때문에, 표시 품위의 저하나 신뢰성 저하의 한 원인으로 된다.
또한, 반도체 장치는 복잡한 구조의 복수의 박막으로 구성되어 있으며, 다종의 재료, 방법 및 공정으로 제작된다. 따라서, 이용되는 제작 공정에 따라서는, 얻어지는 반도체 장치의 형상 불량이나 전기 특성의 저하가 생길 우려가 있다.
이러한 문제를 감안하여, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 양태는, 반도체 장치의 제작에 이용하는 포토리소그래피 공정을 종래보다 적게 하는 것을 과제의 하나로 한다.
본 발명의 일 양태는, 반도체 장치의 제작에 이용하는 포토마스크의 매수를 종래보다 적게 하는 것을 과제의 하나로 한다.
본 발명의 일 양태는, 생산성이 좋은 반도체 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 양태는, 소비 전력이 저감된 반도체 장치를 제공하는 것을 과제의 하나로 한다.
섬 형상 반도체층을 형성하기 위한 포토리소그래피 공정을 생략하고, 게이트 전극(동일층으로 형성되는 배선을 포함함)을 형성하는 공정, 소스 전극 및 드레인 전극(동일층으로 형성되는 배선을 포함함)을 형성하는 공정, 컨택트홀을 형성하는(컨택트홀 이외의 절연층 등의 제거를 포함함) 공정, 화소 전극(동일층으로 형성되는 배선 등을 포함함)을 형성하는 공정의 4개의 포토리소그래피 공정으로 액정 표시 장치에 이용하는 반도체 장치를 제작한다.
섬 형상 반도체층을 형성하기 위한 포토리소그래피 공정을 생략하고, 게이트 전극(동일층으로 형성되는 배선을 포함함)을 형성하는 공정, 소스 전극 및 드레인 전극(동일층으로 형성되는 배선을 포함함)을 형성하는 공정, 컨택트홀을 형성하는(컨택트홀 이외의 절연층 등의 제거를 포함함) 공정, 화소 전극(동일층으로 형성되는 배선 등을 포함함)을 형성하는 공정, 격벽층을 형성하는 공정의 5개의 포토리소그래피 공정으로 EL 표시 장치에 이용되는 반도체 장치를 제작한다.
상기 반도체 장치에 있어서 기생 채널 또는 기생 트랜지스터의 생성에 의한 영향을 피하기 위해, 연신 방향이 게이트 전극과 전기적으로 접속하는 제1 배선의 연신 방향과 대략 직교하고, 소스 전극 또는 드레인 전극의 한쪽과 전기적으로 접속하는 제2 배선을 따라 홈부를 형성한다. 예를 들면, 홈부를 제1 배선의 선 폭 방향의 양단부를 넘어, 제1 배선의 적어도 일부를 가로지르도록 형성한다. 또한, 홈부를 제2 배선이 연신하는 방향을 따라, 제2 배선과 화소 전극의 사이에, 화소 전극의 단부를 넘어 형성한다. 또한, 홈부를 제2 배선이 연신하는 방향을 따라, 화소 전극과 중첩하고, 또한, 화소 전극의 단부를 넘어 형성해도 좋다. 또한, 인접하는 화소간에 있어서, 양쪽 화소의, 반도체층에 접해서 형성되는 배선의 사이에 홈부를 형성한다.
홈부는 컨택트홀의 형성 공정과 동일한 공정에서 형성된다. 홈부에서는 반도체층이 제거된다. 즉, 적어도 홈부의 저면에는 반도체층이 없는 상태가 된다.
적어도 저면에 반도체층이 없는 홈부를 형성함으로써, 기생 채널 및 기생 트랜지스터의 생성을 방지할 수 있다.
본 발명의 일 양태는, 게이트 전극과, 소스 전극과, 드레인 전극과, 반도체층을 갖는 트랜지스터와, 게이트 전극에 전기적으로 접속하는 제1 배선과, 소스 전극에 전기적으로 접속하는 제2 배선과, 드레인 전극에 전기적으로 접속하는 화소 전극과, 용량 배선과, 홈부를 갖고, 반도체층은, 제1 배선과, 제2 배선과, 화소 전극과, 용량 배선에 중첩하고, 홈부는, 제1 배선 위의 적어도 일부와, 용량 배선 위의 적어도 일부에 형성되고, 또한 홈부는, 제2 배선을 따라 형성되어, 제2 배선이 연신하는 방향을 따라, 화소 전극의 단부를 넘어 형성되는 것을 특징으로 한다.
또한, 홈부의 크기에 특별히 제한은 없지만, 기생 트랜지스터의 생성을 확실하게 방지하기 위해서, 제2 배선이 연신하는 방향과 직교하는 방향에서의, 홈부 내의 반도체층이 제거된 부분의 거리는 1㎛ 이상으로 하는 것이 바람직하고, 2㎛ 이상으로 하면 더욱 바람직하다.
본 발명의 일 양태는, 제1 트랜지스터와, 제2 트랜지스터와, 제1 배선과, 제2 배선과, 제3 배선과, 화소 전극과, 제1 홈부와, 제2 홈부를 갖고, 제1 트랜지스터와 제2 트랜지스터는, 게이트 전극과, 소스 전극과, 드레인 전극과, 반도체층을 갖고, 제1 트랜지스터의 게이트 전극은, 제1 배선에 전기적으로 접속되고, 제1 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽은, 제2 배선에 전기적으로 접속되고, 제1 트랜지스터의 소스 전극 또는 드레인 전극의 다른 쪽은, 제2 트랜지스터의 게이트 전극에 전기적으로 접속되고, 제2 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽은, 제3 배선에 전기적으로 접속되고, 제2 트랜지스터의 소스 전극 또는 드레인 전극의 다른 쪽은, 화소 전극에 전기적으로 접속되고, 반도체층은, 제1 배선과, 제2 배선과, 제3 배선과, 화소 전극에 중첩하고, 제1 홈부는, 제2 배선과 제3 배선의 사이에 있어서, 제1 배선 위에 제1 배선의 선 폭 방향을 가로질러서 형성되고, 제2 홈부는, 제2 배선이 연신하는 방향을 따라, 제2 배선과 화소 전극의 사이에, 화소 전극의 단부를 넘어 형성되어 있는 것을 특징으로 한다.
본 발명의 일 양태는, 제1 화소와, 제1 화소에 인접하는 제2 화소를 갖고, 제1 화소와 제2 화소는, 각각 제1 트랜지스터와, 제2 트랜지스터와, 제1 배선과, 제2 배선과, 제3 배선과, 화소 전극과, 제1 홈부와, 제2 홈부를 갖고, 제1 트랜지스터와 제2 트랜지스터는, 게이트 전극과, 소스 전극과, 드레인 전극과, 반도체층을 갖고, 제1 트랜지스터의 게이트 전극은, 제1 배선에 전기적으로 접속되고, 제1 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽은, 제2 배선에 전기적으로 접속되고, 제1 트랜지스터의 소스 전극 또는 드레인 전극의 다른 쪽은, 제2 트랜지스터의 게이트 전극에 전기적으로 접속되고, 제2 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽은, 제3 배선에 전기적으로 접속되고, 제2 트랜지스터의 소스 전극 또는 드레인 전극의 다른 쪽은, 화소 전극에 전기적으로 접속되고, 반도체층은, 제1 배선과, 제2 배선과, 제3 배선과, 화소 전극에 중첩하고, 제1 홈부는, 제2 배선과 제3 배선의 사이에 있어서, 제1 배선 위에 제1 배선의 선 폭 방향을 가로질러서 형성되고, 제2 홈부는, 제2 배선이 연신하는 방향을 따라, 제2 배선과 화소 전극의 사이에, 화소 전극의 단부를 넘어 형성되고, 제3 홈부는, 제1 화소와 제2 화소간에 형성되며, 제1 화소의 단부를 넘어 형성되어 있는 것을 특징으로 한다.
제1 홈부와, 제2 홈부와, 제3 홈부는, 각각의 홈부가 독립적으로 형성되어도 된다. 또한, 제1 홈부 내지 제3 홈부 중, 복수 또는 모든 홈부가 하나의 홈부로 형성되어도 된다.
또한, 본 발명의 일 양태는, 기판 위에, 제1 포토리소그래피 공정에 의해 게이트 전극과, 게이트 전극에 전기적으로 접속하는 제1 배선과, 용량 배선을 형성하고, 게이트 전극과, 제1 배선과, 용량 배선 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 반도체층을 형성하고, 반도체층 위에 제2 포토리소그래피 공정에 의해 소스 전극 및 드레인 전극을 형성하고, 소스 전극 및 드레인 전극 위에 보호층을 형성하고, 제3 포토리소그래피 공정에서, 드레인 전극과 겹치는 보호층의 일부를 선택적으로 제거해서 행하는 컨택트홀의 형성과, 제1 배선 위의 반도체층의 적어도 일부의 제거와, 용량 배선 위의 반도체층의 적어도 일부의 제거를 행하고, 보호층 위에, 제4 포토리소그래피 공정에 의해 화소 전극을 형성하는 것을 특징으로 한다.
본 발명의 일 양태는, 기판 위에, 제1 포토리소그래피 공정에 의해 게이트 전극을 형성하고, 게이트 전극 위에 게이트 절연층을 형성하고, 게이트 절연층 위에 반도체층을 형성하고, 제2 포토리소그래피 공정에 의해, 반도체층 위에 소스 전극 및 드레인 전극을 형성하고, 소스 전극 및 상기 드레인 전극 위에 보호층을 형성하고, 제3 포토리소그래피 공정에 의해, 드레인 전극과 겹치는 보호층의 일부를 선택적으로 제거해서 행하는 컨택트홀의 형성과, 보호층, 반도체층, 게이트 절연층의 일부를 제거해서 행하는 홈부의 형성을 행하고, 제4 포토리소그래피 공정에 의해, 보호층 위에 화소 전극을 형성하는 것을 특징으로 한다.
또한, 기판과 게이트 전극의 사이에, 기판으로부터의 불순물 원소의 확산을 방지하는 기능을 갖는 절연층을 설치해도 된다.
본 발명의 일 양태는, 기판 위에 제1층을 형성하고, 제1층 위에 제1 전극을 형성하고, 제1 전극 위에 제2층을 형성하고, 제2층 위에 반도체층을 형성하고, 반도체층 위에 제2 전극 및 제3 전극을 형성하고, 제2 전극과 제3 전극을 덮어 제3층을 형성하고, 제2 전극 또는 제3 전극과 겹치는 제3층의 일부를 제거해서 행하는 컨택트홀의 형성과, 제3층의 일부와, 반도체층의 일부와, 및 제2층의 일부를 제거하는 공정을, 동일한 포토리소그래피 공정에서 행하는 것을 특징으로 한다.
제1층은 기초층으로서 기능하고, 제2층은 게이트 절연층으로서 기능하고, 제3층은 보호층으로서 기능한다. 또한, 제1 전극은 게이트 전극으로서 기능하고, 제2 전극은 소스 전극 또는 드레인 전극의 한쪽으로서 기능하고, 제3 전극은 소스 전극 또는 드레인 전극의 다른 쪽으로서 기능한다.
컨택트홀의 형성과, 제3층, 반도체층 및 제2층의 일부의 제거는, 드라이 에칭법 또는 습식 에칭법, 혹은 드라이 에칭법과 습식 에칭법을 조합해서 행할 수 있다.
게이트 전극, 소스 전극, 드레인 전극 혹은 이들 전극에 접속하는 배선을, 구리 또는 알루미늄을 포함하는 재료로 형성함으로써, 배선 저항을 저감하고, 신호의 지연을 방지할 수 있다.
또한, 반도체층에 산화물 반도체를 이용함으로써, 소비 전력이 적고, 신뢰성이 높은 반도체 장치를 실현할 수 있다.
소스 전극 및 드레인 전극의 형성 후에, 노출된 반도체층의 표면이나 측면에 부착된 불순물을 제거하기 위한 세정 처리를 행하는 것이 바람직하다.
또한, 제3층 또는 보호층으로서, In 또는 Zn의 적어도 한쪽을 포함하는 산화물 절연 재료, 또는, 반도체층보다 절연성이 높은 산화물 반도체 재료를 적용함으로써, 절연층의 차지 업에 의한 임계값 전압의 변동을 억제하여, 정전기 등에 의한 트랜지스터의 특성 열화나 파손을 방지할 수 있다.
또한, 반도체층보다 하층에, In 또는 Zn의 적어도 한쪽을 포함하는 산화물 절연 재료, 또는, 반도체층보다 절연성이 높은 산화물 반도체 재료를 형성해도 좋다.
본 발명의 일 양태는, 채널이 형성되는 산화물 반도체층 위에, In 또는 Zn의 적어도 한쪽을 포함하는 산화물 절연 재료, 또는, 그 산화물 반도체층보다 절연성이 높은 산화물 반도체 재료를 이용한 층을 형성하는 것을 특징으로 하는 반도체 장치다.
또한, In 또는 Zn의 적어도 한쪽을 포함하는 산화물 절연 재료, 또는, 그 산화물 반도체층보다 절연성이 높은 산화물 반도체 재료를 이용한 층은, 채널이 형성되는 산화물 반도체층 아래에 형성해도 좋고, 그 산화물 반도체층 위 및 아래에 형성해도 좋다.
본 발명의 일 양태는, 채널이 형성되는 산화물 반도체층 위에, In, 원소 M, 및 Zn을 포함하는 산화물 재료, 또는, In, 원소 M1, 원소 M2, 및 Zn을 포함하는 산화물 재료(In-M1-M2-Zn계 산화물)를 이용한 층을 형성하는 것을 특징으로 하는 반도체 장치다. 단, 원소 M1은, 3A족, 3B족, 및 4A족에 포함되는 원소 중, 3가의 원소다. 원소 M2는 4A족, 및 4B족에 포함되는 원소 중, 4가의 원소다. 구체적으로, 원소 M1에 Ga를 이용할 경우, In-M1-M2-Zn계 산화물에 있어서, 3가의 Ga의 일부가 4가의 원소로 치환되게 된다. 4가의 원소는 3가의 원소보다 한개 결합 수가 많기 때문에, 3가의 원소의 일부를 4가의 원소로 치환함으로써, In-M1-M2-Zn계 산화물을 구성하는 금속 원소(M1 또는 M2)와 산소의 결합력을 높일 수 있다. 구체적으로, 원소 M2로서, Ti, Zr, Hf, Ge, Ce 등을 들 수 있다.
In, 원소 M, 및 Zn을 포함하는 산화물 재료로는, 화학식 InMZnOX(X>0)로 표기되는 In-M-Zn계 산화물을 이용할 수 있다.
원소 M으로서, In-M-Zn계 산화물의 절연성이, 채널이 형성되는 산화물 반도체층을 구성하는 금속 산화물의 절연성보다 높아지는 원소를 적용한다. 예를 들면, 원소 M으로서, Ti, Zr, Hf, Ge, Ce 등의 4가의 원소를 적용할 수 있다. 4가의 원소는 3가의 원소보다 한개 결합 수가 많으므로, 이들 4가의 원소를 원소 M으로서 이용한 In-M-Zn계 산화물은, 원소 M과 산소의 결합력이 높아, 절연성을 높일 수 있다.
본 발명의 일 양태는, 게이트 전극과, 게이트 절연층과, 산화물 반도체층과, 보호층을 갖고, 산화물 반도체층은, 게이트 절연층을 개재해서 게이트 전극과 중첩하고, 보호층은, 산화물 반도체층을 개재해서 게이트 절연층과 중첩하고, 또한, 보호층은, In, 원소 M1, 원소 M2, 및 Zn을 포함하는 산화물 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치다.
또한, 반도체층에 이용하는 산화물 반도체는, 수분 또는 수소 등의 불순물이 저감되어, 산화물 반도체 내의 산소 결손을 저감함으로써 i형(진성) 또는 실질적으로 i형화한 산화물 반도체를 이용하는 것이 바람직하다.
전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되어 고순도화된 산화물 반도체(purified OS)는, 그 후, 산화물 반도체에 산소를 공급하여, 산화물 반도체 내의 산소 결손을 저감함으로써 i형(진성)의 산화물 반도체 또는 i형에 한없이 가까운(실질적으로 i형화한) 산화물 반도체로 할 수 있다. 채널이 형성되는 반도체층에 i형 또는 실질적으로 i형화된 산화물 반도체를 이용한 트랜지스터는, 오프 전류가 현저하게 낮다는 특성을 갖는다. 구체적으로, 고순도화된 산화물 반도체는, 2차 이온 질량 분석법(SIMS:Secondary Ion Mass Spectrometry)에 의한 수소 농도의 측정값이 5×1019/cm3 이하, 바람직하게는 5×1018/cm3 이하, 보다 바람직하게는 5×1017/cm3 이하로 한다.
또한, 홀 효과 측정에 의해 측정할 수 있는 i형 또는 실질적으로 i형화된 산화물 반도체의 캐리어 밀도는, 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만이다. 또한, 산화물 반도체의 밴드갭은, 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 채널이 형성되는 반도체층에 i형 또는 실질적으로 i형화된 산화물 반도체를 이용함으로써, 트랜지스터의 오프 전류를 내릴 수 있다.
여기서, 산화물 반도체 중의, 수소 농도의 SIMS 분석에 대해 언급해 둔다. SIMS 분석은, 그 원리상, 시료 표면 근방이나, 재질이 상이한 막과의 적층 계면 근방의 데이터를 정확하게 얻는 것이 어려운 것으로 알려져 있다. 따라서, 막 내에서의 수소 농도의 두께 방향의 분포를 SIMS로 분석하는 경우, 대상이 되는 막이 존재하는 범위에서, 값에 극단적인 변동이 없이, 거의 일정한 값이 얻어지는 영역에서의 평균값을 수소 농도로서 채용한다. 또한, 측정의 대상이 되는 막의 두께가 작을 경우, 인접하는 막 내의 수소 농도의 영향을 받아, 거의 일정한 값이 얻어지는 영역을 발견할 수 없는 경우가 있다. 이 경우, 해당 막이 존재하는 영역에서의 수소 농도의 최대값 또는 최소값을, 해당 막 내의 수소 농도로서 채용한다. 또한, 해당 막이 존재하는 영역에서, 최대값을 갖는 산형의 피크, 최소값을 갖는 곡형의 피크가 존재하지 않을 경우, 변곡점의 값을 수소 농도로서 채용한다.
본 발명의 일 양태에 따르면, 트랜지스터의 제작에 이용하는 포토리소그래피 공정을 종래보다 적게 할 수 있다. 따라서, 트랜지스터를 갖는 반도체 장치의 제작에 이용하는 포토마스크의 매수를 종래보다 적게 할 수가 있어, 저비용이며 생산성이 좋은 반도체 장치를 제공할 수 있다. 또한, 상기 반도체 장치를 이용한 저비용이며 생산성이 좋은 표시 장치를 제공할 수 있다.
본 발명의 일 양태에 따르면, 채널이 형성되는 반도체층에 산화물 반도체를 이용함으로써, 소비 전력이 적고, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 상기 반도체 장치를 이용한 신뢰성이 높은 표시 장치를 제공할 수 있다.
In 또는 Zn의 적어도 한쪽을 포함하는 산화물 절연 재료로 형성된 층을 반도체층에 접해서 형성함으로써, 그 층과 반도체층의 계면의 상태를 양호하게 유지할 수 있어, 트랜지스터의 특성을 양호한 것으로 할 수 있다. 따라서, 그 트랜지스터를 이용함으로써, 안정된 전기 특성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다.
반도체층의 상층 또는 하층에, 반도체층보다 절연성이 높은 산화물 반도체를 형성함으로써, 절연층의 차지 업에 의한 임계값 전압의 변동을 억제하여, 정전기 등에 의한 트랜지스터의 특성 열화나 파손을 방지할 수 있다. 따라서, 그 트랜지스터를 이용함으로써, 반도체 장치를 수율이 좋게 제작할 수가 있어, 반도체 장치의 생산성을 향상시킬 수 있다.
본 발명의 일 양태는, 상기 과제의 적어도 하나를 해결한다.
도 1은 본 발명의 일 양태를 설명하는 도면이다.
도 2는 본 발명의 일 양태를 설명하는 도면이다.
도 3은 본 발명의 일 양태를 설명하는 도면이다.
도 4는 본 발명의 일 양태를 설명하는 도면이다.
도 5는 본 발명의 일 양태를 설명하는 도면이다.
도 6은 본 발명의 일 양태를 설명하는 회로도다.
도 7은 본 발명의 일 양태를 설명하는 도면이다.
도 8은 본 발명의 일 양태를 설명하는 도면이다.
도 9는 제작 방법을 설명하는 도면이다.
도 10은 제작 방법을 설명하는 도면이다.
도 11은 본 발명의 일 양태를 설명하는 도면이다.
도 12는 본 발명의 일 양태를 설명하는 도면이다.
도 13은 본 발명의 일 양태를 설명하는 도면이다.
도 14는 본 발명의 일 양태를 설명하는 도면이다.
도 15는 본 발명의 일 양태를 설명하는 도면이다.
도 16은 본 발명의 일 양태를 설명하는 도면이다.
도 17은 본 발명의 일 양태를 설명하는 회로도다.
도 18은 제작 방법을 설명하는 도면이다.
도 19는 제작 방법을 설명하는 도면이다.
도 20은 본 발명의 일 양태를 설명하는 도면이다.
도 21은 본 발명의 일 양태를 설명하는 도면이다.
도 22는 전자 기기를 도시하는 도면이다.
실시 형태에 대해서 도면을 이용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 기재하는 실시 형태의 기재 내용에 한정해서 해석되는 것이 아니다. 또한, 이하에 설명하는 발명의 구성에서, 동일 부분 또는 마찬가지인 기능을 갖는 부분에는 동일한 부호를 상이한 도면간에 공통적으로 이용하고, 그 반복 설명은 생략한다.
또한, 본 명세서 등에서의 "제1", "제2", "제3" 등의 서수는, 구성 요소의 혼동을 피하기 위해 붙이는 것이며, 수적으로 한정하는 것은 아니다.
또한, 도면 등에서 나타내는 각 구성의, 위치, 크기, 범위 등은, 이해를 간단하게 하기 위하여, 실제의 위치, 크기, 범위 등을 나타내지 않을 경우가 있다. 이 때문에, 개시하는 발명은, 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되는 것은 아니다.
트랜지스터는 반도체 소자의 일종이며, 전류나 전압의 증폭이나, 도통 또는 비도통을 제어하는 스위칭 동작 등을 실현할 수 있다. 본 명세서에서의 트랜지스터는, IGFET(Insulated Gate Field Effect Transistor)나 박막 트랜지스터(TFT:Thin Film Transistor)를 포함한다.
또한, 트랜지스터의 "소스"나 "드레인"의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 이 때문에, 본 명세서에서는, "소스"나 "드레인"의 용어는, 바꾸어서 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서 "전극"이나 "배선"의 용어는, 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들면, "전극"은 "배선"의 일부로서 이용되는 경우가 있으며, 그 역도 또한 마찬가지이다. 또한, "전극"이나 "배선"의 용어는, 복수의 "전극"이나 "배선"이 일체가 되어 형성되어 있는 경우 등도 포함한다.
(실시 형태 1)
본 실시 형태에서는, 포토마스크수 및 포토리소그래피 공정수를 삭감한 반도체 장치의 일례로서, 액티브 매트릭스형의 액정 표시 장치에 이용하는 것이 가능한 반도체 장치 및 그 제작 방법의 일례에 대해, 도 1 내지 도 10을 이용하여 설명한다.
도 6의 (A)를 이용하여, 액정 표시 장치에 이용할 수 있는 반도체 장치(100)의 구성예를 설명한다. 반도체 장치(100)는, 기판(101) 위에 화소 영역(102)과, m개(m은 1 이상의 정수)의 단자(105_1 내지 105_m) 및 단자(107)를 갖는 단자부(103)와, n개(n은 1 이상의 정수)의 단자(106_1 내지 106_n)를 갖는 단자부(104)를 갖고 있다. 또한, 반도체 장치(100)는, 단자부(103)에 전기적으로 접속하는 m개의 배선(212_1 내지 212_m) 및 배선(203), 단자부(104)에 전기적으로 접속하는 n개의 배선(216_1 내지 216_n)을 갖고 있다. 또한, 화소 영역(102)은, 세로 m개(행)×가로 n개(열)의 매트릭스 형상으로 배치된 복수의 화소(110)를 갖고 있다. i행j열의 화소(110)(i,j)(i는 1 이상 m 이하의 정수, j는 1 이상 n 이하의 정수)는, 배선(212_i), 배선(216_j)에 각각 전기적으로 접속되어 있다. 또한 각 화소는, 용량 전극 또는 용량 배선으로서 기능하는 배선(203)과 접속되고, 배선(203)은 단자(107)와 대향 전극 접속부(225)에 전기적으로 접속되어 있다. 또한, 배선(212_i)은 단자(105_i)와 전기적으로 접속되고, 배선(216_j)은 단자(106_j)와 전기적으로 접속되어 있다.
반도체 장치(100)를 이용해서 형성하는 액정 표시 장치를, 액정층을 기판(101)의 표면과 수직인 방향의 전계에서 동작시키는 액정 표시 장치로서 이용할 경우, 기판(101)과 대향시켜 설치하는 기판(이하, "대향 기판"이라고도 함)에, 전극(이하, "대향 전극"이라고도 함)을 설치할 필요가 있다. 또한 대향 전극은, 기판(101) 위에 형성된 대향 전극 접속부(225)를 개재해서 배선(203)과 접속하여, 배선(203)과 동일한 전위가 공급된다. 대향 전극과 대향 전극 접속부(225)는, 도전성 페이스트나 도전성 입자를 개재해서 접속할 수 있다.
또한, 반도체 장치(100)를 이용해서 형성하는 액정 표시 장치를, 액정층을 기판(101)의 표면과 평행인 방향의 전계에서 동작시키는 액정 표시 장치로서 이용하는 경우에는, 대향 기판에 대향 전극이 형성되지 않기 때문에, 대향 전극 접속부(225)의 형성을 생략할 수도 있다.
단자부(103) 및 단자부(104)는 외부 입력 단자이며, 외부에 설치된 제어 회로와 FPC(Flexible Printed Circuit) 등을 이용해서 접속된다. 외부에 설치된 제어 회로로부터 공급되는 신호는, 단자부(103) 및 단자부(104)를 통해 반도체 장치(100)에 입력된다. 도 6의 (A)에서는, 단자부(103)를 화소 영역(102)의 좌우 외측에 형성하여, 2군데에서 신호를 입력하는 구성을 나타내고 있다. 또한, 단자부(104)를 화소 영역(102)의 상하 외측에 형성하여, 2군데에서 신호를 입력하는 구성을 나타내고 있다. 2군데에서 신호를 입력함으로써, 신호의 공급 능력이 높아지기 때문에, 반도체 장치(100)의 고속 동작이 용이해진다. 또한, 반도체 장치(100)의 대형화나 고정밀화에 수반하는 배선 저항의 증대에 따른 신호 지연의 영향을 경감할 수 있다. 또한, 반도체 장치(100)에 용장성을 갖게 하는 것이 가능해지기 때문에, 반도체 장치(100)의 신뢰성을 향상시킬 수 있다. 또한, 도 6의 (A)에서는 단자부(103) 및 단자부(104)를 각각 2군데 설치하는 구성으로 하고 있지만, 각각 1군데 설치하는 구성으로 해도 상관없다.
도 6의 (B)는, 화소(110)의 회로 구성을 나타내고 있다. 화소(110)는, 트랜지스터(111)와, 액정 소자(112)과, 용량 소자(113)를 갖고 있다. 트랜지스터(111)의 게이트 전극은 배선(212_i)에 전기적으로 접속되고, 트랜지스터(111)의 소스 전극 또는 드레인 전극의 한쪽은 배선(216_j)에 전기적으로 접속되어 있다. 또한, 트랜지스터(111)의 소스 전극 또는 드레인 전극의 다른 쪽은, 액정 소자(112)의 한쪽의 전극과, 용량 소자(113)의 한쪽의 전극에 전기적으로 접속되어 있다. 액정 소자(112)의 다른 쪽의 전극은, 전극(114)에 전기적으로 접속되어 있다. 전극(114)의 전위는, GND, 공통 전위, 또는 임의의 고정 전위로 하는 것이 바람직하다. 단, 필요에 따라서 전극(114)의 전위를 변화시키는 것도 가능하다. 용량 소자(113)의 다른 쪽의 전극은, 배선(203)에 전기적으로 접속되어 있다. 또한, 배선(203)의 전위와 전극(114)의 전위는, 동일한 전위로 하는 것이 바람직하다.
트랜지스터(111)는, 액정 소자(112)에 배선(216_j)으로부터 공급되는 화상 신호를 입력시킬 것인지의 여부를 선택하는 기능을 갖는다. 배선(212_i)에 트랜지스터(111)를 온 상태로 하는 신호가 공급되면, 트랜지스터(111)를 통해 배선(216_j)의 화상 신호가 액정 소자(112)에 공급된다. 액정 소자(112)는, 공급되는 화상 신호(전위)에 따라서 광의 투과율이 제어된다. 용량 소자(113)는, 액정 소자(112)에 공급된 전위를 유지하기 위한 축적 용량(Cs 용량이라고도 함)으로서의 기능을 갖는다. 용량 소자(113)는, 반드시 설치할 필요는 없지만, 용량 소자(113)를 설치함으로써, 트랜지스터(111)가 오프 상태일 때에 소스 전극과 드레인 전극 사이에 흐르는 전류(오프 전류)에 기인하는, 액정 소자(112)에 공급된 전위의 변동을 억제할 수 있다.
트랜지스터(111)의 채널이 형성되는 반도체층에는, 단결정 반도체, 다결정 반도체, 미결정 반도체, 비정질 반도체 등을 이용할 수 있다. 반도체 재료로는, 예를 들면 실리콘, 게르마늄, 실리콘 게르마늄, 탄화실리콘, 또는 갈륨비소 등을 예로 들 수 있다. 또한, 본 실시 형태에서 설명하는 표시 장치는, 화소 영역 내에 반도체층이 남는 구성이기 때문에, 상기 반도체를 이용한 표시 장치를 투과형 표시 장치로서 이용하는 경우에는, 반도체층을 매우 얇게 하거나 해서 가시광의 투과율을 높이는 것이 바람직하다.
또한, 트랜지스터(111)의 채널이 형성되는 반도체층에는, 산화물 반도체를 이용하는 것이 적절하다. 산화물 반도체는, 에너지 갭이 3.0eV 이상으로 커서, 가시광에 대한 투과율이 크다. 또한, 산화물 반도체를 적절한 조건으로 가공해서 얻어진 트랜지스터에서는, 오프 전류를 사용시의 온도 조건하(예를 들면, 25℃)에서, 100zA(1×10-19A) 이하, 혹은 10zA(1×10-20A) 이하, 나아가 1zA(1×10-21A) 이하로 할 수 있다. 이 때문에, 용량 소자(113)를 설치하지 않아도 액정 소자(112)에 인가된 전위의 유지가 가능하게 된다. 또한, 용량 소자(113)를 설치하지 않아도 액정 소자(112)에 인가된 전위의 유지가 가능하게 되기 때문에, 화소의 개구율을 높일 수 있어, 표시 품위가 좋은 액정 표시 장치를 제공할 수 있다. 또한, 화소의 개구율을 높임으로써, 백라이트 등의 광원의 광을 효율적으로 이용할 수가 있어, 액정 표시 장치의 소비 전력을 저감할 수 있다.
또한, 본 실시 형태에서는 트랜지스터(111)를, n채널형의 트랜지스터로 해서 설명을 행하지만, p채널형의 트랜지스터이어도 된다.
다음으로, 도 6에서 나타낸 화소(110)의 구성예에 대해서, 도 1 및 도 2를 이용하여 설명한다. 도 1은, 화소(110)의 평면 구성을 나타내는 상면도이며, 도 2는, 화소(110)의 적층 구성을 도시하는 단면도다. 도 1에서의 A1-A2, B1-B2, C1-C2, D1-D2의 쇄선은, 도 2의 (A) 내지 도 2의 (D)에서의 단면 A1-A2, 단면 B1-B2, 단면 C1-C2, 단면 D1-D2에 상당한다. 또한, 도면을 보기 쉽게 하기 위해서, 도 1에서는 몇가지의 구성 요소의 기재를 생략하고 있다.
본 실시 형태에 나타내는 트랜지스터(111)는, 드레인 전극(206b)을, U자형(C자형, "ㄷ"자형, 또는 말굽형)의 소스 전극(206a)으로 둘러싸는 형상으로 하고 있다. 이러한 형상으로 함으로써, 트랜지스터의 면적이 작아도 충분한 채널 폭을 확보하는 것이 가능해져서, 트랜지스터의 도통시에 흐르는 전류(온 전류라고도 함)의 양을 늘리는 것이 가능해진다. 트랜지스터(111)의 온 전류가 증가하면, 신호의 기입을 보다 신속에 행하는 것이 가능해진다.
또한, 화소 전극(210)과 전기적으로 접속하는 드레인 전극(206b)과, 게이트 전극(202)의 사이에 생기는 기생 용량이 크면, 피드스루(feedthrough)의 영향을 받기 쉬워지기 때문에, 액정 소자(112)에 공급된 전위를 정확하게 유지할 수 없어, 표시 품위가 저하하는 요인이 된다. 본 실시 형태에 나타낸 바와 같이, 소스 전극(206a)을 U자형으로 해서 드레인 전극(206b)을 둘러싸는 형상으로 함으로써, 충분한 채널 폭을 확보하면서, 드레인 전극(206b)과 게이트 전극(202) 사이에 생기는 기생 용량을 작게 할 수 있기 때문에, 액정 표시 장치의 표시 품위를 향상시킬 수 있다.
배선(203)은, 용량 전극 또는 용량 배선으로서 기능한다. 본 실시 형태에서는, 배선(203)과 드레인 전극(206b)을 중첩시켜서 용량 소자(113)를 형성하고 있다.
또한, 본 실시 형태에서 설명하는 반도체 장치는, 공정 간략화를 위해 섬 형상 반도체층을 형성하기 위한 포토리소그래피 공정을 행하지 않기 때문에, 화소 영역 모두에 반도체층(205)이 남는 구성으로 된다. 그 결과, 배선(212_i)이 게이트 전극으로서 기능하고, 배선(216_j)이 소스 전극 또는 드레인 전극의 한쪽으로서 기능하고, 인접하는 화소가 갖는 배선(216_j+1)이 소스 전극 또는 드레인 전극의 다른 쪽으로서 기능하는 제1 기생 트랜지스터가 생길 우려가 있다.
또한, 배선(203)이 게이트 전극으로서 기능하고, 배선(216_j)이 소스 전극 또는 드레인 전극의 한쪽으로서 기능하고, 인접하는 화소가 갖는 배선(216_j+1)이 소스 전극 또는 드레인 전극의 다른 쪽으로서 기능하는 제2 기생 트랜지스터가 생길 우려가 있다.
또한, 화소 전극(210)이 게이트 전극으로서 기능하고, 층(207)이 게이트 절연층으로서 기능하고, 배선(216_j)이 소스 전극 또는 드레인 전극의 한쪽으로서 기능하고, 인접하는 화소가 갖는 배선(216_j+1)이 소스 전극 또는 드레인 전극의 다른 쪽으로서 기능하는 제3 기생 트랜지스터가 생길 우려가 있다.
배선(212_i)에 트랜지스터(111)를 온 상태로 하는 전위가 공급되면, 제1 기생 트랜지스터도 온 상태로 되어, 배선(216_j)과 인접하는 화소가 갖는 배선(216_j+1)이 전기적으로 접속되게 된다. 제1 기생 트랜지스터에 의해 배선(216_j)과 배선(216_j+1)이 전기적으로 접속되면, 쌍방의 화상 신호가 간섭하여, 정확한 화상 신호를 액정 소자(112)에 공급하는 것이 곤란해진다.
또한, 제2 기생 트랜지스터가 n형의 트랜지스터로서 기능하는 경우, 배선(203)에 공급된 전위보다 배선(216_j) 또는 인접하는 화소가 갖는 배선(216_j+1)의 전위가 낮아져, 그 전위차의 절대값이 제2 기생 트랜지스터의 임계값보다 커지면, 배선(203)과 중첩하는 반도체층(205)에 기생 채널이 형성되어, 제2 기생 트랜지스터가 온 상태로 된다.
제2 기생 트랜지스터가 온 상태로 되면, 배선(216_j)과 인접하는 화소가 갖는 배선(216_j+1)이 전기적으로 접속되게 된다. 제2 기생 트랜지스터에 의해 배선(216_j)과 배선(216_j+1)이 전기적으로 접속되면, 쌍방의 화상 신호가 간섭하여, 정확한 화상 신호를 액정 소자(112)에 공급하는 것이 곤란해진다.
또한, 제3 기생 트랜지스터가 n형의 트랜지스터로서 기능하는 경우, 화소 전극(210)에 공급된, 또는 유지된 전위보다 배선(216_j) 또는 인접하는 화소가 갖는 배선(216_j+1)의 전위가 낮아져, 그 전위차의 절대값이 제3 기생 트랜지스터의 임계값보다 커지면, 화소 전극(210)과 중첩하는 반도체층(205)에 기생 채널이 형성되어, 제3 기생 트랜지스터가 온 상태로 된다.
제3 기생 트랜지스터가 온 상태로 되면, 배선(216_j)과 인접하는 화소가 갖는 배선(216_j+1)이 전기적으로 접속되게 된다. 제3 기생 트랜지스터에 의해 배선(216_j)과 배선(216_j+1)이 전기적으로 접속되면, 쌍방의 화상 신호가 간섭하여, 정확한 화상 신호를 액정 소자(112)에 공급하는 것이 곤란해진다. 또한, 화소의 개구율을 크게 하는 등의 이유에 의해, 화소 전극(210)을 배선(216_j)이나 배선(216_j+1)에 근접시키면, 제3 기생 트랜지스터의 영향이 보다 강해진다.
따라서, 본 실시 형태에서는, 화소(110)에 반도체층(205)이 제거된 홈부(230)를 형성하여, 상술한 기생 트랜지스터가 생기지 않는 구성으로 한다. 홈부(230)를, 배선(212_i)의 선 폭 방향의 양단부를 넘어 가로지르도록 형성함으로써, 제1 기생 트랜지스터의 생성을 방지할 수 있다. 또한, 홈부(230)를, 배선(203)의 선 폭 방향의 양단부를 넘어 가로지르도록 형성함으로써, 제2 기생 트랜지스터의 생성을 방지할 수 있다. 또한, 배선(212_i) 위의 홈부(230) 혹은 배선(203) 위의 홈부(230)는 복수 형성해도 된다.
또한, 홈부(230)를 화소 전극(210)과 배선(216_j)의 사이, 또는 화소 전극(210)과 인접하는 화소가 갖는 배선(216_j+1)의 사이 중 적어도 어느 한쪽에, 배선(216_j) 또는 배선(216_j+1)이 연신하는 방향을 따라, 화소 전극(210)의 단부(231) 및 단부(232)를 넘어 형성한다. 이에 의해, 제3 기생 트랜지스터의 생성을 방지할 수 있다. 또한, 배선(216_j) 또는 배선(216_j+1)이 연신하는 방향을 따라 설치되는 홈부(230)는, 배선(216_j) 또는 배선(216_j+1)이 연신하는 방향과 평행하게 설치되어 있을 필요는 없으며, 굴곡부 또는 만곡부를 갖고 있어도 좋다.
또한, 도 1에서는, 배선(212_i)과 배선(203) 사이에 끼워진 영역에서 홈부(230)가 도중에 끊겨 있지만, 배선(212_i)의 선 폭 방향의 단부를 넘어 형성된 홈부(230)를 연신하여, 배선(203)의 폭 방향의 단부를 넘어 형성된 홈부(230)와 접속된 구성으로 해도 된다.
또한, 배선(203) 위에 홈부(230)를 형성하지 않고, 배선(203)의 전위를, 배선(216_j) 또는 배선(216_j+1)에 공급되는 전위보다 낮은 전위로 해 둠으로써, 제2 기생 트랜지스터의 생성을 방지할 수도 있다. 단, 이 경우는, 상기 전위를 배선(203)에 공급하기 위한 전원을 별도로 설치할 필요가 있다.
또한, 반도체층(205)이 제거된 홈부(230)의 크기에 특별히 제한은 없지만, 기생 트랜지스터의 생성을 확실하게 방지하기 위해서, 배선(216_j) 또는 배선(216_j+1)이 연신하는 방향과 직교하는 방향에서의, 홈부(230) 내의 반도체층이 제거된 부분의 거리는 1㎛ 이상으로 하는 것이 바람직하고, 2㎛ 이상으로 하면 보다 바람직하다.
단면 A1-A2는, 트랜지스터(111) 및 용량 소자(113)의 적층 구조를 나타내고 있다. 트랜지스터(111)는, 채널 에칭형이라 불리는 보텀 게이트 구조의 트랜지스터다. 단면 B1-B2는, 화소 전극(210) 및 홈부(230)를 포함하는, 배선(216_j)부터 배선(216_j+1)까지의 적층 구조를 나타내고 있다. 또한, 단면 C1-C2는, 배선(216_j)과, 배선(212_i)의 교차부에서의 적층 구조를 나타내고 있다. 또한, 단면 D1-D2는, 배선(216_j+1)과, 배선(212_i)의 교차부와, 홈부(230)의 적층 구조를 나타내고 있다.
도 2의 (A)에 도시하는 단면 A1-A2에서, 기판(200) 위에 기초층(201)이 형성되고, 기초층(201) 위에 게이트 전극(202) 및 배선(203)이 형성되어 있다. 또한, 게이트 전극(202) 및 배선(203) 위에, 게이트 절연층(204)과 반도체층(205)이 형성되어 있다. 또한, 반도체층(205) 위에 소스 전극(206a) 및 드레인 전극(206b)이 형성되어 있다. 또한, 반도체층(205)의 일부에 접하고, 소스 전극(206a) 및 드레인 전극(206b) 위에 층(207)이 형성되어 있다. 층(207) 위에는 화소 전극(210)이 형성되고, 층(207)에 형성된 컨택트홀(208)을 통해 드레인 전극(206b)에 전기적으로 접속되어 있다.
배선(203)과 드레인 전극(206b)이, 게이트 절연층(204)과 반도체층(205)을 사이에 두고 겹쳐져 있는 부분이 용량 소자(113)로서 기능한다. 게이트 절연층(204)과 반도체층(205)은 유전체층으로서 기능한다. 배선(203)과 드레인 전극(206b)의 사이에 형성되는 유전체층을 다층 구조로 함으로써, 하나의 유전체층에 핀홀이 생겨도, 핀홀은 다른 유전체층으로 피복되기 때문에, 용량 소자(113)를 정상적으로 기능시킬 수 있다. 또한, 산화물 반도체의 비유전률은 14 내지 16으로 크기 때문에, 반도체층(205)에 산화물 반도체를 이용하면, 용량 소자(113)의 용량값을 크게 하는 것이 가능해진다.
도 2의 (B)에 도시하는 단면 B1-B2에서, 기판(200) 위에 기초층(201)이 형성되고, 기초층(201) 위에 게이트 절연층(204)이 형성되고, 게이트 절연층(204) 위에 반도체층(205)이 형성되어 있다. 반도체층(205) 위에 배선(216_j) 및 배선(216_j+1)이 형성되고, 반도체층(205)과, 배선(216_j) 및 배선(216_j+1) 위에 층(207)이 형성되어 있다. 또한, 층(207) 위에 화소 전극(210)이 형성되어 있다.
배선(216_j+1)과 화소 전극(210)의 사이에, 게이트 절연층(204)의 일부, 반도체층(205)의 일부, 및 층(207)의 일부가 제거된 홈부(230)가 형성되어 있다. 홈부(230)는, 적어도 그 저면에 반도체층을 갖고 있지 않은 구성으로 되어 있다.
도 2의 (C)에 도시하는 단면 C1-C2에서, 기판(200) 위에 기초층(201)이 형성되고, 기초층(201) 위에 배선(212_i)이 형성되어 있다. 또한, 배선(212_i) 위에, 게이트 절연층(204)과 반도체층(205)이 형성되어 있다. 또한, 반도체층(205) 위에 배선(216_j)이 형성되고, 배선(216_j) 위에 층(207)이 형성되어 있다.
도 2의 (D)에 도시하는 단면 D1-D2에서, 기판(200) 위에 기초층(201)이 형성되고, 기초층(201) 위에 배선(212_i)이 형성되어 있다. 또한, 배선(212_i) 위에, 게이트 절연층(204)과 반도체층(205)이 형성되어 있다. 또한, 반도체층(205) 위에 배선(216_j+1)이 형성되고, 배선(216_j+1) 위에 층(207)이 형성되어 있다. 또한, 게이트 절연층(204)의 일부, 반도체층(205)의 일부, 및 층(207)의 일부가 제거된 홈부(230)가 형성되어 있다.
다음으로, 도 1에서 나타낸 구성과는 다른 화소 구성예에 대해서, 도 3 및 도 4를 이용하여 설명한다. 도 3은, 화소(120)의 평면 구성을 나타내는 상면도다. 도 4의 (A) 내지 도 4의 (C)에 도시하는 단면 A1-A2, 단면 E1-E2, 단면 F1-F2는, 도 3에서의 A1-A2, E1-E2, F1-F2의 쇄선으로 나타내는 부위의 단면에 상당한다. 도 3에 나타내는 화소(120)는, 도 1에 나타낸 화소(110)와, 홈부(230)의 평면 형상이 상이하다. 또한, 도 3에서의 A1-A2의 쇄선으로 나타내는 부위의 구성은, 도 1 및 도 2의 (A)에서 설명한 구성과 동일하다.
화소(120)는, 홈부(230)를 화소 전극(210)과 배선(216_j)의 사이, 및 화소 전극(210)과 인접하는 화소가 갖는 배선(216_j+1)의 사이에 형성한 구성으로 하고 있다. 또한, 홈부(230)를, 배선(212_i) 및 배선(203)의 폭 방향의 단부를 넘어 가로지르도록 형성할 뿐만 아니라, 배선(212_i)과 배선(203)의 사이의 영역에도 형성하는 구성으로 하고 있다. 이렇게, 홈부(230)를 넓게 배치함으로써, 기생 트랜지스터의 생성을 보다 확실하게 방지할 수 있다.
다음으로, 도 1 내지 도 4에서 나타낸 구성과는 다른 화소 구성예에 대해서, 도 5를 이용하여 설명한다. 도 5의 (A)는, 화소(130)의 평면 구성을 나타내는 상면도다. 도 5의 (B)에 도시하는 단면 G1-G2는, 도 5의 (A)에서의 G1-G2의 쇄선으로 나타내는 부위의 단면에 상당한다. 도 5에 나타내는 화소(130)는, 화소 전극(211)에 광 반사율이 높은 도전층을 이용함으로써, 반사형의 액정 표시 장치에 적용할 수 있는 화소 구성의 일례를 나타내고 있다.
화소(130)는, 반도체층(205)이 제거된 홈부(251) 및 홈부(252)가, 배선(212_i)의 선 폭 방향의 양단부를 넘어 가로지르도록 형성되어 있다. 배선(212_i)의 선 폭 방향의 양단부를 넘어 가로지르는 홈부를 복수 형성함으로써, 배선(212_i)과 중첩해서 형성되는 기생 채널의 영향을 보다 확실하게 억제할 수 있다.
또한, 화소(130)는, 반도체층(205)이 제거된 홈부(253) 및 홈부(254)가, 배선(203)의 선 폭 방향의 양단부를 넘어 가로지르도록 형성되어 있다. 배선(203)의 선 폭 방향의 양단부를 넘어 가로지르는 홈부를 복수 형성함으로써, 배선(203)과 중첩해서 형성되는 기생 채널의 영향을 보다 확실하게 억제할 수 있다.
또한, 화소(130)는, 반도체층(205)이 제거된 홈부(255) 및 홈부(256)가, 배선(216_j) 또는 인접하는 화소가 갖는 배선(216_j+1)이 연신하는 방향을 따라, 화소 전극(211)의 단부(233) 및 단부(234)를 넘어 형성되어 있다. 배선(216_j) 또는 배선(216_j+1)이 연신하는 방향을 따라, 화소 전극(211)의 단부(233) 및 단부(234)를 넘어 홈부를 복수 형성함으로써, 화소 전극(211)과 중첩해서 형성되는 기생 채널의 영향을 보다 확실하게 억제할 수 있다. 배선(216_j) 또는 배선(216_j+1)이 연신하는 방향을 따라 형성되는 홈부(255) 및 홈부(256)는, 배선(216_j) 또는 배선(216_j+1)이 연신하는 방향과 평행하게 설치되어 있을 필요는 없으며, 굴곡부 또는 만곡부를 갖고 있어도 좋다.
화소(130)가 갖는 홈부(255) 및 홈부(256)는, 만곡부를 갖고, 일부가 화소 전극(211)과 중첩해서 형성되어 있다. 또한, 화소(130)는, 화소 전극(211)과 중첩해서 형성되는 홈부(257) 및 홈부(258)를 갖고 있다. 이렇게, 화소 전극(211)에 중첩해서 홈부(255) 내지 홈부(258)를 형성함으로써, 화소 전극(211) 표면에 요철을 형성할 수 있다. 화소 전극(211) 표면에 요철을 형성하면, 입사한 외광을 난반사시켜, 보다 양호한 표시를 행할 수 있다. 따라서, 표시에서의 시인성이 향상된다.
또한, 화소 전극(211)과 중첩해서 형성되는 홈부(255) 내지 홈부(258)는, 홈부의 측면이 테이퍼 형상이면, 화소 전극(211)의 피복성이 향상되기 때문에 바람직하다.
다음으로, 단자(105_1 내지 105_m) 및 단자(106_1 내지 106_n)의 구성예에 대해서, 도 7을 이용하여 설명한다. 도 7의 (A1), 도 7의 (A2)는, 단자(105_1 내지 105_m)의 상면도 및 단면도를 각각 나타내고 있다. 도 7의 (A1)에서의 J1-J2의 일점 쇄선은, 도 7의 (A2)에서의 단면 J1-J2에 상당한다. 또한, 도 7의 (B1), 도 7의 (B2)는, 단자(106_1 내지 106_n)의 상면도 및 단면도를 각각 나타내고 있다. 도 7의 (B1)에서의 K1-K2의 일점 쇄선은, 도 7의 (B2)에서의 단면 K1-K2에 상당한다. 또한, 단면 J1-J2 및 단면 K1-K2에서, J2 및 K2는 기판 단부에 상당한다.
단면 J1-J2에서, 기판(200) 위에 기초층(201)이 형성되고, 기초층(201) 위에 배선(212_i)이 형성되어 있다. 또한, 배선(212_i) 위에, 게이트 절연층(204), 반도체층(205), 및 층(207)이 형성되어 있다. 층(207) 위에 전극(221)이 형성되고, 전극(221)은, 게이트 절연층(204), 반도체층(205), 및 층(207)에 형성된 컨택트홀(219)을 통해 배선(212_i)에 전기적으로 접속되어 있다.
단면 K1-K2에서, 기판(200) 위에, 기초층(201), 게이트 절연층(204), 및 반도체층(205)이 형성되어 있다. 반도체층(205) 위에 배선(216_j)이 형성되고, 배선(216_j) 위에 층(207)이 형성되어 있다. 층(207) 위에 전극(222)이 형성되고, 전극(222)은, 층(207)에 형성된 컨택트홀(220)을 통해 배선(216_j)에 전기적으로 접속되어 있다.
또한, 단자(107)의 구성도, 단자(105_1 내지 105_m) 또는 단자(106_1 내지 106_n)와 마찬가지의 구성으로 할 수 있다.
또한, 화소 영역(102)과 단자부(104)는 n개의 배선(216_1 내지 216_n)으로 접속되어 있지만, 화소 영역(102)에서부터 단자부(104)가 갖는 단자(106_1 내지 106_n)에 이르기까지의 배선(216_1 내지 216_n)의 배치에 있어서, 인접하는 배선(216_1 내지 216_n)끼리 가까운 경우에는, 인접하는 배선(216_1 내지 216_n)의 전위차에 의해, 인접하는 배선(216_1 내지 216_n)간에 존재하는 반도체층(205) 중에 기생 채널이 형성되어, 인접하는 배선(216_1 내지 216_n)끼리 의도하지 않게 전기적으로 접속되어버릴 우려가 있다.
이러한 현상은, 절연층을 개재해서, 화소 영역(102)부터 단자부(104)까지의 영역 전체, 혹은, 인접하는 배선(216_1 내지 216_n)의 사이에 도전층을 설치하고, 그 도전층의 전위를 반도체층(205) 중에 기생 채널이 형성되지 않는 전위로 해 둠으로써 방지할 수 있다.
예를 들면, 반도체층(205)에 산화물 반도체를 이용할 경우, 대부분의 산화물 반도체는 n형의 반도체로 되기 쉽기 때문에, 도전층의 전위를 배선(216_1 내지 216_n)에 공급되는 전위보다 낮은 전위로 해 두면 좋다.
또한, 후술하는 컨택트홀 형성 공정에서, 인접하는 배선(216) 사이의 반도체층(205)을 제거함으로써도, 인접하는 배선(216_1 내지 216_n)끼리의 의도하지 않은 전기적인 접속을 방지할 수 있다.
도 8에, 인접하는 배선(216_j, 216_j+1, 216_j+2)의 사이에 홈부(240)를 형성하여, 반도체층(205)을 제거하는 구성을 나타낸다. 도 8의 (A)는, 단자(106_j, 106_j+1, 106_j+2)에 접속하는 배선(216_j, 216_j+1, 216_j+2)의 평면 구성을 나타내는 상면도다. 도 8의 (B)에 도시하는 단면 L1-L2는, 도 8의 (A)에서의 L1-L2의 일점 쇄선으로 나타내는 부위의 단면에 상당한다. 도 8의 (A)에서, 배선(216_j)은 단자(106_j)에 접속되고, 배선(216_j+1)은 단자(106_j+1)에 접속되고, 배선(216_j+2)은 단자(106_j+2)에 접속되어 있다. 또한, 도면을 보기 쉽게 하기 위해서, 도 8의 (A)에서는, 기판(200), 기초층(201), 게이트 절연층(204), 및 반도체층(205)의 기재를 생략하고 있다.
도 8의 (B)에 도시하는 단면 L1-L2에서, 기판(200) 위에, 기초층(201), 게이트 절연층(204), 및 반도체층(205)이 형성되어 있다. 또한, 반도체층(205) 위에 배선(216_j), 배선(216_j+1), 및 배선(216_j+2)이 형성되어 있다. 또한, 배선(216_j), 배선(216_j+1), 및 배선(216_j+2) 위에 층(207)이 형성되어 있다.
또한, 인접하는 배선(216_j)과 배선(216_j+1)의 사이에, 반도체층(205)이 제거된 홈부(240)가 형성되어 있다. 또한, 인접하는 배선(216_j+1)과 배선(216_j+2)의 사이에, 반도체층(205)이 제거된 홈부(240)가 형성되어 있다(도 8의 (A), 도 8의 (B) 참조). 이렇게, 인접하는 배선(216_1 내지 216_n)간에 반도체층(205)이 제거된 홈부(240)를 형성함으로써, 인접하는 배선(216_1 내지 216_n)끼리의 의도하지 않은 전기적인 접속을 방지할 수 있다. 또한, 홈부(240)는, 홈부(230)와 동일한 공정에서 형성할 수 있다.
또한, 반도체층(205)이 제거된 홈부(240)의 크기에 특별히 제한은 없지만, 기생 채널의 생성을 확실하게 방지하기 위해서, 배선(216_j) 또는 배선(216_j+1)이 연신하는 방향과 직교하는 방향에서의, 홈부(240) 내의 반도체층이 제거된 부분의 거리는 1㎛ 이상으로 하는 것이 바람직하고, 2㎛ 이상으로 하면 보다 바람직하다.
계속해서, 도 1, 도 2, 도 7, 도 8을 이용하여 설명한 액정 표시 장치에 이용하는 것이 가능한 반도체 장치의 제작 방법에 대해서, 도 9 및 도 10을 이용하여 설명한다. 또한, 도 9 및 도 10에서의 단면 A1-A2, 단면 J1-J2, 및 단면 K1-K2는, 도 1 및 도 7에서의 A1-A2, J1-J2, 및 K1-K2의 일점 쇄선으로 나타낸 부위의 단면도다.
우선, 기판(200) 위에 기초층(201)이 되는 절연층을 50nm 이상 300nm 이하, 바람직하게는 100nm 이상 200nm 이하의 두께로 형성한다. 기판(200)은, 유리 기판, 세라믹 기판 외에, 본 제작 공정의 처리 온도에 견딜 수 있을 정도의 내열성을 갖는 플라스틱 기판 등을 이용할 수 있다. 또한, 기판에 투광성을 필요로 하지 않는 경우에는, 스테인레스 합금 등의 금속 기판의 표면에 절연층을 설치한 것을 이용해도 된다. 유리 기판으로는, 예를 들면, 바륨 붕규산 유리, 알루미노 붕규산 유리 혹은 알루미노 규산 유리 등의 무알칼리 유리 기판을 이용하면 좋다. 그 밖에, 석영 기판, 사파이어 기판 등을 이용할 수 있다. 또한, 기판(200)으로서, 제3세대(550mm×650mm), 제3.5세대(600mm×720mm 또는 620mm×750mm), 제4세대(680mm×880mm 또는 730mm×920mm), 제5세대(1100mm×1300mm), 제6세대(1500mm×1850mm), 제7세대(1870mm×2200mm), 제8세대(2200mm×2400mm), 제9세대(2400mm×2800mm, 2450mm×3050mm), 제10세대(2950mm×3400mm) 등의 유리 기판을 이용할 수 있다. 본 실시 형태에서는, 기판(200)에 알루미노 붕규산 유리를 이용한다.
기초층(201)은, 질화알루미늄, 산화 질화알루미늄, 질화실리콘, 산화실리콘, 질화 산화실리콘, 산화 질화실리콘, 또는 산화알루미늄에서 선택된 하나 또는 복수의 절연층에 의한 적층 구조에 의해 형성할 수가 있으며, 기판(200)으로부터의 불순물 원소의 확산을 방지하는 기능이 있다. 또한, 본 명세서 중에서, 질화 산화실리콘이란, 그 조성으로서, 산소보다 질소의 함유량이 많은 것이며, 바람직하게는, 러더포드 후방 산란 분석법(RBS:Rutherford Backscattering Spectrometry) 및 수소 전방 산란 분석법(HFS:Hydrogen Forwardscattering Spectrometry)을 이용해서 측정했을 경우에, 조성 범위로서 산소가 5원자% 이상 30원자% 이하, 질소가 20원자% 이상 55원자% 이하, 규소가 25원자% 이상 35원자% 이하, 수소가 10원자% 이상 30원자% 이하의 범위로 포함되는 것을 말한다. 기초층(201)은, 스퍼터링법, CVD법, 도포법, 인쇄법 등을 적절히 이용할 수 있다.
또한, 기초층(201)에, 염소, 불소 등의 할로겐 원소를 포함시킴으로써, 기판(200)으로부터의 불순물 원소의 확산을 방지 또는 저감하는 기능을 더욱 높일 수 있다. 기초층(201)에 포함시키는 할로겐 원소의 농도는, 2차 이온 질량 분석법(SIMS:Secondary Ion Mass Spectrometry)을 이용한 분석에 의해 얻어지는 농도 피크에 있어서, 1×1015/cm3 이상 1×1020/cm3 이하로 하면 된다.
본 실시 형태에서는, 기판(200) 위에 기초층(201)으로서, 플라즈마 CVD법을 이용해서 막 두께 200nm의 산화 질화실리콘을 형성한다. 또한, 기초층(201) 형성시의 온도는, 기판(200)이 견딜 수 있는 온도 이하에서, 보다 높은 것이 바람직하다. 예를 들면, 기판(200)을 350℃ 이상 450℃ 이하의 온도로 가열하면서 기초층(201)을 형성한다. 또한, 기초층(201) 형성시의 온도는 일정한 것이 바람직하다. 예를 들면, 기초층(201)의 형성을 기판을 350℃로 가열해서 행한다.
또한, 기초층(201)의 형성 후, 감압하, 질소 분위기하, 희가스 분위기하, 또는 초건조 에어 분위기하에서 가열 처리를 행해도 된다. 가열 처리에 의해 기초층(201)에 포함되는 수소, 수분, 수소화물, 또는 수산화물 등의 농도를 저감할 수 있다. 가열 처리 온도는, 기판(200)이 견딜 수 있는 온도 이하에서, 보다 높은 온도에서 행하는 것이 바람직하다. 구체적으로는, 기초층(201)의 성막 온도 이상, 기판(200)의 왜곡점 이하에서 행하는 것이 바람직하다.
또한, 기초층(201) 중의 수소 농도는, 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 하는 것이 바람직하다.
또한, 기초층(201)의 형성 후, 기초층(201)에 산소(적어도, 산소 래디컬, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입해서 기초층(201)을 산소 과잉 상태로 해도 좋다. 산소의 도입은, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 임플란테이션법, 산소 분위기하에서 행하는 플라즈마 처리 등을 이용할 수 있다.
또한, 산소의 도입에 의해, 기초층(201)을 구성하는 원소와 수소 사이의 결합, 혹은 그 원소와 수산기 사이의 결합을 절단함과 함께, 이들 수소 또는 수산기가 산소와 반응함으로써 물을 생성하기 때문에, 산소의 도입 후에 가열 처리를 행하면, 불순물인 수소 또는 수산기가 물로서 이탈하기 쉬워진다. 이 때문에, 기초층(201)에 산소를 도입한 후에 가열 처리를 행해도 된다. 그 후, 기초층(201)에 산소를 더 도입하여, 기초층(201)을 산소 과잉 상태로 해도 좋다. 또한, 상기 산소의 도입과 가열 처리는, 각각을 교대로 복수 회 반복해서 행해도 좋다. 또한, 산소의 도입과 가열 처리를 동시에 행해도 된다.
다음으로, 기초층(201) 위에 스퍼터링법, 진공 증착법, 또는 도금법을 이용해서 100nm 이상 500nm 이하, 바람직하게는 200nm 이상 300nm 이하의 두께로 도전층을 형성하고, 제1 포토리소그래피 공정에 의해 레지스트 마스크를 형성하여, 도전층의 일부를 선택적으로 에칭 제거해서, 게이트 전극(202), 배선(203), 배선(212_i)을 형성한다.
게이트 전극(202), 배선(203), 배선(212_i)을 형성하기 위한 도전층은, 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 탄탈(Ta), 알루미늄(Al), 구리(Cu), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc) 등의 금속 재료 또는 이것들을 주성분으로 하는 합금 재료를 이용하여, 단층 또는 적층해서 형성할 수 있다.
또한, 상기 도전층은, 단층 구조나 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄을 이용한 단층 구조, 알루미늄 위에 티타늄을 적층하는 2층 구조, 질화티타늄 위에 티타늄을 적층하는 2층 구조, 질화티타늄 위에 텅스텐을 적층하는 2층 구조, 질화탄탈 위에 텅스텐을 적층하는 2층 구조, Cu-Mg-Al 합금 위에 Cu를 적층하는 2층 구조, 질화티타늄 위에 구리를 적층하고, 또한 그 위에 텅스텐을 형성하는 3층 구조 등이 있다.
또한, 상기 도전층은, 인듐주석 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐주석 산화물, 인듐아연 산화물, 산화규소를 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소를 포함하는 재료의 적층 구조로 할 수도 있다.
또한, 상기 도전층으로서, 질소를 포함하는 금속 산화물, 구체적으로는, 질소를 포함하는 In-Ga-Zn계 산화물이나, 질소를 포함하는 In-Sn계 산화물이나, 질소를 포함하는 In-Ga계 산화물이나, 질소를 포함하는 In-Zn계 산화물이나, 질소를 포함하는 Sn계 산화물이나, 질소를 포함하는 In계 산화물이나, 금속 질화막(InN, SnN 등)을 이용할 수 있다.
이들 재료는 5eV(전자 볼트) 이상의 일함수를 갖고, 게이트 전극으로서 이용했을 경우, 트랜지스터의 전기 특성의 임계값 전압을 플러스로 할 수가 있어, 소위 노멀리 오프의 n형 트랜지스터를 실현할 수 있다.
도전층은 배선이 되기 때문에, 저저항 재료인 Al이나 Cu를 이용하는 것이 바람직하다. Al이나 Cu를 이용함으로써 신호 지연을 저감하여, 고화질화를 실현할 수 있다. 또한, Al은 내열성이 낮고, 힐록, 위스커, 혹은 마이그레이션에 의한 불량이 발생하기 쉽다. Al의 마이그레이션을 방지하기 위해서, Al에, Mo, Ti, W 등의, Al보다 융점이 높은 금속 재료를 적층하는 것이 바람직하다.
또한, 도전층에 Cu를 이용할 경우도, 마이그레이션에 의한 불량이나 Cu 원소의 확산을 방지하기 위해서, Mo, Ti, W 등의, Cu보다 융점이 높은 금속 재료를 적층하는 것이 바람직하다.
도전층의 에칭은 드라이 에칭법 또는 습식 에칭법으로 행할 수 있다. 또한, 도전층의 에칭을, 드라이 에칭법과 습식 에칭법의 양쪽을 조합해서 행해도 된다. 도전층 위에 형성하는 레지스트 마스크는 포토리소그래피법, 인쇄법, 잉크제트법 등을 적절히 이용할 수 있다. 레지스트 마스크를 잉크제트법으로 형성하면, 포토마스크를 사용하지 않기 때문에 제조 비용을 저감할 수 있다.
도전층의 에칭을 드라이 에칭법으로 행하는 경우에는, 에칭 가스로서 할로겐 원소를 포함하는 가스를 이용할 수 있다. 할로겐 원소를 포함하는 가스의 일례로는, 염소(Cl2), 3염화붕소(BCl3), 4염화규소(SiCl4) 혹은 4염화탄소(CCl4) 등을 대표로 하는 염소계 가스, 4불화탄소(CF4), 6불화황(SF6), 3불화질소(NF3) 혹은 트리플루오로메탄(CHF3) 등을 대표로 하는 불소계 가스, 브롬화 수소(HBr) 또는 산소를 적절히 이용할 수 있다. 또한, 이용하는 에칭용 가스에 불활성 기체를 첨가해도 좋다. 또한, 드라이 에칭법으로는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma:유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
본 실시 형태에서는, 도전층으로서 기초층(201) 위에 스퍼터링법에 의해 두께 100nm의 텅스텐을 형성한다. 그 후, 제1 포토리소그래피 공정에 의해 도전층을 선택적으로 에칭 제거하여, 게이트 전극(202), 배선(203), 배선(212_i)을 형성한다(도 9의 (A) 참조). 또한, 형성된 게이트 전극(202), 배선(203), 배선(212_i)의 단부가 테이퍼 형상이면, 후에 적층하는 절연층이나 도전층의 피복성이 향상되기 때문에 바람직하다.
구체적으로는, 게이트 전극(202), 배선(203), 배선(212_i)의 단면 형상이 사다리꼴 또는 삼각 형상으로 되도록, 게이트 전극(202), 배선(203), 배선(212_i)의 단부를 테이퍼 형상으로 한다. 여기서, 게이트 전극(202), 배선(203), 배선(212_i) 단부의 테이퍼 각(θ)을 60°이하, 바람직하게는 45°이하, 더욱 바람직하게는 30°이하로 한다. 또한, 테이퍼 각(θ)이란, 테이퍼 형상을 갖는 층을, 그 단면(기판의 표면과 직교하는 면)에 수직인 방향에서 관찰했을 때에, 해당 층의 측면과 저면이 이루는 경사각을 나타낸다. 또한, 테이퍼 각이 90°미만인 경우를 순 테이퍼라 하고, 테이퍼 각이 90°이상인 경우를 역 테이퍼라고 한다. 각층의 단부를 순 테이퍼 형상으로 함으로써, 그 위에 형성하는 층이 도중에 끊겨버리는 현상(단 끊김)을 방지하여, 피복성을 향상시킬 수 있다.
또한, 게이트 전극(202), 배선(203), 배선(212_i)을 복수 층으로 이루어지는 적층 구조로 함으로써, 게이트 전극(202), 배선(203), 배선(212_i)의 단부를 계단 형상으로 할 수가 있어, 그 위에 형성하는 층의 단 끊김을 막아, 피복성을 향상시킬 수 있다.
또한, 특별한 설명이 없는 한, 본 명세서에서 말하는 포토리소그래피 공정에는, 레지스트 마스크의 형성 공정과, 도전층 또는 절연층의 에칭 공정과, 레지스트 마스크의 박리 공정이 포함되어 있는 것으로 한다.
다음으로, 게이트 전극(202), 배선(203), 배선(212_i) 위에 게이트 절연층(204)을 형성한다. 게이트 절연층(204)에는, 산화실리콘, 질화실리콘, 산화 질화실리콘, 질화 산화실리콘, 산화알루미늄, 질화알루미늄, 산화 질화알루미늄, 질화 산화알루미늄, 산화탄탈, 산화갈륨, 산화이트륨, 산화란탄, 산화하프늄, 하프늄 실리케이트, 질소가 도입된 하프늄 실리케이트, 질소가 도입된 하프늄 알루미네이트 등을 이용할 수 있고, 플라즈마 CVD법이나 스퍼터링법 등으로 형성할 수 있다. 또한, 게이트 절연층(204)은 단층에 한하지 않고 서로 다른 층의 적층이어도 된다. 예를 들면, 게이트 절연층 A로서 플라즈마 CVD법에 의해 질화실리콘을 형성하고, 게이트 절연층 A 위에 게이트 절연층 B로서 산화실리콘을 형성하여, 게이트 절연층(204)으로 해도 된다.
일반적으로, 용량 소자는 대향하는 2개의 전극의 사이에 유전체를 끼우는 구성을 갖고, 유전체의 두께가 얇을수록(대향하는 2개의 전극간 거리가 짧을수록), 또한, 유전체의 유전률이 클수록 용량값이 커진다. 단, 용량 소자의 용량값을 늘리기 위해서 유전체를 얇게 하면, 2개의 전극 사이에 흐르는 누설 전류(이하, "리크 전류"라고도 함)가 증가하기 쉬워지고, 또한, 용량 소자의 절연 내압이 저하하기 쉬워진다.
트랜지스터의 게이트 전극, 게이트 절연층, 반도체층이 중첩하는 부분은, 상술한 용량 소자로서 기능한다(이하, "게이트 용량"이라고도 함). 또한, 반도체층의, 게이트 절연층을 개재하여 게이트 전극과 중첩하는 영역에 채널이 형성된다. 즉, 게이트 전극과 채널 형성 영역이 용량 소자의 2개의 전극으로서 기능하고, 게이트 절연층이 용량 소자의 유전체로서 기능한다. 게이트 용량의 용량값은 큰 것이 바람직하지만, 용량값을 늘리기 위해서 게이트 절연층을 얇게 하면, 상술한 리크 전류의 증가나 절연 내압의 저하와 같은 문제가 생기기 쉽다.
한편, 게이트 절연층(204)으로서, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz(x>0, y>0, z>0)), 산화하프늄, 산화이트륨 등의 high-k 재료를 이용하면, 게이트 절연층(204)을 두껍게 해도, 게이트 전극(202)과 반도체층(205) 사이의 용량값을 충분히 확보하는 것이 가능해진다.
예를 들면, 게이트 절연층(204)으로서 유전률이 큰 high-k 재료를 이용하면, 게이트 절연층(204)을 두껍게 해도, 게이트 절연층(204)에 산화실리콘을 이용했을 경우와 동등한 용량값을 실현할 수 있기 때문에, 게이트 전극(202)과 반도체층(205) 사이에 생기는 리크 전류를 저감할 수 있다. 또한, 게이트 전극(202)과 동일한 층을 이용해서 형성된 배선과, 그 배선과 중첩하는 다른 배선과의 사이에 생기는 리크 전류를 저감할 수 있다. 또한, high-k 재료와, 산화실리콘, 산화 질화실리콘, 질화실리콘, 질화 산화실리콘, 산화알루미늄, 산화 질화알루미늄, 및 산화갈륨 중 어느 하나 이상과의 적층 구조로 해도 좋다. 게이트 절연층(204)의 두께는 10nm 이상 300nm 이하, 보다 바람직하게는 50nm 이상 200nm 이하로 하면 좋다. 예를 들면, 게이트 절연층(204)을, 두께 10nm 이상 50nm 이하의 질화실리콘과, 두께 100nm 이상 300nm 이하의 산화 질화실리콘의 적층 구조로 해도 좋다.
또한, 게이트 절연층(204) 형성시의 온도는, 기판(200) 및 게이트 전극(202)(동일층으로 형성되는 배선을 포함함)이 견딜 수 있는 온도 이하에서, 보다 높은 것이 바람직하다. 예를 들면, 게이트 절연층(204)으로서 기판(200)을 350℃ 이상 450℃ 이하로 가열하면서, 고밀도 플라즈마 CVD법에 의해 두께 100nm의 산화 질화실리콘을 형성한다. 또한, 게이트 절연층(204) 형성시의 온도는 일정한 것이 바람직하다. 예를 들면, 게이트 절연층(204)의 형성을, 기판(200)을 350℃로 가열해서 행한다.
또한, 게이트 절연층(204)의 형성 후, 감압하, 질소 분위기하, 희가스 분위기하, 또는 초건조 에어 분위기하에서 가열 처리를 행해도 된다. 가열 처리에 의해 게이트 절연층(204)에 포함되는 수소, 수분, 수소화물, 또는 수산화물 등의 농도를 저감할 수 있다. 가열 처리도는, 기판(200)이 견딜 수 있는 온도 이하에서, 보다 높은 온도에서 행하는 것이 바람직하다. 구체적으로는, 게이트 절연층(204)의 성막 온도 이상, 기판(200)의 왜곡점 이하에서 행하는 것이 바람직하다.
또한, 게이트 절연층(204) 중의 수소 농도는, 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 하는 것이 바람직하다.
또한, 반도체층(205)에 산화물 반도체를 이용할 경우, 게이트 절연층(204)은, 반도체층(205)과 접하는 부분에서 산소를 포함하는 것이 바람직하다. 특히, 게이트 절연층(204)은, 층 중(벌크 중)에 적어도 화학 양론비를 초과하는 양의 산소가 존재하는 것이 바람직하고, 예를 들면, 게이트 절연층(204)으로서 산화실리콘을 이용할 경우에는, SiO2 +α(단,α>0)로 한다.
게이트 절연층(204)은, 스퍼터링법, MBE법, CVD법, 펄스 레이저 퇴적법, ALD법 등을 적절히 이용해서 형성할 수 있다. 또한, μ파(예를 들면, 주파수 2.45GHz)를 이용한 고밀도 플라즈마 CVD법 등을 적용할 수 있다. 또한, 게이트 절연층(204)은, 스퍼터링 타깃 표면에 대하여, 개략 수직으로 복수의 기판 표면이 세팅된 상태에서 성막을 행하는 스퍼터 장치를 이용해서 성막해도 좋다.
또한, 게이트 절연층(204)의 형성 후, 게이트 절연층(204)에 산소(적어도, 산소 래디컬, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입해서 게이트 절연층(204)을 산소 과잉 상태로 해도 좋다. 산소의 도입은, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 임플란테이션법, 산소 분위기하에서 행하는 플라즈마 처리 등을 이용할 수 있다.
또한, 산소의 도입에 의해, 게이트 절연층(204)을 구성하는 원소와 수소 사이의 결합, 혹은 그 원소와 수산기 사이의 결합을 절단함과 함께, 이들 수소 또는 수산기가 산소와 반응함으로써 물을 생성하기 때문에, 산소의 도입 후에 가열 처리를 행하면, 불순물인 수소 또는 수산기가 물로서 이탈하기 쉬워진다. 이 때문에, 게이트 절연층(204)에 산소를 도입한 후에 가열 처리를 행해도 된다. 그 후, 또한 게이트 절연층(204)에 산소를 도입하여, 게이트 절연층(204)을 산소 과잉 상태로 해도 좋다. 또한, 상기 산소의 도입과 가열 처리는, 각각을 교대로 복수 회 반복해서 행해도 좋다. 또한, 산소의 도입과 가열 처리를 동시에 행해도 된다.
반도체층(205)에 산화물 반도체를 이용할 경우, 산소의 공급원이 되는 산소를 많이(과잉으로) 포함하는 게이트 절연층(204)을 반도체층(205)과 접해서 설치함으로써, 게이트 절연층(204)으로부터 반도체층(205)에 산소를 공급할 수 있다. 반도체층(205) 및 게이트 절연층(204)을 적어도 일부가 접한 상태에서 가열 처리를 행함으로써 반도체층(205)에 대한 산소의 공급을 행해도 된다. 반도체층(205)에 산소를 공급함으로써, 반도체층(205) 중의 산소 결손을 보충할 수 있다.
본 실시 형태에서는, 게이트 절연층(204)으로서 산화 질화실리콘을 이용한다. 구체적으로는, 게이트 전극(202) 위에 산화 질화실리콘을 100nm의 두께로 형성한다.
다음으로, 게이트 절연층(204) 위에, 반도체층(205)이 되는 반도체를 형성한다. 본 실시 형태에서는, 반도체층(205)으로서 산화물 반도체를 이용한다. 또한, 산화물 반도체의 형성에 앞서, 게이트 절연층(204)의 반도체층(205)이 접해서 형성되는 영역에 평탄화 처리를 행해도 된다. 평탄화 처리로는, 특별히 한정되지 않지만, 연마 처리(예를 들면, 화학적 기계연마법(Chemical Mechanical Polishing:CMP)), 드라이에칭 처리, 플라즈마 처리를 이용할 수 있다.
플라즈마 처리로는, 예를 들면, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역 스퍼터링을 행할 수 있다. 역 스퍼터링이란, 아르곤 분위기하에서 기판측에 RF 전원을 이용해서 전압을 인가하여 기판 근방에 플라즈마를 형성해서 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 이용해도 된다. 역 스퍼터링을 행하면, 게이트 절연층(204)의 표면에 부착되어 있는 분말형 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
또한, 평탄화 처리로서의, 연마 처리, 드라이에칭 처리, 플라즈마 처리는 복수 회 행해도 좋고, 그것들을 조합해서 행해도 된다. 또한, 조합해서 행할 경우, 공정순서도 특별히 한정되지 않으며, 게이트 절연층(204) 표면의 요철 상태에 맞춰서 적절히 설정하면 된다.
산화물 반도체는, 스퍼터링법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등을 이용해서 형성할 수 있다. 또한, 산화물 반도체는, 성막시에 산소가 많이 포함되는 조건(예를 들면, 산소 100%의 분위기하에서 스퍼터링법에 의해 성막을 행하는 등)에서 성막하여, 산소를 많이 포함하는(바람직하게는 산화물 반도체가 결정 상태에서의 화학 양론적 조성에 대해, 산소의 함유량이 과잉인 영역이 포함되어 있는) 막으로 하는 것이 바람직하다.
산화물 반도체를 스퍼터링법으로 제작하기 위한 타깃은, 예를 들면 In, Ga, 및 Zn을 포함하는 금속 산화물을, In2O3:Ga2O3:ZnO=1:1:1[mol수비]의 조성으로 갖는 타깃을 이용할 수 있다. 또한, In2O3:Ga2O3:ZnO=1:1:2[mol수비]의 조성을 갖는 타깃, In2O3:Ga2O3:ZnO=1:1:4[mol수비]의 조성을 갖는 타깃, 또는 In2O3:Ga2O3:ZnO=2:1:8[mol수비]의 조성을 갖는 타깃을 이용할 수도 있다.
또한, 금속 산화물 타깃의 상대 밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하다. 상대 밀도가 높은 금속 산화물 타깃을 이용함으로써, 성막한 산화물 반도체를 치밀한 막으로 할 수 있다.
산화물 반도체의 성막은, 감압 상태로 유지된 성막실 내에 기판을 유지하고, 기판 온도를 100℃ 이상 600℃ 이하 바람직하게는 300℃ 이상 500℃ 이하로 해서 행한다.
기판을 가열하면서 성막함으로써, 성막한 산화물 반도체에 포함되는 수소, 수분, 수소화물, 또는 수산화물 등의 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하여, 상기 타깃을 이용해서 산화물 반도체를 형성한다.
성막 조건의 일례로는, 기판과 타깃의 사이와의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 전력 0.5kW, 산소(산소 유량 비율 100%) 분위기하의 조건이 적용된다. 또한, 펄스 직류 전원을 이용하면, 성막시에 발생하는 분말형 물질(파티클, 먼지라고도 함)을 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다.
또한, 상기 스퍼터링 장치를 이용해도, 산화물 반도체는 적지 않게 질소를 포함해서 형성되는 경우가 있다. 예를 들면, 산화물 반도체 중에 질소가 5×1018atoms/cm3 미만의 농도로 포함되는 경우가 있다.
여기서, 산화물 반도체를 형성하는 스퍼터링 장치에 대해 이하에 상세를 설명한다.
산화물 반도체를 형성하는 처리실은, 리크 레이트를 1×10-10Pa·m3/초 이하로 하는 것이 바람직하고, 그것에 따라 스퍼터링법에 의해 성막할 때, 막 내로의 불순물의 혼입을 저감할 수 있다.
리크 레이트를 낮게 하기 위해서는, 외부 리크뿐만 아니라 내부 리크를 저감할 필요가 있다. 외부 리크란, 미소한 구멍이나 시일 불량 등에 의해 진공계의 밖으로부터 기체가 유입하는 것이다. 내부 리크란, 진공계 내의 밸브 등의 단락부로부터의 누설이나 내부의 부재로부터의 방출 가스에 기인한다. 리크 레이트를 1×10-10Pa·m3/초 이하로 하기 위해서는, 외부 리크 및 내부 리크의 양면에서 대책을 취할 필요가 있다.
외부 리크를 줄이기 위해서는, 성막실의 개폐 부분은 메탈 가스켓으로 시일 하면 좋다. 메탈 가스켓은, 불화철, 산화알루미늄, 또는 산화크롬에 의해 피복된 금속 재료를 이용하면 바람직하다. 메탈 가스켓은 O링과 비교해 밀착성이 높아 외부 리크를 저감할 수 있다. 또한, 불화철, 산화알루미늄, 산화크롬 등의 부동태에 의해 피복된 금속 재료를 이용함으로써, 메탈 가스켓으로부터 생기는 수소를 포함하는 방출 가스가 억제되어, 내부 리크도 저감할 수 있다.
처리실의 내벽을 구성하는 부재로서, 수소를 포함하는 방출 가스가 적은 알루미늄, 크롬, 티타늄, 지르코늄, 니켈 또는 바나듐을 이용한다. 또한, 상술한 재료를 철, 크롬 및 니켈 등을 포함하는 합금 재료에 피복해서 이용해도 된다. 철, 크롬 및 니켈 등을 포함하는 합금 재료는, 강성이 있어, 열에 강하고, 또한 가공에 적합하다. 여기서, 표면적을 작게 하기 위해서 부재의 표면 요철을 연마 등에 의해 저감시켜 두면, 방출 가스를 저감할 수 있다. 혹은, 상술한 성막 장치의 부재를 불화철, 산화알루미늄, 산화크롬 등의 부동태로 피복해도 좋다.
또한, 스퍼터 가스를 처리실에 도입하기 직전에, 스퍼터 가스의 정제기를 설치하는 것이 바람직하다. 이때, 정제기에서부터 성막실까지의 배관의 길이를 5m 이하, 바람직하게는 1m 이하로 한다. 배관의 길이를 5m 이하 또는 1m 이하로 함으로써, 배관으로부터의 방출 가스의 영향을 길이에 따라서 저감할 수 있다.
처리실의 배기는, 드라이 펌프 등의 러핑 펌프와, 스퍼터 이온 펌프, 터보 분자 펌프 및 크라이오 펌프 등의 고진공 펌프를 적절히 조합해서 행하면 된다. 또한, 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들면 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 터보 분자 펌프는 큰 사이즈의 분자의 배기가 우수한 한편, 수소나 물의 배기 능력이 낮다. 또한, 물의 배기 능력이 높은 크라이오 펌프 또는 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합하는 것이 유효해진다. 또한, 터보 분자 펌프에 콜드 트랩을 가한 것이어도 된다. 크라이오 펌프 등의 흡착형의 진공 펌프를 이용해서 배기한 성막실은, 예를 들면 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 해당 성막실에서 성막한 산화물 반도체에 포함되는 불순물의 농도를 저감할 수 있다.
처리실의 내측에 존재하는 흡착물은, 내벽에 흡착되어 있기 때문에 성막실의 압력에 영향을 주지 않지만, 성막실을 배기했을 때의 가스 방출의 원인이 된다. 그 때문에, 리크 레이트와 배기 속도에 상관은 없지만, 배기 능력이 높은 펌프를 이용하여, 성막실에 존재하는 흡착물을 가능한 한 이탈시켜 미리 배기해 두는 것이 중요하다. 또한, 흡착물의 이탈을 촉진하기 위해서 성막실을 베이킹해도 좋다. 베이킹함으로써 흡착물의 이탈 속도를 10배 정도 크게 할 수 있다. 베이킹은 100℃ 이상 450℃ 이하로 행하면 좋다. 이때, 불활성 가스를 첨가하면서 흡착물의 제거를 행하면, 배기하는 것만으로는 이탈시키기 어려운 물 등의 이탈 속도를 더욱 크게 할 수 있다.
스퍼터링법에 있어서, 플라즈마를 발생시키기 위한 전원 장치는, RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 이용할 수 있다. 또한, 펄스 DC 전원을 이용하면, 성막시에 발생하는 분말형 물질(파티클, 먼지라고도 함)을 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다.
반도체층(205)의 두께는, 1nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하로 한다. 본 실시 형태에서는, 반도체층(205)으로서, AC 전원 장치를 갖는 스퍼터링 장치를 이용한 스퍼터링법에 의해, 막 두께 35nm의 In-Ga-Zn계 산화물(IGZO)을 형성한다(도 9의 (B) 참조). 또한, 타깃으로서, In:Ga:Zn=1:1:1(=1/3:1/3:1/3)의 원자비의 In-Ga-Zn계 산화물 타깃을 이용한다. 또한, 성막 조건은, 산소 및 아르곤 분위기하(산소 유량 비율 50%), 압력 0.6Pa, 전원 전력 5kW, 기판 온도 170℃로 한다. 이 성막 조건에서의 성막 속도는 16nm/min이다.
또한, 산화물 반도체 중의 나트륨(Na), 리튬(Li), 칼륨(K) 등의 알칼리 금속의 농도는, Na는 5×1016cm-3 이하, 바람직하게는 1×1016cm-3 이하, 더욱 바람직하게는 1×1015cm-3 이하, Li는 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하, K는 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하로 하는 것이 바람직하다.
산화물 반도체는 불순물에 대해 둔감해서, 산화물 반도체 중에는 상당한 금속 불순물이 포함되어 있어도 문제가 없어, 나트륨과 같은 알칼리 금속이 다량으로 포함되는 염가의 소다 석회 유리도 쓸 수 있다고 지적되어 있다(가미야, 노무라, 호소노, "아몰퍼스 산화물 반도체의 물성과 디바이스 개발의 현상", 고체물리, 아그네 기술 센터, 2009년 9월호, Vol.44, p.621-633). 그러나, 이러한 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에 불순물이다. 알칼리 토류 금속도, 산화물 반도체를 구성하는 원소가 아닌 경우에, 불순물이 된다. 특히, 알칼리 금속 중 Na는, 산화물 반도체층에 접하는 절연층이 산화물일 경우, 해당 절연층 중에 확산되어 Na+가 된다. 또한, Na는, 산화물 반도체층 내에서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 혹은, 그 결합 중에 인터럽트한다. 그 결과, 예를 들면, 임계값 전압이 마이너스 방향으로 시프트함에 따른 노멀리 온화, 이동도의 저하 등의 트랜지스터의 특성 열화가 일어나고, 뿐만 아니라 특성의 변동도 생긴다. 이 불순물에 의해 초래되는 트랜지스터의 특성 열화와 특성의 변동은, 산화물 반도체층 중의 수소의 농도가 충분히 낮은 경우에 현저하게 나타난다. 따라서, 산화물 반도체 중의 수소의 농도가 5×1019cm-3 이하, 특히 5×1018cm-3 이하인 경우에는, 산화물 반도체 중의 알칼리 금속의 농도를 상기의 값으로 할 것이 강하게 요구된다.
반도체층(205)에 이용하는 산화물 반도체로는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 그 산화물 반도체를 이용한 트랜지스터의 전기 특성의 변동을 줄이기 위한 스테빌라이저로서, 그것들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 지르코늄(Zr)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 혹은 복수 종을 가져도 좋다.
예를 들어, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, In-Zn계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.
또한, 산화물 반도체로서, 원소 J를 포함하는 화학식 InJO3(ZnO)m(m>0)으로 표기되는 재료를 이용해도 된다. 또한, 원소 J는, Zn, Ga, Al, Fe, Mn 및 Co에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n>0)로 표기되는 재료를 이용해도 된다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3), In:Ga:Zn=2:2:1(=2/5:2/5:1/5), 혹은 In:Ga:Zn=3:1:2(=1/2:1/6:1/3)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 이용할 수 있다. 혹은, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성 근방의 산화물을 이용하면 좋다.
그러나, 인듐을 포함하는 산화물 반도체는, 이것들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 격차 등)에 따라서 적절한 조성의 것을 이용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들면, In-Sn-Zn계 산화물로는 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물로도, 벌크내 결함 밀도를 낮게 함으로써 이동도를 높일 수 있다.
또한, 예를 들면 In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성 근방이라는 것은, a, b, c가, (a-A)2+(b-B)2+(c-C)2≤r2를 만족하는 것을 말하고, r은, 예를 들면 0.05로 하면 된다. 다른 산화물에서도 마찬가지이다.
반도체층(205)에 이용하는 산화물 반도체는, 단결정, 다결정(폴리 크리스탈이라고도 함) 또는 비정질 등의 상태를 취한다.
반도체층(205)에 이용하는 산화물 반도체는, 바람직하게는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)로 한다.
CAAC-OS는, 완전한 단결정이 아니며, 완전한 비정질도 아니다. CAAC-OS는, 비정질상에 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체다. 또한, 해당 결정부는, 1변이 100nm 미만의 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM:Transmission Electron Microscope)에 의한 관찰 상에서는, CAAC-OS에 포함되는 비정질부와 결정부의 경계가 명확하지 않다. 또한, TEM에 의해 CAAC-OS에는 입계(그레인 경계라고도 함)를 확인할 수 없다. 그 때문에, CAAC-OS는, 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS에 포함되는 결정부는, c축이 CAAC-OS의 피형성면 또는 표면에 수직인 방향으로 정렬되고, 또한 ab면에 수직인 방향에서 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직인 방향에서 보아 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열하고 있다. 또한, 서로 다른 결정부간에서, 각각 a축 및 b축의 방향이 상이해도 좋다. 본 명세서에서, 간단히 수직이라고 기재하는 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS에서, 결정부의 분포가 똑같지 않아도 좋다. 예를 들면, CAAC-OS의 형성 과정에 있어서, 산화물 반도체막의 표면측에서 결정 성장시킬 경우, 피형성면의 근방에 대해 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS에 불순물을 첨가함으로써, 해당 불순물 첨가 영역에서 결정부가 비정질화하는 경우도 있다.
CAAC-OS에 포함되는 결정부의 c축은, CAAC-OS의 피형성면 또는 표면에 수직인 방향으로 정렬되기 때문에, CAAC-OS의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은, CAAC-OS가 형성되었을 때의 피형성면 또는 표면에 수직인 방향으로 된다. 결정부는, 성막함으로써, 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS를 이용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 해당 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
또한, CAAC-OS와 같이 결정부를 갖는 산화물 반도체에서는, 보다 벌크내 결함을 저감할 수가 있고, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다. Ra는 원자간력 현미경(AFM:Atomic Force Microscope)으로 평가 가능하다.
단, 본 실시 형태에서 설명하는 트랜지스터(111)는, 보텀 게이트형이기 때문에, 게이트 절연층(204)의 하방에는 게이트 전극(202)이 존재한다. 따라서, 상기 평탄한 표면을 얻기 위해서 게이트 전극(202) 위에 게이트 절연층(204)을 형성한 후, 적어도 게이트 전극(202)과 중첩하는 게이트 절연층(204)의 표면에 대하여 CMP 처리 등의 평탄화 처리를 행해도 된다.
또한, 반도체층(205)으로서 In-Ga-Zn계 산화물 재료를 스퍼터링법으로 성막하는 경우, 바람직하게는, 원자수비가 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3, 또는 3:1:4로 나타내지는 In-Ga-Zn계 산화물 타깃을 이용할 수 있다. 상술한 원자수비를 갖는 In-Ga-Zn계 산화물 타깃을 이용해서 반도체층(205)을 성막함으로써, 다결정 산화물 반도체 또는 CAACOS가 형성되기 쉬워진다.
또한, 반도체층(205)이 되는 산화물 반도체의 형성 전에, 감압하, 질소 분위기하, 희가스 분위기하, 또는 초건조 에어 분위기하에서 가열 처리를 행해도 된다. 예를 들면, 질소 분위기하에서 350℃ 이상 450℃ 이하의 온도에서 가열 처리를 행해도 된다. 예를 들면, 350℃에서 1시간의 가열 처리를 행한다. 그 가열 처리에 의해, 게이트 절연층(204) 표면에 부착된 수소, 수분, 하이드로 카본 등의 불순물을 경감할 수 있다. 또한, 그 가열 처리 후에 기판(101)을 대기에 노출시키지 않고, 연속해서 산화물 반도체층을 형성하는 것이 바람직하다.
또한, 게이트 절연층(204)의 형성부터 반도체층(205)의 형성까지의 공정은, 도중에 대기에 노출시키지 않고 연속해서 행하는 것이 바람직하다. 게이트 절연층(204)과 산화물 반도체층을 도중에 대기에 노출시키지 않고 연속해서 형성하면, 게이트 절연층(204) 표면에 수소, 수분, 하이드로 카본 등의 불순물이 흡착하는 것을 방지할 수 있다. 즉, 게이트 절연층(204)과 산화물 반도체층의 계면을 청정한 상태로 할 수 있기 때문에, 반도체 장치의 신뢰성을 향상하는 것이 가능해진다.
또한, 반도체층(205)에, 과잉 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행해도 된다. 가열 처리의 온도는, 300℃ 이상 700℃ 이하, 또는 기판의 왜곡점 미만으로 한다. 가열 처리는 감압하 또는 질소 분위기하, 희가스 분위기하 등에서 행할 수 있다.
본 실시 형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 반도체층(205)에 대해 질소 분위기하에서 350℃ 이상 450℃ 이하의 온도에서 1시간의 가열 처리를 행하고, 또한 질소 및 산소 분위기하에서 350℃ 이상 450℃ 이하의 온도에서 1시간의 가열 처리를 행한다. 예를 들면, 350℃에서 1시간의 가열 처리를 행한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 이용해도 된다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할로겐 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치다. GRTA 장치는, 고온의 가스를 이용해서 가열 처리를 행하는 장치다. 고온의 가스에는, 아르곤 등의 희가스, 또는 질소와 같은 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들면, 가열 처리로서, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 넣고 몇 분간 가열한 후, 기판을 불활성 가스 중에서 꺼내는 GRTA를 행해도 된다.
또한, 가열 처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)로 하는 것이 바람직하다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리에 의해, 산화물 반도체를 구성하는 주성분 재료인 산소가 동시에 이탈되어 감소해버릴 우려가 있다. 산화물 반도체에 있어서, 산소가 이탈한 부위에서는 산소 결손이 존재하고, 그 산소 결손에 기인해서 트랜지스터의 전기적 특성 변동을 초래하는 도너 준위가 생겨버린다.
따라서, 가열 처리로 반도체층(205)을 가열한 후, 동일한 로에 고순도의 산소 가스, 고순도의 1산화2질소 가스, 또는 초건조 에어(CRDS(캐비티링 다운 레이저 분광법) 방식의 노점계를 이용해서 측정했을 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하의 공기)을 도입해도 좋다. 산소 가스 또는 1산화2질소 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 산소 가스 또는 1산화2질소 가스의 순도를, 6N 이상 바람직하게는 7N 이상(즉, 산소 가스 또는 1산화2질소 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 1산화2질소 가스의 작용에 의해, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의해 동시에 감소해버린 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 반도체층(205)을 고순도화 및 i형(진성)화할 수 있다.
또한, 탈수화 또는 탈수소화 처리를 행한 반도체층(205)에, 산소(적어도, 산소 래디컬, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입해서 막 내에 산소를 공급해도 좋다.
산소의 도입은, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 임플란테이션법, 산소 분위기하에서 행하는 플라즈마 처리 등을 이용할 수 있다.
또한, 산소의 도입에 의해, 산화물 반도체를 구성하고 있는 원소와 수소 사이의 결합, 혹은 그 원소와 수산기 사이의 결합을 절단함과 함께, 이들 수소, 또는 수산기가 산소와 반응함으로써 물을 생성하기 때문에, 후에 행해지는 가열 처리에 의해, 불순물인 수소 또는 수산기를, 물로서 이탈시키기 쉽게 할 수 있다. 이 때문에, 반도체층(205)에 산소를 도입한 후에 가열 처리를 행하고, 그 후, 반도체층(205)에 산소를 도입하여, 반도체층(205)을 산소 과잉 상태로 해도 좋다. 또한, 상기 산소의 도입과 가열 처리는, 각각을 교대로 복수 회 반복해서 행해도 된다. 또한, 산소의 도입과 가열 처리를 동시에 행해도 된다.
탈수화 또는 탈수소화 처리를 행한 반도체층(205)에 산소를 도입해서 층 중에 산소를 공급함으로써, 반도체층(205)을 i형(진성)화할 수 있다. i형(진성)화된 반도체층(205)을 갖는 트랜지스터는, 전기 특성 변동이 억제되어, 전기적으로 안정적이다.
또한, 반도체층(205) 중의 수소 농도는, 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 하는 것이 바람직하다.
이렇게, 수소 농도가 충분히 저감되어 고순도화되어, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체에서는, 캐리어 밀도가 1×1012/cm3 미만, 바람직하게는, 1×1011/cm3 미만, 보다 바람직하게는 1.45×1010/cm3 미만이 된다. 예를 들면, 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1㎛)당의 값)는, 100zA(1zA(젭토 암페어)는 1×10-21A) 이하, 바람직하게는 10zA 이하가 된다. 또한, 85℃에서는, 100zA(1×10-19A) 이하, 바람직하게는 10zA(1×10-20A) 이하가 된다. 이렇게, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 이용함으로써, 매우 우수한 오프 전류 특성의 트랜지스터를 얻을 수 있다.
또한, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 갖는 트랜지스터는, 임계값 전압이나 온 전류 등의 전기적 특성에 온도 의존성이 거의 보이지 않는다. 또한, 광 열화에 의한 트랜지스터 특성의 변동도 적다.
이렇게, 고순도화하고, 또한, 산소 결손을 저감함으로써 i형(진성)화한 산화물 반도체를 갖는 트랜지스터는, 전기적 특성 변동이 억제되어, 전기적으로 안정적이다. 따라서 안정된 전기적 특성을 갖는 신뢰성이 높은 액정 표시 장치를 제공할 수 있다.
다음으로, 반도체층(205) 위에, 소스 전극(206a), 드레인 전극(206b), 및 배선(216_j)이 되는 도전층을 형성한다. 소스 전극(206a), 드레인 전극(206b), 및 배선(216_j)에 이용하는 도전층은, 게이트 전극(202)과 마찬가지의 재료 및 방법으로 형성할 수 있다. 또한, 소스 전극(206a), 드레인 전극(206b), 및 배선(216_j)에 이용하는 도전층으로서, 도전성의 금속 산화물로 형성해도 된다. 도전성의 금속 산화물로는 산화인듐, 산화주석, 산화아연, 인듐주석 산화물(ITO라고 약기함), 인듐아연 산화물 또는 이들 금속 산화물 재료에 산화실리콘을 포함시킨 것을 이용할 수 있다.
본 실시 형태에서는, 도전층으로서 스퍼터링법에 의해 막 두께 100nm의 티타늄, 막 두께 400nm의 알루미늄, 막 두께 100nm의 티타늄의 적층을 형성한다. 그 후, 제2 포토리소그래피 공정에 의해, 소스 전극(206a), 드레인 전극(206b), 및 배선(216_j)을 형성한다(도 9의 (C) 참조).
또한, 도전층의 에칭은, 게이트 전극(202)의 형성과 마찬가지의 방법으로 행할 수 있다. 본 실시 형태에서는, 제1 에칭 조건으로 티타늄과 알루미늄의 2층을 에칭한 후, 제2 에칭 조건으로 남은 타타늄막 단층을 제거한다. 또한, 제1 에칭 조건은, 에칭 가스(BCl3:Cl2=750sccm:150sccm)를 이용하고, 바이어스 전력을 1500W로 하고, ICP 전원 전력을 0W로 하고, 압력을 2.0Pa로 한다. 제2 에칭 조건은, 에칭 가스(BCl3:Cl2=700sccm:100sccm)를 이용하고, 바이어스 전력을 750W로 하고, ICP 전원 전력을 0W로 하고, 압력을 2.0Pa로 한다.
이때, 소스 전극(206a), 드레인 전극(206b), 및 배선(216_j)의 형성에 의해 노출된 반도체층(205)의 표면에는, 도전층을 구성하는 원소나, 처리실 내에 존재하는 원소, 에칭에 이용한 에칭 가스 또는 에칭액을 구성하는 원소가 불순물로서 부착되는 경우가 있다.
불순물이 부착되면, 트랜지스터의 오프 전류의 증가, 혹은 트랜지스터의 전기적 특성의 열화가 초래되기 쉽다. 또한, 반도체층(205)에 기생 채널이 생기기 쉬워져, 전기적으로 분리되어야 할 전극이나 배선이 반도체층(205)을 통해 전기적으로 접속되기 쉬워진다.
또한, 불순물에 따라서는, 반도체층(205) 내의 표면 근방이나 측면 근방에 혼입되어, 반도체층(205) 중의 산소를 뽑아버려, 반도체층(205)의 표면 근방이나 측면 근방에 산소 결손이 형성되는 경우가 있다. 예를 들면, 상술한 에칭 가스에 포함되는 염소나 붕소나, 처리실의 구성 재료인 알루미늄은, 반도체층(205)이 저저항화(n형화)하는 요인의 하나로 될 수 있다.
따라서, 본 발명의 일 양태에서는, 소스 전극(206a) 및 드레인 전극(206b)을 형성하기 위한 에칭이 종료한 후, 반도체층(205)의 표면이나 측면에 부착된 불순물을 제거하기 위한 세정 처리(불순물 제거 처리)를 행한다.
불순물 제거 처리는, 플라즈마 처리, 또는 용액에 의한 처리에 의해 행할 수 있다. 플라즈마 처리로는, 산소 플라즈마 처리 또는 1산화2질소 플라즈마 처리 등을 이용할 수 있다. 또한, 플라즈마 처리로서 희가스(대표적으로는 아르곤)를 이용해도 된다.
또한, 용액에 의한 세정 처리로는, TMAH 용액 등의 알카리성 용액, 물, 희불산 등의 산성 용액을 이용해서 행할 수 있다. 예를 들면, 희불산을 이용할 경우, 50중량% 불산을, 물로 1/102 내지 1/105 정도, 바람직하게는 1/103 내지 1/105 정도로 희석한 희불산을 사용한다. 즉, 농도가 0.5중량% 내지 5×10-4중량%의 희불산, 바람직하게는 5×10-2중량% 내지 5×10-4중량%의 희불산을 세정 처리에 이용하는 것이 바람직하다. 세정 처리에 의해, 반도체층(205)의 표면에 부착된 상기 불순물을 제거할 수 있다.
또한, 희불산 용액을 이용해서 불순물 제거 처리를 행하면, 반도체층(205)의 표면을 에칭할 수 있다. 즉, 반도체층(205)의 표면에 부착된 불순물이나, 반도체층(205) 내의 표면 근방에 혼입된 불순물을, 반도체층(205)의 일부와 함께 제거할 수 있다. 이에 의해, 반도체층(205)의, 소스 전극(206a), 드레인 전극(206b) 및 배선(216_j)과 중첩하는 영역의 막 두께가, 중첩하지 않는 영역의 막 두께보다 커지는 경우가 있다. 예를 들면, 1/103 희석 불산(0.05중량% 불산)으로 IGZO막을 처리하면, 1초당 1 내지 3nm 막 두께가 감소하고, 2/105 희석 불산(0.0025중량% 불산)으로 IGZO막을 처리하면, 1초당 0.1nm 정도 막 두께가 감소한다.
불순물 제거 처리를 행함으로써, SIMS를 이용한 분석에 의해 얻어지는 농도의 피크값에 있어서, 반도체층 표면에서의 염소 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하, 더욱 바람직하게는 1×1018/cm3 이하)로 할 수 있다. 또한, 반도체층 표면에서의 붕소 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하, 더욱 바람직하게는 1×1018/cm3 이하)로 할 수 있다. 또한, 반도체층 표면에서의 알루미늄 농도를 1×1019/cm3 이하(바람직하게는 5×1018/cm3 이하, 더욱 바람직하게는 1×1018/cm3 이하)로 할 수 있다.
불순물 제거 처리를 행함으로써, 안정된 전기 특성을 갖는 신뢰성이 높은 트랜지스터를 실현할 수 있다.
다음으로, 소스 전극(206a), 드레인 전극(206b), 및 배선(216_j) 위에 층(207)을 형성한다(도 10의 (A) 참조). 층(207)은, 보호층으로서 기능하고, 게이트 절연층(204) 또는 기초층(201)과 마찬가지의 재료 및 방법으로 형성할 수 있다. 또한, 반도체층(205)에 산화물 반도체를 이용할 경우, 층(207)은, 반도체층(205)과 접하는 부분에서 산소를 포함하는 것이 바람직하다. 특히, 층(207)은, 층 중(벌크 중)에 적어도 화학 양론비를 초과하는 양의 산소가 존재하는 것이 바람직하다.
또한, 층(207) 형성 전에, 산소 플라즈마 처리 또는 1산화2질소 플라즈마 처리 등을 행하여, 표면에 부착된 수분이나 유기물을 제거하는 것이 바람직하다. 층(207)은, 산소 플라즈마 처리 또는 1산화2질소 플라즈마 처리 등을 행한 후, 대기에 노출시키지 않고 연속해서 형성하는 것이 바람직하다.
또한, 층(207)으로서, In 또는 Zn의 적어도 한쪽을 포함하는 산화물 절연 재료, 또는, 반도체층(205)보다 절연성이 높은 산화물 반도체 재료를 이용할 수 있다.
예를 들면, 층(207)으로서, 원소 M을 포함하는 화학식 InMZnOX(X>0)로 표기되는 In-M-Zn계 산화물을 이용할 수 있다. 이때, 원소 M으로서, 층(207)의 절연성이 반도체층(205)보다 높아지는 원소를 적용한다. 예를 들면, 원소 M으로서 4A족 원소인 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf)이나, 3A족 원소인 세륨(Ce), 4B족 원소인 게르마늄(Ge) 등의 4가의 이온이 되는 금속 원소를 적용할 수 있다.
4가의 금속 원소는 3가의 금속 원소(예를 들면, Ga 등)보다 결합 수가 1개 많아, 3가의 금속 원소보다 산소와의 결합력이 강하기 때문에, In-M-Zn계 산화물의 절연성을 높일 수 있다. 예를 들면, 원소 M으로서 Zr을 이용한 In-Zr-Zn계 산화물의 에너지 갭은, In-Ga-Zn계 산화물의 에너지 갭(약 3.2eV)보다 크고, In-Zr-Zn계 산화물은 In-Ga-Zn계 산화물보다 절연성이 높다고 할 수 있다.
또한, 절연성을 높이는 원소이면, 3A족 원소를 이용하는 것도 가능하다. 그러한 원소의 일례로는 이트륨(Y)을 들 수 있다. 이트륨은 Ga보다 전기 음성도가 작기 때문에, 산화물 반도체 중에서의 산소와의 결합을 보다 강하게 할 수 있다.
또한, 본 명세서에서, "에너지 갭"이라는 용어는, "밴드갭"이나, "금제대 폭"과 동일한 의미로 사용하고 있다. 또한, 밴드갭의 값은, 재료의 단막의 엘립소미터로 측정해서 얻어지는 값을 이용한다.
또한, In-M-Zn계 산화물 중의 원소 M의 함유량은, In의 함유량의 0.3배 이상 1.3배 미만이다. 또한, In-M-Zn계 산화물 중의 원소 M의 함유량은, Zn의 함유량의 0.3배 이상 1.3배 미만이다. 원소 M에 대하여 상대적으로 In 또는 Zn의 수를 줄이면, 절연성을 높일 수 있다.
구체적으로는, 원소 M을 포함시킨 금속 산화물 재료를 스퍼터링법으로 형성할 경우, 바람직하게는 원자수비가 In:M:Zn=1:1:1, 3:1:3, 3:2:4, 2:1:3, 4:5:4, 또는 4:2:3로 나타내지는 금속 산화물 타깃을 이용한다.
또한, 층(207)으로서, In-M1-M2-Zn계 산화물을 적용해도 좋다. 구체적으로는, 상기 재료에서, 원소 M1은 3가의 이온이 되는 금속 원소이며, 그 일부를 원소 M2로서 4가의 이온이 되는 금속 원소로 치환한다. 4가의 금속 원소는 3가의 금속 원소보다 결합 수가 1개 많으므로, 원소 M1을 원소 M2로 치환함으로써 산소와의 결합력을 높여, 산소 결손이 형성되는 것을 억제한다. 즉, 원소 M1에 대한 원소 M2의 비율을 높임으로써 상기 재료의 절연성을 높일 수 있다.
원소 M1로는, 3B족 원소인 갈륨(Ga) 등을 들 수 있다. 원소 M2로는, 4A족 원소인 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf)이나, 3A족 원소인 세륨(Ce), 4B족 원소인 게르마늄(Ge) 등을 들 수 있다. 또한, 상기 재료는 비단결정이다.
또한, 절연성을 높이는 원소이면, 원소 M2로서 3가의 금속 원소를 이용하는 것도 가능하다. 그러한 원소의 일례로는, 3A족 원소인 이트륨(Y)을 들 수 있다. 이트륨은 Ga보다 전기 음성도가 작기 때문에, 산화물 반도체 중에서의 산소와의 결합을 강하게 해서 절연성을 높일 수 있다.
또한, 상기 재료에서, 구성 원소 이외의 중금속 불순물은 거의 포함되지 않으며, 상기 재료의 순도는 3N, 바람직하게는 4N 이상이다.
본 실시 형태에서는, 층(207)으로서 In:Zr:Ga:Zn=3:0.05:0.95:2의 타깃을 이용하여, 스퍼터링법에 의해 In-M1-M2-Zn계 산화물을 형성한다.
In-M-Zn계 산화물이나, In-M1-M2-Zn계 산화물은, 반도체층(205)과의 계면의 상태를 양호하게 유지할 수 있어, 트랜지스터의 특성을 양호한 것으로 할 수 있다. 또한, 층(207)에 반도체층(205)보다 절연성이 높은 산화물 반도체를 이용함으로써, 기생 채널이 생기지 않고, 절연층의 차지 업에 의한 임계값 전압의 변동을 억제할 수 있다. 반도체층(205)보다 절연성이 높은 산화물 반도체로는, 상기 화학식으로 표기되는 재료를 적용할 수 있다.
또한, 반도체층(205)의 상층 또는 하층에, 반도체층(205)보다 절연성이 높은 산화물 반도체를 이용함으로써, 기생 채널이 생기지 않고, 절연층의 차지 업에 의한 임계값 전압의 변동을 억제할 수 있다. 따라서, 정전기 등에 의한 트랜지스터의 특성 열화나 파손을 방지할 수 있기 때문에, 반도체 장치를 수율 좋게 제작할 수가 있어, 반도체 장치의 생산성을 향상시킬 수 있다. 또한, 반도체 장치의 신뢰성을 향상시킬 수 있다. 반도체층(205)보다 절연성이 높은 산화물 반도체로는, 상기 화학식으로 표기되는 재료를 적용할 수 있다.
또한, 예를 들면 게이트 절연층(204)을 게이트 절연층(204a)과 게이트 절연층(204b)의 적층 구조로 하고(도시 생략), 게이트 절연층(204a)과 게이트 절연층(204b) 중 어느 한쪽을, 기초층(201) 또는 게이트 절연층(204)과 마찬가지의 재료 및 방법으로 형성하고, 게이트 절연층(204a)과 게이트 절연층(204b)의 다른 쪽을, In-M-Zn계 산화물 또는 In-M1-M2-Zn계 산화물을 이용해서 형성해도 좋다.
또한, 반도체층(205)보다 상층과, 반도체층(205)보다 하층에, In-M-Zn계 산화물 또는 In-M1-M2-Zn계 산화물을 이용한 층을 형성함으로써, 반도체 장치의 신뢰성을 더욱 향상시킬 수 있다.
또한, 층(207) 형성 후에, 산소(적어도, 산소 래디컬, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입해서 막 내에 산소를 공급해도 좋다. 산소의 도입은, 층(207)에 직접 도입해도 좋고, 다른 층을 개재하여 도입해도 좋다. 산소를 다른 층을 통과해서 도입하는 경우에는, 이온 주입법, 이온 도핑법, 플라즈마 이머젼 이온 임플란테이션법 등을 이용해도 된다. 또한, 층(207)에 직접 산소를 도입하는 경우에는, 상기의 방법 외에 산소 분위기하에서 행하는 플라즈마 처리 등도 이용할 수 있다.
산소의 도입에 의해, 층(207)을 구성하고 있는 원소와 수소 사이의 결합, 혹은 그 원소와 수산기 사이의 결합을 절단함과 함께, 이들 수소 또는 수산기가 산소와 반응함으로써 물을 생성하기 때문에, 산소의 도입 후에 가열 처리를 행함으로써, 불순물인 수소 또는 수산기를 물로서 이탈시키기 쉽게 할 수 있다. 즉, 층(207) 중의 불순물 농도를 더욱 저감할 수 있다. 이 때문에, 층(207)에 산소를 도입한 후에 가열 처리를 행해도 된다. 그 후, 층(207)에 산소를 더 도입하여, 층(207)을 산소 과잉 상태로 해도 좋다. 또한, 상기 산소의 도입과 가열 처리는, 각각을 교대로 복수 회 반복해서 행해도 좋다. 또한, 산소의 도입과 가열 처리를 동시에 행해도 된다.
또한, 층(207) 중의 수소 농도는, 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 하는 것이 바람직하다.
또한, 층(207) 형성 전에, 산소 플라즈마 처리 또는 1산화2질소 플라즈마 처리 등을 행하여, 표면에 부착된 수분이나 유기물을 제거하는 것이 바람직하다. 층(207)은, 산소 플라즈마 처리 또는 1산화2질소 플라즈마 처리 등을 행한 후, 대기에 노출시키지 않고 연속해서 형성하는 것이 바람직하다.
층(207)의 형성 후, 질소 분위기하, 희가스 분위기하, 산소 분위기하, 질소와 산소, 또는 희 가스와 산소의 혼합 가스 분위기하에서 가열 처리를 행해도 된다. 본 실시 형태에서는, 질소와 산소의 혼합 가스 질소 분위기하에 300℃에서 1시간의 가열 처리를 행한다.
다음으로, 제3 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 드레인 전극(206b) 위의 층(207)의 일부를 선택적으로 제거하여 컨택트홀(208)을 형성한다. 또한, 단면 K1-K2에서의 배선(216_j) 위의 층(207)의 일부를 선택적으로 제거하여 컨택트홀(220)을 형성한다. 또한, 단면 J1-J2에서의 배선(212_i) 위에서는, 층(207), 반도체층(205), 및 게이트 절연층(204)의 일부를 선택적으로 제거하여 컨택트홀(219)을 형성한다(도 10의 (B) 참조). 또한, 도시하지 않지만, 제3 포토리소그래피 공정에서, 홈부(230)도 컨택트홀(219)과 마찬가지로 형성한다. 이 때문에, 홈부(230)의 측면은, 층(207), 반도체층(205) 및 게이트 절연층(204)의 측면이 노출되어 있다.
층(207), 반도체층(205) 및 게이트 절연층(204)의 에칭은, 드라이 에칭이나 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 된다. 드라이 에칭에 이용하는 에칭 가스로는, 염소를 포함하는 가스(염소계 가스, 예를 들면 염소(Cl2), 3염화붕소(BCl3), 사염화규소(SiCl4), 사염화탄소(CCl4) 등)를 이용할 수 있다.
드라이 에칭으로는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma:유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 또한, 기초층(201)은 기판(200)으로부터의 불순물 원소의 확산을 방지하는 기능을 갖기 때문에, 상기 에칭시에 있어서, 기초층(201)이 가능한 한 에칭되지 않도록 에칭 조건을 조정하는 것이 바람직하다.
일반적으로, 반도체층의 에칭과 컨택트홀의 형성은, 서로 다른 포토리소그래피 공정에 의해 따로따로 실시되지만, 본 실시 형태에 나타내는 제작 공정에 따르면, 1회의 포토리소그래피 공정에 의해 동시에 실시하는 것이 가능해진다. 따라서, 포토마스크의 삭감뿐만 아니라, 포토리소그래피 공정 그 자체를 삭감할 수 있다. 즉, 적은 포토리소그래피 공정에 의해, 저비용으로 생산성 좋게 액정 표시 장치를 제작할 수 있다.
또한, 본 실시 형태에 나타내는 제작 공정에 따르면, 반도체층(205)의 채널 형성 영역에 포토레지스트가 직접 형성되는 경우가 없다. 특히, 반도체층(205)으로서 산화물 반도체를 이용할 경우, 반도체층(205)의 채널 형성 영역이 층(207)으로 보호되기 때문에, 그 후의 포토레지스트의 박리 세정 공정에서도, 반도체층(205)의 채널 형성 영역에 수분이 부착되는 경우가 없으므로, 트랜지스터(111)의 특성 변동이 저감되어 신뢰성이 향상된다.
다음으로, 층(207) 위에, 스퍼터링법, 진공 증착법 등을 이용하여, 화소 전극(210), 전극(221), 및 전극(222)이 되는 투광성을 갖는 도전층(투명 도전층이라고도 함)을 30nm 이상 200nm 이하, 바람직하게는 50nm 이상 100nm 이하의 두께로 형성한다(도 10의 (C) 참조).
투광성을 갖는 도전층으로는, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐주석 산화물, 인듐주석 산화물(이하, ITO라고 나타냄), 인듐아연 산화물, 산화규소를 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 이용할 수 있다. 또한, 1장 내지 10장의 그라펜 시트로 이루어지는 재료를 이용해도 된다.
또한, 본 실시 형태에서는 투과형의 액정 표시 장치의 화소부의 제작 방법에 대해서 예시했지만, 투과형에 한하지 않고, 반사형이나 반투과형의 액정 표시 장치의 화소부에도 적용할 수 있다. 반사형의 액정 표시 장치의 화소부를 얻는 경우에는, 화소 전극으로서 광 반사율이 높은 도전층(반사 도전층이라고도 함), 예를 들면 알루미늄, 티타늄, 은, 로듐, 니켈 등의 가시광의 반사율이 높은 금속, 혹은 이들 금속의 적어도 1개를 포함하는 합금, 또는 그것들의 적층을 이용하면 된다. 반투과형의 액정 표시 장치의 화소부를 얻는 경우에는, 하나의 화소 전극을, 투명 도전층과 반사 도전층으로 형성하고, 투과 부분과 반사 부분을 형성한다.
본 실시 형태에서는, 투광성을 갖는 도전층으로서 두께 80nm의 ITO층을 형성하고, 제4 포토리소그래피 공정에 의해 레지스트 마스크를 형성하여, 투광성을 갖는 도전층을 선택적으로 에칭해서, 화소 전극(210), 전극(221) 및 전극(222)을 형성한다.
화소 전극(210)은, 컨택트홀(208)을 통해 드레인 전극(206b)에 전기적으로 접속된다. 또한, 전극(221)은 컨택트홀(219)을 통해 배선(212_i)에 전기적으로 접속된다. 또한, 전극(222)은 컨택트홀(220)을 통해 배선(216_j)에 전기적으로 접속된다.
또한, 단자부(103) 및 단자부(104)에 형성되는 컨택트홀(219) 및 컨택트홀(220)에 있어서, 배선(212_i) 및 배선(216_j)을 노출시킨 상태 그대로 두지 않고, ITO 등의 도전성 산화물 재료로 덮는 것은 중요하다. 배선(212_i) 및 배선(216_j)은 금속층이기 때문에, 배선(212_i) 및 배선(216_j)을 노출시킨 상태 그대로 두면, 노출 표면이 산화되어 FPC 등과의 접촉 저항이 증대한다. 접촉 저항의 증대는, 외부로부터 입력되는 신호의 지연이나 파형의 둔화를 발생시켜, 외부로부터의 신호가 정확하게 전달되지 않아, 반도체 장치의 신뢰성이 저하되어버린다. 배선(212_i) 및 배선(216_j)의 노출 표면을 ITO 등의 도전성 산화물 재료로 덮음으로써, 접촉 저항의 증대를 방지하여, 반도체 장치의 신뢰성을 향상시킬 수 있다.
본 실시 형태에 따르면, 종래보다 적은 포토리소그래피 공정에 의해 반도체 장치를 제작하는 것이 가능해진다. 따라서, 저비용으로 생산성이 좋은 액정 표시 장치를 제작할 수 있다. 또한, 본 실시 형태에 따르면, 전기적 특성의 열화가 적은 신뢰성이 우수한 반도체 장치를 제작하는 것이 가능해진다. 따라서, 신뢰성이 우수한 액정 표시 장치를 제작할 수 있다.
본 실시 형태에서는, 보텀 게이트 구조의 트랜지스터를 예로서 설명했지만, 톱 게이트 구조의 트랜지스터에 적용하는 것도 가능하다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 2)
실시 형태 1에 나타낸 반도체 장치를 이용한 액정 표시 장치의 일 형태를 도 11에 나타낸다.
도 11의 (A)는, 트랜지스터(4010) 및 액정 소자(4013)를, 제1 기판(4001)과 제2 기판(4006) 사이에 시일재(4005)에 의해 밀봉한 패널의 평면도이며, 도 11의 (B)는, 도 11의 (A)의 M1-M2에서의 단면도에 상당한다. 또한, 제1 기판(4001) 위에 홈부(4040)가 형성되어 있다.
제1 기판(4001) 위에 설치된 화소부(4002)를 둘러싸도록 해서 시일재(4005)가 설치되고, 화소부(4002) 위에 제2 기판(4006)이 설치되어 있다. 따라서 화소부(4002)는, 제1 기판(4001)과 시일재(4005)와 제2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉되어 있다.
또한, 제1 기판(4001) 위의 시일재(4005)에 의해 둘러싸여 있는 영역보다 외측의 영역에 입력 단자(4020)를 갖고, FPC(Flexible printed circuit)(4018a), FPC(4018b)가 접속되어 있다. FPC(4018a)는, 별도 다른 기판에 제작된 신호선 구동 회로(4003)와 전기적으로 접속되고, FPC(4018b)는, 별도 다른 기판에 제작된 주사선 구동 회로(4004)와 전기적으로 접속되어 있다. 화소부(4002)에 공급되는 각종 신호 및 전위는, FPC(4018a) 및 FPC(4018b)를 통해 신호선 구동 회로(4003) 및 주사선 구동 회로(4004)로부터 공급된다.
또한, 별도 다른 기판에 제작된 구동 회로의 접속 방법은, 특별히 한정되는 것이 아니라, COG(Chip On Glass), 와이어 본딩, TCP(Tape Carrier Package) 등을 이용할 수 있다.
또한, 도시하지 않지만, 신호선 구동 회로(4003) 또는 주사선 구동 회로(4004)는, 본 명세서에서 개시하는 트랜지스터를 이용하여 기판(4001) 위에 형성해도 좋다.
표시 장치에 설치되는 표시 소자로는 액정 소자(액정 표시 소자라고도 함)를 이용할 수 있다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다.
도 11에 나타내는 표시 장치는, 전극(4016) 및 배선(4015)을 갖고 있고, 전극(4016) 및 배선(4015)은 FPC(4018a)가 갖는 단자와 이방성 도전층(4019)을 통해 전기적으로 접속되어 있다.
전극(4016)은, 제1 전극(4030)과 동일한 도전층으로 형성되고, 배선(4015)은, 트랜지스터(4010)의 소스 전극 및 드레인 전극과 동일한 도전층으로 형성되어 있다.
본 실시 형태에서는, 트랜지스터(4010)로서, 실시 형태 1에서 나타낸 트랜지스터를 적용할 수 있다. 화소부(4002)에 설치된 트랜지스터(4010)는 표시 소자와 전기적으로 접속하여 표시 패널을 구성한다. 표시 소자는 표시를 행할 수 있는 것이면 특별히 한정되지 않고, 다양한 표시 소자를 이용할 수 있다.
도 11은, 표시 소자로서 액정 소자를 이용한 표시 장치의 예를 나타내고 있다. 도 11에서, 표시 소자인 액정 소자(4013)는, 제1 전극(4030), 제2 전극(4031), 및 액정층(4008)을 포함한다. 또한, 액정층(4008)을 협지하도록 배향막으로서 기능하는 절연층(4032), 절연층(4033)이 설치되어 있다. 또한, 배향막으로서 기능하는 절연층(4032)은, 홈부(4040) 위에도 설치되어 있다. 제2 전극(4031)은 제2 기판(4006)측에 설치되고, 제1 전극(4030)과 제2 전극(4031)과는 액정층(4008)을 개재해서 적층하는 구성으로 되어 있다.
또한, 스페이서(4035)는, 제2 기판(4006) 위에 절연층으로 형성된 기둥 형상의 스페이서이며, 액정층(4008)의 막 두께(셀갭)를 제어하기 위해 설치되어 있다. 또한 구형의 스페이서를 이용해도 된다.
표시 소자로서 액정 소자를 이용할 경우, 써모 트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반 강유전성 액정 등을 이용할 수 있다. 이들 액정 재료는, 조건에 따라 콜레스테릭 상, 스메틱 상, 큐빅 상, 키랄 네마틱 상, 등방 상 등을 나타낸다.
또한, 배향막이 불필요한 블루 상을 나타내는 액정을 이용해도 된다. 블루 상은 액정상의 하나이며, 콜레스테릭 액정을 승온해 나가면, 콜레스테릭 상에서 등방 상으로 전이하기 직전에 발현되는 상이다. 블루 상은 좁은 온도 범위에서밖에는 발현되지 않기 때문에, 온도 범위를 개선하기 위해서 5중량% 이상의 키랄제를 혼합시킨 액정 조성물을 이용하여 액정층에 이용한다. 블루 상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 속도가 1msec 이하로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한 배향막을 설치하지 않아도 되므로 러빙 처리도 불필요해지기 때문에, 러빙 처리에 의해 야기되는 정전 파괴를 방지할 수가 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서 액정 표시 장치의 생산성을 향상시키는 것이 가능해진다.
또한, 액정 재료의 고유 저항율은 1×109Ω·cm 이상이며, 바람직하게는 1×1011Ω·cm 이상이며, 더욱 바람직하게는 1×1012Ω·cm 이상이다. 또한, 본 명세서에서의 고유 저항율의 값은, 20℃에서 측정한 값으로 한다.
액정 표시 장치에 설치되는 축적 용량의 크기는, 화소부에 배치되는 트랜지스터의 리크 전류 등을 고려하여, 소정 기간 동안 전하를 유지할 수 있게 설정된다. 상기 실시 형태에서 개시한, 채널이 형성되는 반도체층에, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 이용한 트랜지스터를 이용하면, 축적 용량의 크기(용량값)를, 각 화소에서의 액정 용량의 1/3 이하, 바람직하게는 1/5 이하로 할 수 있다.
상기 실시 형태에서 개시한 산화물 반도체를 채널이 형성되는 반도체층에 이용한 트랜지스터는, 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수가 있고, 전원 온 상태에서는 기입 간격도 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 적게 할 수 있기 때문에, 소비 전력을 억제하는 효과를 발휘한다. 또한, 채널이 형성되는 반도체층에 i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 이용한 트랜지스터는, 축적 용량을 설치하지 않아도 액정 소자에 인가된 전위의 유지가 가능해진다.
또한, 채널이 형성되는 반도체층의 상층 또는 하층에, 상기 반도체층보다 절연성이 높은 산화물 반도체 재료를 이용함으로써, 기생 채널이 생기지 않고, 절연층의 차지 업에 의한 임계값 전압의 변동을 억제할 수 있다. 따라서, 표시 품위가 우수한 액정 표시 장치를 제공하는 것이 가능해진다.
또한, 채널이 형성되는 반도체층에 접하는 층을, 상기 반도체층보다 절연성이 높은 산화물 반도체로 형성함으로써, 양 층의 계면 상태를 양호하게 유지할 수 있다. 따라서, 안정된 전기 특성을 갖는 신뢰성이 높은 액정 표시 장치를 제공하는 것이 가능해진다.
또한, 채널이 형성되는 반도체층에 산화물 반도체를 이용한 트랜지스터는, 비교적 높은 전계 효과 이동도가 얻어지기 때문에, 액정 표시 장치의 고속 구동이 가능하다. 따라서, 액정 표시 장치의 화소부에 상기 트랜지스터를 이용함으로써, 수직 동기 주파수를 통상의 1.5배 바람직하게는 2배 이상으로 함으로써 동화상 표시시에 문제가 되는 잔상 현상이나 동화상의 흐려짐 등을 경감하는, 소위, 배속 구동이라 불리는 구동 기술의 적용이 용이해진다. 따라서, 표시 품위가 좋은 액정 표시 장치를 제공할 수 있다.
또한, 상기 트랜지스터는, 동일 기판 위에 구동 회로부 또는 화소부로 구별해서 제작할 수도 있기 때문에, 액정 표시 장치의 부품 개수를 삭감할 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시킬 수 있다.
액정 표시 장치에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferroelectric Liquid Crystal) 모드 등을 이용할 수 있다.
또한, 노멀리 블랙형의 액정 표시 장치, 예를 들면 수직 배향(VA:Vertical Alignment) 모드를 채용한 투과형의 액정 표시 장치로 해도 좋다. 여기서, 수직 배향 모드란, 액정 표시 패널의 액정 분자의 배열을 제어하는 방식의 일종이며, 전압이 인가되지 않고 있을 때에 패널면에 대해 액정 분자가 수직 방향을 향하는 방식이다. 수직 배향 모드로는, 몇 가지 예를 들 수 있지만, 예를 들면, MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super-View) 모드 등을 이용할 수 있다. 또한, 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누어, 각각 다른 방향으로 분자를 쓰러뜨리도록 연구되어 있는 멀티 도메인화 혹은 멀티 도메인 설계라 불리는 방법을 이용할 수 있다.
또한, 액정 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 설치한다. 예를 들면, 편광 기판 및 위상차 기판에 의한 원 편광을 이용해도 된다. 또한, 광원으로서 백라이트, 사이드 라이트 등을 이용해도 된다.
또한, 백라이트로서 복수의 발광 다이오드(LED)를 이용하고, 시간 분할 표시 방식(필드 시퀀셜 구동 방식)을 행하는 것도 가능하다. 필드 시퀀셜 구동 방식을 적용함으로써, 컬러 필터를 이용하지 않고도 컬러 표시를 행할 수 있다.
또한, 화소부에서의 표시 방식은, 프로그레시브 방식이나 인터레이스 방식 등을 이용할 수 있다. 또한, 컬러 표시할 때에 화소로 제어하는 색 요소로는, RGB(R은 적, G는 녹, B는 청을 나타냄)의 3색에 한정되지 않는다. 예를 들면, RGBW(W는 백을 나타냄), 또는 RGB에 옐로우, 시안, 마젠타 등을 1색 이상 추가한 것이 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이해도 좋다. 단, 본 발명은 컬러 표시의 액정 표시 장치에 한정되는 것은 아니고, 흑백 표시의 액정 표시 장치에 적용할 수도 있다.
또한, 도 11에서, 제1 기판(4001), 제2 기판(4006)으로는, 유리 기판 외에 가요성을 갖는 기판도 이용할 수 있고, 예를 들면 투광성을 갖는 플라스틱 기판 등을 이용할 수 있다. 플라스틱으로는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 이용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름 사이에 끼운 구조의 시트를 이용할 수도 있다.
투과형의 액정 표시 장치는, 광원 또는 표시 소자로부터의 광을 투과시켜서 표시를 행한다. 따라서 광이 투과하는 화소부에 설치되는 기판, 절연층, 도전층 등의 박막은 전부 가시광의 파장 영역의 광에 대하여 투광성으로 하는 것이 바람직하다.
표시 소자에 전압을 인가하는 제1 전극 및 제2 전극(화소 전극, 공통 전극, 대향 전극 등이라고도 함)에서는, 취출하는 광의 방향, 전극이 설치되는 장소, 및 전극의 패턴 구조에 의해 투광성, 반사성을 선택하면 된다.
제1 전극(4030), 제2 전극(4031)은, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐주석 산화물, 인듐주석 산화물(이하, ITO라고 나타냄), 인듐아연 산화물, 산화 규소를 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 이용할 수 있다. 또한, 1장 내지 10장의 그라펜 시트로 이루어지는 재료를 이용해도 된다.
또한, 제1 전극(4030), 제2 전극(4031) 중 어느 한쪽은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티탄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그것들의 합금, 혹은 그 질화물에서 1개 또는 복수 종을 이용하여 형성할 수 있다.
또한, 제1 전극(4030), 제2 전극(4031)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 포함하는 도전성 조성물을 이용해서 형성할 수 있다. 도전성 고분자로는, 소위 π전자 공액계 도전성 고분자를 이용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 혹은 아닐린, 피롤 및 티오펜의 2종 이상으로 이루어지는 공중합체 또는 그 유도체 등을 들 수 있다.
또한, 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 보호 회로를 설치하는 것이 바람직하다. 보호 회로는, 비선형 소자를 이용해서 구성하는 것이 바람직하다.
이상과 같이 상기 실시 형태에서 예시한 트랜지스터를 적용함으로써, 신뢰성이 높은 액정 표시 장치를 제공할 수 있다. 또한, 상기 실시 형태에서 예시한 트랜지스터는 표시 기능을 갖는 반도체 장치뿐만 아니라, 전원 회로에 탑재되는 파워 디바이스, LSI 등의 반도체 집적 회로, 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치 등 다양한 기능을 갖는 반도체 장치에 적용하는 것이 가능하다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 3)
본 실시 형태에서는, 포토마스크 수 및 포토리소그래피 공정수를 삭감한 반도체 장치의 일례로서, 액티브 매트릭스형의 EL 표시 장치에 이용하는 것이 가능한 반도체 장치 및 그 제작 방법의 일례에 대해서, 도 12 내지 도 19를 이용하여 설명한다.
도 17의 (A)를 이용하여, EL 표시 장치에 이용하는 것이 가능한 반도체 장치(150)의 구성예를 설명한다. 반도체 장치(150)는, 기판(101) 위에 화소 영역(102)과, m개(m은 1 이상의 정수)의 단자(105_1 내지 105_m) 및 단자(107)를 갖는 단자부(103)와, n개(n은 1 이상의 정수)의 단자(106_1 내지 106_n) 및 단자(108)를 갖는 단자부(104)를 갖고 있다. 또한, 반도체 장치(150)는, 단자부(103)에 전기적으로 접속하는 m개의 배선(212_1 내지 212_m)과, 배선(224), 단자부(104)에 전기적으로 접속하는 n개의 배선(216_1 내지 216_n)과, 배선(217)을 갖고 있다. 또한, 화소 영역(102)은, 세로 m개(행)×가로 n개(열)의 매트릭스 형상으로 배치된 복수의 화소(160)를 갖고 있다. i행j열의 화소(160)(i,j)(i는 1 이상 m 이하의 정수, j는 1 이상 n 이하의 정수)는, 배선(212_i), 배선(216_j)에 각각 전기적으로 접속되어 있다. 또한 각 화소는, 양극 또는 음극의 한쪽의 전위가 공급되는 배선으로서 기능하는 배선(224)과, 양극 또는 음극의 다른 쪽의 전위가 공급되는 배선으로서 기능하는 배선(217)에 전기적으로 접속되고, 배선(224)은 단자(107)와 전기적으로 접속되고, 배선(217)은 단자(108)와 전기적으로 접속되어 있다. 또한, 배선(212_i)은 단자(105_i)와 전기적으로 접속되고, 배선(216_j)는 단자(106_j)와 전기적으로 접속되어 있다.
단자부(103) 및 단자부(104)는 외부 입력 단자이며, 외부에 설치된 제어 회로와 FPC 등을 이용해서 접속된다. 외부에 설치된 제어 회로로부터 공급되는 신호는, 단자부(103) 및 단자부(104)를 통해 반도체 장치(150)에 입력된다. 도 17의 (A)에서는, 단자부(103)를 화소 영역(102)의 좌우 외측에 형성하여, 2군데에서 신호를 입력하는 구성을 나타내고 있다. 또한, 단자부(104)를 화소 영역(102)의 상하 외측에 형성하여, 2군데에서 신호를 입력하는 구성을 나타내고 있다. 2군데에서 신호를 입력함으로써, 신호의 공급 능력이 높아지기 때문에, 반도체 장치(150)의 고속 동작이 용이해진다. 또한, 반도체 장치(150)의 대형화나 고정밀화에 수반하는 배선 저항의 증대에 따른 신호 지연의 영향을 경감할 수 있다. 또한, 반도체 장치(150)에 용장성을 갖게 하는 것이 가능해지기 때문에, 반도체 장치(150)의 신뢰성을 향상시킬 수 있다. 또한, 도 17의 (A)에서는 단자부(103) 및 단자부(104)를 각각 2군데 설치하는 구성으로 하고 있지만, 각각 1군데 설치하는 구성으로 해도 상관없다.
도 17의 (B)는, 화소(160)의 회로 구성을 나타내고 있다. 화소(160)는, 트랜지스터(111)와, 트랜지스터(121)와, EL 소자(116)와, 용량 소자(113)를 갖고 있다. 트랜지스터(111)의 게이트 전극은 배선(212_i)에 전기적으로 접속되고, 트랜지스터(111)의 소스 전극 또는 드레인 전극의 한쪽은 배선(216_j)에 전기적으로 접속되어 있다. 또한, 트랜지스터(111)의 소스 전극 또는 드레인 전극의 다른 쪽은, 트랜지스터(121)의 게이트 전극과 용량 소자(113)의 한쪽의 전극이 전기적으로 접속된 노드(115)에 전기적으로 접속되어 있다. 또한, 트랜지스터(121)의 소스 전극 또는 드레인 전극의 한쪽은 EL 소자(116)의 한쪽의 전극과 전기적으로 접속되고, 소스 전극 또는 드레인 전극의 다른 쪽은 용량 소자(113)의 다른 쪽의 전극과 배선(217)에 전기적으로 접속되어 있다. 또한, EL 소자(116)의 다른 쪽의 전극은, 배선(224)에 전기적으로 접속되어 있다. 배선(217)과 배선(224)의 전위차는, 트랜지스터(121)의 임계값 전압과 EL 소자(116)의 임계값 전압의 합계 전압보다 커지도록 설정한다.
트랜지스터(111)는, 트랜지스터(121)의 게이트 전극에, 배선(216_j)으로부터 공급되는 화상 신호를 입력시킬 것인지의 여부를 선택하는 기능을 갖는다. 배선(212_i)에 트랜지스터(111)를 온 상태로 하는 신호가 공급되면, 트랜지스터(111)를 통해 배선(216_j)의 화상 신호가 노드(115)에 공급된다.
트랜지스터(121)는, 노드(115)에 공급된 전위(화상 신호)에 따른 전류를 EL 소자(116)에 흘리는 기능을 갖는다. 용량 소자(113)는, 노드(115)와 배선(217)의 전위차를 일정하게 유지하는 기능을 갖는다. 트랜지스터(121)는, 화상 신호에 따른 전류를 EL 소자(116)에 흘리기 위한 전류원으로서 기능한다.
트랜지스터(111) 및 트랜지스터(121)의 채널이 형성되는 반도체층에는, 단결정 반도체, 다결정 반도체, 미결정 반도체, 비정질 반도체 등을 이용할 수 있다. 반도체 재료로는, 예를 들면 실리콘, 게르마늄, 실리콘 게르마늄, 탄화실리콘, 또는 갈륨비소 등을 예로 들 수 있다. 또한, 본 실시 형태에서 설명하는 표시 장치는, 화소 영역 내에 반도체층이 남는 구성이기 때문에, 상기 반도체를 이용한 표시 장치를 보텀 에미션형의 EL 표시 장치에 이용하는 경우에는, 반도체층을 매우 얇게 하거나 해서, 가시광의 투과율을 높이는 것이 바람직하다.
또한, 트랜지스터(111) 및 트랜지스터(121)의 채널이 형성되는 반도체층에는, 산화물 반도체를 이용하는 것이 적절하다. 산화물 반도체는, 에너지 갭이 3.0eV 이상으로 커서, 가시광에 대한 투과율이 크다. 또한, 산화물 반도체를 적절한 조건으로 가공해서 얻어진 트랜지스터에서는, 오프 전류를 사용시의 온도 조건하(예를 들면, 25℃)에서, 100zA(1×10-19A) 이하, 혹은 10zA(1×10-20A) 이하, 나아가 1zA(1×10-21A) 이하로 할 수 있다. 이 때문에, 용량 소자(113)를 설치하지 않아도 트랜지스터(121)의 게이트 전극에 인가된 전위의 유지가 가능해진다.
또한, 본 실시 형태에서는 트랜지스터(111) 및 트랜지스터(121)를, 모두 n채널형의 트랜지스터로서 설명을 행하지만, 어느 한쪽 또는 양쪽 모두가 p채널형의 트랜지스터이어도 된다.
용량 소자(113)는, 트랜지스터(121)의 게이트 전극에 공급된 화상 신호를 유지하기 위한 기능을 갖는다. 용량 소자(113)는, 반드시 설치할 필요는 없지만, 트랜지스터(111)가 오프 상태일 때에 소스와 드레인의 사이에 흐르는 전류(오프 전류)에 기인하는, 트랜지스터(121)의 게이트 전극에 공급된 전위의 변동을 억제할 수 있다.
EL 소자(116)는, 양극이 되는 한쪽의 전극과 음극이 되는 다른 쪽의 전극의 사이에 EL층을 협지한 구조를 가지며, EL층에 흐르는 전류량에 따라서 휘도가 제어된다. 즉, EL 소자(116)의 휘도는, 트랜지스터(121)의 소스와 드레인의 사이에 흐르는 전류량에 따라서 제어된다.
다음으로, 도 17에서 나타낸 화소(160)의 구성예에 대해서, 도 12 내지 도 15를 이용하여 설명한다. 도 12 및 도 13은, 화소(160)의 평면 구성을 나타내는 상면도다. 도 12는, 최상층에 화소 전극(210)이 형성된 상태의 상면도이며, 도 13은, 또한 화소 전극(210) 위에 격벽층(218), EL층(261), 대향 전극(226)이 형성된 상태의 상면도다. 도면을 보기 쉽게 하기 위해서, 도 12 및 도 13에서는 몇 가지의 구성 요소의 기재를 생략하고 있다.
도 14 및 도 15는, 화소(160)의 적층 구성을 도시하는 단면도다. 도 14의 (A)는, 도 12 및 도 13에서의 P1-P2의 일점 쇄선에서의 단면에 상당하고, 도 14의 (B)는, 도 12 및 도 13에서의 Q1-Q2의 일점 쇄선에서의 단면에 상당하고, 도 15는, 도 12 및 도 13에서의 R1-R2의 일점 쇄선에서의 단면에 상당한다.
또한, 노드(115)(도 17의 (B) 참조)와 전기적으로 접속하는 드레인 전극(206b)과, 게이트 전극(202)의 사이에 생기는 기생 용량이 크면, 노드(115)가 배선(212_i)의 전위 변동의 영향을 받기 쉬워지기 때문에, 트랜지스터(111)가 온 상태에서 오프 상태로 변화할 때에 노드(115)에 공급된 전위를 정확하게 유지할 수 없어, 표시 품위가 저하하는 요인이 된다. 본 실시 형태 1에서 설명한 바와 같이, 소스 전극(206a)을 U자형으로 해서 드레인 전극(206b)을 둘러싸는 형상으로 함으로써, 충분한 채널 폭을 확보하면서, 드레인 전극(206b)과 게이트 전극(202) 사이에 생기는 기생 용량을 작게 할 수 있기 때문에, EL 표시 장치의 표시 품위를 향상시킬 수 있다.
또한, 본 실시 형태에서 설명하는 반도체 장치에서도, 공정 간략화를 위해 섬 형상 반도체층을 형성하기 위한 포토리소그래피 공정을 행하지 않기 때문에, 화소 영역 모두에 반도체층(205)이 남는 구성으로 된다. 그 결과, 상기 실시 형태와 마찬가지로, 본 실시 형태에서 설명하는 반도체 장치에서도 기생 트랜지스터가 생길 우려가 있다.
본 실시 형태에서 설명하는 반도체 장치에서는, 배선(212_i)이 게이트 전극으로서 기능하고, 배선(216_j)이 소스 전극 또는 드레인 전극의 한쪽으로서 기능하고, 배선(217)이 소스 전극 또는 드레인 전극의 다른 쪽으로서 기능하는 제1 기생 트랜지스터가 생길 우려가 있다.
또한, 본 실시 형태에서 설명하는 반도체 장치에는 배선(203)이 없기 때문에, 상기 실시 형태에서 설명한 제2 기생 트랜지스터는 생기지 않지만, 화소 전극(210)이 게이트 전극으로서 기능하고, 층(207)이 게이트 절연층으로서 기능하고, 배선(216_j)이 소스 전극 또는 드레인 전극의 한쪽으로서 기능하고, 배선(217)이 소스 전극 또는 드레인 전극의 다른 쪽으로서 기능하는 제3 기생 트랜지스터가 생길 우려가 있다. 특히, 화소의 개구율을 크게 하는 등의 이유에 의해, 화소 전극(210)을 배선(216_j)이나 배선(217)에 근접시키면, 제3 기생 트랜지스터의 영향이 보다 강해진다.
또한, 배선(217)과, 인접하는 화소가 갖는 배선(216_j+1)의 전위차가 커지면, 양쪽 배선간에 생기는 전계에 의해, 양쪽 배선간의 반도체층(205)에 기생 채널이 생길 우려가 있다.
배선(212_i)에 트랜지스터(111)를 온 상태로 하는 전위가 공급되면, 제1 기생 트랜지스터도 온 상태로 되어, 배선(216_j)과 배선(217)이 전기적으로 접속된다. 제1 기생 트랜지스터에 의해 배선(216_j)과 배선(217)이 전기적으로 접속되면, 정확한 화상 신호를 노드(115)에 공급하는 것이 곤란해진다.
또한, 제3 기생 트랜지스터가 n형의 트랜지스터로서 기능하는 경우, 화소 전극(210)에 공급된, 또는 유지된 전위보다 배선(216_j)의 전위가 낮아져, 그 전위차의 절대값이 제3 기생 트랜지스터의 임계값보다도 커지면, 화소 전극(210) 아래에 위치하는 반도체층(205)에 채널이 형성되어, 제3 기생 트랜지스터가 온 상태로 된다.
제3 기생 트랜지스터가 온 상태로 되면, 배선(216_j)과 배선(217)이 전기적으로 접속된다. 제3 기생 트랜지스터에 의해 배선(216_j)과 배선(217)이 전기적으로 접속되면, 정확한 화상 신호를 노드(115)에 공급하는 것이 곤란해진다. 또한, 화소의 개구율을 크게 하는 등의 이유에 의해, 화소 전극(210)을 배선(216_j)이나 배선(217)에 근접시키면, 제3 기생 트랜지스터의 영향이 보다 강해진다.
또한, 배선(217)과, 인접하는 화소가 갖는 배선(216_j+1)의 사이에 기생 채널이 생기면, 배선(217)과 배선(216_j+1)이 전기적으로 접속되어, 정확한 화상 신호를 각각의 화소가 갖는 노드(115)에 공급하는 것이 곤란해진다.
따라서, 화소(160)에 반도체층(205)이 제거된 홈부(230)를 형성하여, 상술한 기생 트랜지스터 및 기생 채널이 생기지 않는 구성으로 한다. 홈부(230)를, 배선(216_j)과 배선(217)의 사이에 위치하는 배선(212_i)의 선 폭 방향의 양단부를 넘어 가로지르도록 형성함으로써, 제1 기생 트랜지스터의 생성을 방지할 수 있다. 또한, 홈부(230)는 배선(212_i) 위에 복수 형성해도 된다.
또한, 홈부(230)를 배선(216_j)과 화소 전극(210)의 사이, 또는 배선(217)과 화소 전극(210)의 사이의 적어도 어느 한쪽에, 배선(216_j) 또는 배선(217)이 연신하는 방향을 따라, 화소 전극(210)의 단부(231) 및 단부(232)를 넘어 형성한다. 이에 의해, 제3 기생 트랜지스터의 생성을 방지할 수 있다. 또한, 배선(216_j) 또는 배선(217)이 연신하는 방향을 따라서 형성되는 홈부(230)는, 배선(216_j) 또는 배선(217)과 평행하게 형성되어 있을 필요는 없으며, 굴곡부 또는 만곡부를 갖고 있어도 좋다.
또한, 배선(217)과, 인접하는 화소가 갖는 배선(216_j+1)의 사이에, 화소의 단부를 넘어 홈부(230)를 형성한다. 이에 의해, 기생 채널의 생성을 방지할 수 있다.
또한, 반도체층(205)이 제거된 홈부(230)의 크기에 특별히 제한은 없지만, 기생 트랜지스터 및 기생 채널의 생성을 확실하게 방지하기 위해서, 배선(216_j) 또는 배선(217)이 연신하는 방향과 직교하는 방향에서의, 홈부(230) 내의 반도체층이 제거된 부분의 거리는 1㎛ 이상으로 하는 것이 바람직하고, 2㎛ 이상으로 하면 보다 바람직하다.
도 14의 (A)에 도시하는 단면 P1-P2는, 트랜지스터(111), 트랜지스터(121), 및 용량 소자(113)의 적층 구조를 나타내고 있다. 트랜지스터(111) 및 트랜지스터(121)는, 채널 에칭형이라 불리는 보텀 게이트 구조의 트랜지스터다. 도 14의 (B)에 도시하는 단면 Q1-Q2는, 화소 전극(210) 및 홈부(230)를 포함하는, 배선(216_j)부터 배선(216_j+1)까지의 적층 구조를 나타내고 있다. 또한, 도 15에 나타내는 단면 R1-R2는, 배선(212_i)과, 배선(217) 및 배선(216_j+1)의 교차부에서의 적층 구조를 나타내고 있다.
도 14의 (A)에 도시하는 단면 P1-P2에서, 기판(200) 위에 기초층(201)이 형성되고, 기초층(201) 위에 게이트 전극(202), 게이트 전극(243), 용량 전극(215)이 형성되어 있다. 또한, 게이트 전극(202) 위에, 게이트 절연층(204)과 반도체층(205)이 형성되어 있다. 또한, 반도체층(205) 위에 소스 전극(206a) 및 드레인 전극(206b)이 형성되어 있다. 또한, 반도체층(205)의 일부에 접하고, 소스 전극(206a) 및 드레인 전극(206b) 위에 층(207)이 형성되어 있다. 층(207) 위에는 화소 전극(210)이 형성되고, 층(207)에 형성된 컨택트홀(208)을 통해 트랜지스터(121)의 소스 전극 또는 드레인 전극의 한쪽과 전기적으로 접속되어 있다.
또한, 층(207), 반도체층(205), 게이트 절연층(204)의 일부가 제거된 컨택트홀(209)이 형성되고, 컨택트홀(209)과 중첩해서 배선(213)이 형성되어 있다. 배선(213)에 의해, 트랜지스터(111)의 드레인 전극(206b)과, 트랜지스터(121)의 게이트 전극(243)이 전기적으로 접속된다. 또한, 도 14의 (A)에서는 도시하지 않지만, 층(207), 반도체층(205), 게이트 절연층(204)의 다른 일부가 제거된 컨택트홀(214)이 형성되고, 컨택트홀(214)과 중첩해서 형성되는 배선(223)에 의해 용량 전극(215)과 배선(217)이 전기적으로 접속되어 있다. 배선(213) 및 배선(223)은, 화소 전극(210)과 동일한 층에 의해 형성된다. 또한, 컨택트홀(208), 컨택트홀(209), 컨택트홀(214), 및 홈부(230)는, 동일한 공정에서 형성된다.
또한, 층(207) 위에, 화소마다 EL층(261)을 분리하기 위한 격벽층(218)이 형성되어 있다. 또한, 화소 전극(210), 및 격벽층(218) 위에 EL층(261)이 형성되고, 격벽층(218) 및 EL층(261) 위에 대향 전극(226)이 형성되어 있다. 화소 전극(210), EL층(261), 및 대향 전극(226)이 중첩하고 있는 부위가 EL 소자(116)로서 기능한다.
용량 전극(215)과 드레인 전극(206b)이, 게이트 절연층(204) 및 반도체층(205)을 사이에 두고 겹쳐 있는 부분이 용량 소자(113)로서 기능한다. 게이트 절연층(204)과 반도체층(205)은 유전체층으로서 기능한다. 용량 전극(215)과 드레인 전극(206b)의 사이에 형성되는 유전체층을 다층 구조로 함으로써, 하나의 유전체층에 핀홀이 생겨도, 핀홀은 다른 유전체층으로 피복되기 때문에, 용량 소자(113)를 정상적으로 기능시킬 수 있다. 또한, 산화물 반도체의 비유전률은 14 내지 16으로 크기 때문에, 반도체층(205)에 산화물 반도체를 이용하면, 용량 소자(113)의 용량값을 크게 하는 것이 가능해진다.
도 14의 (B)에 도시하는 단면 Q1-Q2에서, 기판(200) 위에 기초층(201)이 형성되고, 기초층(201) 위에 게이트 절연층(204)이 형성되고, 게이트 절연층(204) 위에 반도체층(205)이 형성되어 있다. 반도체층(205) 위에 배선(216_j), 배선(216_j+1), 및 배선(217)이 형성되고, 반도체층(205), 배선(216_j), 배선(216_j+1), 및 배선(217) 위에 층(207)이 형성되어 있다. 또한, 층(207) 위에 화소 전극(210)이 형성되어 있다.
배선(216_j)과 화소 전극(210)의 사이에, 게이트 절연층(204), 반도체층(205), 및 층(207)의 일부가 제거된 홈부(230)가 형성되어 있다. 또한, 배선(217)과 배선(216_j+1)의 사이에, 게이트 절연층(204), 반도체층(205), 및 층(207)의 일부가 제거된 홈부(230)가 형성되어 있다. 홈부(230)는, 적어도 그 저면에 반도체층을 갖고 있지 않은 구성으로 되어 있다.
도 15에 나타내는 단면 R1-R2에서, 기판(200) 위에 기초층(201)이 형성되고, 기초층(201) 위에 배선(212_i)이 형성되어 있다. 또한, 배선(212_i) 위에, 게이트 절연층(204)과 반도체층(205)이 형성되어 있다. 또한, 반도체층(205) 위에 배선(217) 및 인접하는 화소가 갖는 배선(216_j+1)이 형성되고, 반도체층(205), 배선(217), 및 배선(216_j+1) 위에 층(207)이 형성되어 있다. 또한, 층(207) 위에 격벽층(218)이 형성되고, 격벽층(218) 위에 대향 전극(226)이 형성되어 있다. 또한, 게이트 절연층(204), 반도체층(205), 및 층(207)의 일부가 제거된 홈부(230)가 형성되어 있다. 홈부(230)는, 적어도 그 저면에 반도체층을 갖고 있지 않은 구성으로 되어 있다.
다음으로, 도 12와 상이한 평면 구성을 갖는 화소의 일례에 대해서, 도 16을 이용하여 설명한다. 도 16은, 화소(170)의 평면 구성을 나타내는 상면도다. 또한, 도면을 보기 쉽게 하기 위해서, 도 16에서는, 기초층(201), 게이트 절연층(204), 반도체층(205), 층(207), 격벽층(218), EL층(261), 및 대향 전극(226)의 기재를 생략하고 있다. 도 16에 나타내는 화소(170)는, 도 12 및 도 13에 나타낸 화소(160)와, 홈부(230)의 평면 구성이 상이하다. 또한, 도 16에서의 P1-P2의 일점 쇄선으로 나타내는 부위의 적층 구성은, 도 14의 (A)에서 설명한 구성과 동일하다.
화소(170)는, 홈부(230)를 배선(217)과 화소 전극(210)의 사이, 및 배선(216_j)과 화소 전극(210)의 사이에 형성한 구성으로 하고 있다. 또한, 홈부(230)를 간단히 배선(212_i)의 폭 방향의 단부를 넘어 가로지르도록 형성할 뿐만 아니라, 화소(160)보다 넓게 형성하고 있다. 또한, 컨택트홀(209) 및 컨택트홀(214)을 홈부(230)와 일체로 형성하고, 용량 전극(215)이나 게이트 전극(243)의 주위에도 가능한 한 홈부(230)를 형성하는 구성으로 하고 있다. 이렇게, 홈부(230)를 광범위하게 배치함으로써, 기생 트랜지스터의 생성을 보다 확실에 방지할 수 있다.
계속해서, 도 12 내지 도 15를 이용하여 설명한 EL 표시 장치에 사용하는 것이 가능한 반도체 장치의 제작 방법에 대해서, 도 18 및 도 19를 이용하여 설명한다. 또한, 도 18 및 도 19에서의 단면 P1-P2는, 도 12 및 도 13에서의 P1-P2의 일점 쇄선으로 나타낸 부위의 단면도다. 또한, 본 실시 형태에서 설명하는 반도체 장치는, 화소 전극(210)의 형성 공정까지는, 실시 형태 1에 나타낸 반도체 장치와 마찬가지의 공정에 의해 형성하는 것이 가능하다. 또한, 적어도 상기 실시 형태에서 사용한 부호와 동일한 부호로 나타내는 부분은, 실시 형태 1에 나타낸 내용과 마찬가지의 재료 및 방법을 이용해서 형성하는 것이 가능하다. 따라서, 본 실시 형태에서의 상세한 설명은 생략한다.
우선, 기판(200) 위에 기초층(201)을 형성하고, 기초층(201) 위에 도전층을 형성한다. 계속해서, 제1 포토리소그래피 공정에 의해 도전층 위에 레지스트 마스크를 형성하여, 도전층의 일부를 선택적으로 제거해서, 게이트 전극(202), 게이트 전극(243), 용량 전극(215), 배선(212_i)(도 18에 도시하지 않음)을 형성한다(도 18의 (A) 참조). 본 실시 형태에서는, 기판(200)에 알루미노 붕규산 유리를 사용하고, 기초층(201)에 산화 질화실리콘을 사용하고, 도전층으로서 텅스텐을 사용한다.
다음으로, 게이트 전극(202), 게이트 전극(243), 용량 전극(215), 배선(212_i) 위에 게이트 절연층(204)을 형성하고, 게이트 절연층(204) 위에 반도체층(205)을 형성한다(도 18의 (B) 참조). 본 실시 형태에서는, 게이트 절연층(204)으로서 산화 질화실리콘을 이용하고, 반도체층(205)으로서 산화물 반도체를 이용한다.
다음으로, 반도체층(205) 위에, 소스 전극(206a), 드레인 전극(206b), 및 배선(216_j)(도 18에 도시하지 않음)이 되는 도전층을 형성한다. 본 실시 형태에서는, 도전층으로서 티타늄, 알루미늄, 티타늄의 적층을 형성한다. 그 후, 제2 포토리소그래피 공정에 의해 도전층의 일부를 선택적으로 제거하여, 소스 전극(206a), 드레인 전극(206b), 및 배선(216_j)을 형성한다(도 18의 (C) 참조).
다음으로, 소스 전극(206a), 드레인 전극(206b), 및 배선(216_j) 위에 층(207)을 형성한다(도 18의 (D) 참조). 본 실시 형태에서는, 층(207)으로서 InZrGaZnO막을 형성한다.
다음으로, 제3 포토리소그래피 공정에 의해 레지스트 마스크를 형성하여, 드레인 전극(206b) 위의 층(207)의 일부를 선택적으로 제거해서 컨택트홀(208)을 형성한다. 또한, 드레인 전극(206b) 위의 층(207)의 일부와, 게이트 전극(243) 위의 층(207)의 일부, 반도체층(205)의 일부, 및 게이트 절연층(204)의 일부를 선택적으로 제거하여, 컨택트홀(209)을 형성한다(도 19의 (A) 참조).
또한, 도 19에서는 도시하지 않지만, 제3 포토리소그래피 공정에서, 컨택트홀(214) 및 홈부(230)도, 컨택트홀(209)과 마찬가지로 형성한다. 이 때문에, 홈부(230)의 측면은, 층(207), 반도체층(205), 및 게이트 절연층(204)의 측면이 노출된다. 이렇게, 제3 포토리소그래피 공정에 의해 컨택트홀(208, 209, 214) 및 홈부(230)를 형성할 수 있다.
다음으로, 화소 전극(210), 배선(213), 및 배선(223)이 되는 도전층을 형성한다. 본 실시 형태에서는, 투광성을 갖는 도전층으로서 ITO를 형성한다. 계속해서, 제4 포토리소그래피 공정에 의해 도전층을 선택적으로 에칭하여, 화소 전극(210), 배선(213) 및 배선(223)을 형성한다(도 12, 도 19의 (B) 참조).
화소 전극(210)은, 컨택트홀(208)에서 트랜지스터(121)의 소스 또는 드레인의 한쪽과 전기적으로 접속된다. 또한, 컨택트홀(209)에서, 배선(213)을 통해 드레인 전극(206b)과 게이트 전극(243)이 전기적으로 접속된다. 또한, 컨택트홀(214)에서, 배선(223)을 통해 용량 전극(215)과 배선(217)이 전기적으로 접속된다.
다음으로, 제5 포토리소그래피 공정에 의해 화소 영역(102) 위에 격벽층(218)을 형성한다. 격벽층(218)을 형성하기 위한 재료로는, 유기 절연 재료, 무기 절연 재료를 이용할 수 있다. 격벽층(218)은, 화소 전극(210)과 중첩하는 위치에 개구부(262)를 갖는다(도 13, 도 14 참조). 또한, 격벽층(218)의 측벽 형상은, 테이퍼 형상 혹은 곡률을 갖는 형상으로 하는 것이 바람직하다. 격벽층(218)이 되는 재료에 감광성의 재료를 이용하면, 포토레지스트를 이용하지 않고 격벽층(218)을 형성할 수가 있고, 격벽층(218)의 측벽 형상을 연속된 곡률을 갖는 형상으로 할 수 있다. 격벽층(218)을 형성하기 위한 유기 절연 재료로는, 아크릴 수지, 페놀 수지, 폴리스티렌, 폴리이미드 등을 적용할 수 있다. 본 실시 형태에서는, 격벽층(218)으로서 감광성의 폴리이미드를 사용한다.
또한, 격벽층(218)은, 컨택트홀(208), 컨택트홀(209), 컨택트홀(214), 및 홈부(230) 위에도 형성된다. 격벽층(218)으로 컨택트홀(208), 컨택트홀(209), 컨택트홀(214), 및 홈부(230)를 매립함으로써, 컨택트홀 및 홈부를 형성했을 때 노출된 반도체층 및 절연층의 단부를 덮을 수 있다. 해당 구성으로 함으로써, 상술한 노출된 부분을 보호할 수 있기 때문에, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 격벽층(218)은, 단자부(103), 단자부(104)위에는 형성하지 않는다.
또한, 반도체 장치(150)이 갖는 단자(105_1 내지 105_m) 및 단자(106_1 내지 106_n)는, 실시 형태 1에 나타낸 반도체 장치(100)가 갖는 단자(105_1 내지 105_m) 및 단자(106_1 내지 106_n)와 마찬가지로 형성할 수 있다. 또한, 반도체 장치(150)가 갖는 단자(108)는, 실시 형태 1에 나타낸 반도체 장치(100)가 갖는 단자(105_1 내지 105_m) 또는 단자(106_1 내지 106_n)와 마찬가지로 형성할 수 있다.
다음으로, 개구부(262)의 화소 전극(210)과 접하는 영역에 EL층(261)을 형성한다. 다음으로, EL층(261) 및 격벽층(218) 위에 대향 전극(226)을 형성한다(도 19의 (C) 참조).
화소 전극(210)은 EL 소자(116)의 한쪽 전극으로서 기능한다. 또한, 대향 전극(226)은 EL 소자(116)의 다른 쪽의 전극으로서 기능한다. 또한, EL층(261)은, 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층 등을 적층해서 이용하면 된다. 또한, 화소 전극(210)을 양극으로서 이용하는 경우에는, 화소 전극(210)에 일함수가 큰 재료를 이용한다. 또한, 화소 전극(210)을 복수 층의 적층 구조로 하는 경우에는, 적어도 EL층(261)과 접하는 층에 일함수가 큰 재료를 이용한다. 또한, 대향 전극(226)을 음극으로서 이용하는 경우에는, 대향 전극(226)에 일함수가 작은 금속 재료를 이용하면 된다. 구체적으로 대향 전극(226)으로는, 알루미늄과 리튬의 합금을 이용할 수 있다.
본 실시 형태에 따르면, 종래보다 적은 포토리소그래피 공정에 의해 반도체 장치를 제작하는 것이 가능해진다. 따라서, 저비용으로, 생산성이 좋은 EL표시 장치를 제작할 수 있다. 또한, 본 실시 형태에 따르면, 전기적 특성의 열화가 적은 신뢰성이 우수한 반도체 장치를 제작하는 것이 가능해진다. 따라서, 신뢰성이 우수한 EL표시 장치를 제작할 수 있다.
본 실시 형태에서는, 보텀 게이트 구조의 트랜지스터를 예로서 설명했지만, 톱 게이트 구조의 트랜지스터에 적용하는 것도 가능하다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 4)
실시 형태 1에서 예시한 트랜지스터를 이용한 표시 장치의 일 형태를 도 20에 나타낸다.
도 20의 (A)는, 트랜지스터(4010), 및 EL 소자(4113)를, 제1 기판(4001)과 제2 기판(4006)의 사이에 밀봉재(4105)에 의해 밀봉한 패널의 평면도이며, 도 20의 (B)는, 도 20의 (A)의 M-N에서의 단면도에 상당한다. 또한, 제1 기판(4001) 위에 홈부(4040)가 형성되어 있다.
제1 기판(4001) 위에 설치된 화소부(4002)를 둘러싸도록 해서 밀봉재(4105)가 설치되고, 화소부(4002) 위에 제2 기판(4006)이 설치되어 있다. 따라서 화소부(4002)는, 제1 기판(4001)과 밀봉재(4105)와 제2 기판(4006)에 의해 밀봉되어 있다. 밀봉재(4105)는, 공지의 시일재나 유리 플릿 등을 이용해서 형성할 수 있다. 구체적으로는, 열 경화 수지 또는 광 경화 수지 등의 유기 수지나, 저융점 유리 등의 재료를 이용할 수 있다. 또한, 시일재에 건조제가 포함되어 있어도 좋다.
제1 기판(4001), 제2 기판(4006), 및 밀봉재(4105)로 둘러싸여진 공간(4007)은, 기체로 충전되어 있다. 특히, EL 소자(4113)에 대해 불활성인 기체로 충전되어 있는 것이 바람직하다. 예를 들면, 그 기체로는, 희가스나 질소로 충전되어 있는 것이 바람직하다.
또한, 제1 기판(4001) 위의 밀봉재(4105)에 의해 둘러싸여 있는 영역보다 외측의 영역에 입력 단자(4020)를 갖고, FPC(4018a)(Flexible printed circuit), FPC(4018b)가 접속되어 있다. FPC(4018a)는, 별도 다른 기판에 제작된 신호선 구동 회로(4003)와 전기적으로 접속되고, FPC(4018b)는, 별도 다른 기판에 제작된 주사선 구동 회로(4004)와 전기적으로 접속되어 있다. 화소부(4002)에 공급되는 각종 신호 및 전위는, FPC(4018a) 및 FPC(4018b)를 통해, 신호선 구동 회로(4003) 및 주사선 구동 회로(4004)로부터 공급된다.
또한, 별도 다른 기판에 제작된 구동 회로의 접속 방법은, 특별히 한정되는 것이 아니라, COG, 와이어 본딩, TCP 등을 이용할 수 있다.
또한, 도시하지 않지만, 신호선 구동 회로(4003) 또는 주사선 구동 회로(4004)는, 본 명세서에서 개시하는 트랜지스터를 이용하여 제1 기판(4001) 위에 형성해도 좋다.
도 20의 (B)에 도시하는 표시 장치는, 배선(4015) 및 전극(4016)을 갖고 있고, 배선(4015) 및 전극(4016)은 FPC(4018a)가 갖는 단자와 이방성 도전층(4019)을 통해 전기적으로 접속되어 있다.
배선(4015)은, 트랜지스터(4010)의 소스 전극 및 드레인 전극과 동일한 도전층으로 형성되고, 전극(4016)은, EL 소자(4113)의 한쪽의 전극이 되는 제1 전극(4130)과 동일한 도전층으로 형성되어 있다.
본 실시 형태에서는, 트랜지스터(4010)로서, 실시 형태 1에서 나타낸 트랜지스터를 적용할 수 있다. 화소부(4002)에 설치된 트랜지스터(4010)는 EL 소자와 전기적으로 접속하여 표시 패널을 구성한다.
또한 도 20의 (B)에 도시하는 표시 장치는, 표시 소자로서 EL 소자를 이용한 예를 나타내고 있다. 도 20에서, EL 소자(4113)는, 제1 전극(4130), 제2 전극(4131), 및 EL층(4108)을 갖는다. 해당 EL 소자(4113)와, 다른 EL 소자(4113)를 전기적으로 분리하기 위해서 설치되는 격벽층(4009)은, 홈부(4040) 위에도 형성되어 있다.
홈부(4040)를 격벽층(4009)으로 매립함으로써, 홈부(4040)를 형성했을 때 노출된 반도체층 및 절연층의 단부를 덮을 수 있다. 해당 구성으로 함으로써, 상술한 노출된 부분을 보호할 수 있기 때문에, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 본 실시 형태에서 이용하는 트랜지스터의 반도체층에 산화물 반도체층을 이용함으로써, 아몰퍼스 실리콘을 이용한 트랜지스터에 비해 높은 전계 효과 이동도가 얻어지기 때문에, 고속 구동이 가능하다. 따라서, EL 표시 장치의 화소부에 상기 트랜지스터를 이용함으로써, 고화질의 화상을 제공할 수 있다. 또한, 상기 트랜지스터는, 동일 기판 위에 구동 회로부 또는 화소부로 구별하여 제작할 수도 있기 때문에, EL 표시 장치의 부품 개수를 삭감할 수 있다.
이상과 같이 실시 형태 1에서 예시한 트랜지스터를 적용함으로써, 트랜지스터를 갖는 표시 장치의 제작 공정에 이용하는 포토마스크의 매수를 늘리지 않고, 트랜지스터의 신뢰성을 향상시킨 EL 표시 장치를 제작할 수 있다. 따라서, 저비용으로, 생산성이 높고 신뢰성이 우수한 EL표시 장치를 제공할 수 있다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 5)
상기 실시 형태에서 설명한 표시 장치는, 3D 영상을 표시하는 반도체 장치에 적용하는 것이 가능하다. 본 실시 형태에서는, 좌안용의 영상과 우안용의 영상을 고속으로 전환하는 표시 장치를 이용하여, 표시 장치의 영상과 동기하는 전용 안경을 이용해서 동화상 또는 정지 화상인 3D 영상을 시인하는 예를, 도 21을 이용해서 나타낸다.
도 21의 (A)는 표시 장치(2711)와, 전용 안경 본체(2701)가 케이블(2703)로 접속되어 있는 외관도를 나타낸다. 표시 장치(2711)에는, 본 명세서에서 개시하는 표시 장치를 이용할 수 있다. 전용 안경 본체(2701)는, 좌안용 패널(2702a)과 우안용 패널(2702b)에 설치되어 있는 셔터가 교대로 개폐함으로써 사용자가 표시 장치(2711)의 화상을 3D로서 인식할 수 있다.
또한, 표시 장치(2711)와 전용 안경 본체(2701)의 주요한 구성에 관한 블록도를 도 21의 (B)에 도시한다.
도 21의 (B)에 도시하는 표시 장치(2711)는, 표시 제어 회로(2716), 표시부(2717), 타이밍 발생기(2713), 소스선측 구동 회로(2718), 외부 조작 수단(2722) 및 게이트선측 구동 회로(2719)를 갖는다. 또한, 키보드 등의 외부 조작 수단(2722)에 의한 조작에 따라서 출력하는 신호를 가변한다.
타이밍 발생기(2713)에서는, 스타트 펄스 신호 등을 형성하는 동시에, 좌안용 영상과 좌안용 패널(2702a)의 셔터를 동기시키기 위한 신호, 우안용 영상과 우안용 패널(2702b)의 셔터를 동기시키기 위한 신호 등을 형성한다.
좌안용 영상의 동기 신호(2731a)를 표시 제어 회로(2716)에 입력해서 표시부(2717)에 표시함과 동시에, 좌안용 패널(2702a)의 셔터를 여는 동기 신호(2730a)를 좌안용 패널(2702a)에 입력한다. 또한, 우안용 영상의 동기 신호(2731b)를 표시 제어 회로(2716)에 입력해서 표시부(2717)에 표시함과 동시에, 우안용 패널(2702b)의 셔터를 여는 동기 신호(2730b)를 우안용 패널(2702b)에 입력한다.
또한, 표시 장치(2711)에 액정 표시 장치를 이용하는 경우에는, 백라이트부에 발광 다이오드(LED)를 이용하여, 시분할에 의해 컬러 표시하는 계시가법혼색법(필드 시퀀셜법)으로 하는 것이 바람직하다. 필드 시퀀셜법을 이용함으로써, 표시 장치의 해상도를 높이는 것이 가능해진다. 또한, 필드 시퀀셜법을 이용할 경우, 타이밍 발생기(2713)는, 백라이트부에도 동기 신호(2730a, 2730b)와 동기하는 신호를 입력한다. 또한, 백라이트부에 이용하는 LED는 적(R), 녹(G), 및 청(B)의 LED를 갖는 것이 바람직하다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태 6)
본 실시 형태에서는, 상기 실시 형태에서 설명한 표시 장치를 구비하는 전자 기기의 예에 대해서 설명한다.
도 22의 (A)는 노트형의 퍼스널 컴퓨터이며, 본체(3001), 케이스(3002), 표시부(3003), 키보드(3004) 등에 의해 구성되어 있다. 상기 실시 형태에서 나타낸 EL 표시 장치를 적용함으로써, 신뢰성이 높은 노트형의 퍼스널 컴퓨터로 할 수 있다.
도 22의 (B)는, 휴대 정보 단말기(PDA)이며, 본체(3021)에는 표시부(3023)와 외부 인터페이스(3025)와, 조작 버튼(3024) 등이 설치되어 있다. 또한 조작용의 부속품으로서 스타일러스(3022)가 있다. 상기 실시 형태에서 나타낸 표시 장치를 적용함으로써, 신뢰성이 높은 휴대 정보 단말기(PDA)로 할 수 있다.
도 22의 (C)는, 전자서적의 일례를 나타내고 있다. 예를 들면 전자서적은, 케이스(2706) 및 케이스(2704)의 2개의 케이스로 구성되어 있다. 케이스(2706) 및 케이스(2704)는, 축부(2712)에 의해 일체로 되어 있고, 그 축부(2712)를 축으로 해서 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이 서적과 같은 동작을 행하는 것이 가능해진다.
케이스(2706)에는 표시부(2705)가 조립되고, 케이스(2704)에는 표시부(2707)가 조립되어 있다. 표시부(2705) 및 표시부(2707)는, 이어지는 화면을 표시하는 구성으로 해도 좋고, 다른 화면을 표시하는 구성으로 해도 된다. 서로 다른 화면을 표시하는 구성으로 함으로써, 예를 들면 우측의 표시부(도 22의 (C)에서는 표시부(2705))에 문장을 표시하고, 좌측의 표시부(도 22의 (C)에서는 표시부(2707))에 화상을 표시할 수 있다. 상기 실시 형태에서 나타낸 표시 장치를 적용함으로써 신뢰성이 높은 전자서적으로 할 수 있다.
또한, 도 22의 (C)에서는, 케이스(2706)에 조작부 등을 구비한 예를 나타내고 있다. 예를 들면, 케이스(2706)에서, 전원 단자(2721), 조작 키(2723), 스피커(2725) 등을 구비하고 있다. 조작 키(2723)에 의해 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 된다. 또한, 케이스의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 된다. 또한, 전자서적은, 전자 사전으로서의 기능을 갖게 한 구성으로 해도 된다.
또한, 전자서적은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 무선에 의해, 전자서적 서버로부터 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 하는 것도 가능하다.
도 22의 (D)는 휴대 전화이며, 케이스(2800) 및 케이스(2801)의 2개의 케이스로 구성되어 있다. 케이스(2801)에는, 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속 단자(2808) 등을 구비하고 있다. 또한, 케이스(2800)에는, 휴대형 정보 단말기의 충전을 행하는 태양 전지 셀(2810), 외부 메모리 슬롯(2811) 등을 구비하고 있다. 또한, 안테나는 케이스(2801) 내부에 내장되어 있다.
또한, 표시 패널(2802)은 터치 패널을 구비하고 있고, 도 22의 (D)에는 영상 표시되어 있는 복수의 조작 키(2805)를 점선으로 나타내고 있다. 또한, 태양 전지 셀(2810)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장하고 있다.
표시 패널(2802)은, 사용 형태에 따라서 표시의 방향이 적절히 변화한다. 또한, 표시 패널(2802)과 동일면 위에 카메라용 렌즈(2807)를 구비하고 있기 때문에 영상 전화가 가능하다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화에 한하지 않고, 영상 전화, 녹음, 재생 등이 가능하다. 또한, 케이스(2800)와 케이스(2801)는 슬라이드되어, 도 22의 (D)와 같이 전개되어 있는 상태에서 중첩된 상태로 할 수가 있어, 휴대에 알맞은 소형화가 가능하다.
외부 접속 단자(2808)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능해서, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(2811)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능 외에 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 된다. 상기 실시 형태에서 나타낸 표시 장치를 적용함으로써, 신뢰성이 높은 휴대 전화로 할 수 있다.
도 22의 (E)는 디지털 비디오 카메라이며, 본체(3051), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등에 의해 구성되어 있다. 상기 실시 형태에서 나타낸 표시 장치를 적용함으로써, 신뢰성이 높은 디지털 비디오 카메라로 할 수 있다.
도 22의 (F)는, 텔레비전 장치의 일례를 나타내고 있다. 텔레비전 장치는, 케이스(9601)에 표시부(9603)가 조립되어 있다. 표시부(9603)에 의해 영상을 표시하는 것이 가능하다. 또한 여기서는, 스탠드(9605)에 의해 케이스(9601)를 지지한 구성을 나타내고 있다. 상기 실시 형태에서 나타낸 표시 장치를 적용함으로써 신뢰성이 높은 텔레비전 장치로 할 수 있다.
텔레비전 장치의 조작은, 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모콘 조작기에 의해 행할 수 있다. 또한, 리모콘 조작기에, 해당 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 설치하는 구성으로 해도 된다.
또한, 텔레비전 장치는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통해 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자에게서 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자간끼리 등)의 정보 통신을 행하는 것도 가능하다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절히 조합해서 실시하는 것이 가능하다.
100 : 반도체 장치 101 : 기판
102 : 화소 영역 103 : 단자부
104 : 단자부 105_1 내지 105_m : 단자
106_1 내지 106_n : 단자 107 : 단자
108 : 단자 110 : 화소
111 : 트랜지스터 112 : 액정 소자
113 : 용량 소자 114 : 전극
115 : 노드 116 : EL 소자
120 : 화소 121 : 트랜지스터
130 : 화소 150 : 반도체 장치
160 : 화소 200 : 기판
201 : 기초층 202 : 게이트 전극
203 : 배선 204 : 게이트 절연층
205 : 반도체층 207 : 층
208 : 컨택트홀 209 : 컨택트홀
210 : 화소 전극 211 : 화소 전극
212_1 내지 212_n : 배선 213 : 배선
214 : 컨택트홀 215 : 용량 전극
216_1 내지 216_n : 배선 217 : 배선
218 : 격벽층 219 : 컨택트홀
220 : 컨택트홀 221 : 전극
222 : 전극 223 : 배선
224 : 배선 225 : 대향 전극 접속부
226 : 대향 전극 230 : 홈부
231 : 단부 232 : 단부
233 : 단부 234 : 단부
240 : 홈부 243 : 게이트 전극
251 : 홈부 252 : 홈부
253 : 홈부 254 : 홈부
255 : 홈부 256 : 홈부
257 : 홈부 258 : 홈부
261 : EL층 262 : 개구부
2701 : 안경 본체 2703 : 케이블
2704 : 케이스 2705 : 표시부
2706 : 케이스 2707 : 표시부
2711 : 표시 장치 2712 : 축부
2713 : 타이밍 발생기 2716 : 표시 제어 회로
2717 : 표시부 2718 : 소스선측 구동 회로
2719 : 게이트선측 구동 회로 2721 : 전원 단자
2722 : 외부 조작 수단 2723 : 조작 키
2725 : 스피커 2800 : 케이스
2801 : 케이스 2802 : 표시 패널
2803 : 스피커 2804 : 마이크로폰
2805 : 조작 키 2806 : 포인팅 디바이스
2807 : 카메라용 렌즈 2808 : 외부 접속 단자
2810 : 태양 전지 셀 2811 : 외부 메모리 슬롯
3001 : 본체 3002 : 케이스
3003 : 표시부 3004 : 키보드
3021 : 본체 3022 : 스타일러스
3023 : 표시부 3024 : 조작 버튼
3025 : 외부 인터페이스 3051 : 본체
3053 : 접안부 3054 : 조작 스위치
3056 : 배터리 4001 : 기판
4002 : 화소부 4003 : 신호선 구동 회로
4004 : 주사선 구동 회로 4005 : 시일재
4006 : 기판 4007 : 공간
4008 : 액정층 4009 : 격벽층
4010 : 트랜지스터 4013 : 액정 소자
4015 : 배선 4016 : 전극
4019 : 이방성 도전층 4020 : 입력 단자
4030 : 전극 4031 : 전극
4032 : 절연층 4033 : 절연층
4035 : 스페이서 4040 : 홈부
4105 : 밀봉재 4108 : EL층
4113 : EL 소자 4130 : 전극
4131 : 전극 9601 : 케이스
9603 : 표시부 9605 : 스탠드
105_i : 단자 106_j : 단자
204a : 게이트 절연층 204b : 게이트 절연층
206a : 소스 전극 206b : 드레인 전극
212_i : 배선 216_j : 배선
2702a : 좌안용 패널 2702b : 우안용 패널
2730a : 동기 신호 2730b : 동기 신호
2731a : 동기 신호 2731b : 동기 신호
4018a : FPC 4018b : FPC

Claims (18)

  1. 반도체 장치에 있어서,
    게이트 전극, 게이트 절연층, 소스 전극, 드레인 전극, 및 제1 산화물 반도체를 포함하는 반도체층을 포함하는 트랜지스터;
    상기 게이트 전극에 전기적으로 접속된 제1 배선;
    용량 배선;
    상기 소스 전극에 전기적으로 접속된 제2 배선;
    상기 제2 배선과 상기 반도체층 위의 상기 반도체층보다 높은 절연성을 갖는 제2 산화물 반도체를 포함하는 층(layer);
    상기 드레인 전극에 전기적으로 접속된 화소 전극; 및
    상기 제1 배선의 적어도 일부 및 상기 용량 배선의 적어도 일부 위의 홈부
    를 포함하고,
    상기 반도체층은 상기 제1 배선, 상기 제2 배선, 상기 화소 전극, 및 상기 용량 배선과 중첩하고,
    상기 홈부는 상기 제2 배선이 연장되는 방향을 따라 상기 화소 전극의 단부(edge)를 넘어 연장되는, 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 게이트 전극 및 상기 용량 배선은 동일 재료를 포함하는, 반도체 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 홈부는 상기 층(layer), 상기 반도체층 및 상기 게이트 절연층 중 어느 층도 존재하지 않는 부분인, 반도체 장치.
  8. 반도체 장치에 있어서,
    제1 산화물 반도체를 포함하는 반도체층을 포함하는 트랜지스터;
    상기 반도체층 아래에 적어도 부분적으로 제공된 제1 배선;
    상기 반도체층 아래에 적어도 부분적으로 제공된 용량 배선;
    상기 반도체층에 전기적으로 접속된 제2 배선;
    상기 제2 배선과 상기 반도체층 위의 상기 반도체층보다 높은 절연성을 갖는 제2 산화물 반도체를 포함하는 층(layer);
    상기 반도체층에 전기적으로 접속된 화소 전극; 및
    상기 제1 배선의 적어도 일부 및 상기 용량 배선의 적어도 일부 위의 홈부
    를 포함하고,
    상기 반도체층은 상기 제1 배선, 상기 제2 배선, 상기 화소 전극, 및 상기 용량 배선과 중첩하고,
    상기 홈부는 상기 제2 배선이 연장되는 방향을 따라 상기 화소 전극의 단부를 넘어 연장되는, 반도체 장치.
  9. 제1항 또는 제8항에 있어서,
    상기 층(layer)은 In, 원소 M, 및 Zn을 포함하는 산화물 재료를 포함하고,
    상기 원소 M은 3A족 원소, 4A족 원소, 또는 4B족 원소인, 반도체 장치.
  10. 제9항에 있어서,
    상기 층(layer)은, 상기 원소 M을 포함하는 In-M-Zn계 산화물로 형성되는, 반도체 장치.
  11. 제10항에 있어서,
    상기 원소 M은, Ti, Zr, Hf, Ge, Ce 또는 Y인, 반도체 장치.
  12. 제8항에 있어서,
    상기 제1 배선 및 상기 용량 배선은 동일 재료를 포함하는, 반도체 장치.
  13. 제1항 또는 제8항에 있어서,
    상기 홈부의 적어도 저면에는 상기 반도체층이 존재하지 않는, 반도체 장치.
  14. 제8항에 있어서,
    상기 홈부는 상기 층(layer), 상기 반도체층 및 상기 트랜지스터의 게이트 절연층 중 어느 층도 존재하지 않는 부분인, 반도체 장치.
  15. 반도체 장치의 제작 방법에 있어서,
    제1 포토리소그래피 공정에 의해 기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 제1 산화물 반도체를 포함하는 제1 반도체층을 형성하는 단계;
    제2 포토리소그래피 공정에 의해 상기 제1 반도체층 위에 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 제1 반도체층의 표면에 부착된 불순물 중 적어도 일부를 제거하도록 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계 후 희불산 용액을 사용하여 세정 처리를 수행하는 단계로서, 상기 희불산 용액은 0.5중량% 내지 5×10-4중량%의 농도를 갖는, 상기 세정 처리를 수행하는 단계;
    상기 세정 처리를 수행하는 단계 후 상기 소스 전극 및 상기 드레인 전극 위에 상기 제1 반도체층보다 높은 절연성을 갖는 제2 산화물 반도체를 포함하는 제2 반도체층을 형성하는 단계;
    제3 포토리소그래피 공정에 의해, 상기 드레인 전극과 중첩하는 상기 제2 반도체층의 일부를 선택적으로 제거하여 컨택트홀을 형성하고, 상기 제2 반도체층, 상기 제1 반도체층, 및 상기 게이트 절연층의 일부를 제거하여 홈부를 형성하는 단계; 및
    제4 포토리소그래피 공정에 의해 상기 제2 반도체층 위에 화소 전극을 형성하는 단계
    를 포함하는, 반도체 장치의 제작 방법.
  16. 제15항에 있어서,
    상기 제2 반도체층은 In, 원소 M, 및 Zn을 포함하는 산화물 재료를 포함하고,
    상기 원소 M은 3A족 원소, 4A족 원소, 또는 4B족 원소인, 반도체 장치의 제작 방법.
  17. 제16항에 있어서,
    상기 제2 반도체층은, 상기 원소 M을 포함하는 In-M-Zn계 산화물로 형성되는, 반도체 장치의 제작 방법.
  18. 제17항에 있어서,
    상기 원소 M은, Ti, Zr, Hf, Ge, Ce 또는 Y인, 반도체 장치의 제작 방법.
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