KR101951825B1 - 고전압 p 형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터 - Google Patents

고전압 p 형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터 Download PDF

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Abstract

고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터(10)는 기판(100); 상기 기판(100) 상에 형성된 N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터(200); 및
상기 N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터(200)의 드레인에 형성된 P형 금속 산화물 반도체 전계 효과 트랜지스터(300)를 포함하며, 상기 P형 금속 산화물 반도체 전계 효과 트랜지스터(300)의 게이트는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터(10)의 게이트 역할을 하고; P형 금속 산화물 반도체 전계 효과 트랜지스터(300)의 드레인은 상기 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터(10)의 드레인 역할을 하며; 상기 N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 소스(200)는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터(10)의 소스 역할을 한다.

Description

고전압 P 형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터
본 발명은 반도체 제조 기술 분야에 관한 것으로서, 특히 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터에 관한 것이다.
종래의 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터(PLDMOS, P-type lateral double-diffused metal oxide semiconductor field effect transistor) 구조는 고전압 레지스턴스를 달성하기 위해 일정 길이의 낮은 도핑의 p형 드리프트 영역을 필요로 한다. 따라서, 고전압 N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터(NLDMOS, N-type lateral double-diffused metal oxide semiconductor field effect transistor)의 고전압 집적화 동안, 낮은 도핑의 P형 영역에 대한 또 다른 포토 에칭 동작이 필요하며, 이는 공정 복잡성 및 공정 비용을 증가시킨다.
따라서, 간단한 공정 및 저비용으로 소자의 고전압 레지스턴스 성능을 달성할 수 있는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터를 제공할 필요가 있다.
고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터는 기판; 상기 기판 상에 형성된 N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터; 및 상기 N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 드레인에 형성된 P형 금속 산화물 반도체 전계 효과 트랜지스터를 포함하며,
P형 금속 산화물 반도체 전계 효과 트랜지스터의 게이트는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 게이트 역할을 하고; P형 금속 산화물 반도체 전계 효과 트랜지스터의 드레인은 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 드레인 역할을 하며; N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 소스는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 소스 역할을 한다.
P형 금속 산화물 반도체 전계 효과 트랜지스터를 N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 드레인에 배치함으로써 상기 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터는 상기 소자가 턴 온되는 경우 상기 소자가 P형 금속 산화물 반도체 전계 효과 트랜지스터의 성능을 가질 수 있게 하고; 턴 오프되는 경우, 상기 소자는 N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터에 의해 전압에 저항하므로, 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 전압 레지스턴스(voltage resistance,
Figure 112017074505317-pct00001
) 성능이 달성될 수 있다.
상기 고전압 P 형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터는 전압 레지스턴스를 달성하기 위해 낮은 도핑의 P 형 드리프트 영역을 배치 할 필요가 없다. 따라서 집적 공정 중에는 리소그래피(lithography) 층 및 주입(implantation)의 수를 증가시킬 필요가 없기 때문에, 간단한 제조 공정 및 보다 낮은 비용을 갖는다.
본 발명의 실시예 또는 종래 기술에 따른 기술적 해결책을보다 명확하게 묘사하기 위해, 실시예 또는 종래 기술을 설명하기 위한 첨부 도면이 다음에서 간단히 소개된다. 명백하게, 다음의 설명에서 첨부 도면은 본 발명의 일부 실시예에 불과하며, 당업자는 창조적인 노력없이 첨부된 도면으로부터 다른 도면을 도출할 수 있다.
도 1은 일 실시예에서 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 개략도이다.
도 2는 도 1에 도시된 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 등가 구조이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 다양한 실시 예들은 많은 다른 형태로 구현될 수 있으며, 여기에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다. 오히려, 이들 실시예는 본 발명이 철저하고 완전하게 이루어질 수 있도록 제공되며, 당업자에게 본 발명의 범위를 충분히 전달할 것이다. 동일하거나 유사한 참조 문자를 사용하여 식별되는 요소는 동일하거나 유사한 요소를 지칭한다.
본 명세서와 도면에서, 층 또는 영역에 부여된 참조 기호 N과 P는 이들 층 또는 영역이 복수의 전자 또는 정공(holes)을 포함하는 것을 나타낸다. 또한, N또는 P에 부여된 + 및 -는 도펀트(dopant)의 농도가 이러한 기호가 분포하지 않은 층에서의 도펀트의 농도보다 높거나 낮은 것을 나타낸다. 이하의 실시예 및 도면을 설명함에있어서, 동일한 구성요소는 동일한 참조 부호로 부여되고, 중복되는 도시는 생략한다.
고전압 p형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터(PLDMOS 트랜지스터)는 기판; 상기 기판 상에 형성된 N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터(NLDMOS 트랜지스터); 및 N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 드레인에 형성된 P형 금속 산화물 반도체 전계 효과 트랜지스터(PMOS 트랜지스터)를 포함한다. N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터 및 P형 금속 산화물 반도체 전계 효과 트랜지스터는 당 업계에서 일반적인 전계 효과 트랜지스터 구조를 사용할 수 있고, 특정 전계 효과 트랜지스터 구조에 한정되지 않는다. 상기 실시예에서, P형 금속 산화물 반도체 전계 효과 트랜지스터의 게이트는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 게이트 역할을 하며; P형 금속 산화물 반도체 전계 효과 트랜지스터의 드레인은 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 드레인 역할을 하고; N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 소스는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 소스 역할을 한다.
P형 금속 산화물 반도체 전계 효과 트랜지스터를 N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 드레인에 배치함으로써 상기 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터는 상기 소자가 턴 온되는 경우 P형 금속 산화물 반도체 전계 효과 트랜지스터의 성능을 가질 수 있게 하고; 턴 오프되는 경우, 상기 소자는 N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터에 의해 전압에 저항하므로, 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 전압 레지스턴스 성능이 달성될 수 있다. 상기 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터는 전압 레지스턴스를 달성하기 위해 낮은 도핑의 P형 드리프트 영역을 배치할 필요가 없다. 따라서, 집적화 공정 도중에, 리소그래피 층 및 주입의 수를 증가시킬 필요가 없어, 간단한 제조 공정 및 낮은 비용을 가진다.
본 실시예에서의 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터는 다음의 특정 실시예와 함께 더 상세하게 설명될 것이다.
도 1은 일 실시예에서의 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 개략도를 도시한다. 도 1에 도시된 바와 같이, 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터(고전압 PLDMOS 트랜지스터)(10)는 기판(100); 상기 기판(100) 상에 위치하는 N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터(MLDMOS 트랜지스터) 부분(200); 및 N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터(200)의 드레인에 위치하는 P형 금속 산화물 반도체 전계 효과 트랜지스터(PMOS 트랜지스터) 부분(300)을 포함한다
상기 실시예에서, 기판(100)은 P형 기판이다. 상기 소자의 전압 레지스턴스를 달성하기 위해, 기판(100)의 저항률(resistivity)은 일반적으로 보다 크다. 상기 실시예에서, 기판(100)의 저항률은 50 Wㆍcm 내지 95 Wㆍcm이다. 다른 실시예에서, 기판의 저항률은 상기 소자의 특정 요건에 따라 결정될 수 있는 것으로 이해될 수 있다.
NLDMOS 트랜지스터(200) 부분은 다음을 포함한다: 기판 (100) 상에 위치한 P 우물(202) 및 제1 N 우물(204); P 우물(202) 상에 위치하는 제1 소스 도출(lead-out) 영역(206); 제 1 N 우물(204) 상에 위치하는 전계 산화물 층(field oxide layer)(208); 상기 P 우물(202)의 표면으로부터 상기 제1 N 우물(204)의 표면으로 연장되는 제1 게이트 산화막(210); 및 제1 게이트 산화물 층(210) 및 전계 산화물 층(208)의 표면에 위치한 제 1 폴리실리콘 게이트(212). 제1 소스 도출 영역(206)은 제1 N형 도출 영역 및 제1 P형 도출 영역을 포함하고, 금속 전극(20)에 의해 도출되어 NLDMOS 트랜지스터(200)의 소스 역할을 하며, 또한 고전압 PLDMOS 트랜지스터(10)의 소스(S) 역할을 한다. 제1 폴리실리콘 게이트(212)는 금속 전극(20)에 의해 도출되어 NLDMOS 트랜지스터(200)의 게이트 역할을 한다. P 우물(202)은 상기 소자의 스위칭이 그 게이트에 의해 제어될 수 있도록 NLDMOS 트랜지스터(200) 부분에 소자 전도 트렌치(device conductive trench)를 제공하도록 구성된다. 이 실시예에서, P 우물(202)의 도핑 농도는 PLDMOS 트랜지스터(10)의 전압 레지스턴스를 더 개선시키기 위해 제1 N 우물(204)의 도핑 농도보다 높다. 다른 실시예에서, P 우물(202)의 도핑 농도가 합리적인 특정 범위 내에 있는 것을 보장하는 한, P 우물(202)의 도핑 농도는 제1 N 우물(204)의 도핑 농도와 동일하거나 보다 낮을 수 있다. 상기 실시예에서, P 우물(202)의 도핑 농도는 1×1012 cm-3 내지 1×1013 cm-3이다. PLDMOS 트랜지스터(10)에서, 전압 레지스턴스 부분인 NLDMOS 트랜지스터(200)가 정상적으로 개방되도록 NLDMOS 트랜지스터(200)의 게이트는 하이 레벨로 설정된다. 제1 N 우물(204)은 PLDMOS 트랜지스터의 전압 레지스턴스 영역 역할을 한다. PLDMOS 트랜지스터(10)가 턴 오프되는 경우, 제1 N 우물(204)은 상기 소자에 의해 요구되는 전압 레지스턴스 용량을 제공할 수 있다. 제1 N 우물(204)의 길이는 PLDMOS 트랜지스터(10)의 전압 레지스턴스 요구에 따라 설정될 수 있다. 제1 소스 도출 영역(206) 상의 제1 P형 도출 영역은 P+ 도출 영역이고, 제1 N형 도출 영역은 N+ 도출 영역이다.
PMOS 트랜지스터(300) 부분은 다음을 포함한다: 기판 상에 위치하는 제2 N 우물(302); 제2 N 우물(302) 상에 위치하는 드레인 도출 영역(304) 및 소스 도출 영역(306); 제2 N 우물(302)의 표면 및 드레인 도출 영역(304)과 소스 도출 영역(306) 사이에 위치하는 제2 게이트 산화물 층(308); 및 제2 게이트 산화물 층(308)의 표면 상에 위치하는 제2 폴리실리콘 게이트(310). 드레인 도출 영역(304)은 금속 전극(20)에 의해 도출되어 PMOS 트랜지스터(300)의 드레인 역할을 하고 또한 PLDMOS 트랜지스터(10)의 드레인(D) 역할을 한다. 제2 폴리실리콘 게이트(310)는 금속 전극(20)에 의해 도출되어 PMOS 트랜지스터(300)의 게이트 역할을 하고 PLDMOS 트랜지스터(10)의 게이트(G) 역할을 한다. 제2 소스 도출 영역(306)은 제2 P형 도출 영역 및 제2 N형 도출 영역을 포함하고, 이들은 금속 전극(20)에 의해 연결되어 PMOS 트랜지스터(300)의 소스 역할을 한다. 제2 N 우물(302)은 PMOS 트랜지스터(300)의 채널 영역이고, PMOS 트랜지스터(300)의 게이트에 의해 전체 PLDMOS 트랜지스터(10)의 온 오프를 제어한다. 제2 N 우물(302)의 도핑 농도는 제1 N 우물(204)의 도핑 농도보다 높고 제1 N 우물(204)과 접촉하여 채널의 전도 성능을 개선시킨다. 제2 N 우물(302)의 도핑 농도는 1×1012 cm-3 내지 1×1013 cm-3이다. 제2 N 우물(302)의 우물 깊이가 증가함으로써, PMOS 트랜지스터(10)의 게이트, 소스 도출 영역 및 드레인 리드아웃 영역의 오버랩(overlap) 영역이 증가하여, 기생 용량(parasitic capacitance)의 증가를 초래하고 전체 PLDMOS 트랜지스터(10)의 성능에 영향을 미친다. 따라서, 제2 N 우물(302)의 우물 깊이는 너무 깊게 설정될 수 없다. 상기 실시예에서, 제2 N 우물(302)의 우물 깊이는 기생 용량을 감소시키기 위해 제1 N 우물(204)의 우물 깊이보다 작다. 다른 실시예에서, 제2 N 우물(302)의 우물 깊이는 제1 N 우물(204)의 우물 깊이와 동일하거나 그 이상일 수 있다. 상기 실시예에서, 제2 N 우물(302)의 우물 깊이는 4마이크론(microns) 내지 6 마이크론이다. 드레인 도출 영역(304)은 P+ 도출 영역이고, 제2 소스 도출 영역(306)의 제2 P형 도출 영역은 P+ 도출 영역이다. 제2 N형 도출 영역은 N+ 도출 영역이다. 전계 산화물 층(208)은 제1 N 우물(204)의 표면으로부터 제2 N 우물(302)의 표면까지 연장된다.
도 2는 도 1에 도시된 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 등가 구조를 도시한다. NLDMOS 트랜지스터(200)가 정상적으로 개방되도록, NLDMOS 트랜지스터(200)의 게이트는 하이 레벨로 설정된다. 특성 도 3의 연결 관계로부터, NLDMOS_G의 스위칭 특성은 PMOS와 일치(동시에 턴 온되고, 동시에 턴 오프)하므로, PMOS(300)의 게이트(G)만이 제어 터미널 역할을 할 수 있다. PMOS_D는 PLDMOS 트랜지스터(10)의 드레인이고, 상기 소자가 작동할 경우 초 고전압 상태가 된다; NLDMOS_S는 PLDMOS 트랜지스터(10)의 소스이다. 특히, 고전압 PLDMOS 트랜지스터(10)의 게이트가 하이 레벨인 경우, 상기 소자는 턴 오프되고, 드리프트 영역으로서 보다 긴 제1 N 우물(204)에 의해 전압에 저항한다. 고전압 PLDMOS 트랜지스터(10)의 게이트가 로우 레벨인 경우, 상기 소자는 턴 온되고, 상기 소자의 전류는 제2 N 우물(302)을 통과한 후 제1 N 우물(204) 영역으로 흘러 전류 경로를 형상한다.
PMOS 트랜지스터(300)를 NLDMOS 트랜지스터(200)의 드레인에 배치함으로써 상기 고전압 PLDMOS 트랜지스터(10)는 상기 소자가 턴 온되는 경우 상기 소자가 PMOS 트랜지스터(300)의 성능을 가질 수 있게 하고; 턴 오프되는 경우, 상기 소자가 NLDMOS 트랜지스터(200)에 의해 전압에 저항하므로, 고전압 PLDMOS 트랜지스터(10)의 전압 레지스턴스 성능이 달성되도록 한다. 또한, PMOS 트랜지스터(300) 및 NLDMOS 트랜지스터(200)의 제조는 동기식으로 수행되므로, 추가 공정 단계가 필요하지 않다. 상기 고전압 PLDMOS 트랜지스터(10)는 전압 레지스턴스를 달성하기 위해 낮은 도핑의 P형 드리프트 영역을 내부에 배치할 필요가 없다. 따라서, 리소그래피 층 및 주입의 수를 증가시킬 필요가 없기 때문에, 간단한 제조 공정 및 보다 낮은 비용을 가진다.
상기 실시 형태의 다양한 기술적 특징은 임의의 방식으로 조합될 수 있으며, 설명의 간략화를 위해, 상기 실시예의 다양한 기술적 특징의 모든 가능한 조합이 설명되진 않는다. 그러나, 이러한 기술적 특징의 조합이 서로 모순되지 않는 한, 그들은 명세서에서 설명된 범위 내에 있는 것으로 간주되어야 할 것이다.
본 발명은 특정 실시예를 참조하여 묘사되고 설명되었지만, 본 발명은 도시 된 세부 사항에 한정되는 것으로 의도되지 않는다. 오히려, 다양한 변형이 청구 범위와 균등한 범위 및 범위 내에서 본 발명을 벗어나지 않고서 이루어질 수있다.

Claims (15)

  1. 기판;
    상기 기판 상에 형성된 N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터(N-LDMOSFET); 및
    상기 N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 드레인에 형성된 P형 금속 산화물 반도체 전계 효과 트랜지스터(P-MOSFET)를 포함하며,
    상기 P형 금속 산화물 반도체 전계 효과 트랜지스터의 게이트는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터(P-LDMOSFET)의 게이트 역할을 하고; P형 금속 산화물 반도체 전계 효과 트랜지스터의 드레인은 상기 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 드레인 역할을 하며; 상기 N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 소스는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 소스 역할을 하고,
    상기 N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터는,
    상기 기판 상에 위치하는 P 우물(well);
    상기 기판 상에 위치하는 제1 N 우물;
    상기 P 우물 상에 위치하고 금속 전극에 의해 도출되어 상기 N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 소스 역할을 하는 제1 소스 도출(lead-out) 영역;
    상기 제1 N 우물 상에 위치하는 전계 산화물 층;
    상기 P 우물의 표면으로부터 상기 제1 N 우물의 표면으로 연장되는 제1 게이트 산화물 층; 및
    상기 제1 게이트 산화물 층 및 상기 전계 산화물 층의 표면에 위치에 위치하고, 금속 전극에 의해 도출되어 상기 N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 게이트 역할을 하는 제1 폴리실리콘 게이트를 포함하며,
    상기 P형 금속 산화물 반도체 전계 효과 트랜지스터는,
    상기 기판 상에 위치하고 상기 제1 N 우물에 접촉하는 제2 N 우물;
    상기 제2 N 우물 상에 위치하고 금속 전극에 의해 도출되어 상기 P형 금속 산화물 반도체 전계 효과 트랜지스터의 드레인 역할을 하는 드레인 도출 영역;
    상기 제2 N 우물 상에 위치하고 금속 전극에 의해 도출되어 상기 P형 금속 산화물 반도체 전계 효과 트랜지스터의 소스 역할을 하는 제2 소스 도출 영역;
    상기 제2 N 우물의 표면 및 상기 제2 소스 도출 영역과 상기 드레인 영역 사이에 위치하는 제2 게이트 산화물 층; 및
    상기 제2 게이트 산화물 층 상에 형성되고 금속 전극에 의해 도출되어 상기 P형 금속 산화물 반도체 전계 효과 트랜지스터의 게이트 역할을 하는 제2 폴리실리콘 게이트를 포함하는 것을 특징으로 하는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 기판은 P형 기판인 것을 특징으로 하는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터.
  3. 제2항에 있어서,
    상기 기판의 저항률(resistivity)은 50Ωㆍcm 내지 95Ωㆍcm인 것을 특징으로 하는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터.
  4. 삭제
  5. 제1항에 있어서,
    상기 P 우물의 도핑 농도는 1×1012 cm-3 내지 1×1013 cm-3인 것을 특징으로 하는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터.
  6. 제1항에 있어서,
    상기 N형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터의 게이트는 하이 레벨에 있는 것을 특징으로 하는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터.
  7. 제1항에 있어서,
    상기 제1 소스 도출 영역은 제1 P형 도출 영역 및 제1 N형 도출 영역을 포함하고, 상기 제1 N형 도출 영역은 금속 전극을 통해 상기 제1 P형 도출 영역에 연결되는 것을 특징으로 하는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터.
  8. 제1항에 있어서,
    상기 P 우물의 도핑 농도는 상기 제1 N 우물의 도핑 농도보다 높은 것을 특징으로 하는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터.
  9. 삭제
  10. 제1항에 있어서,
    상기 제2 소스 도출 영역은 제2 P형 도출 영역 및 제2 N형 도출 영역을 포함하고, 상기 제2 N형 도출 영역은 금속 전극을 통해 상기 제2 P형 도출 영역에 연결되는 것을 특징으로 하는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터.
  11. 제1항에 있어서,
    상기 전계 산화물 층은 상기 제1 N 우물의 표면으로부터 상기 제2 N 우물의 표면으로 연장되는 것을 특징으로 하는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터.
  12. 제1항에 있어서,
    상기 제2 N 우물의 도핑 농도가 상기 제1 N 우물의 도핑 농도보다 높은 것을 특징으로 하는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터.
  13. 제1항에 있어서,
    상기 제2 N 우물의 도핑 농도는 1×1012 cm-3 내지 1×1013 cm-3인 것을 특징으로 하는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터.
  14. 제1항에 있어서,
    상기 제2 N 우물의 우물 깊이는 상기 제1 N 우물의 우물 깊이와 동일하거나 보다 낮은 것을 특징으로 하는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터.
  15. 제1항에 있어서,
    상기 제2 N 우물의 우물 깊이는 4 마이크론(microns) 내지 6 마이크론인 것을 특징으로 하는 고전압 P형 횡방향 이중 확산 금속 산화물 반도체 전계 효과 트랜지스터.
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