KR101904576B1 - 플라즈마 에칭 방법 - Google Patents

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도쿄엘렉트론가부시키가이샤
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Abstract

위쪽에 패터닝된 실리콘 산화막이 형성되는 피처리 기판에 있어서의 실리콘층을 제 1 처리 가스에 의해 에칭하여 구멍 부분을 형성하는 플라즈마 에칭 방법에 있어서, 일산화탄소 가스를 포함하는 제 2 처리 가스에 의해 실리콘 산화막의 표면에 보호막을 퇴적시키는 제 1 퇴적 스텝 S11과, 제 1 처리 가스에 의해 실리콘층을 에칭하는 제 1 에칭 스텝 S12와, 구멍 부분의 측벽에 제 2 처리 가스에 의해 보호막을 퇴적시키는 제 2 퇴적 스텝 S13과, 제 1 처리 가스에 의해 실리콘층을 더 에칭하는 제 2 에칭 스텝 S14를 갖고, 제 2 퇴적 스텝 S13과 제 2 에칭 스텝 S14를 적어도 2회씩 교대로 반복한다.

Description

플라즈마 에칭 방법{PLASMA ETCHING METHOD}
본 발명은, 플라즈마에 의해 에칭을 행하는 플라즈마 에칭 방법에 관한 것이다.
반도체 장치의 제조 분야에서는, 반도체 장치의 미세화에 의해 집적도를 높이는 시도가 행해져 왔다. 최근에는 3차원 실장이라 불리는 반도체 장치의 적층에 의해 단위 면적 당의 집적도를 높이는 시도가 행해지고 있다.
적층된 반도체 장치는, 예를 들면, 실리콘층으로 이루어지는 기판을 관통하여 형성된 전극을 구비하고 있고, 이 전극을 거쳐서 전기적으로 접속되도록 되어 있다. 이러한 기판을 관통하는 전극을 형성할 때에는, 도포 장치를 이용하여 기판에 레지스트를 도포하고, 노광 장치를 이용하여 노광을 행한 후, 현상 장치에 의해 현상을 행하여 레지스트막에 레지스트 패턴을 형성한다. 플라즈마 에칭 장치에서는, 형성한 레지스트 패턴은, 예를 들면, 마스크로서, 기판을 에칭할 때에 이용되고, 이에 의해 관통 구멍 또는 비아 홀 등의 구멍 부분이 형성된다.
예를 들면, 기판에 관통 구멍으로서 구멍 부분을 형성하는 경우, 구멍 부분의 깊이가 깊기 때문에, 플라즈마 에칭을 장시간 행할 필요가 있다. 한편, 반도체 장치의 미세화에 따라, 형상의 정밀도를 확보하기 위해서, 레지스트막의 두께를 얇게 하지 않으면 안 된다. 그런데, 레지스트막의 에칭 속도에 대한 실리콘층의 에칭 속도, 즉 선택비는, 그다지 높지 않다. 그 때문에, 플라즈마 에칭을 장시간 행하면, 에칭 완료 전에 마스크가 제거되어 버린다고 하는 과제가 있다.
그래서, 작은 내경 치수와 큰 깊이 치수를 갖고, 내경 치수에 대한 깊이 치수의 비인 종횡비가 큰 구멍 부분을 형성하는 경우에는, 마스크로서 레지스트막 대신에, 실리콘 산화막을 이용하는 것이 있다(예를 들면, 특허 문헌 1 참조). 실리콘 산화막은, 실리콘층에 대해서 레지스트막보다 높은 선택비를 갖기 때문에, 플라즈마 에칭을 장시간 행해도, 에칭 완료 전에 마스크가 제거되는 것을 방지할 수 있다.
(선행 기술 문헌)
(특허 문헌)
특허 문헌 1 : 일본 특개평 제11－97414호 공보
그러나, 실리콘층을 에칭하여 구멍 부분을 형성하는 프로세스에서는, 마스크로서, 예를 들면, 저온에서 형성된 실리콘 산화막, 즉 저온 산화막이 이용되는 것이 있다. 저온 산화막 등의 실리콘 산화막은, 치밀한 막은 아니며, 표면상에 미소한 격자 결함이 존재하는 것이 있다. 이러한 실리콘 산화막을 마스크로 하여, 불소 원자를 포함하는 처리 가스의 플라즈마에 의해 에칭을 행하면, 이들 미소한 격자 결함이, 플라즈마에 포함되는 불소 래디칼(F*)에 의해 국소적으로 에칭되는 것이 있다. 그리고, 실리콘 산화막의 표면에, 예를 들면, 피트가 발생하는 경우가 있다. 실리콘 산화막의 표면에 피트가 발생하면, 실리콘 산화막의 하층막까지 도달하는 관통 구멍이 형성될 우려가 있어, 실리콘 산화막이 마스크막으로서의 기능을 해칠 우려가 있다.
또한, 형성되는 구멍 부분의 종횡비가 커지면, 형성되는 구멍 부분의 상면부보다 약간 아래 부분인 보잉(bowing)부에 있어서의 개구 직경이, 상면부의 개구 직경보다 커진다. 또한 보잉부보다 아래 부분에서는, 개구 직경은 구멍 부분의 바닥에 가까워짐에 따라 서서히 작아져서, 구멍 부분의 바닥에서 가장 작아진다. 그 결과, 구멍 부분의 측벽을 기판의 표면에 대해서 수직으로 형성할 수 없다.
본 발명은 상기의 점을 감안하여 이루어진 것으로, 실리콘 산화막을 마스크로 하여, 실리콘층을 에칭하여 구멍 부분을 형성할 때에, 마스크를 플라즈마로부터 보호하여, 형성하는 구멍 부분의 측벽을 양호하게 형성할 수 있는 플라즈마 에칭 방법을 제공한다.
상기의 과제를 해결하기 위해서 본 발명에서는, 다음에 기술하는 수단을 구비한 것을 특징으로 하는 것이다.
본 발명의 일 실시예에 의하면, 실리콘층의 위쪽에 소정의 패턴으로 패터닝된 실리콘 산화막이 형성되는 피처리 기판에 있어서의 상기 실리콘층을, 상기 실리콘 산화막을 마스크로 하여, 제 1 처리 가스의 플라즈마에 의해 에칭하여 구멍 부분을 형성하는 플라즈마 에칭 방법에 있어서, 일산화탄소 가스를 포함하는 제 2 처리 가스의 플라즈마에 의해, 상기 실리콘 산화막의 표면에 보호막을 퇴적시키는 제 1 퇴적 스텝과, 표면에 상기 보호막이 퇴적된 상기 실리콘 산화막을 마스크로 하여, 상기 제 1 처리 가스의 플라즈마에 의해 상기 실리콘층을 에칭하는 제 1 에칭 스텝과, 상기 제 1 에칭 스텝의 이후, 형성된 상기 구멍 부분의 측벽에, 상기 제 2 처리 가스의 플라즈마에 의해 상기 보호막을 퇴적시키는 제 2 퇴적 스텝과, 표면에 상기 보호막이 퇴적된 상기 실리콘 산화막을 마스크로 하여, 상기 제 1 처리 가스의 플라즈마에 의해 상기 실리콘층을 더 에칭하는 제 2 에칭 스텝을 갖고, 상기 제 2 퇴적 스텝과 상기 제 2 에칭 스텝을 적어도 2회씩 교대로 반복하는 플라즈마 에칭 방법이 제공된다.
본 발명에 의하면, 실리콘 산화막을 마스크로 하여, 실리콘층을 에칭하여 구멍 부분을 형성할 때에, 마스크를 플라즈마로부터 보호하여, 형성하는 구멍 부분의 측벽을 양호하게 형성할 수 있다.
도 1은 제 1 실시 형태에 따른 플라즈마 에칭 방법에서 바람직한 플라즈마 에칭 장치의 구성을 나타내는 개략 단면도이다.
도 2는 도 1의 플라즈마 에칭 장치에 장착되는 다이폴 링 자석의 구성을 모식적으로 나타내는 횡단면도이다.
도 3은 도 1의 플라즈마 에칭 장치의 챔버내에서 형성되는 전계 및 자계를 설명하기 위한 도면이다.
도 4는 도 1의 에칭 장치에 있어서의 처리 가스 공급부의 구성을 나타내는 도면이다.
도 5는 제 1 실시 형태에 따른 플라즈마 에칭 방법에 있어서의 각 공정의 순서를 설명하기 위한 플로우차트이다.
도 6은 제 1 실시 형태에 따른 플라즈마 에칭 방법의 각 공정에 있어서의 웨이퍼 상태를 모식적으로 나타내는 단면도(그의 1)이다.
도 7은 제 1 실시 형태에 따른 플라즈마 에칭 방법의 각 공정에 있어서의 웨이퍼 상태를 모식적으로 나타내는 단면도(그의 2)이다.
도 8은 제 1 실시 형태에 따른 플라즈마 에칭 방법의 각 공정에 있어서의 웨이퍼 상태를 모식적으로 나타내는 단면도(그의 3)이다.
도 9는 제 1 실시 형태에 따른 플라즈마 에칭 방법의 각 공정에 있어서의 웨이퍼 상태를 모식적으로 나타내는 단면도(그의 4)이다.
도 10은 제 1 실시 형태에 따른 플라즈마 에칭 방법의 각 공정에 있어서의 웨이퍼 상태를 모식적으로 나타내는 단면도(그의 5)이다.
도 11은 제 1 실시 형태에 따른 플라즈마 에칭 방법의 각 공정에 있어서의 웨이퍼 상태를 모식적으로 나타내는 단면도(그의 6)이다.
도 12는 제 1 실시 형태에 따른 플라즈마 에칭 방법의 각 공정에 있어서의 웨이퍼 상태를 모식적으로 나타내는 단면도(그의 7)이다.
도 13은 제 1 실시 형태에 따른 플라즈마 에칭 방법의 각 공정에 있어서의 웨이퍼 상태를 모식적으로 나타내는 단면도(그의 8)이다.
도 14는 제 1 실시 형태에 따른 플라즈마 에칭 방법의 각 공정에 있어서의 웨이퍼 상태를 모식적으로 나타내는 단면도(그의 9)이다.
도 15는 비교예에 따른 플라즈마 에칭 방법의 각 공정에 있어서의 웨이퍼 상태를 모식적으로 나타내는 단면도이다.
도 16은 제 2 실시 형태에 따른 플라즈마 에칭 방법을 포함하는 반도체 장치의 제조 방법의 각 공정에 있어서의 웨이퍼 상태를 모식적으로 나타내는 단면도(그의 1)이다.
도 17은 제 2 실시 형태에 따른 플라즈마 에칭 방법을 포함하는 반도체 장치의 제조 방법의 각 공정에 있어서의 웨이퍼 상태를 모식적으로 나타내는 단면도(그의 2)이다.
도 18은 일 실시 형태에 따른 각 스텝과 프로세스 조건을 나타낸 표 1이다.
도 19는 일 실시 형태에 따른 각 스텝과 프로세스 조건을 나타낸 표 2이다.
다음에, 본 발명을 실시하기 위한 형태에 대해 도면과 함께 설명한다.
(제 1 실시 형태)
먼저, 본 발명의 제 1 실시 형태에 따른 플라즈마 에칭 방법에 대해 설명한다.
도 1은, 본 실시 형태에 따른 플라즈마 에칭 방법에서 바람직한 플라즈마 에칭 장치의 구성을 나타내는 개략 단면도이다. 도 2는, 다이폴 링 자석(24)의 구성을 모식적으로 나타내는 횡단면도이다. 도 3은, 챔버(1)내에서 형성되는 전계 및 자계를 설명하기 위한 도면이다. 도 4는, 처리 가스 공급부(23)의 구성을 나타내는 도면이다.
플라즈마 에칭 장치는, 마그네트론 반응성 이온 에칭(Reactive Ion Etching : RIE) 형태의 플라즈마 에칭 장치로서 구성되어 있고, 예를 들면, 알루미늄 또는 스테인레스 강철) 등의 금속으로 이루어지는 챔버(처리 용기)(1)를 갖고 있다.
챔버(1)내에는, 피처리 기판으로서, 예를 들면, 실리콘 웨이퍼(이하, 단지 「웨이퍼」라고 함) W를 탑재하기 위한 테이블 또는 서셉터(2)가 설치되어 있다. 서셉터(2)는, 예를 들면, 알루미늄으로 이루어지고, 절연 부재(3)를 거쳐서 도체로 이루어지는 지지부(4)에 지지되어 있다. 서셉터(2)의 상면의 주위에는, 예를 들면, 석영으로 이루어지는 포커스 링(5)이 배치되어 있다. 서셉터(2)의 상면에는, 웨이퍼 W를 정전 흡착력에 의해 유지하기 위한 정전 척(6)이 설치되어 있다. 서셉터(2)와 지지부(4)는, 볼 나사(7)를 포함하는 승강 기구에 의해 승강 가능하게 되어 있고, 지지부(4)의 하부에 설치되는 승강 구동부(도시하지 않음)는, 스테인레스 강철로 이루어지는 벨로우즈(bellows)(8)로 덮여 있다. 벨로우즈(8)의 외측에는 벨로우즈 커버(9)가 설치되어 있다. 포커스 링(5)의 하면은 배플(baffle)판(10)에 접속되어 있고, 포커스 링(5)은, 배플판(10), 지지부(4) 및 벨로우즈(8)를 거쳐서 챔버(1)와 도통하고 있다. 챔버(1)는 접지되어 있다.
또한, 서셉터(2) 및 지지부(4)는, 본 발명에 있어서의 지지부에 상당한다.
챔버(1)는, 직경이 작은 상부(1a)와 상부(1a)보다 직경이 큰 하부(1b)를 갖는다. 챔버(1)의 하부(1b)의 측벽에는 배기구(11)가 형성되고, 배기구(11)에 배기관을 거쳐서 배기계(12)가 접속되어 있다. 배기계(12)의 진공 펌프를 작동시킴으로써, 챔버(1)내의 처리 공간을 소정의 진공도까지 감압할 수 있도록 되어 있다. 챔버(1)의 하부(1b)의 측벽에는, 웨이퍼 W의 반입 출구를 개폐하는 게이트 밸브(13)도 장착되어 있다.
서셉터(2)에는, 정합기(14)를 거쳐서 플라즈마 생성 및 반응성 이온 에칭(RIE)용의 제 1 고주파 전원(15)이 전기적으로 접속되어 있다. 제 1 고주파 전원(15)은, 예를 들면, 40MHz의 제 1 주파수를 갖는 제 1 고주파 전력을, 하부 전극, 즉 서셉터(2)에 공급한다.
챔버(1)의 천정부에는, 후술하는 샤워 헤드(20)가 접지 전위로 유지된 상부 전극으로서 설치되어 있다. 따라서, 제 1 고주파 전원(15)으로부터의 제 1 고주파 전력은, 서셉터(2)와 샤워 헤드(20)의 사이에 공급된다.
서셉터(2)에는, 제 1 고주파 전원(15)과 병렬로, 제 2 고주파 전원(26)도 별개의 정합기(25)를 거쳐서 전기적으로 접속되어 있다. 제 2 고주파 전원(26)은, 제 1 고주파 전원(15)이 공급하는 제 1 고주파 전력의 제 1 주파수보다 낮은, 예를 들면, 3.6MHz의 제 2 주파수를 갖는 제 2 고주파 전력을, 서셉터(2)에 중첩적으로 공급한다. 제 2 고주파 전원(26)으로부터의 제 2 고주파 전력은, 후술하는 바와 같이, 구멍 부분을 형성할 때에, 구멍 부분의 측벽 거칠기가 발생하는 것을 방지하기 위한 것이다.
정전 척(6)은, 도전막으로 이루어지는 전극(6a)을 한 쌍의 절연 시트(6b)의 사이에 개재한 것으로, 전극(6a)에는 직류 전원(16)이 전기적으로 접속되어 있다. 직류 전원(16)으로부터의 직류 전압에 의해, 정전 인력에 의해 웨이퍼 W를 흡착 유지할 수 있다.
서셉터(2)의 내부에는, 예를 들면, 원주 방향으로 연장하는 냉매실(17)이 설치되어 있다. 이 냉매실(17)에는, 외부 부착의 칠러(chiller) 유닛(도시하지 않음)으로부터 배관(17a, 17b)을 거쳐서 소정 온도의 냉매, 예를 들어, 냉각수가 순환 공급된다. 냉매의 온도에 의해 서셉터(2)상의 웨이퍼 W의 처리 온도를 제어할 수 있다. 에칭에 의해 형성되는 구멍 부분의 측벽 형상을 수직으로 하기 위해서, 서셉터(2)의 온도는 낮을수록 바람직하고, 예를 들어, -30℃ 정도의 냉매를 이용해도 좋다.
또한, 가스 도입 기구(18)로부터의 냉각 가스, 예를 들어, He 가스가, 가스 공급 라인(19)을 거쳐서 정전 척(6)의 상면과 웨이퍼 W의 이면의 사이에 공급된다. 가스 도입 기구(18)는, 에칭 가공의 웨이퍼면내 균일성을 높이기 위해, 웨이퍼 중심부와 웨이퍼 주연부에서 가스압, 즉, 배압(背壓)을 독립적으로 제어할 수 있도록 되어 있다.
천정부의 샤워 헤드(20)는, 서셉터(2)의 상면과 평행하게 대향하는 하면에 다수의 가스 토출구(22)를 마련하고 있다. 가스 토출면의 내측에 버퍼실(21)이 설치되고, 버퍼실(21)의 가스 도입구(20a)에는, 처리 가스 공급부(23)로부터의 가스 공급 배관(23a)이 접속되어 있다.
챔버(1)의 상부(1a)의 주위에는, 환 형상 또는 동심원상으로 연장하는 다이폴 링 자석(24)이 배치되어 있다. 다이폴 링 자석(24)은, 도 2의 횡단면도에 나타낸 바와 같이, 링 형상의 자성체로 이루어지는 케이싱(32)내에, 복수개, 예를 들면, 16개의 이방성 세그먼트 기둥 형상 자석(31)을 둘레방향으로 일정 간격으로 배열하여 이루어진다. 도 2에 있어서, 각 이방성 세그먼트 기둥 형상 자석(31)내에 나타내는 화살표는 자화의 방향을 나타내고 있고, 도시와 같이 각 이방성 세그먼트 기둥 형상 자석(31)의 자화의 방향을 둘레방향을 따라 약간씩 어긋나게 함으로써, 전체적으로 한 방향으로 향하는 균일한 수평 자계 B를 형성할 수 있다.
따라서, 서셉터(2)와 샤워 헤드(20)의 사이의 공간에는, 도 3에 모식적으로 나타낸 바와 같이, 제 1 고주파 전원(15)에 의해 수직 방향의 RF 전계 EL이 형성됨과 아울러, 다이폴 링 자석(24)에 의해 수평 자계 B가 형성된다. 이들 직교 전자계를 이용하는 마그네트론 방전에 의해, 서셉터(2)의 표면 근방에 고밀도의 플라즈마를 생성할 수 있다.
처리 가스로서, 불화 유황 또는 불화 탄소로 이루어지는 불소 화합물 가스와, 산소(O2) 가스의 혼합 가스를 처리 가스에 이용할 수 있다. 불소 화합물 가스로서, 1 분자에 존재하는 불소의 수가 많은 가스, 예를 들면, 6 불화 유황(SF6) 가스나 10 불화 유황(S2F10) 가스를 이용하는 것이 바람직하다. 또한, 불소 화합물 가스로서, 불화 규소 가스, 예를 들면, 4 불화 규소(SiF4) 가스를 처리 가스에 부가해도 좋다. 따라서, 처리 가스 공급부(23)는, 도 4에 모식적으로 나타낸 바와 같이, 예를 들면, SF6 가스원(35), O2 가스원(36) 및 SiF4 가스원(37)을 갖고, 각각의 유량을 유량 제어 밸브(35a, 36a, 37a)에 의해 개별적으로 제어 가능하게 설치되어 있다.
본 실시 형태에서는, 또한 마스크막의 표면에 보호막을 퇴적시키기 위한 가스로서, 일산화탄소(CO) 가스를 이용할 수 있다. 따라서, 처리 가스 공급부(23)는, 도 4에 나타낸 바와 같이, 예를 들면, CO 가스원(38)을 갖고, 그 유량을 유량 제어 밸브(38a)에 의해 개별적으로 제어 가능하게 설치되어 있다.
상기 구성의 플라즈마 에칭 장치는, 제어부(40)에 의해, 그 동작이 통괄적으로 제어된다. 이 제어부(40)에는, CPU를 구비하며 플라즈마 에칭 장치의 각 부를 제어하는 프로세스 콘트롤러(41)와, 사용자 인터페이스(42)와, 기억부(43)가 설치되어 있다.
사용자 인터페이스(42)는, 공정 관리자가 플라즈마 에칭 장치를 관리하기 위해서 커멘드의 입력 조작을 행하는 키보드나, 플라즈마 에칭 장치의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 구성되어 있다.
기억부(43)에는, 플라즈마 에칭 장치에서 실행되는 각종 처리를 프로세스 콘트롤러(41)의 제어에서 실현되기 위한 제어 프로그램(소프트웨어)이나 처리 조건 데이터 등이 기억된 레시피가 저장되어 있다. 그리고, 필요에 따라서, 사용자 인터페이스(42)로부터의 지시 등으로 임의의 레시피를 기억부(43)로부터 호출하여 프로세스 콘트롤러(41)에 실행시킴으로써, 프로세스 콘트롤러(41)의 제어 하에서, 플라즈마 에칭 장치에서의 소망하는 처리가 행해진다. 또한, 제어 프로그램이나 처리 조건 데이터 등의 레시피는, 컴퓨터로 판독 가능한 컴퓨터 기억 매체(예를 들면, 하드 디스크, CD, 플렉시블 디스크, 반도체 메모리 등) 등에 저장된 상태의 것을 이용하는 것도 가능하다. 혹은, 제어 프로그램이나 처리 조건 데이터 등의 레시피는, 다른 장치로부터, 예를 들면, 전용 회선을 거쳐서 수시로 전송시켜 온라인으로 이용하는 것도 가능하다.
이와 같이 구성된 플라즈마 에칭 장치에 있어서, 플라즈마 에칭을 행하는 데에는, 먼저 게이트 밸브(13)를 개방으로 하여 피처리 기판인 실리콘층으로 이루어지는 웨이퍼 W를 챔버(1)내에 반입하여, 서셉터(2) 상에 탑재한다. 그 다음에, 웨이퍼 W가 탑재된 서셉터(2)를 도시의 높이 위치까지 상승시키고, 배기계(12)의 진공 펌프에 의해 배기구(11)를 거쳐서 챔버(1)내를 배기한다. 그리고, 처리 가스 공급부(23)로부터 처리 가스를 소정의 유량으로 챔버(1)내에 도입하여, 챔버(1)내의 압력을 설정치로 한다. 또한, 제 1 고주파 전원(15)으로부터 소정의 파워로 고주파 전력을 서셉터(2)에 인가한다. 또한, 직류 전원(16)으로부터 직류 전압을 정전 척(6)의 전극(6a)에 인가하여, 웨이퍼 W를 서셉터(2)에 고정하는 것에 의해 지지한다. 샤워 헤드(20)로부터 토출된 처리 가스는 마그네트론 방전에 의해 플라즈마화되고, 플라즈마화한 플라즈마는 웨이퍼 W에 조사된다. 그리고, 조사한 플라즈마에 포함되는 래디칼이나 이온에 의해 웨이퍼 W가 에칭된다.
다음에, 본 실시 형태에 따른 플라즈마 에칭 방법에 대해 설명한다.
도 5는, 본 실시 형태에 따른 플라즈마 에칭 방법에 있어서의 각 공정의 순서를 설명하기 위한 플로우차트이다. 도 6 내지 도 14는, 본 실시 형태에 따른 플라즈마 에칭 방법의 각 공정에 있어서의 웨이퍼 상태를 모식적으로 나타내는 단면도이다. 또한, 도 6 내지 도 14에서는, 웨이퍼 W상에 있어서의 하나의 개구부 부근의 영역을 확대하여 나타내고 있다.
먼저, 플라즈마 에칭 방법이 적용되는 웨이퍼 W의 구성의 일례에 대해 설명한다. 웨이퍼 W는, 도 6에 나타낸 바와 같이, 예를 들면, 단결정 실리콘(Si)층으로 이루어지는 기체(基體)(51)상에, 제 1 마스크막(52), 제 2 마스크막(53) 및 레지스트막(54)이, 하측으로부터 이 순서로 적층되어 이루어진다. 제 1 마스크막(52)으로서, 예를 들면, 두께 치수 t1을 갖는 질화 실리콘(SiN)막을 이용할 수 있고, 두께 치수 t1을, 예를 들면, 0.5㎛로 할 수 있다. 제 2 마스크막(53)으로서, 예를 들면, 두께 치수 t2를 갖는 산화 실리콘(SiOx)막을 이용할 수 있고, 두께 치수 t2를, 예를 들면, 0.5㎛로 할 수 있다.
또한, 제 1 마스크막(52) 및 제 2 마스크막(53)은, 제 1 마스크막(52)이 산화 실리콘(SiOx)막이며, 제 2 마스크막(53)이 질화 실리콘(SiN)막이어도 좋다. 또한, 마스크막의 최상층으로서는, 산화 실리콘(SiOx)막, 질화 실리콘(SiN)막에 한정되지 않고, 각종의 절연막, 무기막을 이용할 수 있다.
또한, 본 실시 형태에 있어서의 실리콘 산화막이란, 산화 실리콘막 그 외의 실리콘을 주성분으로서 포함하는 원소의 산화막을 의미한다.
레지스트막(54)에는, 미리 포토리소그래피 공정을 행함으로써, 예를 들면, 원형의 개구부(54a)가, 복수 개소에 패터닝되어 있다. 이러한 웨이퍼 W를, 후술하는 플라즈마 에칭을 행하는 챔버(1)와 동일 또는 별도로 설치된 챔버내에 반입하여, 서셉터상에 탑재한다. 이하에서는, 후술하는 플라즈마 에칭을 행하는 챔버(1)와 동일한 챔버(1)내에 반입하는 예에 대해 설명한다.
배기계(12)의 진공 펌프에 의해 챔버(1)내를 배기한 상태에서, 처리 가스 공급부(23)로부터 처리 가스를 소정의 유량으로 챔버(1)내에 도입하여, 챔버(1)내의 압력을 설정치로 한다. 처리 가스로서, SF6 가스 및 O2 가스를 소정의 유량으로 챔버(1)내에 도입한다. 필요에 따라서, 불화 실리콘(SiF4) 가스 및 브롬화수소(HBr) 가스를 처리 가스에 부가해도 좋다. 또한, 직류 전원(16)에 의해 웨이퍼 W를 서셉터(2)에 정전 인력에 의해 고정하는 것에 의해 지지한 상태에서, 제 1 고주파 전원(15)에 의해 제 1 고주파 전력을 서셉터(2)에 공급한다. 그리고 나서, 샤워 헤드(20)로부터 토출된 처리 가스는 마그네트론 방전에 의해 플라즈마화되고, 플라즈마화한 플라즈마는 웨이퍼 W에 조사된다.
그리고, 플라즈마를 웨이퍼 W에 조사함으로써, 도 6에 나타낸 바와 같이, 레지스트막(54)의 각각의 개구부(54a)에 있어서, 하층측의 제 2 마스크막(53) 및 제 1 마스크막(52)에 각각 개구부(53a, 52a)가 형성된다.
웨이퍼 W의 표면을 도 6에 나타내는 상태로 한 후에, 먼저, 스텝 S10에서는, 레지스트막(54)을, 예를 들면, O2 가스를 포함하는 처리 가스를 플라즈마화한 플라즈마에 의해 애싱(ashing)한다.
배기계(12)의 진공 펌프에 의해 챔버(1)내를 배기한 상태에서, 처리 가스 공급부(23)로부터 처리 가스를 소정의 유량으로 챔버(1)내에 도입하여, 챔버(1)내의 압력을 설정치로 한다. 처리 가스로서, O2 가스를 소정의 유량으로 챔버(1)내에 도입한다. 또한, 직류 전원(16)에 의해 웨이퍼 W를 서셉터(2)에 정전 인력에 의해 고정하는 것에 의해 지지한 상태에서, 제 1 고주파 전원(15)에 의해 제 1 고주파 전력을 서셉터(2)에 공급한다. 그리고 나서, 샤워 헤드(20)로부터 토출된 처리 가스는 마그네트론 방전에 의해 플라즈마화되고, 플라즈마화한 플라즈마는 웨이퍼 W에 조사된다.
그리고, 플라즈마를 웨이퍼 W에 조사함으로써, 도 7에 나타낸 바와 같이, 레지스트막(54)가 애싱(회화)되어 제거된다. 또한, 다음의 스텝 S11에서, 제 2 마스크막(53)상의 레지스트막(54)를 완전하게 제거하여 제 2 마스크막(53)의 표면을 청정화할 수 있기 때문에, 스텝 S10에서는, 제 2 마스크막(53)의 표면이 노출할 때까지 애싱을 행하지 않아도 좋다.
그 다음에, 스텝 S11에서는, 레지스트막(54)이 애싱된 후, 일산화탄소 가스(CO 가스)를 포함하는 처리 가스를 플라즈마화한 플라즈마에 의해, 보호막(55)을 퇴적시킨다(제 1 퇴적 스텝).
배기계(12)의 진공 펌프에 의해 챔버(1)내를 배기한 상태에서, 처리 가스 공급부(23)로부터 처리 가스를 소정의 유량으로 챔버(1)내에 도입하여, 챔버(1)내의 압력을 설정치로 한다. 처리 가스로서, CO 가스를 소정의 유량으로 챔버(1)내에 도입한다. 또한, 직류 전원(16)에 의해 웨이퍼 W를 서셉터(2)에 정전 인력에 의해 고정하는 것에 의해 지지한 상태에서, 제 1 고주파 전원(15)에 의해 제 1 고주파 전력을 서셉터(2)에 공급한다. 그리고 나서, 샤워 헤드(20)로부터 토출된 처리 가스는 마그네트론 방전에 의해 플라즈마화되고, 플라즈마화한 플라즈마는 웨이퍼 W에 조사된다.
그리고, 플라즈마를 웨이퍼 W에 조사함으로써, 도 8에 나타낸 바와 같이, 제 2 마스크막(53)의 표면에 보호막(55)을 퇴적시킨다. 이 때, 보호막(55)은, 제 2 마스크막(53)에 형성되어 있는 개구부(53a)의 측면, 및 제 1 마스크막(52)에 형성되어 있는 개구부(52a)의 측면에도 퇴적한다.
예를 들면, 스텝 S11에서 CO 가스를 처리 가스로서 이용하는 경우, 처리 가스가 플라즈마화할 때에 탄소 래디칼 C*가 생성한다. 생성한 탄소 래디칼 C*가 제 2 마스크막(53)의 표면에 도달하면, 예를 들면, 비정질 카본 등의 탄소를 포함하는 퇴적물이 퇴적한다. 본 실시 형태에서는, 이것이 후술하는 에칭 스텝에 있어서의 보호막으로서 기능하는 것으로 생각된다.
또한, 후술하는 바와 같이, 탄소 래디칼 C*가 생성됨과 아울러 불소 래디칼 F*가 생성되지 않는 것이 바람직하다. 따라서, CO 가스 대신에, 이산화탄소(CO2) 가스를 이용해도 좋다.
또한, 전술한 바와 같이, 스텝 S10에서 제 2 마스크막(53)의 표면이 노출할 때까지 애싱을 행하지 않았을 때에는, 스텝 S10의 이후, 스텝 S11에 있어서, 남은 레지스트막(54)을, 플라즈마에 의해 제거해도 좋다. 이 때, 스텝 S11에서는, 생성한 탄소 래디칼 C*가 제 2 마스크막(53)의 표면에 도달하면, 남은 레지스트막(54)을 애싱하여 제거함과 아울러, 탄소를 포함하는 퇴적물로서 퇴적한다.
혹은, 스텝 S10의 O2 가스를 포함하는 처리 가스의 플라즈마에 의한 애싱을 생략하고, 처음부터 스텝 S11을 행해도 좋다. 즉, 레지스트막(54)을, 모두 CO 가스를 포함하는 처리 가스의 플라즈마에 의해 제거해도 좋다.
그 다음에, 스텝 S12에서는, 표면에 보호막(55)이 퇴적된 제 2 마스크막(53)을 마스크로 하여, SF6 가스를 포함하는 처리 가스를 플라즈마화한 플라즈마에 의해, 실리콘층(51)을 에칭한다(제 1 에칭 스텝).
배기계(12)의 진공 펌프에 의해 챔버(1)내를 배기한 상태에서, 처리 가스 공급부(23)로부터 처리 가스를 소정의 유량으로 챔버(1)내에 도입하여, 챔버(1)내의 압력을 설정치로 한다. 처리 가스로서, SF6 가스 및 O2 가스를 소정의 유량으로 챔버(1)내에 도입한다. 필요에 따라서, 불화 실리콘(SiF4) 가스 및 브롬화수소(HBr) 가스를 처리 가스에 부가해도 좋다. 또한, 직류 전원(16)에 의해 웨이퍼 W를 서셉터(2)에 정전 인력에 의해 고정하는 것에 의해 지지한 상태에서, 제 1 고주파 전원(15)에 의해 제 1 고주파 전력을 서셉터(2)에 공급한다. 그리고 나서, 샤워 헤드(20)로부터 토출된 처리 가스는 마그네트론 방전에 의해 플라즈마화되고, 플라즈마화한 플라즈마는 웨이퍼 W에 조사된다.
그리고, 플라즈마를 웨이퍼 W에 조사함으로써, 도 9에 나타낸 바와 같이, 제 2 마스크막(53), 제 1 마스크막(52)의 각각의 개구부(53a, 52a)에 있어서, 하층측의 실리콘층(51)에 제 1 깊이 H1까지 구멍 부분(51a)이 형성된다.
예를 들면, SF6 가스를 처리 가스로서 이용하는 경우, 처리 가스가 플라즈마화할 때에 불소 래디칼 F*가 생성된다. 생성된 불소 래디칼 F*가 실리콘층(51)에 도달하면, 하기 반응식 (1)
Figure 112014001962209-pct00001
에 나타낸 바와 같이, 불소 래디칼 F*가 Si와 반응하는 것에 의해 SiF4가 생성된다. 그리고, 생성된 SiF4가 배출됨으로써, 실리콘층(51)이 에칭된다.
그 다음에, 스텝 S13에서는, 형성된 구멍 부분(51a)의 측벽에, CO 가스를 포함하는 처리 가스의 플라즈마에 의해 보호막(55)을 퇴적시킨다(제 2 퇴적 스텝).
배기계(12)의 진공 펌프에 의해 챔버(1)내를 배기한 상태에서, 처리 가스 공급부(23)로부터 처리 가스를 소정의 유량으로 챔버(1)내에 도입하여, 챔버(1)내의 압력을 설정치로 한다. 처리 가스로서, CO 가스를 소정의 유량으로 챔버(1)내에 도입한다. 또한, 직류 전원(16)에 의해 웨이퍼 W를 서셉터(2)에 정전 인력에 의해 고정하는 것에 의해 지지한 상태에서, 제 1 고주파 전원(15)에 의해 제 1 고주파 전력을 서셉터(2)에 공급한다. 그리고 나서, 샤워 헤드(20)로부터 토출된 처리 가스는 마그네트론 방전에 의해 플라즈마화되고, 플라즈마화한 플라즈마는 웨이퍼 W에 조사된다.
그리고, 플라즈마를 웨이퍼 W에 조사함으로써, 도 10에 나타낸 바와 같이, 구멍 부분(51a)의 측벽에 보호막(55)을 퇴적시킨다. 이 때, 보호막(55)은, 제 2 마스크막(53)의 상면, 제 2 마스크막(53)에 형성되어 있는 개구부(53a)의 측면, 및 제 1 마스크막(52)에 형성되어 있는 개구부(52a)의 측면에도 퇴적한다.
예를 들면, 스텝 S13에서 CO 가스를 처리 가스로서 이용하는 경우, 스텝 S11과 마찬가지로, 처리 가스가 플라즈마화할 때에 탄소 래디칼 C*가 생성된다. 생성된 탄소 래디칼 C*가 제 2 마스크막(53)의 표면에 도달하면, 예를 들면, 비정질 카본 등의 탄소를 포함하는 퇴적물이 퇴적한다. 본 실시 형태에서는, 에칭 스텝에 있어서의 보호막으로서 기능하는 것으로 생각된다.
또는, 예를 들면, 스텝 S12에서 식(1)의 반응이 진행하는 경우, 또는, 처리 가스가 SiF4 가스를 포함하는 경우, SiF4 가스가 플라즈마화할 때에 실리콘 래디칼 Si*가 생성된다. 따라서, 예를 들면, 스텝 S13에서 CO 가스를 처리 가스로서 이용하는 경우, 처리 가스가 플라즈마화할 때에 생성된 탄소 래디칼 C*가, 실리콘 래디칼 Si*와 반응하는 것에 의해, Si－C 결합을 갖는 퇴적물이 퇴적한다. 본 실시 형태에서는, 이것도 에칭 스텝에 있어서의 보호막으로서 기능하는 것으로 생각된다.
또한, 스텝 S13에서는, 형성된 구멍 부분(51a)의 바닥까지, 측벽에 보호막(55)을 퇴적시켜도 좋다. 이에 의해, 구멍 부분의 바닥면을 에칭할 때에, 구멍 부분의 측벽이 에칭되는 것을, 구멍 부분의 바닥에 이를 때까지 억제할 수 있다.
그 다음에, 스텝 S14에서는, 표면에 보호막(55)이 퇴적된 제 2 마스크막(53)을 마스크로 하여, SF6 가스를 포함하는 처리 가스를 플라즈마화한 플라즈마에 의해, 실리콘층(51)을 에칭한다(제 2 에칭 스텝).
배기계(12)의 진공 펌프에 의해 챔버(1)내를 배기한 상태에서, 처리 가스 공급부(23)로부터 처리 가스를 소정의 유량으로 챔버(1)내에 도입하여, 챔버(1)내의 압력을 설정치로 한다. 처리 가스로서, SF6 가스 및 O2 가스를 소정의 유량으로 챔버(1)내에 도입한다. 필요에 따라서, 불화 실리콘(SiF4) 가스 및 브롬화수소(HBr) 가스를 처리 가스에 부가해도 좋다. 또한, 직류 전원(16)에 의해 웨이퍼 W를 서셉터(2)에 정전 인력에 의해 고정하는 것에 의해 지지한 상태에서, 제 1 고주파 전원(15)에 의해 제 1 고주파 전력을 서셉터(2)에 공급한다. 그리고 나서, 샤워 헤드(20)로부터 토출된 처리 가스는 마그네트론 방전에 의해 플라즈마화되고, 플라즈마화한 플라즈마는 웨이퍼 W에 조사된다.
그리고, 플라즈마를 웨이퍼 W에 조사함으로써, 도 11에 나타낸 바와 같이, 제 2 마스크막(53), 제 1 마스크막(52)의 각각의 개구부(53a, 52a)에 있어서, 하층측의 실리콘층(51)에 제 2 깊이 H2까지 구멍 부분(51b)이 형성된다.
또한, 스텝 S14에서는, SF6 가스를 포함하는 처리 가스의 플라즈마에 의해 실리콘층(51)을 에칭하기 전에, 형성된 구멍 부분(51a)의 측벽에, SF6 가스 및 O2 가스를 포함하는 처리 가스의 플라즈마에 의해 제 2 보호막을 퇴적시켜도 좋다. 이 때, 처리 가스가 플라즈마화할 때에, 산소 래디칼 O* 및 불화 실리콘의 래디칼 SiFx*가 생성된다. 그리고, 산소 래디칼 O*가 불화 실리콘의 래디칼 SiFx*와 반응하는 것에 의해, 제 2 보호막이 퇴적한다.
본 실시 형태에서는, 스텝 S13(제 2 퇴적 스텝)과 스텝 S14(제 2 에칭 스텝)를 적어도 2회씩 교대로 반복한다.
2번째의 스텝 S13에서는, 1회째의 스텝 S13과 마찬가지로, 형성된 구멍 부분(51b)의 측벽에, CO 가스를 포함하는 처리 가스의 플라즈마에 의해 보호막(55)을 퇴적시킨다(제 2 퇴적 스텝). 이에 의해, 도 12에 나타낸 바와 같이, 구멍 부분(51b)의 측벽에 보호막(55)을 퇴적시킨다. 이 때, 보호막(55)은, 제 2 마스크막(53)의 상면, 제 2 마스크막(53)에 형성되어 있는 개구부(53a)의 측면, 및 제 1 마스크막(52)에 형성되어 있는 개구부(52a)의 측면에도 퇴적한다. 또한, 형성된 구멍 부분(51b)의 바닥까지, 측벽에 보호막(55)을 퇴적시켜도 좋다.
2번째의 스텝 S14에서는, 1회째의 스텝 S14와 마찬가지로, 표면에 보호막(55)이 퇴적된 제 2 마스크막(53)을 마스크로 하여, SF6 가스를 포함하는 처리 가스를 플라즈마화한 플라즈마에 의해, 실리콘층(51)을 에칭한다(제 2 에칭 스텝). 이에 의해, 도 13에 나타낸 바와 같이, 제 2 마스크막(53), 제 1 마스크막(52)의 각각의 개구부(53a, 52a)에 있어서, 하층측의 실리콘층(51)에 제 3 깊이 H3까지 구멍 부분(51c)이 형성된다.
이하, 스텝 S13과 스텝 S14를 교대로 반복하는 것에 의해, 도 14에 나타낸 바와 같이, 하층측의 실리콘층(51)에 소망하는 깊이 H까지 구멍 부분(51d)이 형성된다. 스텝 S13과 스텝 S14를 교대로 반복함으로써, 마스크막을 플라즈마로부터 보호할 수 있음과 아울러, 형성하는 구멍 부분의 측벽을 기판의 표면에 대해서 수직으로 할 수 있다.
또한, 본 실시 형태에서는, 다이폴 링 자석(24)에 의해 수평 자계 B를 웨이퍼 표면 부근에 인가한다. 웨이퍼 표면 부근에서의 자계의 크기를 증가시키면, 전자가 자력선의 주위에 나선 운동할 때의 회전 반경(라머(Larmor) 반경)이 작아져서, 웨이퍼 표면 부근에 존재하는 전자가 항상 웨이퍼 표면에 가까운 영역에 속박되기 때문에, 웨이퍼 표면 부근에서의 전자 밀도가 높아진다. 또한, 마찬가지로, 웨이퍼 표면 부근에서의 플라즈마 밀도도 증가한다. 그 때문에, 실리콘층(51)의 에칭 속도를 증가시킬 수 있다.
본 실시 형태에서는, 스텝 S12에 있어서, 공급하는 제 1 고주파 전력의 전력치를 단계적으로 증가시키면서, 실리콘층(51)을 에칭하여도 좋다. 또한, 스텝 S14를 스텝 S13과 교대로 반복할 때에, 스텝 S14에 있어서 공급하는 제 1 고주파 전력의 전력치를 증가시켜도 좋다. 이러한 공정의 예를, 실시예 1로서, 도 18의 표 1에 나타낸다.
표 1에 있어서의 스텝 S12－1, 스텝 S12－2는, 전술한 스텝 S12에 상당한다. 표 1에 있어서의 스텝 S13, 스텝 S23, 스텝 S33, 스텝 S43은, 각각 1회째, 2번째, 3번째, 4번째의 스텝 S13에 상당한다. 표 1에 있어서의 스텝 S14－2, 스텝 S24－2, 스텝 S34－2, 스텝 S44－2는, 각각 1회째, 2번째, 3번째, 4번째의 스텝 S14에 상당한다.
또한, 표 1에 있어서의 스텝 S14－1, 스텝 S24－1, 스텝 S34－1, 스텝 S44－1은, 각각 1회째, 2번째, 3번째, 4번째의 스텝 S14에 있어서, 실리콘층(51)을 에칭하기 전에, 제 2 보호막을 퇴적시키는 스텝이다.
실시예 1에서는, 스텝 S12－1에서, 제 1 고주파 전력을 2200W로 하고, 스텝 S12－2에서, 제 1 고주파 전력을 2300W로 하고 있다. 즉, 공급하는 제 1 고주파 전력의 전력치를 단계적으로 증가시키고 있다. 스텝 S12에 있어서, 공급하는 제 1 고주파 전력의 전력치를 단계적으로 증가시킴으로써, 에칭의 진행에 따라 플라즈마의 에너지를 증가시킬 수 있다. 따라서, 시계열과 함께 증대하는 H2에 대해 에칭에 필요하게 되는 래디칼을 구멍 바닥에 도달하게 하는 것이 가능해진다.
실시예 1에서는, 스텝 S14－2에서, 제 1 고주파 전력을 2400W로 하고, 스텝 S24－2에서, 제 1 고주파 전력을 2550W로 하고, 스텝 S34－2에서, 제 1 고주파 전력을 2700W로 하고, 스텝 S44－2에서, 제 1 고주파 전력을 2800W로 하고 있다. 즉, 스텝 S14를 스텝 S13과 교대로 반복할 때에, 스텝 S14－2∼스텝 S44－2에 있어서 공급하는 제 1 고주파 전력의 전력치를 단계적으로 증가시키고 있다. 스텝 S14－2∼스텝 S44－2에 있어서 공급하는 제 1 고주파 전력의 전력치를 증가시킴으로써, 구멍 바닥으로의 래디칼의 공급 수를 확보할 수 있다. 따라서, 제 2 마스크막(53)의 개구부(53a), 제 1 마스크막(52)의 개구부(52a)의 형상을 실리콘층(51)에 형성되는 구멍 부분에 전사할 때에, 형상이 비정상으로 되는 것을 억제할 수 있다.
이상의 공정을 행하는 것에 의해, 실리콘층(51)의 에칭이 종료하고, 도 14에 나타낸 바와 같이, 소망하는 깊이 H까지 구멍 부분(51d)이 형성된다.
다음에, 본 실시 형태에 따른 플라즈마 에칭 방법에 의하면, 마스크를 플라즈마로부터 보호할 수 있음과 아울러, 형성하는 구멍 부분의 측벽을 웨이퍼의 표면에 대해서 수직으로 할 수 있음을, 비교예를 참조하면서 설명한다.
도 15는, 비교예에 따른 플라즈마 에칭 방법의 각 공정에 있어서의 웨이퍼 W 상태를 모식적으로 나타내는 단면도이다.
또한, 비교예에 따른 실리콘층을 에칭하는 공정은, 예를 들면, 표 1의 스텝 S11, 스텝 S13, 스텝 S23, 스텝 S33, 스텝 S43을 제외한 것으로 할 수 있다.
종횡비가 큰 구멍 부분(51e)을 형성하는 경우에는, 도 15에 나타낸 바와 같이, 예를 들면, 산화 실리콘막 기타 실리콘 산화막을 포함하는 제 2 마스크막(53)으로 이루어지는 패턴을 마스크로 하여 실리콘층(51)을 에칭한다. 실리콘 산화막은, 실리콘층에 대해서 레지스트막보다 높은 선택비를 갖기 때문에, 플라즈마 에칭을 장시간 행해도, 마스크가 제거되는 것을 방지할 수 있다.
그러나, 실리콘층을 에칭하여 구멍 부분을 형성하는 프로세스에 있어서는, 제 2 마스크막(53)으로서, 프로세스 온도의 제약 등에 의해 저온에서 형성된 실리콘 산화막이 이용되는 경우가 있다. 저온에서 형성된 실리콘 산화막은, 치밀한 막은 아니며, 표면상에 미소한 격자 결함이 존재하는 것이 있다. 이러한 실리콘 산화막을 제 2 마스크막(53)으로 하여, 불소 원자를 포함하는 처리 가스의 플라즈마에 의해 에칭을 행하면, 플라즈마에 포함되는 불소 래디칼(F*)에 의해, 이들 미소한 격자 결함이 국소적으로 에칭되는 것이 있다. 그리고, 제 2 마스크막(53)의 표면에, 예를 들면, 피트가 발생하는 경우가 있다. 제 2 마스크막(53)의 표면에 피트가 발생하면, 제 2 마스크막(53)의 하층막까지 도달하는 관통 구멍(53b)이 형성될 우려가 있어, 제 2 마스크막(53)이 마스크막으로서의 기능을 해칠 우려가 있다.
또한, 형성되는 구멍 부분(51e)의 종횡비가 커지면, 형성되는 구멍 부분(51e)의 상면부(51f)보다 약간 아래 부분인 보잉부(51g)에 있어서의 개구 직경이, 상면부(51f)의 개구 직경보다 커진다. 또한 보잉부(51g)보다 아래 부분(51h)에서는, 개구 직경은 구멍 부분(51e)의 바닥에 가까워짐에 따라 서서히 작아져서, 구멍 부분(51e)의 바닥에서 가장 작아진다. 그 결과, 구멍 부분(51e)의 측벽을 웨이퍼 W의 표면에 대해서 수직으로 할 수 없다.
또한, 식(1)을 이용하여 전술한 바와 같이, 실리콘층(51)이 에칭될 때에, 구멍 부분(51e)의 내부에서는 SiF4가 생성되고, 생성된 SiF4는, 구멍 부분(51e)의 외부에 배출될 필요가 있다. 그러나, 형성되는 구멍 부분(51e)의 종횡비가 크고, 실리콘층(51)의 에칭 속도가 수십 ㎛/분으로 되면, SiF4의 생성량이 많아져서, 구멍 부분(51e)의 내부에 공급되는 불소 래디칼 F*의 양과, 구멍 부분(51e)의 외부에 배출되는 반응 생성물 SiF4의 양이 대략 같아진다. 따라서, 구멍 부분(51e)의 내부에 있어서의 SiF4의 분압이 높아져서, 불소 래디칼 F*의 분압이 높아지는 것이 억제되고, 결과적으로, 실리콘층(51)의 에칭 속도를 증가시킬 수 없다고 하는 문제가 있다.
한편, 본 실시 형태에서는, 제 2 마스크막(53)을 마스크로 하여 실리콘층(51)의 플라즈마 에칭을 행할 때에, 제 2 마스크막(53)상에, CO 가스를 포함하는 처리 가스의 플라즈마에 의해 보호막(55)이 퇴적되어 있어. 제 2 마스크막(53)의 표면이 노출하고 있지 않다. 따라서, 불소 원자를 포함하는 처리 가스에 의해 실리콘층(51)의 에칭을 행할 때에, 제 2 마스크막(53)의 표면에 존재하는 미소한 격자 결함이 국소적으로 에칭되는 것을 방지할 수 있어, 제 2 마스크막(53)의 표면에 피트가 발생하는 것을 방지할 수 있다.
또한, CO 가스를 포함하는 처리 가스에 의해 보호막(55)을 퇴적시킬 때에도, 처리 가스가 불소 원자를 포함하지 않기 때문에, 제 2 마스크막(53)의 표면에 존재하는 미소한 격자 결함이 국소적으로 에칭되는 것을 방지할 수 있어, 제 2 마스크막(53)의 표면에 피트가 발생하는 것을 방지할 수 있다.
따라서, 제 2 마스크막(53)의 하층막까지 도달하는 관통 구멍(53b)이 형성될 우려가 없어, 제 2 마스크막(53) 및 제 1 마스크막(52)을 플라즈마로부터 보호할 수 있다.
또한, 본 실시 형태에서는, CO 가스를 포함하는 처리 가스의 플라즈마에 의해, 구멍 부분(51d)의 측벽에 보호막(55)을 퇴적하기 때문에, 에칭이 진행하여 형성되는 구멍 부분(51d)의 깊이 치수가 커졌을 경우에도, 측벽이 에칭되는 것을 억제할 수 있다. 따라서, 보잉부의 발생을 억제할 수 있다. 또한, 개구 직경이 구멍 부분(51d)의 바닥에 가까워짐에 따라 서서히 작아지는 것을 방지할 수 있어, 구멍 부분(51d)의 측벽을 웨이퍼 W의 표면에 대해서 수직으로 할 수 있다.
또한, 본 실시 형태에서는, 구멍 부분(51d)의 측벽이 에칭되는 것을 방지할 수 있기 때문에, 형성하는 구멍 부분(51d)의 종횡비가 큰 경우에도, 구멍 부분(51d)의 내부에서 생성되는 SiF4의 양을 적게 할 수 있다. 이 때문에, 구멍 부분(51d)의 내부에 있어서의 SiF4의 분압이 높아지는 것을 억제할 수 있어, 구멍 부분(51d)내의 불소 래디칼 F*의 분압을 높게 할 수 있고, 결과적으로, 실리콘층(51)의 에칭 속도를 증가시킬 수 있다.
여기서, 스텝 S10∼스텝 S12－2를 행한 후, 스텝 S14(제 2 에칭 스텝)를 4회 반복하는 경우에 있어서, 각각의 스텝 S14 중 어느 하나 전의 스텝 S13을 생략함으로써, 합계 0∼3회 스텝 S13을 행하는 에칭을 행했다. 그리고, 실시예 1에 나타낸 4회 스텝 S13을 행했을 경우에 맞추어, 스텝 S13을 0∼4회 행했을 경우에 대해, 제 1 마스크막(52), 제 2 마스크막(53)의 개구부(52a, 53a)의 측벽이 측방에 에칭되고, 침식되는 침식 깊이 D(도 15 참조)를 측정했다. 그 결과를, 도 19의 표 2에 나타낸다.
표 2에 나타낸 바와 같이, 스텝 S13의 횟수의 증가에 따라, 침식 깊이 D가 감소한다. 따라서, 본 실시 형태에 의하면, CO 가스를 포함하는 처리 가스의 플라즈마에 의해 보호막을 퇴적시키는 것에 의해, 마스크막이 측방에 에칭되어, 침식되는 것을 억제하는 효과가 있는 것이 확인되었다.
(제 2 실시 형태)
다음에, 본 발명의 제 2 실시 형태에 따른 플라즈마 에칭 방법에 대해 설명한다.
본 실시 형태에 따른 플라즈마 에칭 방법에서는, 제 1 실시 형태에 따른 플라즈마 에칭 장치와 동일한 장치를 이용할 수 있다. 따라서, 본 실시 형태에 따른 에칭 장치에 대해서는, 설명을 생략한다.
또한, 본 실시 형태에 따른 플라즈마 에칭 방법은, 3차원 실장되는 반도체 장치에 관통 전극을 형성하기 위해서, TSV(Through-Silicon Via) 기술을 이용하여 웨이퍼에 관통 구멍을 형성하는 것이다. 따라서, 본 실시 형태에 따른 플라즈마 에칭 방법은, 관통 구멍을 형성하기 위한 웨이퍼(이하, 「디바이스 웨이퍼」라고도 함)가 서포트 웨이퍼에 접착제를 거쳐서 접착된 접착 웨이퍼를 에칭하는 점에서, 제 1 실시 형태와 상이하다.
도 16 및 도 17은, 본 실시 형태에 따른 플라즈마 에칭 방법을 포함하는 반도체 장치의 제조 방법의 각 공정에 있어서의 웨이퍼 상태를 모식적으로 나타내는 단면도이다.
접착 웨이퍼는, 도 16의 c에 나타낸 바와 같이, 디바이스 웨이퍼 W와 서포트 웨이퍼 SW를 갖는다. 디바이스 웨이퍼 W는, 표면 Wa에 트랜지스터 등의 반도체 장치가 형성된 기판이다. 서포트 웨이퍼 SW는, 디바이스 웨이퍼 W를, 이면 Wb를 연삭하여 박화(薄化)했을 때에, 박화된 디바이스 웨이퍼 W를 보강하기 위한 기판이다. 디바이스 웨이퍼 W는, 접착제 G를 거쳐서 서포트 웨이퍼 SW에 접착되어 있다.
본 실시 형태에 따른 반도체 장치의 제조 방법에서는, 처음에, 실리콘 웨이퍼 등으로 이루어지는 디바이스 웨이퍼 W의 표면에 트랜지스터(101)를 형성하고, 트랜지스터(101)가 형성된 디바이스 웨이퍼 W상에 층간 절연막(102)을 형성한다(도 16의 a).
그 다음에, 층간 절연막(102)상에, 배선 구조(103)를 형성한다. 층간 절연막(102)상에, 배선층(104), 절연막(105)을 교대로 적층함과 아울러, 절연막(105)을 관통하여 상하의 배선층(104) 사이를 전기적으로 접속하는 비아 홀(106)을 형성한다(도 16의 b).
그 다음에, 디바이스 웨이퍼 W를 상하 반전시켜, 디바이스 웨이퍼 W의 표면 Wa를, 접착제 G를 거쳐서 서포트 웨이퍼 SW와 접착하는 것에 의해, 접착 웨이퍼를 준비한다. 서포트 웨이퍼 SW는, 디바이스 웨이퍼 W를, 이면 Wb를 연삭하여 박화했을 때에, 박화된 디바이스 웨이퍼 W를 보강하여, 휘어짐을 방지하는 지지체로 되는 기판이며, 예를 들면, 실리콘 웨이퍼 등으로 된다. 그리고, 접착 웨이퍼를, 예를 들면, 연삭 장치에 구비된 지지부에 지지하여, 웨이퍼 W의 이면 Wb측을 연삭하고, 연삭 전의 두께 T1가 소정 두께 T2로 되도록 박화한다(도 16의 c). 소정 두께 T2를, 예를 들면, 50∼200㎛로 할 수 있다.
또한, 도 16에서는, 도시를 용이하게 하기 위해서, 층간 절연막(102) 및 배선 구조(103)의 두께가 과장하여 도시되어 있지만, 실제는, 층간 절연막(102) 및 배선 구조(103)의 두께는, 웨이퍼 W의 기체 자체의 두께에 비해 지극히 작다(도 17에 있어서도 마찬가지임).
그 다음에, 웨이퍼 W의 이면 Wb에 도시하지 않는, 예를 들면, 제 1 마스크막과 제 2 마스크막으로 이루어지는 마스크막을 형성한다. 그리고, 마스크막상에 레지스트를 도포하고, 노광하여, 현상하는 것에 의해, 도시하지 않은 레지스트 패턴을 형성하고, 레지스트 패턴을 마스크로 하여, 마스크막에 개구부를 형성하고, 잔존하는 레지스트를, 제 1 실시 형태와 마찬가지로 애싱하여 제거한다. 계속해서, 제 1 실시 형태와 마찬가지의 플라즈마 에칭을 행하고, 마스크막을 마스크로 하여, 웨이퍼 W의 이면 Wb를 에칭하여 관통 구멍 V를 형성한다. 그리고, 관통 구멍 V가 형성된 웨이퍼 W의 이면 Wb에 잔존하는 마스크막을, 예를 들면, 에칭에 의해 제거한다(도 17의 a). 관통 구멍 V의 직경을, 예를 들면, 1∼10㎛로 할 수 있다. 또한, 관통 구멍 V의 깊이는, 웨이퍼 W의 이면 Wb를 연삭하여 박화한 후의 웨이퍼 W의 기체 자체의 두께에 상당하는 것으로, 예를 들면, 50∼200㎛로 할 수 있다.
그 다음에, 관통 구멍 V의 내주면을 피복하도록, 예를 들면, 폴리이미드 등의 절연막(107)을 형성하고, 내주면이 절연막(107)으로 피복된 관통 구멍 V내에, 전해 도금법 등에 의해 관통 전극(108)을 형성한다(도 17의 b).
그 다음에, 서포트 웨이퍼 SW를 웨이퍼 W로부터 벗기는 것에 의해, 박화되고, 관통 전극(108)이 형성된 웨이퍼 W를 얻는다. 예를 들면, 자외광(UV 광)을 조사하는 것에 의해, 광 반응성의 접착제 G의 접착력을 저하시켜 벗길 수 있다(도 17의 c).
본 실시 형태에서도, 도 17의 a에 나타낸 플라즈마 에칭을, 제 1 실시 형태에 따른 플라즈마 에칭 방법에 의해 행할 수 있다. 즉, 실리콘층 상에, 제 1 마스크막, 제 2 마스크막을 형성하고, 그 위에 형성된 레지스트막을 마스크로 하여 제 2 마스크막 및 제 1 마스크막을 에칭하여 개구부를 형성하고, 제 2 마스크막 및 제 1 마스크막을 마스크로 하여, 실리콘층을 에칭한다. 그리고, 그 때에, 제 2 마스크막의 표면 또는 형성된 구멍 부분의 측벽에, CO 가스를 포함하는 처리 가스의 플라즈마에 의해 보호막을 퇴적시킨다. 이에 의해, 제 2 마스크막 및 제 1 마스크막을 플라즈마로부터 보호할 수 있고, 형성하는 구멍 부분의 측벽을 기판의 표면에 대해서 수직으로 할 수 있음과 아울러, 실리콘층의 에칭 속도를 높일 수 있다.
이상, 본 발명의 바람직한 실시 형태에 대해 기술했지만, 본 발명은 이러한 특정의 실시 형태로 한정되는 것은 아니고, 특허 청구 범위내에 기재된 본 발명의 요지의 범위내에 있어서, 여러 가지의 변형·변경이 가능하다.
본 국제 출원은, 2011년 7월 12일에 출원된 일본 특허 출원 제2011－154175호에 근거하는 우선권을 주장하는 것으로, 그 전체 내용을 본 국제 출원에 원용한다.
1 : 챔버(처리 용기)
2 : 서셉터
4 : 지지부
15 : 제 1 고주파 전원
20 : 샤워 헤드
23 : 처리 가스 공급부
26 : 제 2 고주파 전원
35 : SF6 가스원
36 : O2 가스원
38 : CO 가스원
40 : 제어부
51 : 기체(실리콘층)
51a : 구멍 부분
51b : 측벽
52 : 제 1 마스크막
53 : 제 2 마스크막
54 : 레지스트막
55 : 보호막

Claims (6)

  1. 실리콘층의 제 1 표면에 소정의 패턴으로 패터닝된 실리콘 산화막이 형성된 피처리 기판에 있어서의 상기 실리콘층을, 상기 실리콘 산화막을 마스크로 하여, 제 1 처리 가스의 플라즈마에 의해 에칭하여 구멍 부분을 형성하는 플라즈마 에칭 방법에 있어서,
    상기 피처리 기판의 상기 제 1 표면의 반대측의 제 2 표면에 트랜지스터를 형성하고, 상기 트랜지스터가 형성된 상기 피처리 기판 상에 층간 절연막을 형성하는 공정과,
    상기 피처리 기판의 상기 제 2 표면을, 상기 피처리 기판을 보강하기 위한 서포트 기판에 접착하는 공정과,
    상기 서포트 기판과 접착된 상기 피처리 기판의 상기 제 1 표면을 연삭하는 공정과,
    상기 연삭된 상기 제 1 표면에 상기 실리콘 산화막을 형성하는 공정과,
    상기 실리콘 산화막 상에 레지스트막을 형성하는 공정과,
    산소 가스를 포함하는 제 3 처리 가스의 플라즈마에 의해 상기 레지스트막을 애싱하고, 일산화탄소 가스를 포함하는 제 2 처리 가스의 플라즈마에 의해, 상기 실리콘 산화막의 표면에 보호막을 퇴적시키는 제 1 퇴적 스텝과,
    표면에 상기 보호막이 퇴적된 상기 실리콘 산화막을 마스크로 하여, 상기 제 1 처리 가스의 플라즈마에 의해 상기 실리콘층을 에칭하는 제 1 에칭 스텝과,
    상기 제 1 에칭 스텝의 이후, 형성된 상기 구멍 부분의 측벽에, 상기 제 2 처리 가스의 플라즈마에 의해 상기 보호막을 퇴적시키는 제 2 퇴적 스텝과,
    표면에 상기 보호막이 퇴적된 상기 실리콘 산화막을 마스크로 하여, 상기 제 1 처리 가스의 플라즈마에 의해 상기 실리콘층을 더 에칭하는 제 2 에칭 스텝
    을 갖고,
    상기 구멍 부분이 상기 층간 절연막에 도달하도록, 상기 제 2 퇴적 스텝과 상기 제 2 에칭 스텝을 적어도 2회씩 교대로 반복하는
    플라즈마 에칭 방법.
  2. 제 1 항에 있어서,
    상기 제 2 퇴적 스텝은, 형성된 상기 구멍 부분의 바닥까지, 상기 구멍 부분의 측벽에 상기 보호막을 퇴적시키는 것인 플라즈마 에칭 방법.
  3. 제 1 항에 있어서,
    상기 제 1 퇴적 스텝은, 상기 제 2 처리 가스의 플라즈마에 의해 상기 레지스트막을 제거함과 아울러, 상기 제 2 처리 가스의 플라즈마에 의해 상기 실리콘 산화막의 표면에 상기 보호막을 퇴적시키는 것인 플라즈마 에칭 방법.
  4. 제 3 항에 있어서,
    상기 제 1 퇴적 스텝은, 상기 레지스트막을 애싱한 후, 남은 상기 레지스트막을 상기 제 2 처리 가스의 플라즈마에 의해 제거하는 것인 플라즈마 에칭 방법.
  5. 제 1 항에 있어서,
    상기 제 1 에칭 스텝은, 상기 피처리 기판을 지지하는 지지부에, 제 1 주파수를 갖는 제 1 고주파 전력을 공급함과 아울러, 공급하는 상기 제 1 고주파 전력의 전력치를 단계적으로 증가시키면서, 상기 실리콘층을 에칭하는 것인 플라즈마 에칭 방법.
  6. 제 1 항에 있어서,
    상기 제 2 에칭 스텝은, 상기 피처리 기판을 지지하는 지지부에 제 1 주파수를 갖는 제 1 고주파 전력을 공급하는 스텝이고,
    상기 제 2 에칭 스텝을 상기 제 2 퇴적 스텝과 교대로 반복할 때에, 상기 제 2 에칭 스텝에 있어서 공급하는 상기 제 1 고주파 전력의 전력치를 증가시키는 플라즈마 에칭 방법.
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