KR101875221B1 - 반도체 집적 회로, 전자 기기, 고체 촬상 장치, 촬상 장치 - Google Patents

반도체 집적 회로, 전자 기기, 고체 촬상 장치, 촬상 장치 Download PDF

Info

Publication number
KR101875221B1
KR101875221B1 KR1020110078113A KR20110078113A KR101875221B1 KR 101875221 B1 KR101875221 B1 KR 101875221B1 KR 1020110078113 A KR1020110078113 A KR 1020110078113A KR 20110078113 A KR20110078113 A KR 20110078113A KR 101875221 B1 KR101875221 B1 KR 101875221B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
circuit
transistor
analog
substrate
Prior art date
Application number
KR1020110078113A
Other languages
English (en)
Other versions
KR20120024406A (ko
Inventor
요시하루 쿠도
Original Assignee
소니 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 주식회사 filed Critical 소니 주식회사
Publication of KR20120024406A publication Critical patent/KR20120024406A/ko
Application granted granted Critical
Publication of KR101875221B1 publication Critical patent/KR101875221B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/745—Circuitry for generating timing or clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/7795—Circuitry for generating timing or clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 반도체 집적 회로는, 아날로그 회로 및 상기 아날로그 회로로부터 출력된 아날로그의 출력 신호를 디지털 변환하는 디지털 회로 중의, 상기 아날로그 회로의 일부가 형성되는 제1 반도체 기판과, 상기 아날로그 회로의 잔부 및 상기 디지털 회로가 형성되는 제2 반도체 기판과, 상기 제1 반도체 기판과 상기 제2 반도체 기판을 접속하는 기판 접속부를 가지며, 상기 기판 접속부는, 상기 제1 반도체 기판의 상기 아날로그 회로의 일부에 의해 생성된 아날로그 신호를, 상기 제2 반도체 기판에 전송하는 것을 특징으로 한다.

Description

반도체 집적 회로, 전자 기기, 고체 촬상 장치, 촬상 장치{SEMICONDUCTOR INTEGRATED CIRCUIT, ELECTRONIC DEVICE, SOLID-STATE IMAGING APPARATUS, AND IMAGING APPARATUS}
본 발명은, 아날로그 회로 및 디지털 회로가 혼재하는 반도체 집적 회로, 전자 기기, 고체 촬상 장치, 촬상 장치에 관한 것이다.
근래, 많은 MOS형 고체 촬상 장치는, 광을 광전 변환하는 포토 다이오드를 갖는 복수의 화소 회로와, 각 화소 회로로부터 출력된 화소 신호를 디지털 값으로 변환하여 처리하는 신호 처리 회로를 갖는다.
이 고체 촬상 장치 등과 같이 고기능화 또는 고속화된 반도체 집적 회로에서는, 1개의 반도체 기판에 화소의 포토 다이오드나, 아날로그 회로 및 디지털 회로를 배치하는 경우에 있어서, 각각에 사용하는 소자에 대한 프로세스 요건의 차가 크다.
그 결과, 반도체 집적 회로에서는, 공정수의 증대에 의한 비용 증대, 최적 프로세스의 차이에 의한 센서 특성의 열화 등이 생기고 있다.
복수의 칩을 겹친 구조를 갖는 이른바 3차원 LSI(Large Scale Integration) 구조에서는, 다른 프로세스로 제조한 칩을 적층하여 하나의 LSI로서 구성할 수 있다. 그 결과, 3차원 LSI 구조에서는, 상술한 과제를 해결할 수 있다(일본국 특개2004-146816호 공보, WO2006/129762호)
그러나, 복수의 칩을 갖는 반도체 집적 회로에서는, 그것에 실현되는 복수의 회로 블록이 복수의 칩으로 나누어서 형성되기 때문에, 반도체 기판의 총 면적이 증대한다.
예를 들면, 다른 반도체 기판에 형성된 아날로그 회로로부터 아날로그 신호가 입력된 디지털 회로에서는, 디지털 회로의 입력 단자가 패드 등에 의해 외부에 노출하기 때문에, 입력 보호 회로를 추가할 필요가 있다.
이와 같이 아날로그 회로와 디지털 회로가 혼재하는 반도체 집적 회로로는, 이들의 회로를 복수의 반도체 기판에 나누어서 형성하는 경우에, 기판의 총 면적의 증가를 억제할 것이 요구되고 있다.
본 발명의 제1의 실시예에 따른 반도체 집적 회로는, 아날로그 회로 및 아날로그 회로의 아날로그의 출력 신호를 디지털 변환하는 디지털 회로 중의, 아날로그 회로의 일부가 형성되는 제1 반도체 기판과, 아날로그 회로의 잔부(remaining part) 및 디지털 회로가 형성되는 제2 반도체 기판과, 제1 반도체 기판과 제2 반도체 기판을 접속하는 기판 접속부를 갖는다. 그리고, 기판 접속부는, 제1 반도체 기판의 아날로그 회로의 일부에 의해 생성된 아날로그 신호를, 제2 반도체 기판에 전송한다.
제1의 실시예에 있어서는, 아날로그 회로가 제1 반도체 기판과 제2 반도체 기판에 나누어서 형성된다.
이 때문에, 제2 반도체 기판의 아날로그 회로의 잔부가 제2 반도체 기판의 디지털 회로의 입력 보호 회로로서 기능한다.
따라서, 제2 반도체 기판에, 디지털 회로의 입력 보호 회로를 마련할 필요가 없다.
본 발명의 제2의 실시예에 따른 전자 기기는, 아날로그 회로 및 아날로그 회로로부터 출력된 아날로그의 출력 신호를 디지털 변환하는 디지털 회로가 혼재된 반도체 집적 회로를 갖는다. 반도체 집적 회로는, 아날로그 회로의 일부가 형성되는 제1 반도체 기판과, 아날로그 회로의 잔부 및 디지털 회로가 형성되는 제2 반도체 기판과, 제1 반도체 기판과 제2 반도체 기판을 접속하는 기판 접속부를 갖는다. 그리고, 기판 접속부는, 제1 반도체 기판의 아날로그 회로의 일부에 의해 생성된 아날로그 신호를, 제2 반도체 기판에 전송한다.
본 발명의 제3의 실시예에 따른 고체 촬상 장치는, 복수의 광전 변환 소자를 포함하는 아날로그 회로 및 아날로그 회로로부터 출력된 아날로그의 출력 신호를 디지털 변환하는 디지털 회로 중의, 복수의 광전 변환 소자를 포함하는 아날로그 회로의 일부가 형성되는 제1 반도체 기판과, 아날로그 회로의 잔부 및 디지털 회로가 형성되는 제2 반도체 기판과, 제1 반도체 기판과 제2 반도체 기판을 접속하는 기판 접속부를 갖는다. 그리고, 기판 접속부는, 제1 반도체 기판의 아날로그 회로의 일부에 의해 생성된 아날로그 신호를, 제2 반도체 기판에 전송한다.
본 발명의 제4의 실시예에 따른 촬상 장치는, 광을 집광하는 광학계와, 광학계에 의해 집광된 광을 광전 변환하는 복수의 광전 변환 소자를 갖는 고체 촬상부를 갖는다. 고체 촬상부는, 복수의 광전 변환 소자를 포함하는 아날로그 회로 및 아날로그 회로로부터 출력된 아날로그의 출력 신호를 디지털 변환하는 디지털 회로 중의, 복수의 광전 변환 소자를 포함하는 아날로그 회로의 일부가 형성되는 제1 반도체 기판과, 아날로그 회로의 잔부 및 디지털 회로가 형성되는 제2 반도체 기판과, 제1 반도체 기판과 제2 반도체 기판을 접속하는 기판 접속부를 갖는다. 그리고, 기판 접속부는, 제1 반도체 기판의 아날로그 회로의 일부에 의해 생성된 아날로그 신호를, 제2 반도체 기판에 전송한다.
본 발명에서는, 아날로그 회로와 디지털 회로가 혼재하는 반도체 집적 회로를 복수의 반도체 기판에 나누어서 형성하는 경우에 있어서, 기판의 총 면적의 증가를 억제할 수 있다.
도 1은, 본 발명의 제1 실시예에 관한 CMOS(Complementary Metal Oxide Semiconductor) 센서 방식의 고체 촬상 장치의 블록도 .
도 2는, 도 1의 1열 분의 화소 어레이부 및 칼럼 회로의 회로도.
도 3은, 도 1의 고체 촬상 장치의 3차원 구조의 설명도.
도 4는, 도 3의 센서 칩 및 신호 처리 칩에 대한 화소 어레이부 및 칼럼 회로의 배분 방식의 설명도.
도 5는, 도 3의 센서 칩 및 신호 처리 칩에 대한 1열 분의 화소 어레이부 및 칼럼 회로의 배분 방식의 설명도.
도 6은, 도 3의 신호 처리 칩에 형성한 화소 어레이부의 전류원의 설명도.
도 7은, 비교예의 고체 촬상 장치에서의 칩 분할의 설명도.
도 8은, 도 2의 센서 칩 및 신호 처리 칩의 광학적 구조의 설명도.
도 9는, 본 발명의 제2 실시예에서의 센서 칩 및 신호 처리 칩의 광학적 구조의 설명도.
도 10은, 본 발명의 제3 실시예의 센서 칩 및 신호 처리 칩에 대한 1열 분의 화소 어레이부 및 칼럼 회로의 배분 방식의 설명도.
도 11은, 본 발명의 제4 실시예의 CCD(Charge Coupled Device) 센서 방식의 고체 촬상 장치의 구성 및 칩 배분 방식의 설명도.
도 12는, 도 11의 수직 전송부의 전하 전송측의 단부의 레이아웃의 한 예의 설명도.
도 13은, 본 발명의 제5 실시예에 관한 촬상 장치의 블록도.
도 14는, 아날로그 신호의 직류 성분을 제거하는 직류 컷트 회로의 설명도.
이하, 본 발명의 실시의 형태를 도면을 참조하여 설명한다. 설명은 이하의 순서로 행한다.
1. 제1 실시예(CMOS 센서 방식의 고체 촬상 장치의 예)
2. 제2 실시예(고체 촬상 장치의 광학적 구조를 변형한 예)
3. 제3 실시예(고체 촬상 장치의 칩 분할의 변형례)
4. 제4 실시예(CCD 센서 방식의 고체 촬상 장치의 예)
5. 제5 실시예(촬상 장치의 예.)
<1. 제1 실시예>
[CMOS 센서 방식의 고체 촬상 장치(1)의 구성]
도 1은, 본 발명의 제1 실시예에 관한 CMOS 센서 방식의 고체 촬상 장치(1)의 블록도이다.
도 1의 고체 촬상 장치(1)는, 타이밍 제어 회로(11), 행 주사 회로(12), 화소 어레이부(13), 칼럼 회로(14), 열 주사 회로(15), 수평 주사 출력 신호선(16), (Auto Gain Control) 연산 회로(17), 출력 회로(18)를 갖는다.
화소 어레이부(13)는, 반도체 기판의 1면에 행렬 형상으로 2차원 배열된 복수의 화소 회로(19)를 갖는다.
복수의 화소 회로(19)는, 1행 마다 복수의 행 선택 신호선(20)에 접속된다. 복수의 행 선택 신호선(20)은, 행 주사 회로(12)에 접속된다.
또한, 복수의 화소 회로(19)는, 1열마다 복수의 열 출력 신호선(21)에 접속된다. 복수의 열 출력 신호선(21)은, 칼럼 회로(14)에 접속된다.
도 2는, 도 1의 1열 분의 화소 어레이부(13) 및 칼럼 회로(14)의 회로도이다.
도 2에 도시하는 바와 같이, 1열로 배열된 복수의 화소 회로(19)는, 1개의 열 출력 신호선(21)에 접속된다.
도 2의 화소 회로(19)는, 포토 다이오드(31), 전송 트랜지스터(32), 플로팅 디퓨전(FD)(33), 증폭 트랜지스터(34), 선택 트랜지스터(35), 리셋 트랜지스터(36)를 갖는다.
전송 트랜지스터(32), 증폭 트랜지스터(34), 선택 트랜지스터(35), 및 리셋 트랜지스터(36)는, 예를 들면 반도체 기판에 형성된 MOS(Metal Oxide Semiconductor) 트랜지스터이다.
포토 다이오드(31)는, 입사광을 그 광량에 응한 양의 전하(여기서는 전자)로 광전 변환한다.
전송 트랜지스터(32)는, 드레인이 포토 다이오드(31)에 접속되고, 소스가 FD(33)에 접속되고, 게이트가 도시하지 않은 전송 신호선에 접속된다.
전송 트랜지스터(32)는, 온 상태인 경우, 포토 다이오드(31)에서 생성된 전하를 플로팅 디퓨전(33)에 전송한다.
리셋 트랜지스터(36)는, 드레인이 전원(Vdd)에 접속되고, 소스가 FD(33)에 접속되고, 게이트가 도시하지 않은 리셋 신호선에 접속된다.
리셋 트랜지스터(36)는, 온 상태인 경우, FD(33)를 전원(Vdd)의 전위에 리셋한다.
증폭 트랜지스터(34)는, 드레인이 전원(Vdd)에 접속되고, 소스가 선택 트랜지스터(35)의 드레인에 접속되고, 게이트가 FD(33)에 접속된다.
선택 트랜지스터(35)는, 드레인이 증폭 트랜지스터(34)의 소스에 접속되고, 소스가 열 출력 신호선(21)에 접속되고, 게이트가 행 선택 신호선(20)에 접속된다.
또한, 열 출력 신호선(21)에는, 전류원(37)이 접속된다.
이에 의해, 증폭 트랜지스터(34)는, 선택 트랜지스터(35)가 온 상태인 경우에, 소스 폴로워형의 앰프를 구성한다.
선택 트랜지스터(35)가 온 상태인 경우, 증폭 트랜지스터(34)는, FD(33)의 전위에 응한 화소 신호(아날로그 신호)를, 열 출력 신호선(21)에 출력한다.
그리고, 도 2의 화소 회로(19)는, 예를 들면 전송 트랜지스터(32) 및 리셋 트랜지스터(36)가 온 됨에 의해, 포토 다이오드(31) 및 FD(33)가 리셋된다. FD(33)의 리셋 후의 전압 레벨은, 전원(Vdd)이 된다.
그 후, 전송 트랜지스터(32)가 온 되면, 리셋 후에 포토 다이오드(31)에 의해 발생한 전하가 FD(33)에 전송된다. FD(33)의 전압 레벨은, 당해 전하량에 응한 전압이 된다.
또한, 선택 트랜지스터(35)가 온 되면, 증폭 트랜지스터(34)는, 게이트에 입력된 FD(33)의 전압 레벨에 따른 레벨의 화소 신호를 열 출력 신호선(21)에 출력한다.
도 1의 행 주사 회로(12)는, 타이밍 제어 회로(11), 복수의 행 선택 신호선(20)에 접속된다.
행 주사 회로(12)는, 타이밍 제어 회로(11)로부터 입력되는 수직 동기 신호에 의거하여, 복수의 행 선택 신호선(20)을 순번대로 선택한다. 행 주사 회로(12)는, 수평 주사 기간마다, 복수의 행 선택 신호선(20)을 순번대로 선택한다.
선택된 행 선택 신호선(20)에 접속된 화소 회로(19)는, 포토 다이오드(31)의 광전 변환 처리에 의해 발생한 전하량에 응한 레벨의 아날로그의 화소 신호를 열 출력 신호선(21)에 출력한다.
칼럼 회로(14)는, 도 2에 도시하는 바와 같이, 열마다의 복수조의 비교기(41), 업 다운 카운터(42), 메모리(43)를 갖는다.
비교기(41)는, 한 쌍의 입력 단자의 한쪽에 열 출력 신호선(21)이 접속되고, 다른쪽에 DAC(DA 컨버터)(44)가 접속된다. DAC(44)는, 타이밍 제어 회로(11)로부터 입력되는 값에 의거하여, 레벨이 램프 방식(manner of a lamp)으로 변화하는 램프 신호를 출력한다.
그리고, 비교기(41)는, DAC(44)로부터 입력된 램프 신호의 레벨과, 열 출력 신호선(21)으로부터 입력되는 화소 신호의 레벨을 비교한다.
예를 들면 비교기(41)는, 화소 신호의 레벨이 램프 신호의 레벨보다 낮은 경우에는 하이 레벨의 비교 신호를 출력하고, 화소 신호의 레벨이 램프 신호의 레벨보다 높은 경우에는 로우 레벨의 비교 신호를 출력한다.
업 다운 카운터(42)는, 비교기(41)에 접속된다.
업 다운 카운터(42)는, 예를 들면 비교 신호가 하이 레벨이 되는 기간, 또는 로우 레벨이 되는 기간을 카운트한다. 이 카운트 처리에 의해, 각 화소 회로(19)의 화소 신호는, 완전한 디지털 값으로 변환된다.
또한, 비교기(41)와 업 다운 카운터(42)와의 사이에 앤드 회로를 마련하고, 이 앤드 회로에 펄스 신호를 입력하고, 이 펄스 신호의 개수를 업 다운 카운터(42)에 의해 카운트시켜도 좋다.
메모리(43)는, 업 다운 카운터(42), 수평 주사 출력 신호선(16), 열 주사 회로(15)에 접속된다.
메모리(43)는, 업 다운 카운터(42)에 의해 카운트된 카운트 값을 기억한다.
또한, 칼럼 회로(14)는, 화소 회로(19)의 리셋시의 화소 신호에 의거하여 리셋 레벨에 대응한 카운트 값을 카운트하고, 또한, 소정의 촬상 시간 후의 화소 신호에 의거하여 카운트 값을 카운트하고, 이들의 차분치를 메모리(43)에 기억시켜도 좋다.
도 1의 열 주사 회로(15)는, 타이밍 제어 회로(11), 칼럼 회로(14)의 복수의 메모리(43)에 접속된다.
열 주사 회로(15)는, 타이밍 제어 회로(11)로부터 입력되는 수평 동기 신호에 의거하여, 복수의 메모리(43)를 순번대로 선택한다. 선택된 메모리(43)는, 기억하는 카운트 값을 포함하는 신호를 수평 주사 출력 신호선(16)에 출력한다.
이에 의해, 수평 동기마다, 1행분의 복수의 화소 회로(19)의 화소 신호를 디지털화한 복수의 카운트 값이, 수평 주사 출력 신호선(16)에 출력된다.
연산 회로(17)는, 수평 주사 출력 신호선(16)에 접속된다.
연산 회로(17)는, 수평 주사 출력 신호선(16)으로부터 수취한 신호에 대해, 가산 처리 등을 행하여, 출력 사양에 맞는 데이터 배열로 변환한다.
출력 회로(18)는, 연산 회로(17)에 접속된다.
[센서 칩(6) 및 신호 처리 칩(7)에 대한 회로의 배분 방식]
도 3은, 도 1의 고체 촬상 장치(1)의 3차원 구조의 설명도이다.
도 3(A)는, 도 1의 고체 촬상 장치(1)의 측면도이다. 도 3(B)는, 도 1의 고체 촬상 장치(1)의 정면 도면이다.
도 3의 고체 촬상 장치(1)는, 센서 칩(6), 신호 처리 칩(7), 밀봉 수지(8)를 갖는다.
센서 칩(6)은, 사각형의 제1 반도체 기판(51)과, 제1 반도체 기판(51)의 이면 중앙부에 배열된 복수의 마이크로 패드(52)를 갖는다.
신호 처리 칩(7)은, 제1 반도체 기판(51)보다 큰 사각형의 제2 반도체 기판(53)과, 제2 반도체 기판(53)의 장척 방향 양단부에 배열된 복수의 패드와, 제2 반도체 기판(53)의 윗면 중앙부에 배열된 복수의 마이크로 패드(54)를 갖는다.
그리고, 센서 칩(6)의 제1 반도체 기판(51)은, 신호 처리 칩(7)의 제2 반도체 기판(53)의 중앙부에 겹쳐서 배치된다.
또한, 제1 반도체 기판(51)의 이면에 배열된 복수의 마이크로 패드(52)와, 제2 반도체 기판(53)의 표면에 배열된 복수의 마이크로 패드(54)는, 복수의 마이크로 범프(55)에 의해 전기적에 접속된다.
제1 반도체 기판(51)과 제2 반도체 기판(53)은, 밀봉 수지(8)에 의해 서로 고정된다.
그리고, 도 3에서는, 제1 반도체 기판(51)의 윗면이 수광면이 된다.
도 1의 고체 촬상 장치(1)의 복수의 회로 블록은, 도 3의 센서 칩(6)과 신호 처리 칩(7)에 배분되어 형성된다.
통상, 복수의 회로 블록은, 회로 블록마다 복수의 칩에 배분된다.
고체 촬상 장치(1)에서는, 센서 칩(6)에 수광면이 있기 대문에, 가령 예를 들면 화소 어레이부(13)가 센서 칩(6)에 형성되는 것이 생각된다.
이 경우, 나머지 디지털 회로, 즉 타이밍 제어 회로(11), 행 주사 회로(12), 칼럼 회로(14), 열 주사 회로(15), 수평 주사 출력 신호선(16), 연산 회로(17), 출력 회로(18)가, 신호 처리 칩(7)에 형성된다.
이와 같이 고체 촬상 장치(1)의 아날로그 회로를 센서 칩(6)에 형성하고, 나머지 디지털 회로를 신호 처리 칩(7)에 형성함에 의해, 아날로그 회로와 디지털 회로를 별개의 반도체 기판에 형성할 수 있다.
이 때문에, 센서 칩(6)은, 아날로그 회로로서 최적의 반도체 기판 및 제조 프로세스에 의해 형성하고, 신호 처리 칩(7)은, 고속의 디지털 동작을 필요로 하는 칼럼 회로(14), 열 주사 회로(15) 등에 최적의 반도체 기판 및 제조 프로세스에 의해 형성할 수 있다.
그 결과, 도 1의 복수의 회로 블록을 1개의 반도체 기판에 형성하는 경우와 비하여, 아날로그 회로 및 디지털 회로의 성능을 높은 레벨로 양립할 수 있다.
특히 CMOS 이미지 센서에서는, 아날로그의 화소 어레이부(13)와 논리 회로를 같은 반도체 기판에 형성하는 경우의 프로세스 요건의 차에 의해, 공정수의 증대에 의한 비용 증대, 최적 프로세스의 차이에 의한 센서 특성의 열화가 생기고 있다.
이에 대해, 칩을 적층하는 구조의 이른바 3차원 LSI 구조에서는, 다른 프로세스의 칩을 적층하여 하나의 LSI로서 구성할 수 있기 때문에, 상술한 과제를 해결할 수 있다.
또한, 3차원 LSI 구조에서는, 칩 사이를 칩-패키지 사이 접속보다 좁은 피치로 다수의 접속이 가능하고, 게다가, 이른바 인터페이스 회로가 아니라 칩 내부 배선으로서 접속 가능하다.
이들의 이유에 의해, 3차원 LSI 구조는, 고속화·다기능화하고 있는 CMOS 이미지 센서에 유효한 구조라고 말할 수 있다.
그러나, 칩을 적층함에 있어서, 회로를 어느 부분에서 분리하여 칩 사이 접속으로 하는지가 회로에 주는 영향에 있어서 중요하다.
칩 사이를 본딩 와이어에 의해 접속하기 위해 필요한 인터페이스 회로는, 정전 파괴 방지 기능을 갖고, 또한 제조 공정 내의 플라즈마 장치 등에 의한 전하 차지에 의한 파괴의 억제에도 기여하고 있다.
적층 칩 구성에서는, 마이크로 패드(52, 54)를 채용하기 때문에, 종래의 인터페이스 정도의 정전기 케어는 필요없는 것이지만, 웨이퍼 사이 접속 프로세스일 때의 정전 파괴 방지가 필요하다.
이와 같은 정전기의 보호 소자를 접속단자마다 마련한 경우, 접속부 면적의 증대와 접속부 회로의 부하 용량의 증대에 연결된다.
이 때문에 상술한 바와 같이 가령 예를 들면 화소 어레이부(13)를 센서 칩(6)에 형성하는 경우, 이미지 센서에서 열마다 배치된 판독 회로마다 칩 사이 접속을 행하게 되여, 접속수가 많아진다.
그 결과, 접속단자군 점유 면적이 증대하고, 회로 면적을 압박하게 된다.
또한, 보호 회로 접속에 의한 용량 부하의 증대는 신호를 전달할 때의 충방전량 증대가 되어 전력 소비가 증가한다.
동시에, 이른바 CMOS 논리 회로에서 입력 신호의 파형이 극단적으로 무디어지면 전원으로부터 GND에 관통 전류가 발생하고, 소비 전력이 더욱 증대한다.
또한, 이것을 억제하기 위해 송신측의 트랜지스터를 크게 하여 전류 공급 능력을 높이기 위해서는 복수 단(stage)의 버퍼 회로가 필요해지고 면적이 증대한다.
구체적으로 설명한다.
상술한 바와 같이 예를 들면 도 2의 화소 어레이부(13)를 센서 칩(6)에 형성하고, 칼럼 회로(14)를 신호 처리 칩(7)에 형성한 경우, 도 2의 칼럼 회로(14)의 비교기(41)의 입력 단자는, 마이크로 패드(54)에 접속된다. 마이크로 패드(54)는, 마이크로 범프(55) 및 마이크로 패드(52)를 통하여, 열 출력 신호선(21)에 접속된다.
제조 과정에서 비교기(41)의 입력 단자에 정전기 노이즈가 입력되면, 비교기(41)가 파괴될 가능성이 있다.
이 때문에, 신호 처리 칩(7)에서는, 비교기(41)의 입력 단자와, 당해 입력 단자에 접속된 마이크로 패드(54) 사이에, 입력 보호 회로를 추가할 필요가 있다.
또한, 다른 칩(7)에 형성된 디지털 회로를 구동하는 아날로그 회로에는, 구동 회로를 추가하고, 드라이브 능력을 높게 할 필요가 있다. 이와 같은 목적으로 형성되는 출력단의 구동 회로는, 면적이 크다.
또한, 화소 어레이부(13)에서는 화소 회로(19)의 증폭 트랜지스터(34)가 전류원(37)을 부하로 하는 소스 팔로워 회로로서 형성되어 있기 때문에, 이것은 문제가 되지 않는다.
이들의 요인에 의해, 화소 어레이부(13)를 센서 칩(6)에 형성하고, 칼럼 회로(14)를 신호 처리 칩(7)에 형성하도록, 회로 블록마다 센서 칩(6)과 신호 처리 칩(7)에 배분한 경우, 추가 회로의 발생에 의해 반도체 기판의 총 면적이 커진다.
도 4는, 도 3의 센서 칩(6) 및 신호 처리 칩(7)에 대한 화소 어레이부(13) 및 칼럼 회로(14)의 배분 방식의 설명도이다.
도 5는, 도 3의 센서 칩(6) 및 신호 처리 칩(7)에 대한 1열 분의 화소 어레이부(13) 및 칼럼 회로(14)의 배분 방식의 설명도이다.
그래서, 본 실시예에서는, 회로 블록마다 배분하는 것이 아니고, 아날로그 회로의 일부를 센서 칩(6)에 배분하고, 아날로그 회로의 잔부와 디지털 회로를 신호 처리 칩(7)에 배분한다.
구체적으로는, 도 4 및 도 5에 도시하는 바와 같이, 센서 칩(6)에는, 아날로그 회로의 일부인 화소 어레이부(13)의 복수의 화소 회로(19)와, 디지털 회로의 행 주사 회로(12)를 형성한다.
또한, 신호 처리 칩(7)에는, 아날로그 회로의 잔부인 화소 어레이부(13)의 복수의 전류원(37)과, 디지털 회로로서의 칼럼 회로(14), 열 주사 회로(15), 수평 주사 출력 신호선(16), 타이밍 제어 회로(11), 연산 회로(17), 및 출력 회로(18)를 형성한다.
또한, 행 주사 회로(12)는, 디지털 회로이지만, 여기서는 센서 칩(6)에 형성하고 있다.
이것은, 행 주사 회로(12)는, 1수평 주사 기간마다 신호를 전환하는 비교적 천천히 동작하는 회로이고, 칼럼 회로(14) 등과 같이 고속 동작할 필요가 없고, 높은 디지털 특성이 요구되지 않기 때문이다.
또한, 행 주사 회로(12)와 화소 어레이부(13)는 다수의 행 선택 신호선(20) 등에 의해 접속된다.
이 때문에, 가령 행 주사 회로(12)를 신호 처리 칩(7)에 형성한 경우에는 이 다수의 행 선택 신호선(20) 등을 마이크로 범프(55)에 의해 접속할 필요가 생기고, 대량의 마이크로 범프(55)가 필요해지기 때문이다.
도 6은, 도 3의 신호 처리 칩(7)에 형성한 화소 어레이부(13)의 전류원(37)의 설명도이다.
도 6(A)는, 전류원(37)의 회로도이다.
도 6(B)는, 신호 처리 칩(7)의 제2 반도체 기판(53)의 모식적인 단면도이다.
상술한 바와 같이, 화소 어레이부(13)의 전류원(37)은, 아날로그 회로로서의 화소 어레이부(13)의 일부이지만, 굳이 신호 처리 칩(7)에 형성하고 있다.
그리고, 화소 어레이부(13)의 전류원(37)은, 열 출력 신호선(21)에 접속된 전류원 트랜지스터(38)를 갖는다.
전류원 트랜지스터(38)는, 예를 들면 MOS 트랜지스터이다.
전류원 트랜지스터(38)는, 소스가 신호 처리 칩(7)의 마이크로 패드(54)에 접속되고, 드레인이 그라운드에 접속되고, 게이트가 바이어스 전원(도시 생략)에 접속된다.
이 때문에, 전류원 트랜지스터(38)는, 바이어스 전원의 바이어스 전압에 응한 전류의 전류원(37)으로서 기능한다.
이 전류원 트랜지스터(38)는, 도 6(B)에 도시하는 바와 같이, 제2 반도체 기판(53)에 형성된 소스 확산층(61)과, 드레인 확산층(62)과, 제2 반도체 기판(53)과 산화막(얇은 절연막)을 통하여 적층된 게이트 배선부(63)를 갖는다.
소스 확산층(61)은, 배선에 의해, 신호 처리 칩(7)의 마이크로 패드(54)에 접속된다.
드레인 확산층(62)은, 배선에 의해, 신호 처리 칩(7)의 그라운드에 접속된다.
그리고, 전류원 트랜지스터(38)의 소스 노드가 도 6(B)와 같이 신호 처리 칩(7)의 마이크로 패드(54)에 접속됨에 의해, 당해 마이크로 패드(54)는, 전류원 트랜지스터(38)의 확산층에 접속된다.
이 때문에, 전류원 트랜지스터(38)의 확산층(61, 62)은, 신호 처리 칩(7)의 마이크로 패드(54)로부터 입력되는 정전기 노이즈를 그라운드에 놓아주는 보호 회로로서 기능한다.
즉, 신호 처리 칩(7)의 마이크로 패드(54)로부터 입력된 정전기 노이즈는, 도 4에서 전류원(37)으로부터 그라운드로 빠져나가기 때문에, 칼럼 회로(14)의 비교기(41)의 입력 단자에 입력되기 어렵게 된다.
[비교예 : 센서 칩(6) 및 신호 처리 칩(7)에 대한 회로의 배분 방식의 비교예]
도 7은, 비교예의 고체 촬상 장치(1)에서의 칩 분할의 설명도이다.
도 7의 비교예에서는, 센서 칩(6)에, 전류원(37)과 함께 열 출력 신호선(21)에 접속된 AD 컨버터(71)를 마련하고, 이 AD 컨버터(71)의 디지털의 출력 신호를 마이크로 패드(52)에 접속한다.
또한, 도 7의 비교예에서는, 신호 처리 칩(7)의 마이크로 패드(54)에 CMOS 버퍼(72)와, 보호 다이오드(73)가 접속되어 있다.
그리고, CMOS 버퍼(72)는, 예를 들면 칼럼 회로(14)의 비교기(41)의 한쪽의 입력 단자에 접속된다.
상기 도 7의 비교예에서는, 센서 칩(6)에, 아날로그 회로로서의 화소 어레이부(13)의 모든 회로가 마련되고, 신호 처리 칩(7)에, 디지털 회로로서의 칼럼 회로(14)의 모두가 마련된다.
또한, 보호 다이오드(73)에 의해, 신호 처리 칩(7)의 마이크로 패드(54)로부터 입력되는 제조 과정에서의 정전기 노이즈는, 그라운드로 빠져나간다.
보호 다이오드(73)에 의해, CMOS 버퍼(72)의 입력 단자는 보호받는다.
그러나, 비교예의 회로에서는, 센서 칩(6)에 AD 컨버터(71)가 추가되고, 신호 처리 칩(7)에 CMOS 버퍼(72) 및 보호 다이오드(73)가 추가되어 있다.
그 결과, 비교예의 회로에서는, 고체 촬상 장치(1)의 회로 블록을 2개의 칩으로 나누었기 때문에, 반도체 기판의 총 면적이 현격하게 커져 버린다.
[광학적인 레이아웃]
도 8은, 도 2의 센서 칩(6) 및 신호 처리 칩(7)의 광학적 구조의 설명도이다.
도 8에 도시하는 바와 같이, 센서 칩(6)의 제1 반도체 기판(51)은, 신호 처리 칩(7)의 제2 반도체 기판(53)의 위에 겹쳐서 배치된다.
제1 반도체 기판(51)의 윗면에는, 복수의 화소 회로(19)가 형성되고, 열 출력 신호선(21) 등은, 제1 반도체 기판(51)의 윗면에 배치된다.
또한, 제2 반도체 기판(53)의 윗면에는, 칼럼 회로(14) 등의 디지털 회로, 전류원(37) 등이 형성된다.
제1 반도체 기판(51)의 윗면에 형성된 열 출력 신호선(21)은, 제1 반도체 기판(51)의 이면의 마이크로 패드(52)에 접속되고, 마이크로 범프(55)에 의해, 제2 반도체 기판(53)의 윗면의 마이크로 패드(54)에 접속된다.
전류원(37)에 MOS 트랜지스터를 사용한 경우, 이 MOS 트랜지스터의 게이트 소스 사이에는 높은 전압이 인가된다.
제1 반도체 기판(51)에 생성된 전원 전압(VDD)이 인가된다. 게이트 소스 사이의 전압이 높아지면, MOS 트랜지스터는, 기판 등과의 PN 접합면에서 전류가 흐름에 의해, 핫 캐리어 발광하는 일이 있다.
제2 반도체 기판(53)에 형성한 전류원 트랜지스터(38)가 발광하면, 그 광이 제1 반도체 기판(51)의 포토 다이오드(31)에 입사할 가능성이 있다.
그래서, 제1 실시예에서는, 도 8에 도시하는 바와 같이, 제2 반도체 기판(53)에 관한 복수의 화소 회로(19)와 겹쳐지는 위치에, 칼럼 회로(14) 등을 형성하고, 복수의 화소 회로(19)와 겹쳐지지 않는 위치에 전류원(37)을 형성한다.
이와 같이 제1 실시예에서는, 제2 반도체 기판(53)에 형성한 전류원(37)을, 제1 반도체 기판(51)의 화소 어레이부(13)와 겹쳐지지 않는 위치에 형성하고 있다.
이 때문에, 전류원 트랜지스터(38)가 발광하였다고 하여도, 그 광이 제1 반도체 기판(51)의 포토 다이오드(31)에 입사하지 않게 된다.
이상과 같이, 제1 실시예에서는, 아날로그 회로를 구성하는 복수의 화소 회로(19) 및 전류원(37)중, 전류원(37)을 트랜지스터에 의해 신호 처리 칩(7)에 형성하고 있다.
이에 의해, 전류원 트랜지스터(38)를, 디지털 회로의 입력 보호 회로로서도 기능 시킬 수 있다.
그 결과, 새롭게 디지털 회로의 입력 보호 회로를 추가할 필요가 없어지고, 보호 회로를 추가함에 의한 부하 증대 및 면적 증대를 억제할 수 있다.
또한, 제1 실시예에서는, 소스 폴로워 회로가 접속된 열 출력 신호선(21)에서, 고체 촬상 장치(1)를 2개의 칩으로 나누고 있다.
CMOS 이미지 센서는, 전류원 트랜지스터(38)를 복수의 화소 회로(19)에서 공유하는 소스 폴로워 회로를 갖는다. 이 소스 폴로워 회로의 드라이버로서의 증폭 트랜지스터(34)와 전류원 트랜지스터(38)의 사이에는, 높은 배선 저항과 큰 확산층 용량 및 배선 용량이 원래 존재하고 있다. 이 부분에 칩간 접속에 의한 저항·용량이 더하여졌다고 하여도, 아날로그 특성에 큰 영향은 생기지 않는다.
이와 같이 제1 실시예에서는, 칩 사이 접속에서의 접속부의 저항·용량의 영향을 저감하고, 또한, 가공 프로세스 중의 데미지에 의한 트랜지스터 파괴의 리스크를 저감하는 것이 가능하다.
<2. 제2 실시예>
제2 실시예에서의 고체 촬상 장치(1)의 회로 블록, 회로 블록의 센서 칩(6) 및 신호 처리 칩(7)에의 배분 방식, 전류원 트랜지스터(38)의 구성은, 제1 실시예와 마찬가지이다.
즉, 화소 어레이부(13)의 복수의 화소 회로(19)는, 센서 칩(6)에 형성되고, 전류원 트랜지스터(38)는, 칼럼 회로(14) 등과 같은 신호 처리 칩(7)에 형성되어 있다.
이 때문에, 제2 실시예에서는, 고체 촬상 장치(1)의 각 부분에 관해 제1 실시예와 같은 부호를 사용하고, 그 설명을 생략한다.
[광학적인 레이아웃]
도 9는, 본 발명의 제2 실시예에서의 센서 칩(6) 및 신호 처리 칩(7)의 광학적 구조의 설명도이다.
그리고, 제2 실시예에서는, 도 9에 도시하는 바와 같이, 제2 반도체 기판(53)에 관한 복수의 화소 회로(19)와 겹쳐지는 위치에, 칼럼 회로(14) 등과 함께 전류원(37)을 형성한다.
또한, 제2 실시예에서는, 제1 반도체 기판(51)과 제2 반도체 기판(53)의 사이에 차광 금속막(81)을 배치하였다. 차광 금속막(81)은, 예를 들면 알루미늄, 구리 등으로 형성하면 좋다.
이에 의해, 예를 들면 전류원 트랜지스터(38)가 발광하였다고 하여도, 그 광이 제1 반도체 기판(51)의 포토 다이오드(31)에 입사하지 않게 된다.
또한, 제2 실시예에서는, 제1 반도체 기판(51)과 제2 반도체 기판(53)의 사이에 차광 금속막(81)을 배치하고 있다.
이 밖에도, 제2 반도체 기판(53)의 최상의 배선층을 베타패턴으로 형성함으로써, 전류원 트랜지스터(38)와 복수의 화소 회로(19) 사이에 차광 금속막(81)을 배치하여도 좋다.
또한, 제1 반도체 기판(51)의 이면에 금속의 베타패턴에 형성함으로써, 전류원 트랜지스터(38)와 복수의 화소 회로(19) 사이에 차광 금속막(81)을 배치하여도 좋다.
예를 들면, 제1 반도체 기판(51)의 이면에 배선층이 형성된 이른바 이면 조사형의 것인 경우에는, 그 이면의 배선층의 최상층에 베타패턴를 형성하면 좋다.
또한, 차광 금속막(81)이나 금속의 베타패턴 대신에, 제1 반도체 기판(51)과 제2 반도체 기판(53)과의 사이에, 광의 흡수막이나 산란막을 마련하여도 좋다. 예를 들면 실리콘계 접착제를 제1 반도체 기판(51)과 제2 반도체 기판(53)의 사이에 도포함에 의해, 광을 산란하거나 흡수하거나 할 수 있다.
<3. 제3 실시예>
제3 실시예로의 고체 촬상 장치(1)의 회로 블록, 전류원 트랜지스터(38)의 구성은, 제1 실시예와 마찬가지이다.
즉, 화소 어레이부(13)의 복수의 화소 회로(19)는, 센서 칩(6)에 형성되고, 전류원 트랜지스터(38)는, 칼럼 회로(14) 등과 같은 신호 처리 칩(7)에 형성되어 있다.
이 때문에, 제3 실시예에서는, 고체 촬상 장치(1)의 각 부분에 관해 제1 실시예와 동일한 부호를 사용하고, 그 설명을 생략한다.
[센서 칩(6) 및 신호 처리 칩(7)에 대한 회로의 배분 방식]
도 10은, 본 발명의 제3 실시예의 센서 칩(6) 및 신호 처리 칩(7)에 대한 1열 분의 화소 어레이부(13) 및 칼럼 회로(14)의 배분 방식의 설명도이다.
도 10의 고체 촬상 장치(1)에서는, 신호 처리 칩(7)에, 센서 칩(6)의 화소 어레이부(13)에 앰프 전원 전압(VDC)을 공급하는 전압원 회로(91)가 형성된다.
전압원 회로(91)는, 신호 처리 칩(7)의 제2 반도체 기판(53)의 마이크로 패드(54)에 접속되고, 마이크로 범프(55)에 의해 제1 반도체 기판(51)의 마이크로 패드(52)에 접속된다. 당해 마이크로 패드(52)는, 복수의 화소 회로(19)의 증폭 트랜지스터(34)의 드레인에 접속된다.
또한, 복수의 화소 회로(19)의 리셋 트랜지스터(36)의 드레인은, 제1 실시예와 마찬가지로, 센서 칩(6)에 형성된 도시하지 않은 전류원(37) 회로로부터 전원 전압(VDD)이 공급된다.
그리고, 도 10의 전압원 회로(91)가 증폭 트랜지스터(34)의 드레인에 공급하는 전원 전압(VDC)은, 전원 전압(VDD)보다 낮은 전압으로 한다.
이에 의해, 신호 처리 칩(7)에서, 센서 칩(6)이 높은 전원 전압에 대응하기 위해(때문에) 고내압 소자 등을 사용할 필요가 없어진다. 또한, 신호 처리 칩(7)에서 저내압 소자를 사용함에 의해, 1/f 잡음을 줄일 수 있다.
<4. 제4 실시예>
제4 실시예의 고체 촬상 장치(1)는, CCD 센서 방식의 것이고, 제1부터 제3 실시예의 CMOS 센서 방식의 것과는 다르다.
[0065]
[CCD 센서 방식의 고체 촬상 장치(1)의 구성 및 칩 배분 방식]
도 11은, 본 발명의 제4 실시예의 고체 촬상 장치(1)의 구성 및 칩 배분 방식의 설명도이다.
도 11의 고체 촬상 장치(1)는, 복수의 포토 다이오드(31), 복수의 수직 전송부(101), 복수의 리셋 트랜지스터(102), 복수의 증폭 트랜지스터(103), 복수의 열 출력 신호선(21), 복수의 전류원(37), 복수의 앰프(104), 수평 전송 신호선(105)을 갖는다. 이들의 회로는, 아날로그 신호를 다루는 아날로그 회로이다.
또한, 도 11의 고체 촬상 장치(1)는, AD 컨버터(106), 출력 버퍼(107)를 갖는다. 이들의 회로는, 당해 아날로그 신호를 디지털 값으로 변환하여 처리하는 디지털 회로이다.
복수의 포토 다이오드(31)는, 센서 칩(6)의 제1 반도체 기판(51)에 2차원으로 배열된다.
수직 전송부(101)는, 각 열의 복수의 포토 다이오드(31)와 인접하도록 제1 반도체 기판(51)에 형성된다.
리셋 트랜지스터(102)는, 예를 들면 MOS 트랜지스터이다. 리셋 트랜지스터(102)는, 제1 반도체 기판(51)에서, 각 수직 전송부(101)의 전하 전송 방향의 단부에 접속된다. 리셋 트랜지스터(102)는, 소스가 수직 전송부(101)에 접속되고, 드레인이 전원 전압에 접속된다.
증폭 트랜지스터(103)는, 예를 들면 MOS 트랜지스터이다. 증폭 트랜지스터(103)는, 제1 반도체 기판(51)에서, 각 수직 전송부(101)의 전하 전송 방향의 단부에 접속된다. 증폭 트랜지스터(103)는, 소스가 전원 전압에 접속되고, 드레인이 열 출력 신호선(21)에 접속되고, 게이트가 수직 전송부(101)에 접속된다.
도 12는, 수직 전송부(101)의 전하 전송 방향의 단부에서의 레이아웃의 한 예의 설명도이다.
도 12에서는, 종방향으로 늘어나 있도록 수직 전송부(101)가 도시되어 있다.
그리고, 수직 전송부(101)의 하단연과 교차하도록, 리셋 트랜지스터(36)의 게이트 전극(111)이 형성된다.
또한, 수직 전송부(101)의 최종단과, 리셋 트랜지스터(36)의 게이트 전극(111) 사이의 부분이, 증폭 트랜지스터(34)의 게이트에 접속된다.
이와 같은 구조로 함으로서, 증폭 트랜지스터(34)는, 수직 전송부(101)로부터 전송된 전하를 증폭하여 출력할 수 있다.
또한, 리셋 트랜지스터(36)에 의해, 수직 전송부(101)를 전원 전압에 리셋할 수 있다.
도 11의 열 출력 신호선(21)은, 제1 반도체 기판(51)의 마이크로 패드(52), 신호 처리 칩(7)의 제2 반도체 기판(53)의 마이크로 패드(54)를 포함하고, 마이크로 범프(55)에 의해 접속된다.
전류원(37)은, 제2 반도체 기판(53)에 형성된 전류원 트랜지스터(38)를 갖는다.
전류원 트랜지스터(38)는, 예를 들면 MOS 트랜지스터이다.
전류원 트랜지스터(38)는, 소스가 신호 처리 칩(7)의 열 출력 신호선(21)에 접속되고, 드레인이 그라운드에 접속되고, 게이트가 도시하지 않은 바이어스 전원에 접속된다.
이에 의해, 증폭 트랜지스터(34)는, 전류원 트랜지스터(38)를 부하로 하여 소스 팔로워 회로를 구성한다.
앰프(104)는, 제2 반도체 기판(53)에서, 열 출력 신호선(21)과 수평 전송 신호선(105)에 접속된다. 열 출력 신호선(21)으로부터 입력된 전압을 증폭하여 수평 전송 신호선(105)에 출력한다.
AD 컨버터(106)는, 제2 반도체 기판(53)에서, 수평 전송 신호선(105)에 접속된다. AD 컨버터(106)는, 수평 전송 신호선(105)으로부터 입력되는 전압을 디지털 값으로 변환한다.
출력 버퍼(107)는, 제2 반도체 기판(53)에서, AD 컨버터(106)에 접속된다. 출력 버퍼(107)는, AD 컨버터(106)의 출력 신호를 고체 촬상 장치(1) 밖으로 출력한다.
그리고, 도 11의 고체 촬상 장치(1)에서는, 리셋 트랜지스터(102)는, 복수의 포토 다이오드(31) 및 수직 전송부(101)를 리셋한다.
리셋 후, 복수의 포토 다이오드(31)는, 입사한 광을 광전 변환한다.
수직 전송부(101)는, 각 열의 복수의 포토 다이오드(31)에서 광전 변환에 의해 발생한 전하를 전송한다.
증폭 트랜지스터(103)는, 수직 전송부(101)에 의해 전송된 각 포토 다이오드(31)의 발생 전하에 응한 전압의 화소 신호를 열 출력 신호선(21)에 출력한다.
앰프(104)는, 화소 신호를 증폭하고, 수평 전송 신호선(105)에 출력한다.
AD 컨버터(106)는, 화소 신호를 디지털 값으로 변환한다.
출력 버퍼(107)는, 디지털 값으로 변환된 화소 신호를 출력한다.
상기 제4 실시예에서도, 아날로그 회로의 전류원(37)은, 신호 처리 칩(7)에 마련되어 있다. 즉, 본 실시예에서는, 회로 블록마다 배분하는 것이 아니고, 아날로그 회로의 일부를 센서 칩(6)에 배분하고, 아날로그 회로의 잔부와 디지털 회로를 신호 처리 칩(7)에 배분하고 있다.
또한, 제4 실시예에서는, 제1 실시예와 마찬가지로, 신호 처리 칩(7)에 아날로그 회로의 전류원(37)을 마련하고 있다.
이 밖에도 예를 들면, 제3 실시예와 마찬가지로, 센서 칩(6)의 증폭 트랜지스터(34)의 드레인에 접속된 전압원 회로(91)를, 신호 처리 칩(7)에 마련하여도 좋다.
또한, 제4 실시예의 CCD 센서 방식의 고체 촬상 장치(1)는, 복수의 수직 전송부(101)와 AD 컨버터(106)의 사이에, 리셋 트랜지스터(102)로부터 수평 전송 신호선(105)까지의 회로가 접속되어 있다.
이 밖에도 예를 들면, 일반적인 CCD 센서 방식의 고체 촬상 장치(1)와 마찬가지로, 복수의 수직 전송부(101)와 AD 컨버터(106)의 사이에, 수평 전송부가 마련되어 있는 경우에도, 본 발명은 적용 가능하다.
이 경우에는, 예를 들면 복수의 수직 전송부(101)와 수평 전송부의 사이를 배선에 의해 접속하고, 그 배선에서 제1 반도체 기판(51)과 제2 반도체 기판(53)을 접속하면 좋다.
<5. 제5 실시예>
도 13은, 본 발명의 제5 실시예에 관한 촬상 장치(2)의 블록도이다.
도 13의 촬상 장치(2)는, 광학계(121), 고체 촬상 장치(1), 및 신호 처리 회로(122)를 갖는다.
도 13의 촬상 장치(2)는, 예를 들면, 비디오 카메라, 디지털 카메라, 전자 내시경용 카메라 등이다.
광학계(121)는, 피사체로부터의 상광(입사광)을 고체 촬상 장치(1)에 결상시킨다.
이에 의해, 고체 촬상 장치(1)의 포토 다이오드(31)에서, 입사광은 입사광량에 응한 신호 전하로 변환되고, 포토 다이오드(31)에서 전하가 발생한다.
고체 촬상 장치(1)는, 예를 들면 제1 실시예에 관한 고체 촬상 장치(1)이다. 또한, 고체 촬상 장치(1)는, 제2부터 제4 실시예에 관한 고체 촬상 장치(1)라도 좋다.
그리고, 고체 촬상 장치(1)는, 복수의 포토 다이오드(31)에서 발생한 전하에 의거한 촬상 신호를 출력한다. 촬상 신호는, 복수의 포토 다이오드(31)에서 발생한 전하에 대응한 각 화소의 디지털 값을 포함한다.
신호 처리 회로(122)는, 고체 촬상 장치(1)에 접속된다.
신호 처리 회로(122)는, 고체 촬상 장치(1)로부터 출력된 촬상 신호에 대해 여러가지의 신호 처리를 시행하고, 영상 신호를 생성하여 출력한다.
이상의 실시예는, 본 발명의 알맞는 실시예의 예이지만, 본 발명은, 이것으로 한정되는 것이 아니고, 발명의 요지를 일탈하지 않는 범위에서 여러가지의 변형 또는 변경이 가능하다.
예를 들면 상기 실시예는, 복수의 화소 회로(19)가 접속된 각열 출력 신호선(21)에는, 칼럼 회로(14)의 비교기(41)에 접속되어 있다.
이 비교기(41)와 카운터(42)로 이루어지는 ADC에 의해 화소의 신호는 디지털화되고, 메모리(43)를 통하여 수평 주사 신호선(16)에 접속하고 있다. 이 ADC 대신에 화소 신호의 전압을 증폭하는 아날로그 앰프를 배치하고, 아날로그 신호를 수평 주사 신호선(16)을 통하여 전송하고, 그 단부에서 디지털 변환하여도 좋다.
상기 제5 실시예의 촬상 장치(2)는, 비디오 카메라, 디지털 카메라, 감시 카메라, 전자 내시경용 카메라 등으로서 사용된다.
이 밖에도 예를 들면, 고체 촬상 장치(1)는, 휴대 전화기, PDA(Personal Data Assistance), 전자 북 장치, 컴퓨터 장치, 휴대 플레이어 등의 전자 기기에 사용되어도 좋다.
상기 실시예는, 고체 촬상 장치(1)의 아날로그 회로와 디지털 회로를 2개의 반도체 기판(51, 53)에 나누는 경우의 예이다.
아날로그 회로와 디지털 회로를 탑재하는 반도체 집적 회로로서는, 이 밖에도, 음성을 디지털화하여 처리한 음성용 집적 회로, 온도, 농도, 습도, 무게 등의 물리량을 검출하여 처리하는 각종의 제어용 센서 집적 회로 등이 있다. 이들의 집적 회로에서는, 예를 들면 신호 전하를 용량에 축적하고, 전하-전압 변환을 행하여 출력한다.
그리고, 본 발명은, 이들의 반도체 집적 회로에서 아날로그 회로와 디지털 회로를 2개의 반도체 기판에 나누는 경우에 적용할 수 있다.
또한, 이들의 반도체 집적 회로는, 촬상 장치, 녹음 기기, 계측 기기, 테스터 기기 등의 각종의 전자 기기에 이용할 수 있다.
상기 실시예에서는, 센서 칩(6)의 마이크로 패드(52)와 신호 처리 칩(7)의 마이크로 패드(54)는, 마이크로 범프(55)에 의해 접속되어 있다.
이 밖에도 예를 들면, 센서 칩(6)과 신호 처리 칩(7)은, 본딩 와이어 등에 의해 접속되어도 좋다. 또한, 센서 칩(6)과 신호 처리 칩(7)은, 서로의 마이크로 패드(52, 54)가 접촉한 상태에서 밀봉되어도 좋다.
상기 실시예는, 화소 어레이부(13)에서 열마다 마련된 복수의 전류원(37)용의 전류원 트랜지스터(38)가, 신호 처리 칩(7)에 마련되어 있다.
이 밖에도 예를 들면, 화소 어레이부(13) 등의 아날로그 회로가 신호의 직류 성분을 제거하는 커패시터를 갖는 경우, 이 커패시터를 신호 처리 칩(7)에 형성한 확산층을 이용하여 구성하여도 좋다.
도 14는, 아날로그 신호의 직류 성분을 제거하는 직류 컷트 회로의 설명도이다.
도 14의 직류 컷트 회로는, 아날로그 신호의 직류 성분을 제거한 커패시터(131)를 갖는다.
또한, 도 14에는, 당해 커패시터(131)에 의해 직류 성분이 제거된 신호가 게이트에 입력된 트랜지스터(132)가 아울러서 도시되어 있다.
그리고, 도 14에 도시하는 바와 같이, 이 커패시터(131)는, 반도체 기판(141)의 확산층(142)을 이용하여 형성할 수 있다.
도 14의 커패시터(131)는, 반도체 기판(141)에 형성된 확산층(142)과, 당해 확산층(142)의 일단에 접속된 제1 배선(143)과, 확산층(142)과 절연막을 통하여 겹쳐진 제2 배선(144)을 갖는다.
이와 같이 반도체 기판(141)에 형성된 확산층(142)을 이용한 커패시터(131)를 신호 처리 칩에 형성함에 의해, 당해 아날로그 신호가 입력되는 도 14의 트랜지스터(132) 또는 디지털 회로에 대해, 입력 보호 회로를 마련할 필요가 없어진다.

Claims (15)

  1. 아날로그 회로, 및, 상기 아날로그 회로로부터 출력된 아날로그의 출력 신호를 신호 처리하는 디지털 회로 중의, 상기 아날로그 회로의 일부가 형성된 제1 반도체 기판과,
    상기 제1 반도체 기판에 형성되지 않은 상기 아날로그 회로의 잔부, 및, 상기 디지털 회로가 형성된 제2 반도체 기판과,
    상기 제1 반도체 기판과 상기 제2 반도체 기판을 접속하는 기판 접속부를 가지며,
    상기 기판 접속부는, 상기 제1 반도체 기판에 형성된 상기 아날로그 회로의 일부에 의해 생성된 아날로그 신호를, 상기 제2 반도체 기판에 형성된 상기 디지털 회로에 전송하고,
    상기 아날로그 회로를 구성하고, 상기 아날로그 회로에 급전하는 전류원이 제1 트랜지스터에 의해 형성되고, 당해 제1 트랜지스터가 상기 제2 반도체 기판에 형성되어 있고,
    상기 제1 트랜지스터가 상기 디지털 회로의 입력 보호 회로로서 기능하는, 반도체 집적 회로로서,
    상기 반도체 집적 회로는,
    광전 변환 소자를 가지며, 화소 신호를 출력하는 복수의 화소 회로와,
    상기 복수의 화소 회로에 접속되고, 상기 화소 신호를 전파하는 출력 신호선과,
    상기 출력 신호선에 접속된 전류원과,
    상기 복수의 출력 신호선에 접속되고, 상기 출력 신호선에 의해 전파된 상기 화소 신호를 신호 처리하는 신호 처리부를 가지며,
    상기 복수의 화소 회로는, 상기 아날로그 회로의 일부로서 상기 제1 반도체 기판에 형성되고,
    상기 제1 트랜지스터를 이용하여 형성된 상기 전류원은, 상기 제1 반도체 기판에 형성되지 않은 상기 아날로그 회로의 잔부로서 상기 제2 반도체 기판에 형성되고,
    상기 신호 처리부는, 상기 디지털 회로로서 상기 제2 반도체 기판에 형성되고,
    상기 출력 신호선은,
    상기 기판 접속부를 포함하고,
    상기 제1 반도체 기판에 형성된 상기 복수의 화소 회로의 화소 신호를 상기 제2 반도체 기판까지 전파하고,
    상기 제2 반도체 기판은,
    상기 제1 트랜지스터가 상기 제1 반도체 기판에 형성된 상기 복수의 화소 회로와 겹쳐지지 않도록, 소정의 간격을 띠우고 상기 제1 반도체 기판과 겹처지고,
    상기 제1 트랜지스터로부터 방사된 광이 상기 복수의 화소 회로에 입사하기 어려운 것을 특징으로 하는 반도체 집적 회로.
  2. 아날로그 회로, 및, 상기 아날로그 회로로부터 출력된 아날로그의 출력 신호를 신호 처리하는 디지털 회로 중의, 상기 아날로그 회로의 일부가 형성된 제1 반도체 기판과,
    상기 제1 반도체 기판에 형성되지 않은 상기 아날로그 회로의 잔부, 및, 상기 디지털 회로가 형성된 제2 반도체 기판과,
    상기 제1 반도체 기판과 상기 제2 반도체 기판을 접속하는 기판 접속부를 가지며,
    상기 기판 접속부는,
    상기 제1 반도체 기판에 형성된 상기 아날로그 회로의 일부에 의해 생성된 아날로그 신호를, 상기 제2 반도체 기판에 형성된 상기 디지털 회로에 전송하는, 반도체 집적 회로로서,
    당해 반도체 집적 회로는,
    광전 변환 소자를 가지며, 화소 신호를 출력하는 복수의 화소 회로와,
    상기 복수의 화소 회로에 접속되고, 상기 화소 신호를 전파하는 출력 신호선과,
    상기 출력 신호선에 접속되고, 제1 트랜지스터를 이용하여 형성된 전류원과,
    상기 복수의 출력 신호선에 접속되고, 상기 출력 신호선에 의해 전파된 상기 화소 신호를 신호 처리하는 신호 처리부를 가지며,
    상기 복수의 화소 회로는, 상기 아날로그 회로의 일부로서 상기 제1 반도체 기판에 형성되고,
    상기 제1 트랜지스터를 이용하여 형성된 상기 전류원은, 상기 제1 반도체 기판에 형성되지 않은 상기 아날로그 회로의 잔부로서 상기 제2 반도체 기판에 형성되고,
    상기 신호 처리부는, 상기 디지털 회로로서 상기 제2 반도체 기판에 형성되고,
    상기 출력 신호선은,
    상기 기판 접속부를 포함하고,
    상기 제1 반도체 기판에 형성된 상기 복수의 화소 회로의 화소 신호를 상기 제2 반도체 기판까지 전파하고,
    상기 제1 반도체 기판과 상기 제2 반도체 기판은, 겹처지고,
    당해 반도체 집적 회로는, 상기 제2 반도체 기판에 형성된 상기 제1 트랜지스터와 상기 제1 반도체 기판에 형성된 상기 복수의 화소 회로와의 사이에 마련되어, 상기 제1 트랜지스터로부터 방사된 광이 상기 복수의 화소 회로에 입사하기 어렵게 하는 차광부를 갖는 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 반도체 기판은,
    상기 아날로그 회로의 일부에 포함되는 제2 트랜지스터와,
    상기 제2 트랜지스터 및 상기 기판 접속부에 접속되는 출력 단자를 가지며,
    상기 제2 반도체 기판은,
    상기 기판 접속부에 접속된 입력단자와,
    상기 제1 반도체 기판에 형성되지 않은 상기 아날로그 회로의 잔부에 포함되고, 상기 입력단자에 접속된 확산층을 갖는 것을 특징으로 하는 반도체 집적 회로.
  4. 제3항에 있어서,
    상기 확산층은, 상기 제1 반도체 기판에 형성되지 않은 상기 아날로그 회로의 잔부에 포함되는 상기 제1 트랜지스터의 확산층인 것을 특징으로 하는 반도체 집적 회로.
  5. 제4항에 있어서,
    상기 제2 트랜지스터는, 당해 제2 트랜지스터가 형성되는 상기 제1 반도체 기판과는 다른 반도체 기판인 상기 제2 반도체 기판의 상기 제1 트랜지스터를 부하로 한 팔로워 회로를 구성하는 것을 특징으로 하는 반도체 집적 회로.
  6. 제5항에 있어서,
    상기 반도체 집적 회로는,
    입사광에 응한 전하를 생성하는 복수의 광전 변환 소자와,
    상기 복수의 광전 변환 소자에서 발생한 전하를 전송하는 전하 전송부와,
    상기 전송부에 의해 전송된 전하를 디지털값으로 변환하는 변환부를 가지며,
    상기 복수의 광전 변환 소자는, 상기 아날로그 회로의 일부로서 상기 제1 반도체 기판에 형성되고,
    상기 변환부는, 상기 디지털 회로로서 상기 제2 반도체 기판에 형성되고,
    상기 전하 전송부는,
    상기 기판 접속부를 포함하고, 상기 제1 반도체 기판부터 상기 제2 반도체 기판까지 형성되는 것을 특징으로 하는 반도체 집적 회로.
  7. 제4항에 있어서,
    상기 확산층은,
    상기 입력단자로부터 입력되는 아날로그 신호의 직류 성분을 제거하는 커패시터의 일방의 전극으로서 기능하는 것을 특징으로 하는 반도체 집적 회로.
  8. 제1항 또는 제2항에 기재된 반도체 집적 회로를 갖는 것을 특징으로 하는 전자 기기.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
KR1020110078113A 2010-09-03 2011-08-05 반도체 집적 회로, 전자 기기, 고체 촬상 장치, 촬상 장치 KR101875221B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010197730A JP5810493B2 (ja) 2010-09-03 2010-09-03 半導体集積回路、電子機器、固体撮像装置、撮像装置
JPJP-P-2010-197730 2010-09-03

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020170149326A Division KR101947283B1 (ko) 2010-09-03 2017-11-10 반도체 집적 회로, 전자 기기, 고체 촬상 장치, 촬상 장치

Publications (2)

Publication Number Publication Date
KR20120024406A KR20120024406A (ko) 2012-03-14
KR101875221B1 true KR101875221B1 (ko) 2018-07-05

Family

ID=44674045

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020110078113A KR101875221B1 (ko) 2010-09-03 2011-08-05 반도체 집적 회로, 전자 기기, 고체 촬상 장치, 촬상 장치
KR1020170149326A KR101947283B1 (ko) 2010-09-03 2017-11-10 반도체 집적 회로, 전자 기기, 고체 촬상 장치, 촬상 장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020170149326A KR101947283B1 (ko) 2010-09-03 2017-11-10 반도체 집적 회로, 전자 기기, 고체 촬상 장치, 촬상 장치

Country Status (6)

Country Link
US (7) US9000501B2 (ko)
EP (3) EP3544057B1 (ko)
JP (1) JP5810493B2 (ko)
KR (2) KR101875221B1 (ko)
CN (4) CN202307898U (ko)
TW (1) TWI501595B (ko)

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5685898B2 (ja) 2010-01-08 2015-03-18 ソニー株式会社 半導体装置、固体撮像装置、およびカメラシステム
JP2012049597A (ja) 2010-08-24 2012-03-08 Nikon Corp 撮像装置
JP5810493B2 (ja) * 2010-09-03 2015-11-11 ソニー株式会社 半導体集積回路、電子機器、固体撮像装置、撮像装置
JP5570377B2 (ja) * 2010-09-30 2014-08-13 キヤノン株式会社 固体撮像装置
AU2012253253B2 (en) * 2011-05-12 2016-09-15 DePuy Synthes Products, Inc. Pixel array area optimization using stacking scheme for hybrid image sensor with minimal vertical interconnects
JP5791571B2 (ja) * 2011-08-02 2015-10-07 キヤノン株式会社 撮像素子及び撮像装置
JP6016378B2 (ja) * 2012-02-29 2016-10-26 キヤノン株式会社 光電変換装置、および光電変換装置を用いた撮像システム
US9412725B2 (en) 2012-04-27 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
JP5421475B2 (ja) 2012-07-04 2014-02-19 誠 雫石 撮像素子、半導体集積回路及び撮像装置
CN103675633B (zh) * 2012-09-11 2016-06-29 华邦电子股份有限公司 半导体装置及其检测方法
JP2014099582A (ja) * 2012-10-18 2014-05-29 Sony Corp 固体撮像装置
JP5543567B2 (ja) 2012-10-22 2014-07-09 誠 雫石 半導体素子の製造方法
US8994387B2 (en) 2012-11-04 2015-03-31 Winbond Electronics Corp. Semiconductor device and detection method thereof
JP2014143577A (ja) * 2013-01-24 2014-08-07 Olympus Corp 撮像装置
JP5424371B1 (ja) 2013-05-08 2014-02-26 誠 雫石 固体撮像素子及び撮像装置
JP6299406B2 (ja) * 2013-12-19 2018-03-28 ソニー株式会社 半導体装置、半導体装置の製造方法、及び電子機器
JP6314477B2 (ja) * 2013-12-26 2018-04-25 ソニー株式会社 電子デバイス
TWI685258B (zh) * 2014-03-20 2020-02-11 日商新力股份有限公司 攝像元件、控制方法及攝像裝置
JP6261430B2 (ja) 2014-04-01 2018-01-17 キヤノン株式会社 撮像装置及び画像処理システム
TWI648986B (zh) 2014-04-15 2019-01-21 日商新力股份有限公司 攝像元件、電子機器
JP6391290B2 (ja) * 2014-05-08 2018-09-19 キヤノン株式会社 撮像装置
WO2016009943A1 (ja) * 2014-07-15 2016-01-21 ブリルニクスジャパン株式会社 固体撮像装置、固体撮像装置の製造方法、および電子機器
CN106664382B (zh) * 2014-07-15 2019-11-01 普里露尼库斯股份有限公司 固体摄影装置、固体摄影装置的制造方法以及电子机器
JP6587497B2 (ja) * 2014-10-31 2019-10-09 株式会社半導体エネルギー研究所 半導体装置
JP6324516B2 (ja) * 2015-02-10 2018-05-16 オリンパス株式会社 撮像素子
JPWO2016174758A1 (ja) * 2015-04-30 2018-02-22 オリンパス株式会社 固体撮像装置および撮像システム
TWI692859B (zh) 2015-05-15 2020-05-01 日商新力股份有限公司 固體攝像裝置及其製造方法、以及電子機器
WO2016194653A1 (ja) * 2015-06-05 2016-12-08 ソニー株式会社 撮像素子、電子機器、並びに、製造装置および方法
KR102422224B1 (ko) 2015-07-31 2022-07-18 삼성전자주식회사 적층형 이미지 센서 및 이를 포함하는 시스템
JP2017117828A (ja) * 2015-12-21 2017-06-29 ソニー株式会社 固体撮像素子および電子装置
CN106972076B (zh) * 2016-01-14 2018-10-12 无锡华润上华科技有限公司 制作光电二极管的方法、光电二极管及光感应器
JP6677594B2 (ja) * 2016-06-30 2020-04-08 キヤノン株式会社 光電変換装置
DE102016216985A1 (de) * 2016-07-13 2018-01-18 Robert Bosch Gmbh Verfahren und Vorrichtung zum Abtasten eines Bildsensors
US10116891B2 (en) * 2016-10-07 2018-10-30 Stmicroelectronics (Research & Development) Limited Image sensor having stacked imaging and digital wafers where digital wafer has stacked capacitors and logic circuitry
US10263021B2 (en) 2016-12-12 2019-04-16 Stmicroelectronics (Research & Development) Limited Global shutter pixels having shared isolated storage capacitors within an isolation structure surrounding the perimeter of a pixel array
US10686996B2 (en) 2017-06-26 2020-06-16 Facebook Technologies, Llc Digital pixel with extended dynamic range
US10598546B2 (en) 2017-08-17 2020-03-24 Facebook Technologies, Llc Detecting high intensity light in photo sensor
JP6995550B2 (ja) * 2017-09-26 2022-01-14 ブリルニクス シンガポール プライベート リミテッド 固体撮像装置、固体撮像装置の駆動方法、および電子機器
JP6995549B2 (ja) * 2017-09-26 2022-01-14 ブリルニクス シンガポール プライベート リミテッド 固体撮像装置、固体撮像装置の駆動方法、および電子機器
WO2019087597A1 (ja) 2017-11-06 2019-05-09 ソニーセミコンダクタソリューションズ株式会社 電圧変換回路、固体撮像素子および電圧変換回路の制御方法
KR20190063116A (ko) 2017-11-29 2019-06-07 주식회사 아이트릭스테크놀로지 극미광 관측천문용 영상처리 기술을 이용한 무광원 카메라 시스템
JP6456466B2 (ja) * 2017-12-01 2019-01-23 キヤノン株式会社 イメージセンサー及びイメージセンサーの制御方法
JP2019140237A (ja) * 2018-02-09 2019-08-22 キヤノン株式会社 光電変換装置および撮像システム
WO2019167551A1 (ja) * 2018-02-28 2019-09-06 パナソニックＩｐマネジメント株式会社 撮像装置
US11906353B2 (en) 2018-06-11 2024-02-20 Meta Platforms Technologies, Llc Digital pixel with extended dynamic range
US10897586B2 (en) 2018-06-28 2021-01-19 Facebook Technologies, Llc Global shutter image sensor
JP6733714B2 (ja) * 2018-09-12 2020-08-05 株式会社ニコン 撮像装置
CN109547713B (zh) 2018-11-23 2022-01-28 京东方科技集团股份有限公司 平板探测器及其像素驱动电路
US11943561B2 (en) 2019-06-13 2024-03-26 Meta Platforms Technologies, Llc Non-linear quantization at pixel sensor
JP7345301B2 (ja) * 2019-07-18 2023-09-15 キヤノン株式会社 光電変換装置および機器
US11936998B1 (en) 2019-10-17 2024-03-19 Meta Platforms Technologies, Llc Digital pixel sensor having extended dynamic range
US11902685B1 (en) 2020-04-28 2024-02-13 Meta Platforms Technologies, Llc Pixel sensor having hierarchical memory
US11956560B2 (en) 2020-10-09 2024-04-09 Meta Platforms Technologies, Llc Digital pixel sensor having reduced quantization operation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006049361A (ja) 2004-07-30 2006-02-16 Sony Corp 半導体モジュール及びｍｏｓ型固体撮像装置
JP2006217410A (ja) 2005-02-04 2006-08-17 Tohoku Univ 光センサおよび固体撮像装置
KR100801181B1 (ko) * 2000-06-22 2008-02-05 픽심 인코포레이티드 디지털 이미지 센서 및 그 설계 방법
JP2009170448A (ja) * 2008-01-10 2009-07-30 Nikon Corp 固体撮像素子

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03273432A (ja) * 1990-03-23 1991-12-04 Sumitomo Metal Ind Ltd 半導体集積回路及びこれを用いた並列形乗算器
JP4031901B2 (ja) 2000-07-19 2008-01-09 株式会社東芝 固体撮像装置
CN1234234C (zh) 2002-09-30 2005-12-28 松下电器产业株式会社 固体摄像器件及使用该固体摄像器件的设备
JP2004146816A (ja) 2002-09-30 2004-05-20 Matsushita Electric Ind Co Ltd 固体撮像装置およびこれを用いた機器
JP2006032688A (ja) * 2004-07-16 2006-02-02 Fujitsu Ltd 固体撮像装置
JP4390206B2 (ja) 2004-11-05 2009-12-24 熊本製粉株式会社 食品組成物の製造方法、及び食品組成物
JP4652773B2 (ja) * 2004-11-05 2011-03-16 パナソニック株式会社 増幅型固体撮像装置
JP4425809B2 (ja) * 2005-02-03 2010-03-03 富士通マイクロエレクトロニクス株式会社 撮像装置
US20060186315A1 (en) * 2005-02-22 2006-08-24 Kany-Bok Lee Active pixel image sensors
KR100632954B1 (ko) * 2005-05-06 2006-10-12 삼성전자주식회사 씨모스 이미지센서 및 그 제조방법
US7253461B2 (en) * 2005-05-27 2007-08-07 Dialog Imaging Systems Gmbh Snapshot CMOS image sensor with high shutter rejection ratio
TWI429066B (zh) 2005-06-02 2014-03-01 Sony Corp Semiconductor image sensor module and manufacturing method thereof
JP2007228460A (ja) * 2006-02-27 2007-09-06 Mitsumasa Koyanagi 集積センサを搭載した積層型半導体装置
JP2008005155A (ja) 2006-06-21 2008-01-10 Sharp Corp 増幅型固体撮像装置およびその駆動方法、電子情報機器
JP4289377B2 (ja) * 2006-08-21 2009-07-01 ソニー株式会社 物理量検出装置及び撮像装置
JP2009147004A (ja) 2007-12-12 2009-07-02 Fujifilm Corp 固体撮像装置
WO2010073520A1 (ja) * 2008-12-26 2010-07-01 パナソニック株式会社 固体撮像デバイスおよびその製造方法
JP5059797B2 (ja) 2009-02-25 2012-10-31 日本電信電話株式会社 光ファイバ、光ファイバの設計方法及び光波長多重通信システム
JP5810493B2 (ja) * 2010-09-03 2015-11-11 ソニー株式会社 半導体集積回路、電子機器、固体撮像装置、撮像装置
JP5570377B2 (ja) * 2010-09-30 2014-08-13 キヤノン株式会社 固体撮像装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100801181B1 (ko) * 2000-06-22 2008-02-05 픽심 인코포레이티드 디지털 이미지 센서 및 그 설계 방법
JP2006049361A (ja) 2004-07-30 2006-02-16 Sony Corp 半導体モジュール及びｍｏｓ型固体撮像装置
JP2006217410A (ja) 2005-02-04 2006-08-17 Tohoku Univ 光センサおよび固体撮像装置
JP2009170448A (ja) * 2008-01-10 2009-07-30 Nikon Corp 固体撮像素子

Also Published As

Publication number Publication date
US20150179697A1 (en) 2015-06-25
US9000501B2 (en) 2015-04-07
US20200365642A1 (en) 2020-11-19
EP3483939B1 (en) 2020-09-30
EP3483939A1 (en) 2019-05-15
KR20120024406A (ko) 2012-03-14
CN102386195A (zh) 2012-03-21
EP3544057A1 (en) 2019-09-25
US20120056251A1 (en) 2012-03-08
US11362131B2 (en) 2022-06-14
TWI501595B (zh) 2015-09-21
US10396118B2 (en) 2019-08-27
CN202307898U (zh) 2012-07-04
US20160211300A1 (en) 2016-07-21
US9691806B2 (en) 2017-06-27
EP2426719B1 (en) 2018-10-17
US9627432B2 (en) 2017-04-18
US20170221955A1 (en) 2017-08-03
CN105789231B (zh) 2019-02-15
US10269856B2 (en) 2019-04-23
KR20170128185A (ko) 2017-11-22
JP2012054495A (ja) 2012-03-15
JP5810493B2 (ja) 2015-11-11
KR101947283B1 (ko) 2019-02-12
CN102386195B (zh) 2016-04-27
US20190051692A1 (en) 2019-02-14
EP3544057B1 (en) 2020-06-17
US20170301717A1 (en) 2017-10-19
US10741604B2 (en) 2020-08-11
CN105789231A (zh) 2016-07-20
TW201220775A (en) 2012-05-16
CN105789232A (zh) 2016-07-20
EP2426719A2 (en) 2012-03-07
EP2426719A3 (en) 2016-11-02
CN105789232B (zh) 2018-04-17

Similar Documents

Publication Publication Date Title
KR101947283B1 (ko) 반도체 집적 회로, 전자 기기, 고체 촬상 장치, 촬상 장치
US10811454B2 (en) Solid-state imaging device, manufacturing method of solid-state imaging device, and electronic apparatus
US10192919B2 (en) Imaging systems with backside isolation trenches
US10229942B2 (en) Solid state imaging device and electronic apparatus
JP6016434B2 (ja) 固体撮像装置、その製造方法、及びカメラ
JP6065046B2 (ja) 半導体集積回路、電子機器、固体撮像装置、撮像装置
JP7032902B2 (ja) 固体撮像装置、固体撮像装置の製造方法、および電子機器
EP3319310B1 (en) Solid-state imaging device
JP2023098152A (ja) 固体撮像素子及び電子装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right