KR101872556B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명에 의해 접착제 잔류가 저감되어, 수율이 우수한 반도체 장치의 구조 및 그 제조 방법이 제공된다. 본 발명의 반도체 장치의 제조 방법은 열박리성 점착층 (마운트 필름) 의 주면 상에, 복수의 반도체 소자 (106) 를 배치하는 공정과, 반도체 봉지용 수지 조성물을 사용하여, 마운트 필름의 주면 상의 복수의 반도체 소자 (106) 를 봉지하는 봉지재층 (108) 을 형성하는 공정과, 마운트 필름을 박리함으로써, 봉지재층 (108) 의 하면 (30) 및 반도체 소자 (106) 의 하면 (20) 을 노출시키는 공정을 포함한다. 마운트 필름을 박리하는 공정 후에 있어서의, 봉지재층 (108) 의 하면 (30) 의 접촉각이 포름아미드를 사용한 측정시에 있어서 70 도 이하로 특정된다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE, AND PROCESS FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
본원은 2011년 3월 10일에 일본에 출원된 일본 특허출원 2011-053541호에 기초하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
최근, TSOP (Thin Small Outline Package) 등의 패키지 대신에, 웨이퍼 레벨로 패키지 제작하는 방법이 검토되고 있다. 이 방법의 하나로서, 예를 들어, 실리콘 웨이퍼 상을 봉지하는 방법이 있다. 이 방법에 있어서는 칩 사이즈 등에 제약이 있었다.
현재에는, 판상의 의사 (擬似) 웨이퍼를 사용한 웨이퍼 레벨 패키지가 검토되고 있다. 이와 같은 패키지 기술로는, 예를 들어, 특허문헌 1 에 기재되어 있다. 특허문헌 1 에 기재된 의사 웨이퍼를 사용한 패키지 방법은 이하의 공정을 포함한다. 먼저, 캐리어에 재박리성 마운트 필름을 첩부 (貼付) 하고, 그 위에 복수의 칩을 탑재한다. 복수의 칩을 에폭시 수지 조성물을 사용하여 봉지한다. 그 후, 당해 필름을 박리함으로써 의사 웨이퍼를 제작한다. 이 의사 웨이퍼에 있어서, 복수의 칩의 접속면이 노출되어 있다. 이와 같이 제작된 의사 웨이퍼를 소자별로 분할하고, 소자를 갖는 분할체를 인터포저 기판에 배치함으로써, 패키지를 실시할 수 있다고 기재되어 있다.
미국 특허 공보 제7326592호 명세서
그러나 발명자들이 검토한 결과, 종래 기술에 있어서는, 의사 웨이퍼의 봉지 수지면으로부터 마운트 필름을 박리했을 때, 봉지 수지면 상에 마운트 필름의 일부가 남는 것 (이하, 접착제 잔류라고 칭하는 경우가 있다) 이 판명되었다. 이와 같은 접착제 잔류에 의하여, 반도체 장치의 수율이 저하되는 경우가 있을 수 있다.
본 발명은, 이하와 같다.
[1]
열박리성 점착층의 주면 상에, 복수의 반도체 소자를 배치하는 공정과,
반도체 봉지용 수지 조성물을 사용하여, 상기 열박리성 점착층의 상기 주면 상의 복수의 상기 반도체 소자를 봉지하는 봉지재층을 형성하는 공정과,
상기 열박리성 점착층을 박리함으로써, 상기 봉지재층의 하면 및 상기 반도체 소자의 하면을 노출시키는 공정을 포함하고,
상기 열박리성 점착층을 박리하는 상기 공정 후에 있어서의, 상기 봉지재층의 상기 하면의 접촉각이, 포름아미드를 사용한 측정시에 있어서 70 도 이하인 반도체 장치의 제조 방법.
[2]
상기 봉지재층을 형성하는 공정은 100 ℃ 이상 150 ℃ 이하의 온도 조건으로 경화 처리를 실시하는 공정을 포함하는 [1] 에 기재된 반도체 장치의 제조 방법.
[3]
상기 열박리성 점착층을 박리하는 상기 공정 후, 상기 봉지재층의 상기 하면 상 및 상기 반도체 소자의 상기 하면 상에 재배선용 절연 수지층을 형성하는 공정과,
상기 재배선용 절연 수지층 상에, 재배선 회로를 형성하는 공정을 포함하는 [1] 또는 [2] 에 기재된 반도체 장치의 제조 방법.
[4]
상기 열박리성 점착층을 박리하는 상기 공정 후, 상기 재배선용 절연 수지층을 형성하는 공정 전에, 150 ℃ 이상 200 ℃ 이하의 온도 조건으로, 추가로 경화 후 처리를 실시하는 공정을 포함하는 [3] 에 기재된 반도체 장치의 제조 방법.
[5]
상기 봉지재층을 형성하는 상기 공정에 있어서, 과립의 상기 반도체 봉지용 수지 조성물을 사용하여 압축 형성을 실시함으로써, 상기 봉지재층을 형성하는 [1] 내지 [4] 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
[6]
유전 분석 장치를 사용하여, 측정 온도 125 ℃, 측정 주파수 100 Hz 의 조건으로 측정했을 때의, 상기 반도체 봉지용 수지 조성물의 포화 이온 점도에 도달하는 시각이, 측정 개시로부터 100 초 이상, 900 초 이하에 있는 [1] 내지 [5] 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
[7]
측정 온도 180 ℃, 박리 속도 50 ㎜/min 의 조건으로 측정했을 때의, 상기 봉지재층과 상기 마운트 필름의 필 강도가 1 N/m 이상, 10 N/m 이하인 [1] 내지 [6] 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
[8]
125 ℃, 10 분의 조건으로 경화시킨 후의 상기 봉지재층의 쇼어 D 경도가 70 이상인 [1] 내지 [7] 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
[9]
유전 분석 장치를 사용하여, 측정 온도 125 ℃, 측정 주파수 100 Hz 의 조건으로 측정했을 때의, 상기 반도체 봉지용 수지 조성물의 최저 이온 점도가 6 이상 8 이하이고, 또한, 측정 개시로부터의 경과 시간이 600 초 후의 이온 점도가 9 이상 11 이하인 [1] 내지 [8] 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
[10]
고화식 점도 측정 장치를 사용하여, 측정 온도 125 ℃, 하중 40 ㎏ 으로 측정했을 때의, 상기 반도체 봉지용 수지 조성물의 고화식 점도가 20 Pa·s 이상 200 Pa·s 이하인 [1] 내지 [9] 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
[11]
260 ℃ 에 있어서의, 상기 봉지재층의 굽힘 강도가 10 ㎫ 이상 100 ㎫ 이하인 [1] 내지 [10] 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
[12]
260 ℃ 에 있어서의, 상기 봉지재층의 굽힘 탄성률이 5×102 ㎫ 이상, 3×103 ㎫ 이하인 [1] 내지 [11] 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
[13]
상기 봉지재층의 유리 전이 온도 (Tg) 가 100 ℃ 이상 250 ℃ 이하인 [1] 내지 [12] 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
[14]
25 ℃ 이상, 유리 전이 온도 (Tg) 이하의 영역에 있어서의, 상기 봉지재층의 xy 평면 방향의 선팽창 계수 (α1) 가 3 ppm/℃ 이상 15 ppm/℃ 이하인 [1] 내지 [13] 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
[15]
동적 점탄성 측정기를 사용하여 3 점 굽힘 모드, 주파수 10 Hz, 측정 온도 260 ℃ 에서 측정했을 때의, 상기 봉지재층의 저장 탄성률 (E') 이, 5×102 ㎫ 이상 5×103 ㎫ 이하인 [1] 내지 [14] 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
[16]
상기 재배선용 절연 수지층을 형성하는 상기 공정에 있어서, 상기 재배선용 절연 수지층을 250 ℃, 90 분으로 경화시켰을 때, 상기 재배선용 절연 수지층의 경화 처리 전과 경화 처리 후의 상기 봉지재층의 질량차가 5 질량％ 이내인 [3] 에 기재된 반도체 장치의 제조 방법.
[17]
[1] 내지 [16] 중 어느 한 항에 기재된 반도체 장치의 제조 방법으로 얻어진 반도체 장치.
본 발명에 의하면, 접착제 잔류가 저감되어 수율이 우수한 반도체 장치의 구조 및 그 제조 방법이 제공된다.
도 1 은 본 발명의 실시형태에 있어서의 반도체 장치를 모식적으로 나타내는 단면도이다.
도 2 는 발명의 실시형태에 있어서의 반도체 장치의 제조 순서를 나타내는 공정 단면도이다.
도 3 은 발명의 실시형태에 있어서의 반도체 장치의 제조 순서를 나타내는 공정 단면도이다.
도 4 는 발명의 실시형태에 있어서의 반도체 장치의 제조 순서를 나타내는 공정 단면도이다.
도 5 는 발명의 실시형태에 있어서의 반도체 장치의 제조 순서를 나타내는 공정 단면도이다.
도 6 은 발명의 실시형태에 관련된 과립상의 반도체 봉지용 수지 조성물을 얻기 위한, 반도체 봉지용 수지 조성물의 용융 혼련에서부터 과립상 수지 조성물의 포집까지의 일 실시예의 개략도이다.
도 7 은 발명의 실시형태에 사용하는 회전자 및 회전자의 원통상 외주부를 가열하기 위한 여자 코일의 일 실시예의 단면도이다.
도 8 은 용융 혼련된 반도체 봉지용 수지 조성물을 회전자에 공급하는 2 중관식 원통체의 일 실시예의 단면도이다.
이하, 본 발명의 실시형태에 대하여 도면을 사용하여 설명한다. 또한, 모든 도면에 있어서, 동일한 구성 요소에는 동일한 부호를 붙여, 적절히 설명을 생략한다.
도 1 은 본 실시형태에 있어서의 반도체 장치 (100) 의 단면도이다. 도 2 ∼ 도 5 는 본 실시형태에 있어서의 반도체 장치의 제조 순서를 나타내는 공정 단면도이다.
본 실시형태의 반도체 장치 (100) 는 반도체 소자 (106), 봉지재층 (108), 재배선용 절연 수지층 (110), 비아 (114), 재배선 회로 (116), 솔더 레지스트층 (118), 땜납 볼 (120) 및 패드 (122) 를 구비한다. 도 1 에서는, 반도체 장치 (100) 는 단수의 반도체 소자 (106) 를 갖지만 이것에 한정되지 않고, 복수의 반도체 소자 (106) 를 갖고 있어도 된다. 반도체 소자 (106) 의 하면 (20) 에는 복수의 패드 (122) 가 형성되어 있다. 반도체 소자 (106) 의 하면 (20) 은 재배선 회로 (116) 와의 접속면이 된다.
이와 같은 반도체 소자 (106) 의 하면 (20) (접속면) 상에는, 재배선용 절연 수지층 (110) 이 형성되어 있다. 재배선용 절연 수지층 (110) 상에는 솔더 레지스트층 (118) 이 형성되어 있다. 솔더 레지스트층 (118) 에는, 재배선 회로 (116) 가 형성되어 있다. 또, 재배선용 절연 수지층 (110) 에는, 이 재배선 회로 (116) 와 패드 (122) 를 전기적으로 접속하는 비아 (114) 가 형성되어 있다. 또, 재배선 회로 (116) 상에는 땜납 볼 (120) 이 형성되어 있다. 따라서, 반도체 장치 (100) 는 외부 단자용의 땜납 볼 (120) 을 개재하여, 인터포저 등의 실장 기판에 실장된다.
또, 반도체 소자 (106) 는 봉지재층 (108) 으로 봉지되어 있다. 바꾸어 말하면, 반도체 소자 (106) 의 측벽면 상 및 상면 상에는 봉지재층 (108) 이 형성되어 있다. 이와 같은 봉지재층 (108) 의 하면 (30) 과, 반도체 소자 (106) 의 하면 (20) 은 동일면을 구성하고 있다. 반도체 장치 (100) 에 있어서는, 이와 같은 반도체 소자 (106) 의 하면 (20) 에 더하여, 봉지재층 (108) 의 하면 (30) 상에도 재배선 회로 (116) 를 형성할 수 있다. 따라서, 상면에서 보았을 때, 반도체 소자 (106) 의 하면 (20) 영역의 외측에 형성된 봉지재층 (108) 의 하면 (30) 상에도 재배선 회로 (116) 를 형성할 수 있으므로, 자유롭게 배선을 설계할 수 있다. 따라서, 본 실시형태의 반도체 장치 (100) 에 의하면 배선의 자유도가 향상된다.
또, 봉지재층 (108) 의 하면 (30) 의 표면에 접촉하도록, 재배선용 절연 수지층 (110) 이 형성되어 있다. 본 실시형태에 있어서는, 봉지재층 (108) 의 하면 (30) 의 접촉각이 포름아미드를 사용한 측정시에 있어서, 70 도 이하로 특정된다. 이 때문에, 이러한 봉지재층 (108) 의 하면 (30) 은 재배선용 절연 수지층 (110) 을 구성하는 재료에 대한 젖음성이 높아진다. 이로써, 재배선용 절연 수지층 (110) 을 구성하는 재료가 균일하게 적시면서 퍼지기 쉬워지므로, 재배선용 절연 수지층 (110) 의 도막 특성이 향상된다. 따라서, 수율이 우수한 반도체 장치 (100) 가 얻어진다.
본 실시형태에 있어서의 반도체 장치의 제조 방법의 개요에 대해 설명하고, 그 후 각 공정에 대해 상세하게 설명한다.
본 실시형태에 있어서의 반도체 장치의 제조 방법은, 이하의 공정을 포함한다.
(칩 마운트 공정) : 열박리성 점착층 (마운트 필름 (104)) 의 주면 (10) 상에 복수의 반도체 소자 (106) 를 배치하는 공정.
(봉지재층 (108) 형성 공정) : 반도체 봉지용 수지 조성물을 사용하여, 마운트 필름 (104) 의 주면 (10) 상의 복수의 반도체 소자 (106) 를 봉지하는 봉지재층 (108) 을 형성하는 공정.
(재배선용 의사 웨이퍼 (200) 형성 공정) : 마운트 필름 (104) 을 박리함으로써, 봉지재층 (108) 의 하면 및 반도체 소자 (106) 의 하면을 노출시키는 공정.
또, 본 실시형태에 있어서의 반도체 장치의 제조 방법은, 이하의 공정을 포함한다.
(재배선 공정) : 열박리성 점착층 (마운트 필름 (104)) 을 박리하는 공정 후, 봉지재층 (108) 의 하면 (30) 상 및 반도체 소자 (106) 의 하면 (20) 상에, 재배선용 절연 수지층 (110) 을 형성하는 공정과, 재배선용 절연 수지층 (110) 상에, 재배선 회로 (116) 를 형성하는 공정.
본 실시형태의 반도체 장치의 제조 방법에 있어서는, 마운트 필름 (104) 을 박리하는 공정 후, 또한 재배선 공정 전에 있어서의, 봉지재층 (108) 의 하면의 접촉각이 포름아미드를 사용한 측정시에 있어서 70 도 이하로 특정된다.
종래의 의사 웨이퍼를 사용한 패키지 기술에서는, 캐리어에 재박리성 마운트 필름을 첩부하고, 그 위에 복수의 칩을 탑재한다. 복수의 칩을 에폭시 수지 조성물을 사용하여 봉지한다. 그 후, 당해 필름을 박리함으로써, 의사 웨이퍼를 제작하고 있었다.
그러나, 본 발명자들이 검토한 결과, 종래의 에폭시 수지 조성물의 조성은 제조 프로세스에 대한 영향에 대해서는 특별히 의도하지 않고, 최종 제품의 봉지 특성을 추구하여 선택되고 있기 때문에, 의사 웨이퍼의 봉지 수지면으로부터 마운트 필름을 박리했을 때, 봉지 수지면 상에 마운트 필름의 일부가 남는다는, 접착제 잔류가 발생되는 것이 판명되었다. 이와 같은 접착제 잔류가 발생된 의사 웨이퍼면 상에 재배선 재료를 도포하면, 접착제 잔류가 재배선 재료가 적시면서 퍼지는 것을 저해함으로써, 재배선 재료의 도막 특성이 저하되는 경우가 있을 수 있었다. 이 때문에, 종래의 반도체 장치의 제조 방법에서는, 수율이 저하되는 경우가 있었다.
본 발명자들이, 더욱 검토한 결과, 봉지재층 (108) 의 하면 (30) (마운트 필름 (104) 을 박리한 박리면) 에 있어서, 재배선 재료로 측정한 접촉각에 의하여, 하면 (30) 상에 있어서 접착제 잔류가 저감된 것을 평가할 수 있는 것을 알아내었다. 즉, 하면 (30) 의 접촉각을 작게 함으로써, 접착제 잔류를 저감시킬 수 있는 것을 알아내었다. 봉지재층 (108) 의 하면 (30) 에 있어서, 재배선 재료의 젖음성이 향상된 결과, 재배선 재료의 도막 특성이 향상된다고 생각되었다.
상기 실험 사실에 기초하여, 다음의 가설을 세웠다.
(i) 재배선 재료의 젖음성 경향을 나타내는, 접촉각을 측정하는 측정 표준 물질이 존재하는 것.
(ii) (i) 의 측정 표준 물질에 의하여, 이러한 재배선 재료의 젖음성을 정성 적으로 평가할 수 있는 것.
(iii) (i) 의 측정 표준 물질에 의해 측정된 접촉각을 적절히 제어함으로써, 재배선 재료의 젖음성을 개선할 수 있는 것.
이러한 가설에 기초하여, 본 발명자들은 재배선 재료의 젖음성 경향을 나타내는 측정 표준 물질을 알아내어, 그 측정 표준 물질에 의한 접촉각을 적절한 값으로 제어하는 것을 검토하였다.
그리고, 여러 가지의 실험 결과로부터, 측정 표준 물질로서 포름아미드를 사용하는 것이 바람직하다는 결론을 얻었다. 즉, 포름아미드를 사용하여 측정된 봉지재층 (108) 의 하면 (30) 을 70 도 이하로 제어함으로써, 이러한 하면 (30) 상에서의 접착제 잔류를 저감시킬 수 있는 것을 알아내어, 본 발명을 완성시켰다. 또한, 이 포름아미드는 접촉각의 분야에 있어서 일반적으로 사용되는 측정 표준 물질이다.
이상과 같이, 본 실시형태에 있어서는, 포름아미드에 의해 특정되는 봉지재층 (108) 의 하면 (30) 의 접촉각을 작게 함으로써, 그 하면 (30) 상에서의 접착제 잔류를 저감시키고 있다. 이 때문에, 봉지재층 (108) 의 하면 (30) 에 있어서, 재배선 재료가 적시면서 퍼지기 어려워지는 것이 억제되고 있으므로, 재배선 재료의 도막 특성이 향상된다. 따라서, 본 실시형태에 의하면, 수율이 우수한 반도체 장치 (100) 가 얻어진다.
이하, 본 발명의 반도체 장치 (100) 의 각 제조 공정에 대해 설명한다.
(칩 마운트 공정)
먼저, 도 2(a) 에 나타내는 바와 같이, 판상의 캐리어 (102) 상에, 열박리성 점착층 (마운트 필름 (104)) 을 배치한다. 예를 들어, 캐리어 (102) 의 표면 상에 필름상의 마운트 필름 (104) 을 탑재할 수 있다.
캐리어 (102) 의 형상 및 재료로는 특별히 한정되지 않지만, 예를 들어, 상면에서 보았을 때에 원형 형상 또는 다각형 형상의 금속판 또는 실리콘 기판을 사용할 수 있다.
또, 마운트 필름 (104) 은 바람직하게는 주제와 발포제를 함유한다. 이 주제로는 특별히 제한은 없고, 예를 들어, 아크릴계 점착제, 고무계 점착제, 스티렌·공액 디엔 블록 공중합체이며, 바람직하게는 아크릴계 점착제이다. 또, 발포제로는 특별히 제한은 없고, 예를 들어, 무기계, 유기계 등의 각종 발포제이다. 마운트 필름 (104) 의 열박리성은, 예를 들어 점착제를 발포성인 것으로 함으로써 얻어지고 있고, 이 점착제가 발포되는 온도까지 가열하면, 점착제의 접착력이 실질적으로 없어지기 때문에, 마운트 필름 (104) 을 피착체로부터 용이하게 박리할 수 있다.
계속해서, 도 2(b) 에 나타내는 바와 같이, 평면에서 보았을 때, 마운트 필름 (104) 의 주면 (10) 상에, 복수의 반도체 소자 (106) 를 이간시켜 배치한다. 예를 들어, 반도체 소자 (106) 는 평면에서 보았을 때, 종횡 방향에 있어서의 배치 수가 동일해도 되고 상이해도 되며, 또, 밀도의 향상이나 단위 반도체칩 당의 단자 면적을 확보하는 등의 각종 관점에서, 점대칭이나 격자상 등으로 배치되어도 된다. 이 반도체 소자 (106) 의 칩 사이즈나, 인접하는 반도체 소자 (106) 사이의 이간부의 거리는 특별히 한정되지 않지만, 마운트 필름 (104) 의 탑재 면적을 효율적으로 사용하도록 결정된다. 반도체 소자 (106) 의 접속면 (하면 (20)) 이 마운트 필름 (104) 의 주면 (10) 에 접하도록, 마운트 필름 (104) 을 통하여 캐리어 (102) 및 반도체 소자 (106) 를 접착 고정시킨다.
(봉지재층 (108) 형성 공정)
계속해서, 도 3(a) 에 나타내는 바와 같이, 마운트 필름 (104) 의 주면 (10) 상에 재치 (載置) 된 복수의 반도체 소자 (106) 를 봉지재층 (108) 으로 봉지한다. 즉, 반도체 소자 (106) 의 측벽 상 및 상면 상에 봉지재층 (108) 을 형성함과 함께, 반도체 소자 (106) 끼리의 이간부를 매립하도록 봉지재층 (108) 을 형성한다. 이 때문에, 반도체 소자 (106) 의 하면 (20) (접속면) 과 봉지재층 (108) 의 하면 (30) (마운트 필름 (104) 박리면) 은 동일면을 구성하고 있다. 본 실시형태에 있어서, 동일면이란 연속된 면이고, 또한 요철의 고저차가 바람직하게는 1 ㎜ 이하, 보다 바람직하게는 100 ㎛ 이하인 것을 가리킨다. 이와 같은 봉지재층 (108) 은 본 발명에 관련된 반도체 봉지용 수지 조성물을 경화시킴으로써 형성하고 있다. 예를 들어, 봉지재층 (108) 은 과립의 반도체 봉지용 수지 조성물을 사용하여 압축 성형을 실시함으로써 형성할 수 있다.
[반도체 봉지용 수지 조성물]
여기서, 본 발명에 관련된 반도체 봉지용 수지 조성물의 각 성분 등에 대해 설명한다.
본 발명에 관련된 반도체 봉지용 수지 조성물은, 적어도 에폭시 수지 (A) 와, 경화제 (B) 와, 무기 충전제 (C) 를 포함한다.
[에폭시 수지 (A)]
먼저, 에폭시 수지 (A) 에 대해 설명한다. 이 에폭시 수지 (A) 로는, 1 분자 중에 에폭시기를 2 개 이상, 보다 바람직하게는 3 개 이상 갖는 것이면 특별히 분자량이나 구조는 한정되는 것은 아니다. 예를 들어, 페놀 노볼락형 에폭시 수지, 크레졸 노볼락형 에폭시 수지 등의 노볼락형 에폭시 수지, 비스페놀 A 형 에폭시 수지, 비스페놀 F 형 에폭시 수지 등의 비스페놀형 에폭시 수지, N,N-디글리시딜아닐린, N,N-디글리시딜톨루이딘, 디아미노디페닐메탄형 글리시딜아민, 아미노페놀형 글리시딜아민과 같은 방향족 글리시딜아민형 에폭시 수지, 하이드로퀴논형 에폭시 수지, 비페닐형 에폭시 수지, 스틸벤형 에폭시 수지, 트리페놀메탄형 에폭시 수지, 트리페놀프로판형 에폭시 수지, 알킬 변성 트리페놀메탄형 에폭시 수지, 트리아진 핵 함유 에폭시 수지, 디시클로펜타디엔 변성 페놀형 에폭시 수지, 나프톨형 에폭시 수지, 나프탈렌형 에폭시 수지, 페닐렌 및/또는 비페닐렌 골격을 갖는 페놀아르알킬형 에폭시 수지, 페닐렌 및/또는 비페닐렌 골격을 갖는 나프톨아르알킬형 에폭시 수지 등의 아르알킬형 에폭시 수지, 비닐시클로헥센디옥사이드, 디시클로펜타디엔옥사이드, 알리사이클릭디에폭시-아디페이트 등의 지환식 에폭시 등의 지방족 에폭시 수지를 들 수 있다. 이들은 단독으로도 2 종 이상 혼합하여 사용해도 된다.
에폭시 수지 (A) 의 함유량의 하한값에 대해서는, 반도체 봉지용 수지 조성물의 합계값 100 질량％ 에 대하여 특별히 한정되지 않지만, 바람직하게는 1 질량％ 이상인 것이 바람직하고, 2 질량％ 이상인 것이 보다 바람직하고, 4 질량％ 이상인 것이 더욱 바람직하다. 배합 비율의 하한값이 상기 범위 내이면 양호한 유동성을 얻을 수 있다. 또, 본 발명의 반도체 봉지용 수지 조성물에 대한 에폭시 수지 (A) 의 함유량의 합계값의 상한값에 대해서도 특별히 한정되지 않지만, 반도체 봉지용 수지 조성물의 합계값 100 질량％ 에 대하여, 15 질량％ 이하인 것이 바람직하고, 12 질량％ 이하인 것이 보다 바람직하고, 10 질량％ 이하인 것이 더욱 바람직하다. 배합 비율의 상한값이 상기 범위 내이면 양호한 내땜납성 등 우수한 신뢰성이 얻어진다.
[경화제 (B)]
다음으로, 경화제 (B) 에 대해 설명한다. 경화제 (B) 는 특별히 한정되지 않지만, 예를 들어 페놀 수지로 할 수 있다. 이와 같은 페놀 수지계 경화제는 1 분자 내에 페놀성 수산기를 2 개 이상, 보다 바람직하게는 3 개 이상 갖는 모노머, 올리고머, 폴리머 전반이며, 그 분자량, 분자 구조를 특별히 한정하는 것은 아니다. 예를 들어, 페놀 수지계 경화제로서 페놀 노볼락 수지, 크레졸 노볼락 수지, 나프톨 노볼락 수지 등의 노볼락형 수지 ; 트리페놀메탄형 페놀 수지 등의 다관능형 페놀 수지 ; 테르펜 변성 페놀 수지, 디시클로펜타디엔 변성 페놀 수지 등의 변성 페놀 수지 ; 페닐렌 골격 및/또는 비페닐렌 골격을 갖는 페놀아르알킬 수지, 페닐렌 및/또는 비페닐렌 골격을 갖는 나프톨아르알킬 수지 등의 아르알킬형 수지 ; 비스페놀 A, 비스페놀 F 등의 비스페놀 화합물 등을 들 수 있다. 이들은, 1 종류를 단독으로 사용해도 되고 2 종류 이상을 병용해도 된다. 이와 같은 페놀 수지계 경화제에 의해, 내연성, 내습성, 전기 특성, 경화성, 보존 안정성 등의 밸런스가 양호해진다. 특히, 경화성 면에서, 예를 들어 페놀 수지계 경화제의 수산기 당량은 90 g/eq 이상, 250 g/eq 이하로 할 수 있다.
또한, 병용할 수 있는 경화제로는, 예를 들어 중부가형의 경화제, 촉매형의 경화제, 축합형의 경화제 등을 들 수 있다.
중부가형의 경화제로는, 예를 들어, 디에틸렌트리아민 (DETA), 트리에틸렌테트라민 (TETA), 메타자일렌디아민 (MXDA) 등의 지방족 폴리아민, 디아미노디페닐메탄 (DDM), m-페닐렌디아민 (MPDA), 디아미노디페닐술폰 (DDS) 등의 방향족 폴리아민 외에, 디시안디아미드 (DICY), 유기산 디하이드라지드 등을 포함하는 폴리아민 화합물 ; 헥사하이드로 무수 프탈산 (HHPA), 메틸테트라하이드로 무수 프탈산 (MTHPA) 등의 지환족 산무수물, 무수 트리멜리트산 (TMA), 무수 피로멜리트산 (PMDA), 벤조페논테트라카르복실산 (BTDA) 등의 방향족 산무수물 등을 함유하는 산무수물 ; 폴리술파이드, 티오에스테르, 티오에테르 등의 폴리메르캅탄 화합물 ; 이소시아네이트 프레폴리머, 블록화 이소시아네이트 등의 이소시아네이트 화합물 ; 카르복실산 함유 폴리에스테르 수지 등의 유기산류 등을 들 수 있다.
촉매형의 경화제로는, 예를 들어, 벤질디메틸아민 (BDMA), 2,4,6-트리스디메틸아미노메틸페놀 (DMP-30) 등의 3 급 아민 화합물 ; 2-메틸이미다졸, 2-에틸-4-메틸이미다졸 (EMI24) 등의 이미다졸 화합물 ; BF3 착물 등의 루이스산 등을 들 수 있다.
축합형의 경화제로는, 예를 들어, 메틸올기 함유 우레아 수지와 같은 우레아 수지 ; 메틸올기 함유 멜라민 수지와 같은 멜라민 수지 등을 들 수 있다.
이와 같은 다른 경화제를 병용하는 경우에 있어서, 페놀 수지계 경화제의 함유량의 하한값으로는, 전체 경화제 (B) 에 대하여 20 질량％ 이상인 것이 바람직하고, 30 질량％ 이상인 것이 보다 바람직하고, 50 질량％ 이상인 것이 특히 바람직하다. 배합 비율이 상기 범위 내이면, 내연성, 내땜납성을 유지하면서, 양호한 유동성을 발현시킬 수 있다. 또, 페놀 수지계 경화제의 함유량의 상한값으로는 특별히 한정되지 않지만, 전체 경화제 (B) 에 대하여 100 질량％ 이하인 것이 바람직하다.
본 발명의 반도체 봉지용 수지 조성물에 대한 경화제 (B) 의 함유량의 합계값의 하한값에 대해서는 특별히 한정되는 것은 아니지만, 반도체 봉지용 수지 조성물의 합계값 100 질량％ 에 대하여 1 질량％ 이상인 것이 바람직하고, 2 질량％ 이상인 것이 보다 바람직하고, 3 질량％ 이상인 것이 더욱 바람직하다. 배합 비율의 하한값이 상기 범위 내이면 양호한 경화성을 얻을 수 있다. 또, 본 발명의 반도체 봉지용 수지 조성물에 대한 경화제 (B) 의 함유량의 합계값의 상한값에 대해서도 특별히 한정되는 것은 아니지만, 전체 반도체 봉지용 수지 조성물의 합계값 100 질량％ 에 대하여 12 질량％ 이하인 것이 바람직하고, 10 질량％ 이하인 것이 보다 바람직하고, 8 질량％ 이하인 것이 더욱 바람직하다. 경화제 (B) 의 함유량의 상한값이 상기 범위 내이면 양호한 내땜납성을 얻을 수 있다.
또한, 경화제 (B) 로서의 페놀 수지와, 에폭시 수지 (A) 는 전체 에폭시 수지 (A) 의 에폭시기 수 (EP) 와, 전체 페놀 수지의 페놀성 수산기 수 (OH) 의 당량비 (EP)/(OH) 가 0.8 이상, 1.3 이하가 되도록 배합하는 것이 바람직하다. 당량비가 상기 범위 내이면, 얻어지는 반도체 봉지용 수지 조성물을 성형할 때, 충분한 경화 특성을 얻을 수 있다.
[무기 충전제 (C)]
본 발명의 반도체 봉지용 수지 조성물에 사용되는 무기 충전제 (C) 로는, 반도체 봉지용 수지 조성물의 기술 분야에서 일반적으로 사용되는 무기 충전제를 사용할 수 있다. 예를 들어, 용융 실리카, 구상 실리카, 결정 실리카, 알루미나, 질화규소, 질화알루미늄 등을 들 수 있다. 무기 충전제의 평균 입경은, 금형 캐비티에 대한 충전성의 관점에서 0.01 ㎛ 이상, 150 ㎛ 이하인 것이 바람직하다.
무기 충전제 (C) 의 함유량의 하한값은, 반도체 봉지용 수지 조성물의 합계값 100 질량％ 에 대하여 바람직하게는 80 질량％ 이상이고, 보다 바람직하게는 83 질량％ 이상이며, 더욱 바람직하게는 86 질량％ 이상이다. 하한값이 상기 범위 내이면, 얻어지는 반도체 봉지용 수지 조성물의 경화에 수반하는 흡습량의 증가나, 강도의 저하를 저감시킬 수 있다. 이로써, 양호한 내땜납 크랙성을 갖는 경화물을 얻을 수 있다. 또, 무기 충전제 (C) 의 함유량의 상한값은, 반도체 봉지용 수지 조성물의 합계값 100 질량％ 에 대하여 바람직하게는 95 질량％ 이하이며, 보다 바람직하게는 93 질량％ 이하이며, 더욱 바람직하게는 91 질량％ 이하이다. 상한값이 상기 범위 내이면, 얻어지는 반도체 봉지용 수지 조성물은 양호한 유동성을 가짐과 함께 양호한 성형성을 구비한다.
또, 무기 충전제와, 후술하는 바와 같은 수산화알루미늄, 수산화마그네슘 등의 금속 수산화물이나, 붕산아연, 몰리브덴산아연, 삼산화안티몬 등의 무기계 난연제를 병용하는 경우에는, 이들 무기계 난연제와 상기 무기 충전제의 합계량은 상기 무기 충전제 (C) 의 함유량의 범위 내로 하는 것이 바람직하다.
[그 밖의 성분]
본 발명의 반도체 봉지용 수지 조성물은, 경화 촉진제 (D) 를 포함해도 된다. 경화 촉진제 (D) 는, 에폭시 수지 (A) 의 에폭시기와 페놀 수지계 경화제 (B) 의 수산기와의 반응을 촉진시키는 것이면 되고, 일반적으로 사용되는 경화 촉진제 (D) 를 사용할 수 있다.
경화 촉진제 (D) 의 구체예로는, 유기 포스핀, 포스포베타인 화합물, 포스핀 화합물과 퀴논 화합물의 부가물 등의 인 원자 함유 화합물, 및 이미다졸 등의 단고리형 아미딘 화합물이 바람직하다.
본 발명의 반도체 봉지용 수지 조성물에서 사용할 수 있는 유기 포스핀으로는, 예를 들어, 트리페닐포스핀, 트리톨릴포스핀, 트리메톡시페닐포스핀 등의 트리아릴포스핀, 트리부틸포스핀 등의 트리알킬포스핀 등으로 예시되는 제 3 포스핀, 디페닐포스핀 등의 제 2 포스핀을 들 수 있다. 그 중에서도, 하기 일반식 (8) 로 나타내는 트리아릴포스핀이 바람직하다.
[화학식 1]
Figure 112013084392734-pct00001
(식 중, X 는 수소 또는 탄소수 1 ∼ 3 의 알킬기, 또는 탄소수 1 ∼ 3 의 알콕시기를 나타낸다. m 은 1 ∼ 3 의 정수. m 이 2 이상의 정수이며, 방향 고리가 복수의 X 를 치환기로서 갖고 있는 경우에는, 복수의 X 는 서로 동일해도 되고 상이해도 된다.)
본 발명의 반도체 봉지용 수지 조성물에서 사용할 수 있는 포스포베타인 화합물로는, 예를 들어 하기 일반식 (9) 로 나타내는 화합물 등을 들 수 있다.
[화학식 2]
Figure 112013084392734-pct00002
일반식 (9) 에 있어서, X1 은 탄소수 1 ∼ 3 의 알킬기를 나타내고, Y1 은 하이드록실기를 나타내고, f 는 0 ∼ 5 의 정수이며, g 는 0 ∼ 4 의 정수이다. f 가 2 이상의 정수이며, 방향 고리가 복수의 X1 을 치환기로서 갖고 있는 경우에는, 복수의 X1 은 서로 동일해도 되고 상이해도 된다.
일반식 (9) 로 나타내는 화합물은, 예를 들어 이하와 같이 하여 얻어진다. 먼저, 제 3 포스핀인 트리 방향족 치환 포스핀과 디아조늄염을 접촉시켜, 트리 방향족 치환 포스핀과 디아조늄염이 갖는 디아조늄기를 치환시키는 공정을 거쳐 얻어진다. 그러나 이것에 한정되는 것은 아니다.
본 발명의 반도체 봉지용 수지 조성물에서 사용할 수 있는 포스핀 화합물과 퀴논 화합물의 부가물로는, 예를 들어 하기 일반식 (10) 으로 나타내는 화합물 등을 들 수 있다.
[화학식 3]
Figure 112013084392734-pct00003
일반식 (10) 에 있어서, P 는 인 원자를 나타내고, R21, R22 및 R23 은 서로 독립적으로, 탄소수 1 ∼ 12 의 알킬기 또는 탄소수 6 ∼ 12 의 아릴기를 나타내고, R24, R25 및 R26 은 서로 독립적으로, 수소 원자 또는 탄소수 1 ∼ 12 의 탄화수소기를 나타내고, R24 와 R25 는 서로 결합되어 고리를 형성하고 있어도 된다.
포스핀 화합물과 퀴논 화합물의 부가물에 사용하는 포스핀 화합물로는, 예를 들어 트리페닐포스핀, 트리스(알킬페닐)포스핀, 트리스(알콕시페닐)포스핀, 트리나프틸포스핀, 트리스(벤질)포스핀 등의 방향 고리에 무치환 또는 알킬기, 알콕실기 등의 치환기가 존재하는 것이 바람직하다. 알킬기, 알콕실기 등의 치환기로는 1 ∼ 6 의 탄소수를 갖는 것을 들 수 있다. 입수 용이성의 관점에서는 트리페닐포스핀이 바람직하다.
또 포스핀 화합물과 퀴논 화합물의 부가물에 사용하는 퀴논 화합물로는, o-벤조퀴논, p-벤조퀴논, 안트라퀴논류를 들 수 있고, 그 중에서도 p-벤조퀴논이 보존 안정성 면에서 바람직하다.
포스핀 화합물과 퀴논 화합물의 부가물의 제조 방법으로는, 유기 제 3 포스핀과 벤조퀴논류의 양자를 용해할 수 있는 용매 중에서 접촉, 혼합시킴으로써 부가물을 얻을 수 있다. 용매로는 아세톤이나 메틸에틸케톤 등의 케톤류로 부가물에 대한 용해성이 낮은 것이 된다. 그러나 이것에 한정되는 것은 아니다.
일반식 (10) 으로 나타내는 화합물에 있어서, 인 원자에 결합하는 R21, R22 및 R23 이 페닐기이고, 또한 R24, R25 및 R26 이 수소 원자인 화합물, 즉 1,4-벤조퀴논과 트리페닐포스핀을 부가시킨 화합물이 반도체 봉지용 수지 조성물의 경화물의 열시 탄성률을 저하시키는 점에서 바람직하다.
본 발명의 반도체 봉지용 수지 조성물에서 사용할 수 있는 단고리형 아미딘 화합물로는, 예를 들어, 2-메틸이미다졸, 2-에틸-4-메틸이미다졸, 2-페닐이미다졸, 2-페닐-4-메틸이미다졸, 1-벤질-2-메틸이미다졸 등이 예시된다. 단고리형 아미딘 화합물 중에서, 특히는 하기 일반식 (11) 로 나타내는 이미다졸이 바람직하다. 하기 일반식 (11) 의 치환기인 R 로는, 바람직하게는 페닐기, 톨릴기 등의 아릴기, 메틸기, 에틸기, 프로필기, 이소프로필기 등의 알킬기, 벤질기 등의 아르알킬기가 바람직하다.
[화학식 4]
Figure 112013084392734-pct00004
(R 은 수소, 또는 탄소수 10 이하의 탄화수소기로서, 서로 동일해도 되고 상이해도 된다)
본 발명의 반도체 봉지용 수지 조성물에 사용할 수 있는 경화 촉진제 (D) 의 함유량의 하한값은, 전체 반도체 봉지용 수지 조성물의 합계값 100 질량％ 에 대하여 0.01 질량％ 이상인 것이 바람직하고, 0.03 질량％ 이상인 것이 보다 바람직하고, 0.05 질량％ 이상인 것이 가장 바람직하다. 경화 촉진제 (D) 의 함유량의 하한값이 상기 범위 내이면, 충분한 경화성을 얻을 수 있다. 또, 경화 촉진제 (D) 의 함유량의 상한값은, 전체 반도체 봉지용 수지 조성물의 합계값 100 질량％ 에 대하여 1.5 질량％ 이하인 것이 바람직하고, 1.2 질량％ 이하인 것이 보다 바람직하고, 0.8 질량％ 이하인 것이 가장 바람직하다. 경화 촉진제 (D) 의 함유량의 상한값이 상기 범위 내이면, 충분한 유동성을 얻을 수 있다.
본 발명에서는, 추가로 방향 고리를 구성하는 2 개 이상의 인접하는 탄소 원자에 각각 수산기가 결합된 화합물 (E) (이하, 간단히 「화합물 (E)」라고 칭하는 경우도 있다) 를 사용할 수 있다. 방향 고리를 구성하는 2 개 이상의 인접하는 탄소 원자에 각각 수산기가 결합된 화합물 (E) 를 사용하는 이유는, 에폭시 수지 (A) 와 페놀 수지계 경화제 (B) 의 가교 반응을 촉진시키는 경화 촉진제 (D) 로서 잠복성을 갖지 않는 인 원자 함유 경화 촉진제를 사용한 경우에 있어서도, 반도체 봉지용 수지 조성물의 용융 혼련 중에서의 반응을 억제할 수 있어, 안정적으로 반도체 봉지용 수지 조성물을 얻을 수 있기 때문이다. 또, 화합물 (E) 는 반도체 봉지용 수지 조성물의 용융 점도를 낮춰, 유동성을 향상시키는 효과도 갖는 것이다. 화합물 (E) 로는, 하기 일반식 (12) 로 나타내는 단고리형 화합물, 또는 하기 일반식 (13) 으로 나타내는 다고리형 화합물 등을 사용할 수 있고, 이들 화합물은 수산기 이외의 치환기를 추가로 갖고 있어도 된다.
[화학식 5]
Figure 112013084392734-pct00005
일반식 (12) 에 있어서, R31 및 R35 중 어느 일방이 수산기이고, 타방은 수소 원자, 수산기 또는 수산기 이외의 치환기이며, R32, R33 및 R34 는 수소 원자, 수산기 또는 수산기 이외의 치환기이다.
[화학식 6]
Figure 112013084392734-pct00006
일반식 (13) 에 있어서, R36 및 R42 중 어느 일방이 수산기이고, 타방은 수소 원자, 수산기 또는 수산기 이외의 치환기이며, R37, R38, R39, R40 및 R41 은 수소 원자, 수산기 또는 수산기 이외의 치환기이다.
일반식 (12) 로 나타내는 단고리형 화합물의 구체예로는, 예를 들어, 카테콜, 피로갈롤, 갈산, 갈산에스테르 또는 이들의 유도체를 들 수 있다. 또, 일반식 (13) 으로 나타내는 다고리형 화합물의 구체예로는, 예를 들어, 1,2-디하이드록시나프탈렌, 2,3-디하이드록시나프탈렌 및 이들의 유도체를 들 수 있다. 이들 중, 유동성과 경화성의 제어 용이성으로부터, 방향 고리를 구성하는 2 개의 인접하는 탄소 원자에 각각 수산기가 결합된 화합물이 바람직하다. 또, 혼련 공정에서의 휘발을 고려했을 경우, 모핵은 저휘발성이며 칭량 안정성이 높은 나프탈렌 고리인 화합물로 하는 것이 보다 바람직하다. 이 경우, 화합물 (E) 를 구체적으로는, 예를 들어, 1,2-디하이드록시나프탈렌, 2,3-디하이드록시나프탈렌 및 그 유도체 등의 나프탈렌 고리를 갖는 화합물로 할 수 있다. 이들 화합물 (E) 는 1 종류를 단독으로 사용해도 되고 2 종 이상을 병용해도 된다.
화합물 (E) 의 함유량의 하한값은, 전체 반도체 봉지용 수지 조성물의 합계값 100 질량％ 에 대하여 0.01 질량％ 이상인 것이 바람직하고, 보다 바람직하게는 0.03 질량％ 이상, 특히 바람직하게는 0.05 질량％ 이상이다. 화합물 (E) 의 함유량의 하한값이 상기 범위 내이면, 반도체 봉지용 수지 조성물의 충분한 저점도화와 유동성 향상 효과를 얻을 수 있다. 또, 화합물 (E) 의 함유량의 상한값은, 전체 반도체 봉지용 수지 조성물의 합계값 100 질량％ 에 대하여 1 질량％ 이하인 것이 바람직하고, 보다 바람직하게는 0.8 질량％ 이하, 특히 바람직하게는 0.5 질량％ 이하이다. 화합물 (E) 의 함유량의 상한값이 상기 범위 내이면, 반도체 봉지용 수지 조성물의 경화성 저하나 경화물의 물성 저하를 일으킬 우려가 적다.
본 발명의 반도체 봉지용 수지 조성물에 있어서는, 에폭시 수지 (A) 와 무기 충전제 (C) 의 밀착성을 향상시키기 위해, 실란 커플링제 등의 커플링제 (F) 를 첨가할 수 있다. 커플링제 (F) 로는, 에폭시 수지 (A) 와 무기 충전제 (C) 사이에서 반응하여, 에폭시 수지 (A) 와 무기 충전제 (C) 의 계면 강도를 향상시키는 것이면 되고, 특별히 한정되는 것은 아니지만, 예를 들어 에폭시실란, 아미노실란, 우레이도실란, 메르캅토실란 등을 들 수 있다. 또, 커플링제 (F) 는, 전술한 화합물 (E) 와 병용함으로써, 반도체 봉지용 수지 조성물의 용융 점도를 낮춰, 유동성을 향상시킨다는 화합물 (E) 의 효과를 높일 수도 있는 것이다.
에폭시실란으로는, 예를 들어, γ-글리시독시프로필트리에톡시실란, γ-글리시독시프로필트리메톡시실란, γ-글리시독시프로필메틸디메톡시실란, β-(3,4 에폭시시클로헥실)에틸트리메톡시실란 등을 들 수 있다. 또, 아미노실란으로는, 예를 들어, γ-아미노프로필트리에톡시실란, γ-아미노프로필트리메톡시실란, N-β(아미노에틸)γ-아미노프로필트리메톡시실란, N-β(아미노에틸)γ-아미노프로필메틸디메톡시실란, N-페닐 γ-아미노프로필트리에톡시실란, N-페닐 γ-아미노프로필트리메톡시실란, N-β(아미노에틸)γ-아미노프로필트리에톡시실란, N-6-(아미노헥실)3-아미노프로필트리메톡시실란, N-(3-(트리메톡시실릴프로필)-1,3-벤젠디메타난 등을 들 수 있다. 또, 우레이도실란으로는, 예를 들어, γ-우레이도프로필트리에톡시실란, 헥사메틸디실라잔 등을 들 수 있다. 아미노실란의 1 급 아미노 부위를 케톤 또는 알데히드를 반응시켜 보호한 잠재성 아미노실란 커플링제로서 사용해도 된다. 또, 아미노실란으로는, 2 급 아미노기를 가져도 된다. 또, 메르캅토실란으로는, 예를 들어, γ-메르캅토프로필트리메톡시실란, 3-메르캅토프로필메틸디메톡시실란 외에, 비스(3-트리에톡시실릴프로필)테트라술파이드, 비스(3-트리에톡시실릴프로필)디술파이드와 같은 열분해함으로써 메르캅토실란 커플링제와 동일한 기능을 발현하는 실란 커플링제 등을 들 수 있다. 또 이들 실란 커플링제는 미리 가수분해 반응시킨 것을 배합해도 된다. 이들 실란 커플링제는 1 종류를 단독으로 사용해도 되고 2 종류 이상을 병용해도 된다.
내땜납성과 연속 성형성의 밸런스라는 관점에서는 메르캅토실란이 바람직하고, 유동성의 관점에서는 아미노실란이 바람직하며, 실리콘 칩 표면의 폴리이미드나 기판 표면의 솔더 레지스트 등의 유기 부재에 대한 밀착성이라는 관점에서는 에폭시실란이 바람직하다.
본 발명의 반도체 봉지용 수지 조성물에 사용할 수 있는 실란 커플링제 등의 커플링제 (F) 의 함유량의 하한값으로는, 전체 반도체 봉지용 수지 조성물의 합계값 100 질량％ 에 대하여 0.01 질량％ 이상이 바람직하고, 보다 바람직하게는 0.05 질량％ 이상, 특히 바람직하게는 0.1 질량％ 이상이다. 실란 커플링제 등의 커플링제 (F) 의 함유량의 하한값이 상기 범위 내이면, 에폭시 수지 (A) 와 무기 충전제 (C) 의 계면 강도가 저하되지 않아, 반도체 장치에 있어서의 양호한 내땜납 크랙성을 얻을 수 있다. 또, 실란 커플링제 등의 커플링제 (F) 의 함유량의 상한값으로는, 전체 반도체 봉지용 수지 조성물의 합계값 100 질량％ 에 대하여 1 질량％ 이하가 바람직하고, 보다 바람직하게는 0.8 질량％ 이하, 특히 바람직하게는 0.6 질량％ 이하이다. 실란 커플링제 등의 커플링제 (F) 의 함유량의 상한값이 상기 범위 내이면, 에폭시 수지 (A) 와 무기 충전제 (C) 의 계면 강도가 저하되지 않아, 반도체 장치에 있어서의 양호한 내땜납 크랙성을 얻을 수 있다. 또, 실란 커플링제 등의 커플링제 (F) 의 함유량이 상기 범위 내이면, 반도체 봉지용 수지 조성물의 경화물의 흡수성이 증대되는 경우가 없어, 반도체 장치에 있어서의 양호한 내땜납 크랙성을 얻을 수 있다.
본 발명의 반도체 봉지용 수지 조성물에 있어서는, 난연성을 향상시키기 위해서 무기 난연제 (G) 를 첨가할 수 있다. 그 중에서도 연소시에 탈수, 흡열함으로써 연소 반응을 저해하는 금속 수산화물, 또는 복합 금속 수산화물이 연소 시간을 단축시킬 수 있는 점에서 바람직하다. 금속 수산화물로는, 수산화알루미늄, 수산화마그네슘, 수산화칼슘, 수산화바륨, 수산화지르코니아를 들 수 있다. 복합 금속 수산화물로는, 2 종 이상의 금속 원소를 포함하는 하이드로탈사이트 화합물로서, 적어도 하나의 금속 원소가 마그네슘이고, 또한, 그 밖의 금속 원소가 칼슘, 알루미늄, 주석, 티탄, 철, 코발트, 니켈, 구리, 또는 아연에서 선택되는 금속 원소이면 되고, 그러한 복합 금속 수산화물로는, 수산화마그네슘·아연 고용체가 시판품으로 입수가 용이하다. 그 중에서도, 내땜납성과 연속 성형성의 밸런스의 관점에서는 수산화알루미늄, 수산화마그네슘·아연 고용체가 바람직하다. 무기 난연제 (G) 는 단독으로 사용해도 되고, 2 종 이상 사용해도 된다. 또, 연속 성형성에 대한 영향을 저감시킬 목적에서, 실란 커플링제 등의 규소 화합물이나 왁스 등의 지방족계 화합물 등으로 표면 처리를 실시하여 사용해도 된다.
본 발명의 반도체 봉지용 수지 조성물에서는, 전술한 성분 이외에, 카본 블랙, 벵갈라, 산화티탄 등의 착색제 ; 카르나바 왁스 등의 천연 왁스 ; 폴리에틸렌 왁스 등의 합성 왁스 ; 스테아르산이나 스테아르산아연 등의 고급 지방산 및 그 금속염류 혹은 파라핀 등의 이형제 ; 실리콘 오일, 실리콘 고무 등의 저응력 첨가제를 적절히 배합해도 된다.
본 발명의 반도체 봉지용 수지 조성물은, 에폭시 수지 (A), 경화제 (B) 및 무기 충전제 (C), 그리고 상기 서술한 그 밖의 첨가제 등을, 예를 들어, 믹서 등을 사용하여 상온에서 균일하게 혼합하고, 그 후, 필요에 따라, 가열 롤, 니더 또는 압출기 등의 혼련기를 사용하여 용융 혼련하고, 계속해서 필요에 따라 냉각, 분쇄함으로써, 원하는 분산도나 유동성 등으로 조정할 수 있다.
또, 본 발명에 관련된 반도체 봉지용 수지 조성물에 있어서는, 유전 분석 장치를 사용하여, 측정 온도 125 ℃, 측정 주파수 100 Hz 의 조건으로 측정했을 때의, 반도체 봉지용 수지 조성물의 포화 이온 점도에 도달하는 시각이, 측정 개시로부터 바람직하게는 100 초 이상, 보다 바람직하게는 180 초 이상, 더욱 바람직하게는 300 초 이상이며, 한편, 바람직하게는 900 초 이하, 보다 바람직하게는 800 초 이하, 더욱 바람직하게는 700 초 이하이다. 포화 이온 점도에 도달하는 시각이란, 예를 들어 이온 점도의 증가가 정지한 시각을 말한다. 반도체 봉지용 수지 조성물의 포화 이온 점도에 도달하는 시각을 상기 범위 내로 함으로써, 저온 성형성이 우수한 반도체 봉지용 수지 조성물이 얻어진다.
또, 본 발명에 관련된 반도체 봉지용 수지 조성물에 있어서는, 유전 분석 장치를 사용하여, 측정 온도 125 ℃, 측정 주파수 100 Hz 의 조건으로 측정했을 때의, 반도체 봉지용 수지 조성물의 최저 이온 점도 (Log Ion Viscosity) 가 바람직하게는 6 이상 8 이하이며, 또한, 측정 개시로부터의 경과 시간이 600 초 후의 이온 점도가 바람직하게는 9 이상 11 이하이다. 최저 이온 점도의 출현 시각은 수지계로서의 용해 용이성을 나타내는 것이고, 최저 이온 점도의 값은 수지계로서 최저 점도를 나타내는 것이다. 반도체 봉지용 수지 조성물의 최저 이온 점도를 상기 범위 내로 함으로써, 저온 성형성이 우수한 반도체 봉지용 수지 조성물이 얻어진다.
또, 본 발명에 관련된 반도체 봉지용 수지 조성물에 있어서는, 고화식 점도 측정 장치 (시마즈 제작소 (주) 제조, CFT500) 를 사용하고, 노즐 직경 0.5 ㎜φ, 길이 1 ㎜ 의 노즐을 사용하여, 측정 온도 125 ℃, 하중 40 ㎏ 으로 측정했을 때의, 반도체 봉지용 수지 조성물의 고화식 점도가 바람직하게는 20 Pa·s 이상 200 Pa·s 이하이며, 보다 바람직하게는 30 Pa·s 이상 180 Pa·s 이하이다. 반도체 봉지용 수지 조성물의 고화식 점도를 상기 범위 내로 함으로써, 저온 성형성이 우수한 반도체 봉지용 수지 조성물이 얻어진다.
이와 같이, 본 실시형태에 있어서, 예를 들어, 경화 촉진제 (D) 를 적절히 선택하는 것, 또는 트리페놀메탄형 에폭시 수지, 트리페놀프로판형 에폭시 수지, 알킬 변성 트리페놀메탄형 에폭시 수지 등의 다관능형 에폭시 수지, 그리고, 트리페놀메탄형 페놀 수지, 트리페놀프로판형 페놀 수지, 알킬 변성 트리페놀메탄형 페놀 수지 등의 다관능형 페놀 수지를 사용함으로써, 저온 성형성이 우수한 반도체 봉지용 수지 조성물이 얻어진다.
이와 같은 저온 성형성이 우수한 반도체 봉지용 수지 조성물을 사용함으로써, 봉지재층 (108) 을 형성하는 공정 (압축 성형 공정) 은, 바람직하게는 100 ℃ 이상 150 ℃ 이하, 보다 바람직하게는 115 ℃ 이상 135 ℃ 이하, 더욱 바람직하게는 120 ℃ 이상 130 ℃ 이하의 온도 조건으로 경화 처리를 실시할 수 있다.
여기서, 본 발명자들은 메커니즘은 불명확하지만 반도체 봉지용 수지 조성물의 성형 온도를 낮게 하면 접착제 잔류가 저감되는 것을 알아내었다. 따라서, 반도체 봉지용 수지 조성물의 경화 처리를 상기 온도 범위 내로 함으로써, 즉, 경화 온도를 저감시킴으로써, 마운트 필름 (104) 의 접착제 잔류를 저감시킬 수 있다.
따라서, 봉지재층 (108) 을 형성하는 공정에 있어서의 성형 온도를 상기 상한값 이하로 함으로써, 접착제 잔류를 저감시킬 수 있다. 한편, 성형 온도를 상기 하한값 이상으로 함으로써, 봉지재층 (108) 의 성형성을 향상시킬 수 있다. 특히, 성형 온도를 보다 바람직한 범위 내로 함으로써, 접착제 잔류의 저감과 봉지재층 (108) 의 성형성의 밸런스가 우수한 반도체 장치를 실현할 수 있다.
[본 발명에 관련된 과립상 반도체 봉지용 수지 조성물의 제조 방법]
다음으로, 본 발명의 과립상 반도체 봉지용 수지 조성물을 얻는 방법에 대해 설명한다.
본 발명에 관련된 과립상 반도체 봉지용 수지 조성물을 얻는 방법으로는, 본 발명의 입도 분포나 과립 밀도를 만족하면 특별히 한정되는 것은 아니지만, 예를 들어, 복수의 작은 구멍을 갖는 원통상 외주부와 원반상의 바닥면으로 구성되는 회전자의 내측에 용융 혼련된 수지 조성물을 공급하고, 그 반도체 봉지용 수지 조성물을 회전자를 회전시켜 얻어지는 원심력에 의해 작은 구멍에 통과시켜 얻는 방법 (이하, 「원심 제분 (製粉) 법」이라고도 한다) ; 각 원료 성분을 믹서로 예비 혼합 후, 롤, 니더 또는 압출기 등의 혼련기에 의해 가열 혼련 후, 냉각, 분쇄 공정을 거쳐 분쇄물로 하고, 체를 사용하여 분쇄물로부터 조립 (粗粒) 과 미분의 제거를 실시하여 얻는 방법 (이하, 「분쇄 체분법」이라고도 한다) ; 각 원료 성분을 믹서로 예비 혼합 후, 스크루 선단부에 소경을 복수 배치한 다이를 설치한 압출기를 사용하여, 가열 혼련을 실시함과 함께, 다이에 배치된 작은 구멍으로부터 스트랜드상으로 압출되어 나오는 용융 수지를 다이면에 대략 평행하게 슬라이딩 회전하는 커터로 절단하여 얻는 방법 (이하, 「핫 커트법」이라고도 한다) 등을 들 수 있다. 어느 방법에서도 혼련 조건, 원심 조건, 체분 조건, 절단 조건 등을 선택함으로써 본 발명의 입도 분포나 과립 밀도를 얻을 수 있다. 특히 바람직한 제법으로는 원심 제분법이며, 이로써 얻어지는 과립상의 반도체 봉지용 수지 조성물은 본 발명의 입도 분포나 과립 밀도를 안정적으로 발현시킬 수 있기 때문에, 반송로 상에서의 반송성이나 고착 방지에 대해 바람직하다. 또, 원심 제분법에서는 입자 표면을 어느 정도 매끄럽게 할 수 있기 때문에, 입자끼리가 얽히거나 반송로면과의 마찰 저항이 커지거나 하는 경우도 없고, 반송로에 대한 공급구에서의 브릿지 (막힘) 의 방지, 반송로 상에서의 체류의 방지에 대해서도 바람직하다. 또, 원심 제분법에서는, 수지 조성물이 용융된 상태로부터 원심력을 사용하여 입자를 형성시키기 때문에, 입자 내에 공극이 어느 정도 포함된 상태가 된다. 그 결과, 과립 밀도를 어느 정도 낮게 할 수 있기 때문에, 압축 성형에 있어서의 반송성에 관해서 유리하다.
한편, 분쇄 체분법은, 체분에 의해 발생하는 다량의 미분 및 조립의 처리 방법을 검토할 필요는 있지만, 체분 장치 등은 반도체 봉지용 수지 조성물의 기존 제조 라인에서 사용되고 있는 것이기 때문에, 종래의 제조 라인을 그대로 사용할 수 있는 점에서 바람직하다. 또, 분쇄 체분법은, 분쇄 전에 용융 수지를 시트화할 때의 시트 두께의 선택, 분쇄시의 분쇄 조건이나 스크린의 선택, 체분시의 체의 선택 등, 본 발명의 입도 분포를 발현시키기 위한 독립적으로 제어 가능한 인자가 많기 때문에, 원하는 입도 분포로 조정하기 위한 수단의 선택지가 많은 점에서 바람직하다. 또, 핫 커트법도, 예를 들어, 압출기의 선단에 핫 커트 기구를 부가하는 정도로, 종래의 제조 라인을 그대로 이용할 수 있는 점에서 바람직하다.
다음으로, 본 발명에 관련된 과립상의 반도체 봉지용 수지 조성물을 얻기 위한 제법의 일례인 원심 제분법에 대하여, 도면을 사용하여 보다 상세하게 설명한다. 도 6 에 과립상의 반도체 봉지용 수지 조성물을 얻기 위한, 반도체 봉지용 수지 조성물의 용융 혼련에서부터 과립상의 반도체 봉지용 수지 조성물의 포집까지의 일 실시예의 개략도를, 도 7 에 회전자 및 회전자의 원통상 외주부를 가열하기 위한 여자 코일의 일 실시예의 단면도를, 도 8 에 용융 혼련된 반도체 봉지용 수지 조성물을 회전자에 공급하는 2 중관식 원통체의 일 실시예의 단면도를, 각각 나타낸다.
2 축 압출기 (309) 에 의해 용융 혼련된 반도체 봉지용 수지 조성물은, 내벽과 외벽 사이에 냉매를 통해 냉각된 2 중관식 원통체 (305) 를 통해 회전자 (301) 의 내측에 공급된다. 이 때, 2 중관식 원통체 (305) 는 용융 혼련된 반도체 봉지용 수지 조성물이 2 중관식 원통체 (305) 의 벽에 부착되지 않도록, 냉매를 사용하여 냉각되어 있는 것이 바람직하다. 또, 2 중관식 원통체 (305) 를 통해 반도체 봉지용 수지 조성물을 회전자 (301) 에 공급하면, 반도체 봉지용 수지 조성물이 연속된 사상 (絲狀) 으로 공급된 경우에도, 회전자 (301) 가 고속 회전하고 있는 동안에 반도체 봉지용 수지 조성물이 회전자 (301) 로부터 흘러넘치지 않아, 안정적인 공급이 가능해진다. 또한, 2 축 압출기 (309) 에 있어서의 혼련 조건에 의해 용융 수지의 토출 온도 등을 제어함으로써, 과립상의 반도체 봉지용 수지 조성물의 입자 형상이나 입도 분포를 조정할 수 있다. 또, 2 축 압출기 (309) 에 탈기 장치를 장착함으로써, 입자 중의 기포의 혼입을 제어시킬 수도 있다.
회전자 (301) 는 모터 (310) 와 접속되어 있고, 임의의 회전수로 회전시킬 수 있다. 이 회전수를 적절히 선택함으로써, 과립상의 반도체 봉지용 수지 조성물의 입자 형상이나 입도 분포를 조정할 수 있다. 회전자 (301) 의 외주 상에 설치한 복수의 작은 구멍을 갖는 원통상 외주부 (302) 는 자성 재료 (303) 를 구비하고 있다. 그 근방에 구비된 여자 코일 (304) 에 교류 전원 발생 장치 (306) 에 의해 발생시킨 교류 전원을 통전시킴으로써 발생하는 교번자속을 자성 재료 (303) 에 통과시키는 것에 수반되는, 와전류손이나 히스테리시스손에 의해 자성 재료 (303) 가 가열된다. 또한, 이 자성 재료 (303) 로는, 예를 들어 철재나 규소강 등을 들 수 있고, 1 종류 또는 2 종류 이상의 자성 재료 (303) 를 복합하여 사용할 수 있다. 복수의 작은 구멍을 갖는 원통상 외주부 (302) 의 작은 구멍 부근은, 자성 재료 (303) 와 동일한 재질로 형성되어 있지 않아도 된다. 예를 들어 원통상 외주부 (302) 의 작은 구멍 부근이 열전도율이 높은 비자성 재료로 형성되고, 그 상하에 자성 재료 (303) 를 구비함으로써, 가열된 자성 재료 (303) 를 열원으로 하여 열전도에 의해 원통상 외주부 (302) 의 작은 구멍 부근을 가열할 수도 있다. 비자성 재료로는 구리나 알루미늄 등을 들 수 있고, 1 종류 또는 2 종류 이상의 비자성 재료를 복합하여 사용할 수 있다. 반도체 봉지용 수지 조성물은 회전자 (301) 의 내측에 공급된 후, 모터 (310) 에 의해 회전자 (301) 를 회전시켜 얻어지는 원심력에 의해, 가열된 원통상 외주부 (302) 로 비행 이동한다.
가열된 복수의 작은 구멍을 갖는 원통상 외주부 (302) 에 접촉된 반도체 봉지용 수지 조성물은 용융 점도가 상승하지 않아, 용이하게 원통상 외주부 (302) 의 작은 구멍을 통과하여 토출된다. 가열하는 온도는, 적용하는 반도체 봉지용 수지 조성물의 특성에 따라 임의로 설정할 수 있다. 가열 온도를 적절히 선택함으로써, 과립상의 반도체 봉지용 수지 조성물의 입자 형상이나 입도 분포를 조정할 수 있다. 일반적으로는, 가열 온도를 지나치게 높이면 수지 조성물의 경화가 진행되어, 유동성이 저하되거나 원통상 외주부 (302) 의 작은 구멍이 막히거나 하는 경우가 있지만, 적절한 온도 조건의 경우이면, 반도체 봉지용 수지 조성물과 원통상 외주부 (302) 의 접촉 시간이 매우 짧기 때문에 유동성에 대한 영향은 매우 적다. 또, 복수의 작은 구멍을 갖는 원통상 외주부 (302) 는 균일하게 가열되고 있기 때문에, 국소적인 유동성의 변화는 매우 적다. 또, 원통상 외주부 (302) 의 복수의 작은 구멍은 공경을 적절히 선택함으로써, 과립상의 반도체 봉지용 수지 조성물의 입자 형상이나 입도 분포를 조정할 수 있다.
원통상 외주부 (302) 의 작은 구멍을 통과하여 토출된 과립상의 반도체 봉지용 수지 조성물은, 예를 들어, 회전자 (301) 의 주위에 설치한 외조 (外槽) (308) 에서 포집된다. 외조 (308) 는 과립상의 반도체 봉지용 수지 조성물의 내벽에 대한 부착, 과립상의 반도체 봉지용 수지 조성물끼리의 융착을 방지하기 위해서, 원통상 외주부 (302) 의 작은 구멍을 통과하여 비행해 오는 과립상의 반도체 봉지용 수지 조성물이 내벽에 충돌하는 충돌면이, 과립상의 반도체 봉지용 수지 조성물의 비행 방향에 대해 10 ∼ 80 도, 바람직하게는 25 ∼ 65 도의 경사로 설치되어 있는 것이 바람직하다. 반도체 봉지용 수지 조성물의 비행 방향에 대한 충돌면의 경사가 상기 상한값 이하이면, 과립상의 반도체 봉지용 수지 조성물의 충돌 에너지를 충분히 분산시킬 수 있어 벽면에 대한 부착을 일으킬 우려가 적다. 또, 수지 조성물의 비행 방향에 대한 충돌면의 경사가 상기 하한값 이상이면, 과립상의 반도체 봉지용 수지 조성물의 비행 속도를 충분히 감소시킬 수 있기 때문에 외조 벽면에 2 차 충돌했을 경우에도 그 외장 벽면에 부착될 우려가 적다.
또, 과립상의 반도체 봉지용 수지 조성물이 충돌하는 충돌면의 온도가 높아지면, 과립상의 반도체 봉지용 수지 조성물이 부착되기 쉬워지기 때문에, 충돌면 외주에는 냉각 재킷 (307) 을 형성하여, 충돌면을 냉각시키는 것이 바람직하다. 외조 (308) 의 내경은, 과립상의 반도체 봉지용 수지 조성물이 충분히 냉각되어, 과립상의 반도체 봉지용 수지 조성물의 내벽에 대한 부착이나, 과립상의 반도체 봉지용 수지 조성물끼리의 융착이 생기지 않을 정도의 크기로 하는 것이 바람직하다. 일반적으로는, 회전자 (301) 의 회전에 의해 공기의 흐름이 생겨 냉각 효과가 얻어지지만, 필요에 따라 냉풍을 도입해도 된다. 외조 (308) 의 크기는 처리하는 수지량에 따라서도 상이하지만, 예를 들어 회전자 (301) 의 직경이 20 ㎝ 인 경우, 외조 (308) 의 내경은 100 ㎝ 정도이면 부착이나 융착을 방지할 수 있다.
(재배선용 의사 웨이퍼 (200) 형성 공정)
계속해서, 도 3(b) 에 나타내는 바와 같이, 봉지재층 (108) 의 하면 (30) 및 반도체 소자 (106) 의 하면 (20) 으로부터 마운트 필름 (104) 을 박리한다. 예를 들어, 가열 처리에 의해 마운트 필름 (104) 을 열분해함으로써, 이러한 마운트 필름 (104) 을 분리할 수 있다. 또, 가열 처리 외에, 전자선이나 자외선 등의 조사 처리를 실시해도 된다. 이와 같이 하여, 캐리어 (102), 마운트 필름 (104), 반도체 소자 (106) 및 봉지재층 (108) 으로 구성되는 구조체로부터, 마운트 필름 (104) 및 캐리어 (102) 를 분리할 수 있다. 이로써, 도 3(b) 에 나타내는 재배선용 의사 웨이퍼 (200) 가 얻어진다. 재배선용 의사 웨이퍼 (200) 는 반도체 소자 (106) 및 봉지재층 (108) 을 갖는다. 봉지재층 (108) 의 하면 (30) 과 동일면 상에 있어서, 복수의 반도체 소자 (106) 의 하면 (20) (접속면) 이 노출되어 있다. 한편, 복수의 반도체 소자 (106) 의 상면을 연속하여 덮도록, 봉지재층 (108) 이 형성되어 있다. 바꾸어 말하면, 단면에서 보았을 때, 재배선용 의사 웨이퍼 (200) 의 일면 (재배선 형성면) 측에는 봉지재층 (108) 및 반도체 소자 (106) 가 형성되고, 한편, 타면 (봉지면) 측에는 봉지재층 (108) 만이 형성된다. 재배선용 의사 웨이퍼 (200) 는, 예를 들어, 판상이다. 재배선용 의사 웨이퍼 (200) 는 평면에서 보았을 때, 원형상이어도 되고, 직사각형 형상이어도 된다.
본 실시형태에 관련된 마운트 필름 (104) 을 박리하는 공정시, 하기의 측정 조건하에 있어서의 봉지재층 (108) 과 마운트 필름 (104) 의 필 강도가 바람직하게는 1 N/m 이상 10 N/m 이하이며, 보다 바람직하게는 2 N/m 이상 9 N/m 이하이다.
필 강도의 측정 조건으로는 측정 온도 180 ℃, 박리 속도 50 ㎜/min 이다. 필 강도를 상기 범위로 함으로써, 마운트 필름 (104) 의 접착제 잔류를 저감시킬 수 있다. 이 때문에, 액상의 재배선 재료가 봉지재층 (108) 면 상에 형성되기 어려워지는 것을 억제할 수 있다. 필 강도의 저감은, 예를 들어, 반도체 봉지용 수지 조성물의 재료나 경화 온도를 적절히 선택함으로써 실현될 수 있다.
본 실시형태의 반도체 장치의 제조 방법에 있어서는, 마운트 필름 (104) 을 박리하는 공정 후에 있어서의, 봉지재층 (108) 하면의 접촉각의 상한값으로는, 포름아미드를 사용한 측정시에 있어서 바람직하게는 70 도 이하이며, 보다 바람직하게는 65 도 이하이며, 더욱 바람직하게는 60 도 이하이다. 한편, 접촉각의 하한값으로는 특별히 한정되지 않지만, 예를 들어, 0 도이고, 바람직하게는 5 도 이상이며, 보다 바람직하게는 10 도 이상이다.
여기서, 본 실시형태에 있어서, 접촉각으로는, 예를 들어, 측정 개시로부터 소정의 측정 시간 후에 있어서의 평균값, 최소값 또는 최대값 중 어느 것이어도 되지만, 평균값이 보다 바람직하다. 소정 시간으로는 특별히 한정되지 않지만, 예를 들어, 10 초 동안으로 한다. 구체적으로는 마운트 필름 (104) 을 박리한 후, 25 ℃ 에 있어서 액적을 정치 (靜置) 하여, 10 초 후의 값을 계측하는 것을 3 회 반복하고, 그 평균값을 취하는 방법을 들 수 있다.
이 포름아미드는, 일반적인 접촉각의 측정에 있어서, 표준액으로서 사용되고 있다.
본 실시형태에 있어서는 측정 온도 : 25 ℃, 측정 장치 : Dropmaster500 (쿄와 과학 (주) 제조) 에 의해 측정한다.
본 실시형태에 있어서는, 예를 들어, 주제나 경화제를 적절히 선택하거나, 또는 경화 촉진제 (D) 를 적절히 선택함으로써, 접촉각을 저감시킬 수 있다. 포름아미드를 사용하여 측정한 접촉각이 저감되어 있는 것은, 재배선용 재료의 접촉각이 저감되어 있는 것을 나타낸다. 이 때문에, 본 실시형태에 관련된 접촉각을 상기 범위 내로 함으로써, 마운트 필름 (104) 의 접착제 잔류가 저감되므로, 액상의 재배선 재료가 재배선용 의사 웨이퍼 (200) 의 표면에 있어서 적시면서 퍼지기 어려워지는 것이 억제된다. 따라서, 본 실시형태에 있어서는, 수율이 우수한 반도체 장치 (100) 가 얻어진다.
(포스트큐어)
마운트 필름 (104) 을 박리하기 전 및/또는 마운트 필름 (104) 을 박리한 후에, 재배선용 의사 웨이퍼 (200) 중의 봉지재층 (108) 에 대해 포스트큐어를 실시해도 된다. 포스트큐어로는, 예를 들어, 150 ℃ 이상 200 ℃ 이하, 보다 바람직하게는 160 ℃ 이상 190 ℃ 이하의 온도 범위에서, 10 분 내지 8 시간 실시한다. 포스트큐어의 실시를 마운트 필름 (104) 의 박리 후에 실시함으로써, 마운트 필름 (104) 의 접착제 잔류를 억제할 수 있다.
(재배선 공정)
계속해서, 마운트 필름 (104) 을 박리하는 공정 후, 도 4(a) 에 나타내는 바와 같이, 봉지재층 (108) 의 하면 (30) 상 및 반도체 소자 (106) 의 하면 (20) 상에 재배선용 절연 수지층 (110) 을 형성한다. 바꾸어 말하면, 재배선용 의사 웨이퍼 (200) 의 일면 (반도체 소자 (106) 의 접속면을 갖는 면) 상에, 재배선용 절연 수지층 (110) 을 형성한다.
계속해서, 도 4(b) 에 나타내는 바와 같이, 반도체 소자 (106) 의 접속면 상의 패드 (122) 의 표면을 노출하는 개구부 (112) 를 재배선용 절연 수지층 (110) 에 형성한다. 예를 들어, 포토리소그래피법 등을 사용하여, 재배선용 절연 수지층 (110) 에 패턴을 형성하여 경화 처리를 실시한다. 경화 처리의 조건으로는, 예를 들어, 150 ℃ 이상 300 ℃ 이하의 온도 범위에서, 10 분 내지 5 시간 실시한다. 또, 재배선용 의사 웨이퍼 (200) 상에 재배선용 절연 수지층 (110) 을 직접 형성해도 되지만, 이들 사이에, 도시를 생략한 패시베이션층을 형성해도 된다.
또, 재배선용 절연 수지층 (110) 으로는 특별히 한정되지 않지만, 내열성 및 신뢰성의 관점에서, 폴리이미드 수지, 폴리벤조옥사이드 수지, 벤조시클로부텐 수지 등이 사용된다.
계속해서, 도 5(a) 에 나타내는 바와 같이, 재배선용 의사 웨이퍼 (200) 의 전체면에 급전층을 스퍼터 등의 방법으로 형성한 후, 급전층 상에 레지스트층을 형성하고, 소정의 패턴으로 노광, 현상 후, 전해 구리 도금에 의해 비아 (114) 및 재배선 회로 (116) 를 형성한다. 재배선 회로 (116) 를 형성한 후 레지스트층을 박리하고, 급전층을 에칭한다.
또, 본 실시형태에 관련된 재배선용 의사 웨이퍼 (200) 에 있어서, 125 ℃, 10 분의 조건으로 경화시킨 후의 봉지재층 (108) 의 쇼어 D 경도는 바람직하게는 70 이상 100 이하이며, 보다 바람직하게는 80 이상 95 이하이다. 쇼어 D 경도를 상기 범위 내로 함으로써, 반도체 소자 (106) 주위의 봉지재층 (108) 에 있어서 안정적인 형상의 샘플을 작성할 수 있어, 패임 등의 표면 형상의 변형 발생을 억제할 수 있으므로, 재배선용 절연 수지층 (110) 및 재배선 회로 (116) 의 형성을 양호한 정밀도로 실시할 수 있다.
또, 본 실시형태에 관련된 재배선용 의사 웨이퍼 (200) 에 있어서, 260 ℃ 에 있어서의, 봉지재층 (108) 의 굽힘 강도는 바람직하게는 10 ㎫ 이상 100 ㎫ 이하이고, 보다 바람직하게는 20 ㎫ 이상 80 ㎫ 이하이다. 굽힘 강도를 상기 범위 내로 함으로써, 반도체 소자 (106) 주위의 봉지재층 (108) 에 있어서, 안정적인 형상의 샘플을 작성할 수 있어, 패임 등의 표면 형상의 변형 발생을 억제할 수 있으므로, 재배선용 절연 수지층 (110) 및 재배선 회로 (116) 의 형성을 양호한 정밀도로 실시할 수 있다.
또, 본 실시형태에 관련된 재배선용 의사 웨이퍼 (200) 에 있어서, 260 ℃ 에 있어서의, 봉지재층 (108) 의 굽힘 탄성률은 바람직하게는 5×102 ㎫ 이상 3×103 ㎫ 이하이며, 보다 바람직하게는 7×102 ㎫ 이상 2.8×103 ㎫ 이하이다. 굽힘 탄성률을 상기 범위 내로 함으로써, 반도체 소자 (106) 주위의 봉지재층 (108) 에 있어서 안정적인 형상의 샘플을 작성할 수 있어, 패임 등의 표면 형상의 변형의 발생을 억제할 수 있으므로, 재배선용 절연 수지층 (110) 및 재배선 회로 (116) 형성을 양호한 정밀도로 실시할 수 있다.
또, 본 실시형태에 관련된 재배선용 의사 웨이퍼 (200) 에 있어서, 동적 점탄성 측정기를 사용하여 3 점 굽힘 모드, 주파수 10 Hz, 측정 온도 260 ℃ 에서 측정했을 때의, 봉지재층 (108) 의 저장 탄성률 (E') 은 바람직하게는 5×102 ㎫ 이상 5×103 ㎫ 이하이고, 보다 바람직하게는 8×102 ㎫ 이상 4×103 ㎫ 이하이다. 저장 탄성률 (E') 을 상기 범위 내로 함으로써, 반도체 소자 (106) 주위의 봉지재층 (108) 에 있어서, 안정적인 형상의 샘플을 작성할 수 있어, 패임 등의 표면 형상의 변형 발생을 억제할 수 있으므로, 재배선용 절연 수지층 (110) 및 재배선 회로 (116) 의 형성을 양호한 정밀도로 실시할 수 있다.
또, 본 실시형태에 관련된 재배선용 의사 웨이퍼 (200) 에 있어서, 25 ℃ 이상, 유리 전이 온도 (Tg) 이하의 영역에 있어서의, 봉지재층 (108) 의 xy 평면 방향의 선팽창 계수 (α1) 는 바람직하게는 3 ppm/℃ 이상 15 ppm/℃ 이하이고, 보다 바람직하게는 4 ppm/℃ 이상 11 ppm/℃ 이하이다. 예를 들어, 다관능의 에폭시 수지 (A) 나 다관능의 경화제 (B) 를 사용함으로써, 선팽창 계수 (α1) 를 상기 범위 내로 할 수 있다. 선팽창 계수 (α1) 를 상기 범위 내로 함으로써, 반도체 소자 (106) 주위의 봉지재층 (108) 에 있어서, 반도체 소자 (106) 의 배치면측에 대하여 대향면측이 휘는 것을 억제할 수 있으므로, 재배선용 절연 수지층 (110) 및 재배선 회로 (116) 의 형성을 양호한 정밀도로 실시할 수 있다.
이와 같이, 본 실시형태에 있어서, 예를 들어, 트리페놀메탄형 에폭시 수지, 트리페놀프로판형 에폭시 수지, 알킬 변성 트리페놀메탄형 에폭시 수지 등의 다관능형 에폭시 수지, 그리고, 트리페놀메탄형 페놀 수지, 트리페놀프로판형 페놀 수지, 알킬 변성 트리페놀메탄형 페놀 수지 등의 다관능형 페놀 수지를 적절히 선택하여 사용함으로써, 또는 성형시에 경화를 촉진시키는 것 혹은 성형 후의 후경화 (포스트큐어) 에 의하여 수지의 경화를 더욱 진행시키는 것이 가능해져, 안정적인 형상의 반도체 봉지용 수지 조성물의 경화물 (봉지재층 (108)) 이 얻어진다. 따라서, 본 실시형태의 반도체 장치 (100) 의 수율이 향상된다.
또, 본 실시형태에 관련된 재배선용 의사 웨이퍼 (200) 에 있어서, 봉지재층 (108) 의 유리 전이 온도 (Tg) 가 바람직하게는 100 ℃ 이상 250 ℃ 이하이고, 보다 바람직하게는 110 ℃ 이상 220 ℃ 이하이다. 예를 들어, 다관능의 에폭시 수지 (A) 나 다관능의 경화제 (B) 를 사용함으로써 또는 경화 반응을 촉진시킴으로써, 유리 전이 온도 (Tg) 를 상기 범위 내로 할 수 있다. 유리 전이 온도 (Tg) 를 상기 범위 내로 함으로써, 재배선용 절연 수지층 (110) 을 경화할 때, 봉지재층 (108) 의 가열 감량이 낮아져, 재배선용 절연 수지층 (110) 의 표면에 발생 가스에서 기인되는 보이드가 발생하여, 재배선 회로 (116) 가 형성되기 어려워지는 것을 억제할 수 있다.
또, 본 실시형태에 관련된 재배선용 의사 웨이퍼 (200) 에 있어서, 재배선용 절연 수지층 (110) 을 250 ℃, 90 분 동안 경화시켰을 때, 재배선용 절연 수지층 (110) 의 경화 처리 전과 경화 처리 후의 봉지재층 (108) 의 질량차가, 바람직하게는 5 질량％ 이내이다. 이로써, 상기 서술한 바와 같이, 재배선용 절연 수지층 (110) 의 표면에 발생 가스에서 기인되는 보이드가 발생하여, 재배선 회로 (116) 가 형성되기 어려워지는 것을 억제할 수 있다.
계속해서, 배선 패턴 (재배선 회로 (116)) 상에 형성된 랜드에 플럭스를 도포한다. 이어서, 땜납 볼 (120) 을 탑재한 후 가열 용융함으로써, 땜납 볼 (120) 을 랜드에 장착한다. 또, 재배선 회로 (116) 및 땜납 볼 (120) 의 일부를 덮도록 솔더 레지스트층 (118) 이 형성된다. 도포되는 플럭스는 수지계나 수용계인 것을 사용할 수 있다. 가열 용융 방법으로는, 리플로우, 열판 (핫 플레이트) 등을 사용할 수 있다. 이로써, 웨이퍼 레벨 패키지 (210) 가 얻어진다.
이 후, 다이싱 등의 방법에 의하여, 웨이퍼 레벨 패키지 (210) 를, 예를 들어 반도체 소자 (106) 별로 개편화 (個片化) 한다. 이로써, 본 실시형태의 반도체 장치 (100) 를 얻을 수 있다. 또한, 복수의 반도체칩 (108) 단위로 분할함으로써, 하나의 반도체 장치 (100) 에 복수의 기능을 갖는 반도체 소자 (106) 를 배치할 수 있다. 이와 같이 하여 얻어진 반도체 장치 (100) 는 기판 (인터포저) 에 실장해도 된다. 실장을 하기 위해서는, 예를 들어, 반도체 장치 (100) 의 땜납 볼 (120) 과 인터포저 상에 형성된 배선 회로를 범프를 통하여 전기적으로 접속한다. 이로써 적층 패키지가 얻어진다.
실시예
이하, 본 발명에 대해 실시예를 참조하여 상세하게 설명하지만, 본 발명은 이들 실시예의 기재에 전혀 한정되는 것은 아니다.
후술하는 실시예 및 비교예에서 얻어진 반도체 봉지용 수지 조성물에 사용되는 각 성분에 대해 설명한다. 또한, 특별히 기재하지 않는 한, 각 성분의 배합량은 질량부로 한다.
(실시예 1)
<반도체 봉지용 수지 조성물의 배합 (질량부)>
에폭시 수지 1 : 하기 식 (1) 로 나타내는 트리페닐메탄 골격을 갖는 에폭시 수지를 주성분으로 하는 에폭시 수지 (JER (주) 제조, 상품명 YL6677, 에폭시 당량 163)
6.95 질량부
[화학식 7]
Figure 112013084392734-pct00007
페놀 수지계 경화제 1 : 하기 식 (2) 로 나타내는 트리페닐메탄 골격을 갖는 페놀 수지 (에어·워터 (주) 제조, 상품명 HE910-20, 연화점 88 ℃, 수산기 당량 101)
4.30 질량부
[화학식 8]
Figure 112013084392734-pct00008
용융 구상 실리카 1 : (평균 입경 24 ㎛, 비표면적 3.5 ㎡/g) 73 질량부
용융 구상 실리카 2 : (평균 입경 0.5 ㎛, 비표면적 5.9 ㎡/g) 15 질량부
경화 촉진제 1 : 트리페닐포스핀 (케이·아이 화성 (주) 제조, 상품명 PP-360)
0.1 질량부
착색제 : 카본 블랙 (비표면적 29 ㎡/g, DBP 흡수량 71 ㎤/100 g)
0.3 질량부
커플링제 : N-페닐 γ-아미노프로필트리메톡시실란 (신에츠 화학 (주) 제조, 상품명 KBM-573)
0.2 질량부
이형제 : 몬탄산에스테르계 왁스 (클라리언트 재팬 (주) 제조, 상품명 리콜러브 WE-4)
0.15 질량부
<마스터 배치의 준비>
상기 배합의 수지 조성물의 원재료를 슈퍼 믹서에 의해 5 분간 분쇄 혼합한 후, 이 혼합 원료를 준비하였다.
<과립상의 수지 조성물의 제조>
도 6 에 나타내는 원통상 외주부 (302) 의 소재로서 공경 2.5 ㎜ 의 작은 구멍을 갖고 있는 철제의 타발 철망을 사용하였다. 직경 20 ㎝ 의 회전자 (301) 의 외주 상에 원통상으로 가공한 높이 25 ㎜, 두께 1.5 ㎜ 의 타발 철망을 장착하고, 원통상 외주부 (302) 를 형성하였다. 회전자 (301) 를 3000 RPM 으로 회전시키고, 원통상 외주부 (302) 를 여자 코일로 115 ℃ 로 가열하였다. 회전자 (301) 의 회전수와, 원통상 외주부 (302) 의 온도가 정상 상태가 된 후, 탈기 장치에 의해 탈기하면서 2 축 압출기 (309) 에 의해 상기 마스터 배치를 용융 혼련하여 얻어진 용융물을, 회전자 (301) 의 상방으로부터 2 중관식 원통체 (305) 를 통해 2 ㎏/hr 의 비율로 회전자 (301) 의 내측에 공급하였다. 이로써, 회전자 (301) 를 회전시켜 얻어지는 원심력에 의해 원통상 외주부 (302) 의 복수의 작은 구멍에 용융물을 통과시킴으로써, 과립상의 반도체 봉지용 수지 조성물을 얻었다.
<반도체 장치의 제조>
마운트 필름 (닛토 전공 (주) 제조 : 리발파 (등록상표)) 상에, 복수의 반도체 소자를 정렬하여 배치하였다. 계속해서, 상기 과립상의 반도체 봉지용 수지 조성물을 사용하여 압축 성형을 실시하고, 마운트 필름 상의 반도체 소자를 봉지하였다. 압축 성형의 조건으로는, 성형 온도 125 ℃, 경화 시간 7 분이었다. 그 후, 포스트큐어를 150 ℃, 1 시간 동안 실시한 후, 마운트 필름을 박리하고, 추가로 포스트큐어를 175 ℃, 4 시간 동안 실시하였다.
계속해서, 반도체 소자의 접속면측에 있어서의 봉지재층의 일면에 재배선용 재료 (스미토모 베이크라이트 (주) 제조, CRC-8902) 를 도포하고, 250 ℃, 90 분 동안 경화 처리를 실시하였다. 계속해서, 재배선용 절연 수지층 상에, 재배선 회로를 형성하여 반도체 장치를 얻었다.
(실시예 2 ∼ 6, 비교예 1 ∼ 4)
표 1 의 배합에 따라, 실시예 1 과 동일하게 하여 과립상의 수지 조성물을 제조한 후, 실시예 1 과 동일하게 하여 반도체 장치를 제조하였다.
실시예 1 이외에서 사용한 원재료를 이하에 나타낸다.
에폭시 수지 2 : 하기 식 (3) 으로 나타내는 비페닐렌 골격을 갖는 페놀아르알킬형 에폭시 수지 (닛폰 화약 (주) 제조, 상품명 NC3000P, 연화점 58 ℃, 에폭시 당량 273)
[화학식 9]
Figure 112013084392734-pct00009
페놀 수지계 경화제 2 : 하기 식 (4) 로 나타내는 비페닐렌 골격을 갖는 페놀아르알킬 수지 (메이와 화성 (주) 제조, 상품명 MEH-7851SS, 연화점 107 ℃, 수산기 당량 204)
[화학식 10]
Figure 112013084392734-pct00010
경화 촉진제 2 : 4-하이드록시-2-(트리페닐포스포늄)페놀레이트 (케이·아이 화성 (주) 제조, 상품명 TPP-BQ)
경화 촉진제 3 : 테트라페닐포스포늄·비스(나프탈렌-2,3-디옥시)페닐실리케이트 (스미토모 베이크라이트 (주) 제조)
경화 촉진제 4 : 테트라페닐포스포늄·4,4'-술포닐디페놀레이트 (스미토모 베이크라이트 (주) 제조)
경화 촉진제 5 : 테트라페닐포스포늄·2,3'-디하이드록시나프탈레이트 (스미토모 베이크라이트 (주) 제조)
경화 촉진제 6 : 하기 식 (5) 로 나타내는 2-(트리페닐포스포늄)페놀레이트
[화학식 11]
Figure 112013084392734-pct00011
경화 촉진제 7 : 2-메틸이미다졸 (시코쿠 화성 공업 (주) 제조, 큐아졸 2MZ-P)
[표 1]
Figure 112013084392734-pct00012
(평가 방법)
각 평가에 대해서는, 하기의 조건에 따라 실시하였다.
·이온 점도
유전 분석 장치 본체로서 NETZSCH 사 제조의 DEA231/1 cure analyzer 를 사용하고, 프레스로서 NETZSCH 사 제조의 MP235 Mini-Press 를 사용하고, ASTM E2039 에 준거하여, 측정 온도 125 ℃, 측정 주파수 100 Hz 의 조건으로, 실시예 및 비교예에서 얻어진 과립상의 수지 조성물을 분말상으로 한 시료 약 3 g 을 프레스 내의 전극부 상면에 도입한 후, 프레스하여 측정하였다. 얻어진 점도 프로파일로부터 최저 이온 점도, 600 초 경과 후의 이온 점도, 및 포화 이온 점도에 도달한 시간을 구하였다. 최저 이온 점도, 600 초 경과 후의 이온 점도의 단위는 없음, 포화 이온 점도에 도달한 시간의 단위는 초 (sec). 측정 결과를 표 2 에 나타낸다.
·고화식 점도 (40 ㎏)
실시예 및 비교예에서 얻어진 과립상의 수지 조성물에 대하여, 고화식 플로우 테스터 ((주) 시마즈 제작소·제조 CFT-500) 를 사용하여, 125 ℃, 압력 40 ㎏f/㎠, 캐필러리 직경 0.5 ㎜ 의 조건으로 고화식 점도를 측정하였다. 단위는 Pa·s. 측정 결과를 표 2 에 나타낸다.
·쇼어 D 경도
실시예 및 비교예에서 얻어진 과립상의 수지 조성물을 사용하여 트랜스퍼 성형을 실시하고, 길이 800 ㎜, 폭 10 ㎜, 두께 4 ㎜ 의 시험편을 성형하였다. 트랜스퍼 성형의 조건은, 성형 온도 125 ℃, 경화 시간 10 분으로 하였다. 성형시, 몰드 개방 10 초 후, 쇼어 D 경도계를 사용하여 시험편의 쇼어 D 경도를 측정하였다. 측정 결과를 표 2 에 나타낸다.
·굽힘 강도 및 굽힘 탄성률 (125 ℃ 성형품)
실시예 및 비교예에서 얻어진 과립상의 수지 조성물을 사용하여 트랜스퍼 성형을 실시하고, JIS 굽힘 시험편을 얻었다. 트랜스퍼 성형의 조건은 성형 온도 125 ℃, 경화 시간 7 분으로 하였다. 얻어진 시험편의 260 ℃ 에 있어서의 굽힘 강도 및 굽힘 탄성률을 JIS K 6911 에 준하여 측정하였다. 단위는 ㎫. 측정 결과를 표 2 에 나타낸다.
·TMA 측정에 의한 유리 전이 온도 (Tg) 와 선팽창 계수 (α1) (125 ℃ 성형품)
실시예 및 비교예에서 얻어진 과립상의 수지 조성물을 사용하여 트랜스퍼 성형을 실시하고, 길이 15 ㎜, 폭 4 ㎜, 두께 3 ㎜ 의 시험편을 얻었다. 트랜스퍼 성형의 조건은 성형 온도 125 ℃, 경화 시간 7 분으로 하였다. 얻어진 시험편을 열팽창계 (세이코 인스트루먼트사 제조 TMA-120) 를 사용하여, 실온 (25 ℃) 에서부터 5 ℃／분의 승온 속도로 승온시켜, 시험편의 신장률이 급격하게 변화하는 온도를 유리 전이 온도로서 구하였다. 단위는 ℃ 이다. 또, 실온 (25 ℃) 에서부터 Tg-30 ℃ 사이에서의 평균 선팽창 계수를 구하여 α1 로 하였다. 단위는 ppm/℃. 측정 결과를 표 2 에 나타낸다.
·DMA 측정에 의한 저장 탄성률 (E') (125 ℃ 성형품)
실시예 및 비교예에서 얻어진 과립상의 수지 조성물을 사용하여 트랜스퍼 성형을 실시하고, 폭 4 ㎜, 길이 20 ㎜, 두께 0.1 ㎜ 의 시험편을 얻었다. 트랜스퍼 성형의 조건은 성형 온도 125 ℃, 경화 시간 7 분으로 하였다. 얻어진 시험편을 3 점 굽힘 모드, 주파수 10 Hz, 측정 온도 260 ℃ 의 조건으로, DMA (Dynamic mechanical analysis/동적 점탄성 측정기) 를 사용하여 측정했을 때의, 260 ℃ 에 있어서의 저장 탄성률 (E') 을 구하였다. 단위는 ㎫. 측정 결과를 표 2 에 나타낸다.
·필 강도
실시예 및 비교예의 반도체 장치의 제조 공정에 있어서, 마운트 필름을 박리할 때, 측정 온도 180 ℃, 박리 속도 50 ㎜/min 의 조건으로, 봉지재층과 마운트 필름을 박리하여, 필 강도를 구하였다. 단위는 N/m. 측정 결과를 표 2 에 나타낸다.
·포름아미드를 사용하여 측정한 접촉각
실시예 및 비교예의 반도체 장치의 제조 공정에 있어서, 마운트를 박리한 후의 봉지재층 하면과 포름아미드의 접촉각을, Dropmaster500 (쿄와 과학 (주) 제조) 을 사용하여, 25 ℃ 에 있어서 액적을 정치하고, 10 초 후의 값을 계측하는 것을 3 회 반복하여, 그 평균값을 취하였다. 단위는 °(도). 결과를 표 2 에 나타낸다.
·재배선 재료를 사용하여 측정한 접촉각
실시예 및 비교예의 반도체 장치의 제조 공정에 있어서, 마운트 필름을 박리한 후의 봉지재층 하면과 재배선 재료 (스미토모 베이크라이트 (주) 제조, CRC-8902) 의 접촉각을, Dropmaster500 (쿄와 과학 (주) 제조) 을 사용하여, 25 ℃ 에 있어서 액적을 정치하고, 10 초 후의 값을 계측하는 것을 3 회 반복하여, 그 평균값을 취하였다. 단위는 °(도). 결과를 표 2 에 나타낸다.
[표 2]
Figure 112013084392734-pct00013
비교예 1 ∼ 4 에 나타내는 바와 같이, 종래의 반도체 봉지용 수지 조성물을 사용한 경우에는, 포름아미드의 접촉각은 73 °∼ 83 ° 였다.
실시예 1 ∼ 6 에 대해서는, 포름아미드의 접촉각이 비교예 1 ∼ 6 보다 저감되어 있기 때문에 접착제 잔류가 억제되고 있는 것을 알았다. 이 때문에, 실시예 1 ∼ 6 에 대해서는, 재배선 재료의 접촉각도 비교예보다 저감되어 있어, 문제 없이 도포할 수 있는 것을 알았다.
또한, 당연히, 상기 서술한 실시형태 및 복수의 변형예는, 그 내용이 상반되지 않는 범위에서 조합할 수 있다. 또, 상기 서술한 실시형태 및 변형예에서는 각 부의 구조 등을 구체적으로 설명했지만, 그 구조 등은 본원 발명을 만족하는 범위에서 각종 변경할 수 있다.
산업상 이용가능성
본 발명에 의하면, 접착제 잔류가 저감되어, 수율이 우수한 반도체 장치의 구조 및 그 제조 방법이 제공된다. 따라서, 본 발명은 반도체 장치 및 그 제조 방법에 바람직하게 사용할 수 있다.
10 : 주면
20 : 하면
30 : 하면
100 : 반도체 장치
102 : 캐리어
104 : 마운트 필름
106 : 반도체 소자
108 : 봉지재층
110 : 재배선용 절연 수지층
112 : 개구부
114 : 비아
116 : 재배선 회로
118 : 솔더 레지스트층
120 : 땜납 볼
122 : 패드
200 : 재배선용 의사 웨이퍼
210 : 웨이퍼 레벨 패키지
301 : 회전자
302 : 원통상 외주부
303 : 자성 재료
304 : 여자 코일
305 : 2 중관식 원통체
306 : 교류 전원 발생 장치
307 : 냉각 재킷
308 : 외조
309 : 2 축 압출기
310 : 모터

Claims (15)

  1. 열박리성 점착층의 주면 상에, 복수의 반도체 소자를 배치하는 공정과,
    트리페놀메탄형 에폭시 수지, 트리페놀프로판형 에폭시 수지, 알킬 변성 트리페놀메탄형 에폭시 수지, 페닐렌 골격을 갖는 페놀아르알킬형 에폭시 수지, 및 비페닐렌 골격을 갖는 페놀아르알킬형 에폭시 수지로 이루어지는 군에서 선택되는 1 또는 2 이상의 에폭시 수지,
    트리페놀메탄형 페놀 수지, 페닐렌 골격을 갖는 페놀아르알킬 수지, 및 비페닐렌 골격을 갖는 페놀아르알킬 수지로 이루어지는 군에서 선택되는 1 또는 2 이상의 경화제, 및,
    트리아릴포스핀, 포스포베타인 화합물, 포스핀 화합물과 퀴논 화합물의 부가물, 및 이미다졸로 이루어지는 군에서 선택되는 1 또는 2 이상의 경화 촉진제를 포함하는 반도체 봉지용 수지 조성물을 사용하여, 상기 열박리성 점착층의 상기 주면 상의 복수의 상기 반도체 소자를 봉지하는 봉지재층을 형성하는 공정과,
    상기 열박리성 점착층을 박리함으로써, 상기 봉지재층의 하면 및 상기 반도체 소자의 하면을 노출시키는 공정을 포함하고,
    상기 열박리성 점착층을 박리하는 상기 공정 후에 있어서의, 상기 봉지재층의 상기 하면의 접촉각이 포름아미드를 사용한 측정시에 있어서 70 도 이하인, 반도체 장치의 제조 방법으로서,
    상기 봉지재층을 형성하는 공정에서는, 100 ℃ 이상 150 ℃ 이하의 온도 조건으로 경화 처리를 실시하는, 상기 반도체 장치의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 열박리성 점착층을 박리하는 상기 공정 후, 상기 봉지재층의 상기 하면 상 및 상기 반도체 소자의 상기 하면 상에 재배선용 절연 수지층을 형성하는 공정과,
    상기 재배선용 절연 수지층 상에, 재배선 회로를 형성하는 공정을 포함하는, 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 열박리성 점착층을 박리하는 상기 공정 후, 상기 재배선용 절연 수지층을 형성하는 공정 전에, 150 ℃ 이상 200 ℃ 이하의 온도 조건으로, 추가로 경화 후 처리를 실시하는 공정을 포함하는, 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 봉지재층을 형성하는 상기 공정에 있어서, 과립의 상기 반도체 봉지용 수지 조성물을 사용하여 압축 형성을 실시함으로써, 상기 봉지재층을 형성하는, 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    유전 분석 장치를 사용하여, 측정 온도 125 ℃, 측정 주파수 100 Hz 의 조건으로 측정했을 때의, 상기 반도체 봉지용 수지 조성물의 포화 이온 점도에 도달하는 시각이, 측정 개시로부터 100 초 이상 900 초 이하에 있는, 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    측정 온도 180 ℃, 박리 속도 50 ㎜/min 의 조건으로 측정했을 때의, 상기 봉지재층과 상기 열박리성 점착층의 필 강도가 1 N/m 이상 10 N/m 이하인, 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    125 ℃, 10 분의 조건으로 경화시킨 후의 상기 봉지재층의 쇼어 D 경도가 70 이상인, 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    유전 분석 장치를 사용하여, 측정 온도 125 ℃, 측정 주파수 100 Hz 의 조건으로 측정했을 때의, 상기 반도체 봉지용 수지 조성물의 최저 이온 점도가 6 이상 8 이하이고, 또한, 측정 개시로부터의 경과 시간이 600 초 후의 이온 점도가 9 이상 11 이하인, 반도체 장치의 제조 방법.
  10. 제 1 항에 있어서,
    고화식 점도 측정 장치를 사용하여, 측정 온도 125 ℃, 하중 40 ㎏ 에서 측정했을 때의, 상기 반도체 봉지용 수지 조성물의 고화식 점도가 20 Pa·s 이상 200 Pa·s 이하인, 반도체 장치의 제조 방법.
  11. 제 1 항에 있어서,
    260 ℃ 에 있어서의, 상기 봉지재층의 굽힘 강도가 10 ㎫ 이상 100 ㎫ 이하인, 반도체 장치의 제조 방법.
  12. 제 1 항에 있어서,
    260 ℃ 에 있어서의, 상기 봉지재층의 굽힘 탄성률이 5×102 ㎫ 이상, 3×103 ㎫ 이하인, 반도체 장치의 제조 방법.
  13. 제 1 항에 있어서,
    동적 점탄성 측정기를 사용하여, 3 점 굽힘 모드, 주파수 10 Hz, 측정 온도 260 ℃ 에서 측정했을 때의 상기 봉지재층의 저장 탄성률 (E') 이 5×102 ㎫ 이상, 5×103 ㎫ 이하인, 반도체 장치의 제조 방법.
  14. 제 1 항에 기재된 반도체 장치의 제조 방법에 의해 얻어진, 반도체 장치.
  15. 제 1 항에 있어서,
    상기 봉지재층을 형성하는 공정은, 100 ℃ 이상 135 ℃ 이하의 온도 조건으로 경화 처리를 실시하는 공정을 포함하는, 반도체 장치의 제조 방법.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9161448B2 (en) 2010-03-29 2015-10-13 Semprius, Inc. Laser assisted transfer welding process
US9412727B2 (en) 2011-09-20 2016-08-09 Semprius, Inc. Printing transferable components using microstructured elastomeric surfaces with pressure modulated reversible adhesion
DE102013106353B4 (de) * 2013-06-18 2018-06-28 Tdk Corporation Verfahren zum Aufbringen einer strukturierten Beschichtung auf ein Bauelement
US9324680B2 (en) * 2013-09-19 2016-04-26 Intel Corporation Solder attach apparatus and method
TWI582866B (zh) * 2014-04-03 2017-05-11 矽品精密工業股份有限公司 半導體封裝件之製法及其所用之支撐件
WO2016012409A2 (en) 2014-07-20 2016-01-28 X-Celeprint Limited Apparatus and methods for micro-transfer printing
KR101676916B1 (ko) 2014-08-20 2016-11-16 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US9666556B2 (en) * 2015-06-29 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Flip chip packaging
US9704821B2 (en) 2015-08-11 2017-07-11 X-Celeprint Limited Stamp with structured posts
US10468363B2 (en) 2015-08-10 2019-11-05 X-Celeprint Limited Chiplets with connection posts
CN105161431A (zh) * 2015-08-12 2015-12-16 中芯长电半导体（江阴）有限公司 晶圆级芯片封装方法
JP2017088828A (ja) * 2015-11-17 2017-05-25 住友ベークライト株式会社 半導体封止用樹脂組成物、半導体装置および構造体
US10103069B2 (en) 2016-04-01 2018-10-16 X-Celeprint Limited Pressure-activated electrical interconnection by micro-transfer printing
US10222698B2 (en) 2016-07-28 2019-03-05 X-Celeprint Limited Chiplets with wicking posts
US11064609B2 (en) 2016-08-04 2021-07-13 X Display Company Technology Limited Printable 3D electronic structure
WO2018038153A1 (ja) * 2016-08-24 2018-03-01 東レエンジニアリング株式会社 実装方法および実装装置
US10916486B2 (en) * 2016-09-26 2021-02-09 Intel Corporation Semiconductor device including silane based adhesion promoter and method of making
JP2018206797A (ja) * 2017-05-30 2018-12-27 アオイ電子株式会社 半導体装置および半導体装置の製造方法
JP2019033124A (ja) * 2017-08-04 2019-02-28 リンテック株式会社 半導体装置の製造方法、及び接着積層体
TWI631684B (zh) * 2017-09-05 2018-08-01 恆勁科技股份有限公司 中介基板及其製法
US10796971B2 (en) 2018-08-13 2020-10-06 X Display Company Technology Limited Pressure-activated electrical interconnection with additive repair
JP6515243B2 (ja) * 2018-11-14 2019-05-15 アオイ電子株式会社 半導体装置の製造方法
CN109638108B (zh) * 2018-12-05 2020-04-14 上海空间电源研究所 平流层飞行器针对翘曲柔性太阳电池片的组件封装方法
US11495588B2 (en) 2018-12-07 2022-11-08 Advanced Micro Devices, Inc. Circuit board with compact passive component arrangement
US10748793B1 (en) 2019-02-13 2020-08-18 X Display Company Technology Limited Printing component arrays with different orientations
US11062936B1 (en) 2019-12-19 2021-07-13 X Display Company Technology Limited Transfer stamps with multiple separate pedestals
WO2023013732A1 (ja) * 2021-08-06 2023-02-09 パナソニックＩｐマネジメント株式会社 フラックス用樹脂組成物、はんだペースト及び実装構造体

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005005632A (ja) * 2003-06-16 2005-01-06 Sony Corp チップ状電子部品及びその製造方法、並びにその実装構造
JP2008081683A (ja) * 2006-09-28 2008-04-10 Sumitomo Bakelite Co Ltd エポキシ樹脂組成物、半導体封止用エポキシ樹脂組成物および半導体装置
JP2008144047A (ja) * 2006-12-11 2008-06-26 Three M Innovative Properties Co 耐熱性マスキングテープ及びその使用方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2970569B2 (ja) * 1997-01-13 1999-11-02 日本電気株式会社 樹脂封止方法および樹脂封止金型装置
JP3390335B2 (ja) * 1997-10-29 2003-03-24 住友ベークライト株式会社 半導体装置
KR100702566B1 (ko) * 2003-04-07 2007-04-04 히다치 가세고교 가부시끼가이샤 밀봉용 에폭시 수지 성형 재료 및 반도체 장치
CN101134857B (zh) * 2003-05-21 2011-02-02 日立化成工业株式会社 底漆、带有树脂的导体箔、层叠板以及层叠板的制造方法
KR100791667B1 (ko) * 2003-05-21 2008-01-04 히다치 가세고교 가부시끼가이샤 프라이머, 수지 부착 도체박, 적층판 및 적층판의 제조방법
US7326592B2 (en) 2005-04-04 2008-02-05 Infineon Technologies Ag Stacked die package
JP2006335835A (ja) * 2005-05-31 2006-12-14 Sumitomo Bakelite Co Ltd エポキシ樹脂組成物および半導体装置
JP2010070622A (ja) * 2008-09-18 2010-04-02 Sumitomo Bakelite Co Ltd エポキシ樹脂組成物、半導体封止用エポキシ樹脂組成物及び半導体装置
US8546959B2 (en) * 2008-12-10 2013-10-01 Sumitomo Bakelite Co., Ltd. Resin composition for encapsulating semiconductor, method for producing semiconductor device and semiconductor device
JP2010165940A (ja) * 2009-01-16 2010-07-29 Shinko Electric Ind Co Ltd 半導体素子の樹脂封止方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005005632A (ja) * 2003-06-16 2005-01-06 Sony Corp チップ状電子部品及びその製造方法、並びにその実装構造
JP2008081683A (ja) * 2006-09-28 2008-04-10 Sumitomo Bakelite Co Ltd エポキシ樹脂組成物、半導体封止用エポキシ樹脂組成物および半導体装置
JP2008144047A (ja) * 2006-12-11 2008-06-26 Three M Innovative Properties Co 耐熱性マスキングテープ及びその使用方法

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