KR101869516B1 - 저항성 메모리 및 그 제조 방법 - Google Patents

저항성 메모리 및 그 제조 방법 Download PDF

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Abstract

메모리 셀의 측벽을 보호하여 리셋 실패를 막고 HTDR을 더욱 높일 수 있는 저항성 메모리 및 그 제조 방법을 제공한다. 저항성 메모리는 제1 전극, 제2 전극, 가변 저항층, 산소 교환층 및 보호층을 포함한다. 제1 전극 및 제2 전극은 서로 대향하여 배치된다. 가변 저항층은 제1 전극과 제2 전극의 사이에 배치된다. 산소 교환층은 가변 저항층과 제2 전극의 사이에 배치된다. 보호층은 산소 교환층의 적어도 측벽에 배치된다.

Description

저항성 메모리 및 그 제조 방법{Resistive Memory and Method of Manufacturing the same}
본 발명은 메모리 및 그 제조 방법에 관한 것으로, 특히 저항성 메모리 및 그 제조 방법에 관한 것이다.
최근 저항성 랜덤 액세스 메모리(resistive random access memory, RRAM)를 포함하는 저항성 메모리가 급속히 발전하여 가장 주목받고 있고, 차세대 메모리 시장에서 가장 보급되는 메모리가 될 가능성이 있다. 저 소비 전력, 고 조작 속도, 고밀도 및 상보형 금속 산화막 반도체(complementary metal oxide semiconductor, CMOS) 제조 기술과의 호환성 등의 잠재적 이점에 의해, 저항성 메모리는 차세대 비휘발성 메모리 장치로서 활용할 수 있다.
기존의 저항성 메모리는, 통상 서로 대향하여 배치된 상부 전극과 하부 전극 및 상부 전극과 하부 전극의 사이에 설치된 유전체층을 포함한다. 기존의 저항성 메모리를 조작하기 전에 형성(forming) 프로세스, 즉 저항성 메모리에 비교적 높은 양 바이어스를 인가할 필요가 있기 때문에, 유전체층에 산소 공공(oxygen vacancy)이나 산소 이온(oxygen ion)이 생성되고, 그 후 도전성 필라멘트(filament)가 형성된다. 리셋(reset) 프로세스에서 저항성 메모리에 음 바이어스를 인가하면, 이에 따라 도전성 필라멘트가 파괴된다. 이때, 상부 전극에 인접하는 산소 공공이 재충전되고(또는 산소 이온이 전류 경로로부터 이탈하고), 그 결과 상부 전극에 가까운 위치에서 도전성 필라멘트가 파괴된다. 반대로 셋(set) 프로세스에서 저항성 메모리에 양 바이어스를 인가하면, 유전체층에 산소 공공 또는 산소 이온이 한 번 더 생성되고 새로운 도전성 필라멘트가 다시 형성된다.
종래의 RRAM 제조 프로세스에서 메모리 셀(cell)은 에칭 프로세스에 의해 정의되기 때문에, 에칭 프로세스의 플라즈마 처리 공정 또는 습식 세정 공정에서 메모리 셀의 측벽에 댕글링 본드(dangling bond)를 형성하기 쉽다. 리셋 프로세스 동안에 댕글링 본드가 산소 공공 또는 산소 이온과 결합하기 때문에, 리셋 실패가 발생한다. 그 때문에, 메모리 셀의 측벽을 보호하여 리셋 실패를 막고 고온 데이터 유지(high-temperature data retention, HTDR)를 더욱 높일 수 있는 저항성 메모리 및 그 제조 방법을 어떻게 제공할지가 본 분야에서 중요한 연구 과제 중 하나가 되고 있다.
본 발명은, 메모리 셀의 측벽을 보호하여 리셋 실패를 막고 HTDR을 더욱 높일 수 있는 저항성 메모리 및 그 제조 방법을 제공한다.
본 발명의 하나의 실시형태에 있어서, 제1 전극, 제2 전극, 가변 저항층, 산소 교환층 및 보호층을 포함하는 저항성 메모리를 제공한다. 제1 전극 및 제2 전극은 서로 대향하여 배치된다. 가변 저항층은 제1 전극과 제2 전극의 사이에 배치된다. 산소 교환층은 가변 저항층과 제2 전극의 사이에 배치된다. 보호층은 산소 교환층의 적어도 측벽에 배치된다.
본 발명의 하나의 실시형태에 있어서, 저항성 메모리의 제조 방법은 이하의 단계를 포함한다. 서로 대향하는 제1 전극 및 제2 전극을 형성한다. 제1 전극과 제2 전극의 사이에 가변 저항층을 형성한다. 가변 저항층과 제2 전극의 사이에 산소 교환층을 형성한다. 산소 교환층의 측벽을 적어도 덮는 보호층을 형성한다.
이상과 같이, 산소 교환층이 제1 유전체층의 개구를 충전함으로써, 에칭 프로세스에서의 플라즈마 처리 공정 또는 습식 세정 공정에 의해 산소 교환층의 측벽이 손상되는 것을 막을 수 있다. 그 때문에, 산소 교환층의 측벽의 평탄도를 더욱 높일 수 있다. 또한, 고유전율 보호층이 산소 교환층의 측벽을 덮음으로써 보호층이 산소 교환층의 측벽을 보호할 뿐만 아니라, 산소 교환층에 산소를 제공하여 필라멘트가 산소 교환층의 중심으로부터 떨어지지 않도록 할 수도 있기 때문에, 전류 밀도를 늘려 HTDR을 더욱 높일 수 있다.
본 발명의 상기 및 다른 목적, 특징 및 이점을 보다 알기 쉽게 하기 위해 도면과 함께 몇 가지 실시형태를 이하에 설명한다.
도 1a 내지 도 1i는 본 발명의 일 실시형태에 따른 저항성 메모리의 제조 방법을 나타내는 개략적 단면도이다.
이하, 본 발명의 실시형태를 나타낸 도면을 참조하면서 본 발명에 대해 설명한다. 본 발명은 다른 많은 방법에 의해 달성할 수 있기 때문에, 여기서 설명한 실시형태에만 한정되어서는 안 된다. 도면에서는 명확하게 나타내기 위해 층 및 영역의 두께를 확대한다. 동일하거나 유사한 참조 번호는 동일하거나 유사한 장치를 나타내기 때문에, 이들 동일하거나 유사한 장치에 대해서는 이하의 각 단락에서 설명을 생략한다.
도 1a 내지 도 1i는, 본 발명의 일 실시형태에 관한 저항성 메모리의 제조 방법을 나타내는 개략적 단면도이다.
도 1a를 참조하면, 유전체층(102) 중에 비아(via)(104)를 형성한다. 자세하게 설명하면, 비아(104)는 이하의 공정에 의해 형성된다. 예를 들어, 우선 유전체층(102) 중에 비아 개구(도시 생략)를 형성한다. 비아 개구 중에 배리어층(104b)을 컨포멀하게(conformally) 형성한다. 비아 개구를 플러그(104a)로 충전하여 유전체층(102)과 플러그(104a)의 사이에 배리어층(104b)을 배치한다. 일 실시형태에 있어서, 플러그(104a) 및 배리어층(104b)을 비아(104)로 간주해도 된다. 도 1a에서는 하나의 비아만을 나타내고 있지만, 본 발명은 이에 한정되지 않는다. 다른 실시형태에 있어서, 비아의 개수는 실제 요구에 기초하여 조정되어도 된다. 일 실시형태에 있어서, 플러그(104a)의 재료는 금속 재료를 포함하고, 예를 들어 텅스텐이어도 되고, 플러그(104a)는 예를 들어 화학 증착(chemical vapor deposition, CVD)에 의해 형성되어도 된다. 배리어층(104b)의 재료는, 예를 들어 질화 텅스텐, 질화 티탄, 질화 탄탈 또는 그 조합이며, 배리어층(104b)의 형성 방법은 예를 들어 CVD이어도 된다. 유전체층(102)의 재료는, 예를 들어 산화 규소, 질화 규소 또는 그 조합이며, 유전체층(102)은 예를 들어 CVD에 의해 형성되어도 된다.
유전체층(102) 상에 제1 전극(106), 가변 저항층(108) 및 제1 유전체층(110)을 차례대로 형성한다. 제1 전극(106)의 재료는 질화 티탄(TiN), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 티탄(Ti), 텅스텐(W), 탄탈(Ta), 알루미늄(Al), 지르코늄(Zr), 하프늄(Hf), 니켈(Ni), 구리(Cu), 코발트(Co), 철(Fe), 가돌리늄(Y), 망간(Mo) 또는 그 조합을 포함하고, 제1 전극(106)은 예를 들어 물리 증착(physical vapor deposition, PVD) 또는 CVD에 의해 형성되어도 된다. 가변 저항층(108)의 재료는 산화 하프늄(예를 들어, HfO 또는 HfO2), 산화 란탄, 산화 가돌리늄, 산화 이트륨, 산화 지르코늄, 산화 티탄, 산화 탄탈, 산화 니켈, 산화 텅스텐, 산화 구리, 산화 코발트, 산화 철, 산화 알루미늄 또는 그 조합을 포함하고, 가변 저항층(108)은 예를 들어 CVD에 의해 형성되어도 된다. 제1 유전체층(110)의 재료는 예를 들어 산화 규소, 질화 규소 또는 그 조합이며, 제1 유전체층(110)은 예를 들어 원자층 퇴적(atomic layer deposition, ALD) 또는 CVD에 의해 형성되어도 된다.
도 1b를 참조하면, 제1 유전체층(110a) 중에 개구(10)를 형성하고, 개구(10)는 가변 저항층(108)의 상면을 노출한다. 개구(10)는 비아(104)에 대응하고, 나중에 메모리 셀(120)이 형성되는 영역을 정의하기 위해 사용된다(도 1i에 나타냄).
도 1c를 참조하면, 유전체층(102) 상에 보호층(112)을 컨포멀하게 형성한다. 보호층(112)은, 제1 유전체층(110a)의 상면 및 개구(10)의 표면을 덮는다. 본 발명의 일 실시형태에 있어서, 보호층(112)의 재료는 고유전율 재료를 포함한다. 고유전율 재료는 산화 금속을 포함해도 되고, 산화 금속은 예를 들어 산화 하프늄, 산화 란탄, 산화 가돌리늄, 산화 이트륨, 산화 지르코늄, 산화 티탄, 산화 탄탈, 산화 니켈, 산화 텅스텐, 산화 구리, 산화 코발트, 산화 철, 산화 알루미늄 또는 그 조합이어도 된다. 보호층(112)을 형성하는 방법은 예를 들어 ALD 또는 CVD이어도 되고, 보호층(112)의 두께는 0.3nm 내지 2nm의 범위 내이어도 된다.
도 1d를 참조하면, 보호층(112) 상에 산소 교환층(114)을 형성한다. 개구(10)는 산소 교환층(114)으로 충전되고, 산소 교환층(114)은 보호층(112)의 표면을 덮기 때문에, 산소 교환층(114)과 제1 유전체층(110a)의 사이에 보호층(112)이 설치된다. 산소 교환층(114)의 재료는 티탄(Ti), 탄탈(Ta), 하프늄(Hf), 지르코늄(Zr), 백금(Pt), 알루미늄(Al) 또는 그 조합을 포함하고, 산소 교환층(114)은 예를 들어 PVD 또는 CVD에 의해 형성되어도 된다. 주의해야 할 것으로서 산소 교환층(114)이 개구(10)를 충전함으로써, 에칭 프로세스에서의 플라즈마 처리 공정 또는 습식 세정 공정에 의해 산소 교환층의 측벽이 손상되는 것을 막을 수 있다. 그 때문에, 산소 교환층(114)의 측벽의 평탄도를 높일 수 있다. 나아가 댕글링 본드가 생성되지 않는다. 그 때문에, 여기서 제공하는 바와 같이 리셋 실패를 막을 수 있고 HTDR을 높일 수 있다.
도 1d 및 도 1e를 참조하면, 평탄화 공정을 행하여 산소 교환층(114)의 일부를 제거하고 보호층(112)의 상면을 노출한다. 본 발명의 일 실시형태에 있어서, 평탄화 공정은 예를 들어 에치백(etch back) 공정 또는 화학 기계 연마(chemical mechanical polishing, CMP) 공정이다.
도 1f를 참조하면, 산소 교환층(114a) 상에 배리어층(116)을 형성한다. 일 실시형태에 있어서, 배리어층(116)의 재료는 산화 금속을 포함한다. 다른 실시형태에 있어서, 배리어층(116)의 재료는 산질화 티탄, 산화 알루미늄, 산화 하프늄, 산화 지르코늄 또는 그 조합을 포함해도 된다. 예를 들어, 배리어층(116)이 산질화 티탄으로 만들어지는 경우, 질화 처리 공정을 행할 수 있기 때문에, 산질화 티탄이 산소 교환층(114a)의 상면에 단지 형성된다. 혹은, 예를 들어 배리어층(116)이 알루미늄으로 만들어지는 경우, 퇴적 공정을 행할 수 있기 때문에, 산화 알루미늄이 산소 교환층(114a)의 상면을 덮을 뿐만 아니라 보호층(112)의 상면(도시 생략)도 덮는다. 언급해야 할 것으로서 설정 또는 리셋 프로세스 중, 배리어층(116)은 대전류가 산소 교환층(114a)을 통과함으로써 필라멘트가 불균일해지는 것을 막을 수 있다.
도 1g를 참조하면, 보호층(112) 및 배리어층(116) 상에 제2 전극(118)을 형성한다. 제2 전극(118)의 재료는 질화 티탄(TiN), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 티탄(Ti), 텅스텐(W), 탄탈(Ta), 알루미늄(Al), 지르코늄(Zr), 하프늄(Hf), 니켈(Ni), 구리(Cu), 코발트(Co), 철(Fe), 가돌리늄(Y), 망간(Mo) 또는 그 조합을 포함해도 되고, 제1 전극(106)은 예를 들어 PVD 또는 CVD에 의해 형성되어도 된다.
도 1g 및 도 1h를 참조하면, 패턴화 프로세스를 행하여 제2 전극(118)의 일부, 보호층(112)의 일부, 제1 유전체층(110b)의 일부, 가변 저항층(108)의 일부 및 제1 전극(106)의 일부를 제거하고, 이에 의해 유전체층(102)의 상면을 노출하여 나아가 메모리 셀(120)을 형성한다.
도 1i를 참조하면, 메모리 셀(120)의 상면 및 측면과 유전체층(120)의 상면(도시 생략)에 금속 산화층(112)을 컨포멀하게 형성한다. 금속 산화층(112)(도시 생략) 상에 블랭킷적인 방법으로 유전체층(124)을 형성한다. 그 후, 제2 전극(118a)을 정지층으로서 사용하여 평탄화 공정을 행하고, 금속 산화층(122)의 일부 및 유전체층(124)의 일부를 제거함과 동시에 제2 전극(118a)의 상면을 노출하는 본 발명의 일 실시형태에 있어서, 금속 산화층(122)의 재료는 산화 하프늄, 산화 란탄, 산화 가돌리늄, 산화 이트륨, 산화 지르코늄, 산화 티탄, 산화 탄탈, 산화 니켈, 산화 텅스텐, 산화 구리, 산화 코발트, 산화 철, 산화 알루미늄 또는 그 조합을 포함해도 되고, 금속 산화층(122)은 예를 들어 ALD 또는 CVD에 의해 형성되어도 된다. 유전체층(124)의 재료는 예를 들어 산화 규소, 질화 규소 또는 그 조합이며, 유전체층(124)은 예를 들어 CVD에 의해 형성되어도 된다.
도 1i를 참조하면, 유전체층(102), 비아(104), 금속 산화층(122), 유전체층(124) 및 메모리 셀(120)을 포함하는 저항성 메모리(100)를 제공한다. 비아(104)는 유전체층(102) 중에 배치된다. 메모리 셀(120)은 비아(104) 상에 배치된다. 유전체층(124)은 메모리 셀(120) 근처에 배치된다. 금속 산화층(122)은 유전체층(124)과 메모리 셀(120)의 사이 및 유전체층(124)과 유전체층(102)의 사이에 배치된다.
메모리 셀(120)은 제1 전극(106a), 제2 전극(118a), 가변 저항층(108a), 제1 유전체층(110b), 산소 교환층(114a), 배리어층(116), 보호층(112a)을 포함한다. 제1 전극(106a) 및 제2 전극(118a)은 서로 대향하여 배치된다. 가변 저항층(108a)은 제1 전극(106a)과 제2 전극(118a)의 사이에 배치된다. 산소 교환층(114a)은 가변 저항층(108a)과 제2 전극(118a)의 사이에 배치된다. 제1 유전체층(110b)은 산소 교환층(114a) 근처 및 가변 저항층(108a) 상에 배치된다. 배리어층(116)은 산소 교환층(114a)과 제2 전극(118a)의 사이에 배치된다. 본 실시형태에 있어서, 보호층(112a)은 산소 교환층(114a)의 측벽에 존재할 뿐만 아니라 산소 교환층(114a)과 가변 저항층(108a) 사이의 공간으로 연신하고, 또한 제1 유전체층(110b)의 상면으로 연신한다. 다른 관점에서 보면, 보호층(112a)은 또한 제1 유전체층(110b)과 산소 교환층(114a)의 사이에 배치된다.
주의해야 할 것으로서 산소 교환층(114a)은 개구(10)를 충전함으로써, 에칭 프로세스에서의 플라즈마 처리 공정 또는 습식 세정 공정에 의해 산소 교환층(114a)의 측벽이 손상되는 것을 막을 수 있다. 그 때문에, 산소 교환층(114a)의 측벽의 평탄도를 더욱 높일 수 있다. 나아가 산소 교환층(114a)의 측벽에 댕글링 본드가 생성되지 않고 리셋 실패가 발생하기 어렵다. 다른 태양에서는, 여기서 제공한 보호층(112a)을 이용하여 산소 교환층(114a)에 산소를 제공할 수 있다. 즉, 셋 프로세스 중에 산소 공공 또는 산소 이온의 밀도를 용이하게 제어할 수 있기 때문에, 산소 공공 또는 산소 이온을 산소 교환층(114a)의 중심에 놓는, 즉 필라멘트가 산소 교환층(114a)의 중심으로부터 떨어지지 않도록 함으로써, 전류 밀도를 늘리고 HTDR을 더욱 높일 수 있다.
또한, 본 실시형태에서 제공한 제1 유전체층(110b)은 산소 교환층(114a)에 인접하여 배치되기 때문에, 산소 교환층(114a)의 중심에 전기장을 집중시킬 수 있고, 이에 의해 산소 교환층(114a)의 중심에 필라멘트를 놓고 HTDR을 더욱 높일 수 있다.
이상과 같이, 산소 교환층이 제1 유전체층의 개구를 충전함으로써, 에칭 프로세스에서의 플라즈마 처리 공정 또는 습식 세정 공정에 의해 산소 교환층의 측벽이 손상되는 것을 막을 수 있다. 그 때문에, 산소 교환층의 측벽의 평탄도를 더욱 높일 수 있다. 또한, 고유전율 보호층이 산소 교환층의 측벽을 덮음으로써 보호층이 산소 교환층의 측벽을 보호할 뿐만 아니라, 산소 교환층에 산소를 제공하여 필라멘트가 산소 교환층의 중심으로부터 떨어지지 않도록 할 수도 있기 때문에, 전류 밀도를 늘리고 HTDR을 더욱 높일 수 있다.
이상과 같이 본 발명을 실시형태에 의해 개시하였지만, 원래 본 발명을 한정하기 위한 것은 아니고, 당업자라면 용이하게 이해할 수 있도록 본 발명의 기술 사상의 범위 내에서 적당한 변경 및 수정이 당연히 이루어질 수 있는 것이기 때문에, 그 특허권 보호 범위는 청구범위 및 이와 균등한 영역을 기준으로 정해야만 한다.
본 발명은, 고유전율 보호층이 산소 교환층의 측벽을 덮음으로써 보호층이 산소 교환층의 측벽을 보호할 뿐만 아니라, 산소 교환층에 산소를 제공하여 필라멘트가 산소 교환층의 중심으로부터 떨어지지 않도록 할 수도 있기 때문에, 전류 밀도를 늘리고 HTDR을 더욱 높일 수 있다. 그 결과, 본 발명의 저항성 메모리 셀은 보다 우수한 신뢰성을 가지며, mp3, 스마트폰, 태블릿 PC, 휴대 정보 단말(personal digital assistant, PDA) 등의 다양한 전자 기기에 사용할 수 있다.
10: 개구
100: 저항성 메모리
102, 124: 유전체층
104: 비아
104a: 플러그
104b: 배리어층
106, 106a: 제1 전극
108, 108a: 가변 저항층
110, 110a, 110b: 제1 유전체층
112, 112a: 보호층
114, 114a: 산소 교환층
116: 배리어층
118, 118a: 제2 전극
120: 메모리 셀
122: 금속 산화층

Claims (10)

  1. 서로 대향하여 배치된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극의 사이에 배치된 가변 저항층;
    상기 가변 저항층과 상기 제2 전극의 사이에 샌드위치되고(sandwiched), 개구(opening)를 갖는 제1 유전체층으로서, 상기 가변 저항층의 상면의 일부는 상기 제1 유전체층의 상기 개구에 의해 노출되는 것을 특징으로 하는 상기 제1 유전체층;
    상기 개구의 바닥면 및 측벽들 상에 컨포멀하게 배치되고, 상기 제1 유전체층의 상면으로 연신하며(extending), 이에 따라, 상기 제1 유전체층의 상기 상면과 상기 제2 전극의 바닥면 사이에 샌드위치되는 보호층; 및
    상기 개구 내에 충전되는 산소 교환층으로서, 이에 따라, 상기 보호층은 상기 산소 교환층의 측벽들 상에 배치되고, 상기 산소 교환층과 상기 가변 저항층의 사이에 샌드위치는 것을 특징으로 하는 상기 산소 교환층을 포함하는 저항성 메모리.
  2. 청구항 1에 있어서,
    상기 보호층의 재료는 금속 산화물을 포함하는 저항성 메모리.
  3. 삭제
  4. 삭제
  5. 청구항 1에 있어서,
    상기 산소 교환층과 상기 제2 전극의 사이에 배치된 배리어층을 더 포함하는 저항성 메모리.
  6. 서로 대향하는 제1 전극 및 제2 전극을 형성하는 단계;
    상기 제1 전극과 상기 제2 전극의 사이에 가변 저항층을 형성하는 단계;
    상기 가변 저항층과 상기 제2 전극 사이에 제1 유전체층을 형성하는 단계;
    상기 제1 유전체층 내에 개구를 형성하는 단계로서, 상기 가변 저항층의 상면의 일부는 상기 제1 유전체층 내의 상기 개구에 의해 노출되는 것을 특징으로 하는 상기 개구를 형성하는 단계;
    상기 개구의 바닥면 및 측벽들을 컨포멀하게 덮고 상기 제1 유전체층의 상면과 상기 제2 전극의 바닥면 사이로 연신하는 보호층을 형성하는 단계; 및
    상기 보호층이 산소 교환층의 측벽들 상에 배치되고 상기 산소 교환층과 상기 가변 저항층 사이에 샌드위치되도록, 상기 개구를 상기 산소 교환층으로 충전하는(filling) 단계를 포함하는 저항성 메모리의 제조 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 청구항 6에 있어서,
    상기 개구를 상기 산소 교환층으로 충전한 후에, 상기 산소 교환층과 상기 제2 전극의 사이에 배리어층을 형성하는 단계를 더 포함하는 저항성 메모리의 제조 방법.
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