KR101801307B1 - 임베디드 칩 패키지 - Google Patents

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Abstract

본 개시내용의 실시예는 반도체 패키지를 위한 구성 및 이러한 반도체 패키지를 제조하기 위한 관련 방법을 제공한다. 반도체 패키지를 제조하는 방법은, 제 1 기판에 반도체 다이를 부착하는 단계와, 상기 제 1 기판에 제 2 기판을 부착하는 단계와, 그리고 상기 반도체 다이를 실질적으로 밀봉하기 위해 전기적으로 절연성의 구조를 형성하는 단계를 포함하며, 여기서 상기 반도체 다이는 상기 제 1 기판과 상기 제 2 기판 사이에 임베드되고, 상기 전기적으로 절연성의 구조를 형성하는 단계는 상기 제 2 기판이 상기 제 1 기판에 부착된 후에 수행된다. 추가적인 실시예가 설명 및/또는 청구될 수 있다.

Description

임베디드 칩 패키지{EMBEDDED CHIP PACKAGES}
관련 출원의 상호참조
본 발명은 미국 특허출원 번호 제12/942,918호(출원일: 2010년 11월 9일)에 대해 우선권을 주장하는바, 상기 미국 특허출원 번호 제12/942,918호는 미국 가특허출원 번호 제61/264,191호(출원일: 2009년 11월 24일)에 대해 우선권을 주장하며, 이 특허문헌의 전체 내용은, 본 명세서와 일치하지 않는 부분이 있다면 그 부분은 제외하고, 각종 목적을 위해 참조로 본 명세서에 완전히 병합된다.
본 발명의 실시예는 집적 회로 분야에 관한 것이며, 보다 상세하게는 임베디드 칩 패키지(embedded chip packages)를 위한 반도체 패키징 기술, 구조 및 구성에 관한 것이다.
여기서 제공되는 배경기술 설명은 본 개시내용의 상황을 일반적으로 제시하기 위한 것이다. 본 배경기술 부분에 기술된 범위에서 현재 명명된 발명자들의 작업뿐만 아니라 출원시 종래 기술로서 인정될 수 없을 수 있는 기술적 측면들은 본 개시내용에 대한 종래 기술로서 명시적으로나 암시적으로 인정되어서는 안 된다.
트랜지스터와 같은 집적 회로 디바이스는 더 작은 규모의 사이즈로 계속 스케일링되는 반도체 다이 위에 형성된다. 일반적으로, 반도체 다이는 기판 위에 장착되고 몰드 화합물(mold compound)로 밀봉되어 반도체 패키지를 형성한다. 그러나, 이러한 종래의 패키징은 예를 들어, 이 반도체 다이를 사용하는 폰, 컴퓨터 또는 다른 디지털 조립체와 같은 최근 등장하는 전자 디바이스를 위한 축소된 형태의 인자를 수용할 만큼 충분히 작은 반도체 패키지를 제공하지 못할 수 있다.
일 실시예에서, 본 개시내용은 반도체 패키지를 제조하는 방법을 제공하며, 본 방법은 제 1 기판에 반도체 다이를 부착하는 단계와, 상기 제 1 기판에 제 2 기판을 부착하는 단계와, 상기 반도체 다이를 실질적으로 밀봉하기 위해 전기적으로 절연성의 구조를 형성하는 단계를 포함하며, 상기 반도체 다이는 상기 제 1 기판과 상기 제 2 기판 사이에 임베드(embed)되고, 상기 전기적으로 절연성의 구조를 형성하는 단계는 상기 제 2 기판이 상기 제 1 기판에 부착된 후에 수행된다.
본 개시내용의 실시예는 첨부된 도면을 참조하여 이하 상세한 설명에 의해 용이하게 이해될 수 있을 것이다. 설명의 용이함을 위해 동일한 참조 부호는 동일한 구조적 부재를 지시한다. 본 명세서의 실시예는 예시를 위해 제시된 것일 뿐 첨부되는 도면에서 한정사항으로 제시되는 것이 아니다.
도 1a 내지 도 1c는 다양한 실시예에 따른, 다양한 공정 동작 후의 반도체 패키지를 개략적으로 나타낸 도면이다.
도 2a 내지 도 2b는 다양한 실시예에 따른, 다양한 공정 동작 후의 또 다른 반도체 패키지를 개략적으로 나타낸 도면이다.
도 3a 내지 도 3c는 다양한 실시예에 따른, 다양한 공정 동작 후의 또 다른 반도체 패키지를 개략적으로 나타낸 도면이다.
도 4는 다양한 실시예에 따른, 반도체 패키지를 제조하는 방법의 공정 흐름도이다.
도 5는 본 명세서에 기술된 바와 같은 반도체 패키지를 사용하도록 구성된 전자 시스템을 개략적으로 나타낸 도면이다.
본 개시내용의 실시예는 임베디드 칩 패키지를 위한 반도체 패키징 기술, 구조 및 구성을 기술한다. 이하 상세한 설명에서 그 일부분을 형성하는 첨부 도면이 참조되며, 도면에서 동일한 참조 부호는 도면 전체에 걸쳐 동일한 부분을 지시한다. 다른 실시예들이 사용될 수 있으며 본 발명의 범위를 벗어남이 없이 구조적 변경 또는 논리적 변경이 이루어질 수 있다. 그러므로, 이하 상세한 설명은 발명을 한정하는 의미로 이해돼서는 안 되며, 본 실시예의 범위는 첨부된 특허청구범위와 그 균등 범위로 정의된다.
본 상세한 설명은 위/아래 및 상부/하부와 같은 원근법에 근거하는 설명을 사용할 수 있다. 이러한 설명은 단지 설명의 용이함을 위한 것일 뿐 본 명세서에 기술되는 실시예의 응용을 임의의 특정 배향으로 한정하고자 하는 것이 아니다.
본 개시내용에 있어서, 어구 "A/B"는 A 또는 B를 의미한다. 본 개시내용에 있어서, 어구 "A 및/또는 B"는 "(A), (B) 또는 (A 및 B)"를 의미한다. 본 개시내용에 있어서, 어구 "A, B, 및 C 중 적어도 하나"는 "(A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)"를 의미한다. 본 개시내용에 있어서, 어구 "(A)B"는 "(B) 또는 (AB)"를 의미하는바, 즉 A는 선택적 요소이다.
다양한 동작들이 청구된 대상을 이해하는데 가장 도움이 되도록 복수의 개별 동작으로서 차례로 설명된다. 그러나, 상세한 설명의 순서가 이들 동작이 반드시 이러한 순서를 따라야 한다는 것을 의미하는 것으로 해석돼서는 안 된다. 특히, 이들 동작은 제시된 순서로 수행되지 않을 수 있다. 설명되는 동작은 기술되는 실시예와는 다른 순서로 수행될 수도 있다. 다양한 추가적인 동작이 수행될 수 있으며 그리고/또는 설명된 동작이 추가적인 실시예에서 생략될 수 있다.
상세한 설명에서는, "일 실시예에서", "실시예에서", 또는 이와 유사한 용어들이 사용되는바, 그 각각은 동일하거나 상이한 실시예들 중 하나 이상을 나타낼 수 있다. 나아가, 본 개시내용의 실시예에 대하여 사용되는 바와 같은 용어 "포함하는", "구비하는", "가지는" 등은 동의어다.
도 1a 내지 도 1c는 다양한 실시예에 따른, 다양한 공정 동작 후의 반도체 패키지를 개략적으로 나타낸다. 도 1a를 참조하면, 반도체 다이(104)를 제 1 기판(102)에 부착한 후의 반도체 패키지(100A)가 도시된다. 다양한 실시예에 따르면, 반도체 다이는 제 1 기판(102)에 부착되는 제 1 면(S1)과, 제 1 면의 반대쪽 면인 제 2 면(S2)을 포함한다. 제 1 면(S1)은 예를 들어 반도체 기판의 활성면(active surface)을 포함할 수 있으며, 이 활성면 위에는 로직 및/또는 메모리를 위한 트랜지스터와 같은 복수의 집적 회로(IC) 디바이스들(미도시)이 형성된다.
반도체 다이(104)의 제 1 면(S1)이 하나 이상의 상호연결 범프(interconnect bump)(106)를 사용하여 제 1 기판(102)에 전기적으로 결합된다. 하나 이상의 상호연결 범프(106)는 반도체 다이(104)와 제 1 기판(102)을 전기적으로 결합하기 위해 여러 가지 적절한 포스트(posts), 볼(balls), 스터드(studs) 또는 다른 유사한 구조 중 어느 하나를 포함할 수 있다. 일 실시예에서, 하나 이상의 상호연결 범프(106)는 금(Au)을 포함하는 스터드 범프(stud-bumps)를 포함한다. 다른 전기적으로 전도성인 물질이, 예를 들어 구리(Cu)나 알루미늄(Al)을 포함하는 하나 이상의 상호연결 범프(106)를 형성하는데 사용될 수 있다.
반도체 다이(104)는 예를 들어, 데이터 저장, 로직, 무선 칩, 시스템온칩(System-On-a-Chip, SOC), 액정 디스플레이(Liquid Crystal Displays, LCD) 및 다른 애플리케이션이나 구성과 연관된 다이를 포함하는 폭넓은 유형의 다이를 포함할 수 있다. 반도체 다이는 일반적으로 실리콘을 포함하지만 이러한 것으로 한정되지는 않는다. 다른 반도체 물질이 반도체 다이(104)를 제조하는데 사용될 수 있다.
제 1 기판(102)은 일반적으로 전기적으로 절연성인 물질을 포함하는 코어(core)(108)를 구비한다. 하나 이상의 트레이스(traces)(110) 또는 이와 유사한 전기적으로 전도성인 특징부(예를 들어, 접합 패드(bond pads)(미도시))가 예를 들어, 반도체 다이(104)로의 또는 반도체 다이(104)로부터의 파워 및/또는 입력/출력(I/O) 신호와 같은 전기적 신호의 라우팅을 위해 제 1 기판(102)의 양쪽 면들 위에 형성된다. 하나 이상의 비아(vias)(109)가, 도시된 바와 같이, 제 1 기판(102)의 양쪽 면들 위에 형성된 하나 이상의 트레이스(110)를 전기적으로 결합하기 위해 제 1 기판(102)에 형성된다. 하나 이상의 비아(109)는 예를 들어, 제 1 기판(102)의 양쪽 면들 간에 신호를 라우팅시키는 일련의 재분배 상호연결 층(redistribution interconnect layer)들이나 쓰루 홀 비아(Through-Hole Via, THV)들을 포함할 수 있다. 다양한 실시예에 따르면, 하나 이상의 트레이스(110) 및 하나 이상의 비아(109)는 예를 들어, 구리와 같은 전기적으로 전도성인 물질을 사용하여 형성된다. 다른 실시예에서는 이와 다른 전기적으로 전도성인 물질이 사용될 수 있다.
다양한 실시예에 따르면, 제 1 기판(102)은 폴리이미드(polyimide)를 포함하는 코어(108)를 구비한 가요성 회로 기판(flex circuit substrate)(102)이다. 제 1 기판(102)은, 예를 들어 LCD 드라이버 조립체 테이프 회로 보드(LCD driver assembly tape circuit board)에서와 같은, 예를 들어 액정 디스플레이(LCD) 애플리케이션에서 사용될 수 있다.
도 1b를 참조하면, 도시된 바와 같이, 제 1 기판(102)과 제 2 기판(112) 사이에 반도체 다이(104)를 임베드하기 위해 제 2 기판(112)를 제 1 기판(102)에 부착한 후의 반도체 패키지(100B)가 도시된다. 제 2 기판(112)은 예를 들어, 에폭시와 같은 접착제를 사용하는 것을 포함하는 임의의 적합한 부착 공정을 사용하여 제 1 기판(102)의 일면에 부착된다. 제 2 기판(112)은 제 1 기판(112)으로의 또는 제 1 기판(112)으로부터의 전기적 신호의 라우팅을 위해 여러 가지 전기적으로 전도성인 구조(미도시)를 포함할 수 있다.
다양한 실시예에 따르면, 제 2 기판(112)은 반도체 다이(104)를 위한 영역(115)을 포함하도록 제조된 인쇄 회로 보드(Printed Circuit Board, PCB)를 포함한다. 예를 들어, 반도체 다이(104)는 반도체 패키지(100B)에 제시된 바와 같이 제 2 기판(112)을 제 1 기판(102)에 부착한 후에 영역(115) 내에 배치된다. 이 영역(115)은, 사전-스탬핑(pre-stamping)된 기판을 제공하기 위해 영역(115)을 스탬핑하는 공정을 사용하여, 제 2 기판(112)을 제 1 기판(102)에 부착하기 전에 형성될 수 있다. 예를 들어, 에칭이나 이와 유사한 공정에 의해 몰드를 사용하거나 물질을 제거하는 것과 같은 다른 기술이 영역(115)을 형성하기 위해 사용될 수 있다.
제 2 기판(112)은, 도시된 바와 같이, 제 1 기판(102)에 부착되는 제 1 면(B1)과, 제 1 면(B1)의 반대쪽 면인 제 2 면(B2)을 포함한다. 제 2 기판(112) 내에는 하나 이상의 채널(channels)(114)(이것은 예를 들어, 주입 채널이라고 언급될 수 있음)이 형성되는바, 이 채널(114)은 반도체 다이(104)를 밀봉하기 위해 전기적으로 절연성인 물질을 적층시키기 위한 경로를 제공한다. 다양한 실시예에 따르면, 하나 이상의 채널(114)이, 도시된 바와 같이, 제 2 기판(112)의 제 2 면(B2)과 반도체 다이(104)를 위한 영역(115) 사이에 형성된다. 일 실시예에서, 하나 이상의 채널(114)은, 도시된 바와 같이, 적어도 2개의 채널을 포함한다. 복수 채널은 단일 채널보다 밀봉 물질에 보다 균일한 흐름 분배를 제공할 수 있다.
다양한 실시예에 따르면, 제 2 기판(112)은 경화 상태 물질(C-stage material)을 포함한다. 경화 상태 물질은 예를 들어, 물질이 실질적으로 불용성(insoluble) 및/또는 불융해성(infusible)인 열경화성 수지의 반응에서 최종 상태 물질일 수 있다. 제 2 기판(112)은, 제 2 기판(112)을 제 1 기판(102)에 부착하기 전에, 경화 상태 물질을 전체적으로 또는 실질적으로 포함할 수 있다.
도 1c를 참조하면, 반도체 다이(104)를 실질적으로 밀봉하기 위해 전기적으로 절연성의 구조(116)를 형성한 후의 반도체 패키지(100C)가 도시된다. 일 실시예에서, 전기적으로 절연성의 구조(116)는 예를 들어, 반도체 다이(104)를 위한 영역(예를 들어, 도 1b의 영역(115))을 실질적으로 충전하기 위해 하나 이상의 채널(114)을 통해 예를 들어 에폭시를 포함하는 밀봉 수지와 같은 전기적으로 절연성인 물질을 적층(예를 들어, 주입)하여 형성된다. 적층된 전기적으로 절연성인 물질은 또한, 도시된 바와 같이, 하나 이상의 채널(114)을 실질적으로 충전할 수 있다.
물질의 강인화(toughen) 및/또는 경화(harden) 그리고 최종 구조의 형성을 위해 전기적으로 절연성의 구조(116)가 형성되도록 적층된 물질에 열이나 다른 에너지를 가하는데 경화 공정(curing process)이 사용될 수 있다. 이후, 연마 공정이, 도시된 바와 같이, 실질적으로 평평한 면을 제공하기 위해 제 2 기판(112)의 제 2 면(예를 들어, 도 1b의 제 2 면(B2))과 전기적으로 절연성의 구조(116)에 적용될 수 있다.
하나 이상의 비아(118)가, 도시된 바와 같이, 제 1 기판(102)과 제 2 기판(112)의 제 2 면(예를 들어, 도 1b의 제 2 면(B2)) 간에 전기적 연결을 제공하기 위해 제 2 기판(112)에 형성될 수 있다. 하나 이상의 비아(118)가, 예를 들어, 반도체 다이(104)와, 제 2 기판(112)의 제 2 면에 결합된 하나 이상의 구조(예를 들어, 형성층(build-up)(미도시)) 혹은 또 다른 전자 부품이나 디바이스(예를 들어, 또 다른 다이(미도시)) 간에 전기적 연결을 제공하기 위해 사용될 수 있다. 하나 이상의 비아(118)는 일반적으로, 예를 들어 구리와 같은 일반적으로 전기적으로 전도성인 물질로 충전되며, 임의의 적합한 전기적으로 전도성인 물질을 포함할 수 있다. 일 실시예에서, 하나 이상의 비아(118)가 레이저 드릴링 공정(laser-drilling process)을 사용하여 형성된다.
하나 이상의 패키지 상호연결 구조(120)는, 반도체 패키지(100C) 외부에 있는 하나 이상의 전자 디바이스(예를 들어, 마더보드 또는 다른 회로 보드(미도시))와 반도체 패키지(100C)의 전기적 결합을 용이하게 하기 위해, 제 1 기판(102)의 하부면에 결합될 수 있다. 일 실시예에서, 하나 이상의 패키지 상호연결 구조(120)는 솔더 볼(solder balls)을 포함한다. 다른 실시예에서는, 다른 유형의 패키지 상호연결 구조가 사용될 수 있다.
도 2a 내지 도 2b는 다양한 실시예에 따른, 다양한 공정 동작 후의 또 다른 반도체 패키지를 개략적으로 나타낸다. 도 2a를 참조하면, 반도체 다이(204)를 제 1 기판(202)에 부착한 후 그리고 제 1 기판(202)과 제 2 기판(212) 사이에 반도체 다이(204)를 임베드하기 위해 제 2 기판(212)을 제 1 기판(202)에 부착한 후의 반도체 패키지(200A)가 도시된다. 달리 언급되지 않는다면, 반도체 다이(204), 제 1 기판(202) 및 제 2 기판(212)의 기술과 그 대응하는 특징은 도 1a와 연계되어 이미 설명된 유사한 특징에 대한 실시예와 일치할 수 있다.
반도체 다이(204)는 제 1 면(2-S1)(이것은 복수의 IC 디바이스(미도시)가 그 위에 형성되는 활성면일 수 있음)과, 제 1 면(2-S1)의 반대쪽 면인 제 2 면(2-S2)을 포함한다. 반도체 다이(204)의 제 1 면(2-S1)은, 반도체 다이(204)로의 또는 반도체 다이(204)로부터의 파워 및/또는 I/O 신호를 위한 전기적 경로를 제공하기 위해 하나 이상의 상호연결 범프(206)를 사용하여 제 1 기판(202)에 전기적으로 결합된다.
제 1 기판(202)은, 도시된 바와 같이, 제 1 기판(202)의 양쪽 면들 위에 형성된 하나 이상의 트레이스(210) 또는 이와 유사한 특징부와, 그리고 반도체 다이(204)로의 또는 반도체 다이(204)로부터의 전기적 신호의 라우팅을 위한 하나 이상의 비아(209)를 포함한다. 일 실시예에서, 제 1 기판(202)은 폴리이미드를 포함하는 코어(208)를 구비한다. 다양한 실시예에 따르면, 제 1 기판(202)과 반도체 다이(204)는 제 2 기판(212)을 제 1 기판(202)에 부착하기 전에, 도 1a의 반도체 패키지(100A)와 연계하여 도시되고 설명된 바와 같은 배열로 구성된다.
반도체 다이(204)를 밀봉하도록 전기적으로 절연성인 물질을 적층하기 위한 경로를 제공하기 위해 채널(214)(예를 들어, 주입 채널)이 제 1 기판(202)에 형성된다. 채널(214)은, 도시된 바와 같이, 반도체 다이(204)가 제 1 기판(202)에 부착될 때 반도체 다이(204)에 인접하게 배치된다. 채널(214)은 반도체 다이(204)를 밀봉하기 위한 전기적으로 절연성의 구조(예를 들어, 도 2b의 전기적으로 절연성의 구조(216))를 형성하기 전에 형성된다. 일부 실시예에서는, 전기적으로 절연성인 물질의 보다 균일한 흐름 분배를 용이하게 하기 위해, 단일 채널(예를 들어, 채널(214)) 대신 복수 채널이 제 1 기판(202)에 형성될 수 있다. 예를 들어, 스탬핑, 에칭, 드릴링 또는 몰드 사용을 포함하는 임의의 적합한 공정이 채널(214)을 형성하기 위해 사용될 수 있다.
제 2 기판(212)은, 도시된 바와 같이, 제 2 기판(212)을 제 1 기판(202)에 부착한 후에 반도체 다이(204)가 영역(215) 내에 배치되도록 반도체 다이(204)를 위한 영역(215)을 포함한다. 이 영역(215)은 도 1의 영역(115)과 연계하여 설명된 기술에 따라 형성될 수 있다. 다양한 실시예에 따르면, 제 2 기판(212)은 인쇄 회로 보드를 포함한다. 제 2 기판(212)은 적층체 기판을 포함할 수 있다.
도 2b를 참조하면, 반도체 다이(204)를 실질적으로 밀봉하기 위해 전기적으로 절연성의 구조(216)를 형성한 후의 반도체 패키지(200B)가 도시된다. 일 실시예에서, 전기적으로 절연성의 구조(216)는 반도체 다이(204)를 위한 영역(예를 들어, 도 2a의 영역(215))을 실질적으로 충전하기 위해 채널(214)을 통해 예를 들어 에폭시를 포함하는 밀봉 수지와 같은 전기적으로 절연성인 물질을 적층(예를 들어, 주입)하여 형성된다. 적층된 전기적으로 절연성인 물질은 또한, 도시된 바와 같이 채널(214)을 실질적으로 충전할 수 있다.
물질의 강인화 및/또는 경화를 위해 전기적으로 절연성의 구조(216)가 형성되도록 적층된 물질에 열이나 다른 에너지를 가하는데 경화 공정이 사용될 수 있다. 이후, 연마 공정이, 도시된 바와 같이, 실질적으로 평평한 면을 제공하기 위해 제 1 기판(202)의 하부면 및/또는 전기적으로 절연성의 구조(216)에 적용될 수 있다.
도 3c를 참조하면, 하나 이상의 비아(218)가, 도시된 바와 같이, 제 2 기판(112)의 양쪽 면들 간에 전기적 연결을 제공하기 위해 제 2 기판(212)에 형성될 수 있다. 하나 이상의 비아(218)는 예를 들어, 반도체 다이(204)와, 제 2 기판(212)의 상부면에 결합된 하나 이상의 구조(예를 들어, 형성층(미도시)) 또는 다른 전자 부품이나 디바이스(예를 들어, 또 다른 다이(미도시)) 간에 전기적 연결을 제공하기 위해 사용될 수 있다. 하나 이상의 비아(218)는 일반적으로 예를 들어 구리와 같은 전기적으로 전도성인 물질로 충전되며, 임의의 적절한 전기적으로 전도성인 물질을 포함할 수 있다. 일 실시예에서, 하나 이상의 비아(218)는 레이저 드릴링 공정을 사용하여 형성된다.
하나 이상의 패키지 상호연결 구조(220)는, 반도체 패키지(200B) 외부에 있는 하나 이상의 전자 디바이스(예를 들어, 마더보드 또는 다른 회로 보드(미도시))와 반도체 패키지(200B)의 전기적 결합을 용이하게 하기 위해 제 1 기판(202)의 하부면에 결합될 수 있다. 일 실시예에서, 하나 이상의 패키지 상호연결 구조(220)는 솔더 볼을 포함한다. 다른 실시예에서는, 다른 유형의 패키지 상호연결 구조가 사용될 수 있다.
도 3a 내지 도 3c는 다양한 실시예에 따른, 다양한 공정 동작 후의 또 다른 반도체 패키지를 개략적으로 나타낸다. 도 3a를 참조하면, 반도체 다이(304)를 제 1 기판(302)에 부착한 후 그리고 제 1 기판(302)과 제 2 기판(312) 사이에 반도체 다이(304)를 임베드하기 위해 제 2 기판(334)을 제 1 기판(302)에 부착한 후의 반도체 패키지(300A)가 도시된다. 달리 언급되지 않는다면, 반도체 다이(304), 제 1 기판(302) 및 제 2 기판(334)의 기술과 그 대응하는 특징은 도 1a와 연계되어 이미 기술된 유사한 특징에 대한 실시예와 일치할 수 있다.
반도체 다이(304)는 제 1 면(3-S1)(이것은 복수의 IC 디바이스(미도시)가 그 위에 형성되는 활성면일 수 있음)과, 제 1 면(3-S1)의 반대쪽 면인 제 2 면(3-S2)을 포함한다. 반도체 다이(304)의 제 1 면(3-S1)은 반도체 다이(304)로의 또는 반도체 다이(304)로부터의 파워 및/또는 I/O 신호를 위한 전기적 경로를 제공하기 위해 하나 이상의 상호연결 범프(306)를 사용하여 제 1 기판(302)에 전기적으로 결합된다.
제 1 기판(302)은, 도시된 바와 같이, 제 1 기판(302)의 양쪽 면들 위에 형성된 하나 이상의 트레이스(310) 또는 이와 유사한 특징부와, 그리고 반도체 다이(304)로의 또는 반도체 다이(304)로부터의 전기적 신호의 라우팅을 위한 하나 이상의 비아(309)를 포함한다. 일 실시예에서, 제 1 기판(302)은 폴리이미드를 포함하는 코어(308)를 구비한다. 다양한 실시예에 따르면, 제 1 기판(302)과 반도체 다이(304)는 제 2 기판(334)을 제 1 기판(302)에 부착하기 전에 도 1a의 반도체 패키지(100A)와 연계하여 도시되고 설명된 바와 같은 배열로 구성된다.
다양한 실시예에 따르면, 제 2 기판(334)은 반도체 다이(304)를 실질적으로 둘러싸기 위해 반경화 상태 프리프레그 물질(B-stage prepreg material)을 적층하여 제 1 기판(302)에 부착된다. 반경화 상태 프리프레그 물질은, 가열시 물질이 연화(soften)될 수 있지만 완전히 분해되거나 융해될 수는 없는 중간 상태 열경화성 수지와 같은 수지로 사전-주입(pre-impregnate)된 융해성 물질을 포함할 수 있다. 반경화 상태 프리프레그 물질은 일반적으로 완전히 경화되지 않는다.
하나 이상의 반경화 상태 프리프레그 구조(322)는, 도시된 바와 같이, 반도체 다이(304)를 실질적으로 둘러싸도록 적층될 수 있다. 하나 이상의 반경화 상태 프리프레그 구조(322)는 반도체 다이(304)를 위한 영역(315)을 형성하도록 구성되어, 하나 이상의 반경화 상태 프리프레그 구조(322)의 적층 후, 반도체 다이(304)가 영역(315) 내에 배치될 수 있다.
경화 상태 물질을 포함하는 경화 상태 층(324)이 하나 이상의 반경화 상태 프리프레그 구조(322) 위에 적층되어, 도시된 바와 같이, 반도체 다이(304)가 경화 상태 층(324)과 제 1 기판(302) 사이에 배치된다. 경화 상태 층(324)은, 반경화 상태 프리프레그 구조(322)를 경화 상태 구조(예를 들어, 후술하는 바와 같이 도 3b의 경화 상태 구조(326))로 변환시키는 경화 공정 동안, 제 2 기판(334)의 뒤틀림(warping)을 감소 및/또는 제거한다. 다양한 실시예에 따르면, 경화 상태 층(324)은 제 1 기판(308)을 제조하는데 사용되는 물질(예를 들어, 폴리이미드)의 열 팽창 계수(Coefficient of Thermal Expansion, CTE)와 실질적으로 동일한 CTE를 갖는다. 반경화 상태 프리프레그 구조(322)와 경화 상태 층(324)이 제 2 기판(334)의 적층체를 구성한다.
도 3b를 참조하면, 반경화 상태 프리프레그 구조(322)를 경화 상태 구조(326)로 변환시킨 후의 반도체 패키지(300b)가 도시된다. 하나 이상의 반경화 상태 프리프레그 구조(322)는 일반적으로 경화 공정을 사용하여 경화 상태 구조(326)로 변환되는데, 이 경화 공정은 반경화 상태 프리프레그 구조(322)를 융해시켜 반경화 상태 프리프레그 구조(322)의 물질이, 반도체 다이(304)를 실질적으로 밀봉하는 전기적으로 절연성의 구조(예를 들어, 영역(315) 내 경화 상태 구조(326) 부분)를 형성하게 한다. 경화 공정을 용이하게 하기 위해 압력이 가해질 수 있다.
하나 이상의 비아(318)가, 도시된 바와 같이, 제 2 기판(334)의 양쪽 면들 간에 전기적 연결을 제공하기 위해 제 2 기판(334)에 형성될 수 있다. 하나 이상의 비아(318)는, 예를 들어, 반도체 다이와, 제 2 기판(334)의 상부면에 결합된 하나 이상의 구조(예를 들어, 형성층(328)) 또는 다른 전자 부품이나 디바이스(예를 들어, 또 다른 다이(미도시)) 간에 전기적 연결을 제공하기 위해 사용될 수 있다. 하나 이상의 비아(318)는 일반적으로 예를 들어 구리와 같은 전기적으로 전도성인 물질로 충전되고, 임의의 적절한 전기적으로 전도성인 물질을 포함할 수 있다. 일 실시예에서, 하나 이상의 비아(318)는 레이저 드릴링 공정을 사용하여 형성된다.
형성층(328)이, 도시된 바와 같이, 제 2 기판(334) 위에 형성될 수 있다. 형성층(328)은 반도체 다이(304)로의 또는 반도체 다이(304)로부터의 전기적 신호의 라우팅을 위해 하나 이상의 비아(318)에 전기적으로 결합되는 하나 이상의 트레이스(332)나 이와 유사한 특징부를 포함한다. 형성층(318)은 또한, 하나 이상의 트레이스(332)를 보호하고 그리고/또는 이 하나 이상의 트레이스(332)에 전기적 절연을 제공하기 위해 전기적으로 절연성인 물질(330)을 포함한다. 다양한 실시예에 따르면, 전기적으로 절연성인 물질(330)은 적층체 기판에서 일반적으로 사용되는 바와 같은 적층물을 포함한다.
하나 이상의 패키지 상호연결 구조(320)가, 반도체 패키지(300C) 외부에 있는 하나 이상의 전자 디바이스(예를 들어, 마더보드 또는 다른 회로 보드(미도시))와 반도체 패키지(300C)의 전기적 결합을 용이하게 하기 위해 제 1 기판(302)의 하부면에 결합될 수 있다. 일 실시예에서, 하나 이상의 패키지 상호연결 구조(320)는 솔더 볼을 포함한다. 다른 실시예에서는, 다른 유형의 패키지 상호연결 구조가 사용될 수 있다.
도 4는 다양한 실시예에 따른 반도체 패키지(예를 들어, 도 1c의 반도체 패키지(100C), 도 2b의 반도체 패키지(200B), 또는 도 3c의 반도체 패키지(300C))를 제조하는 방법(400)의 공정 흐름도이다. 단계(402)에서, 방법(400)은 반도체 다이(예를 들어, 도 1a의 반도체 다이(104))를 제 1 기판(예를 들어, 도 1a의 제 1 기판(102))에 부착하는 단계를 포함한다. 예를 들어, 반도체 다이는 플립칩 구성을 사용하여 제 1 기판에 부착될 수 있다. 범핑 공정(bumping process)은 반도체 다이의 일면(예를 들어, 도 1a의 제 1 면(S1)) 위에 예를 들어 스터드 범프(stud-bumps)와 같은 하나 이상의 상호연결 범프(예를 들어, 도 1a의 상호연결 범프(106))를 형성하기 위해 사용될 수 있다. 범프는, 복수의 IC 디바이스들이 그 위에 형성되는 반도체 다이의 활성면 위에 형성될 수 있다. 하나 이상의 상호연결 범프는 제 1 기판의 일면 위에 형성되는 대응하는 수용 구조(예를 들어, 도 1a의 접합 패드, 하나 이상의 트레이스(110))에 전기적으로 결합된다. 일 실시예에서, 제 1 기판은 예를 들어, 가요성 회로 기판과 같은 폴리이미드를 포함하는 코어(예를 들어, 도 1a의 코어(108))를 구비한다.
단계(404)에서, 방법(400)은 또한, 제 1 기판과 제 2 기판 사이에 반도체 다이를 임베드하기 위해 제 2 기판을 제 1 기판에 부착하여 반도체 패키지를 형성하는 단계를 포함한다. 제 2 기판은 기판을 서로 결합하는 임의의 적절한 알려진 기술(예를 들어, 접착제 또는 상호연결 구조를 포함함)을 사용하여 부착될 수 있다. 제 2 기판은, 예를 들어 제 1 기판 위에 제 2 기판을 형성하기 위해 프리프레그 적층물과 같은 반경화 상태 물질이나 부착을 위해 사전-제조(pre-fabricate)된 기판을 포함할 수 있다.
다양한 실시예에 따르면, 제 2 기판(예를 들어, 도 1b의 제 2 기판(112) 또는 도 2a의 제 2 기판(212))은 제 2 기판을 제 1 기판에 부착하기 전에 반도체 다이를 위한 영역(예를 들어, 도 1b의 영역(115) 또는 도 2a의 영역(215))을 포함하도록 제조된 인쇄 회로 보드 또는 유사한 제품을 포함한다. 이 영역은, 제 2 기판을 제 1 기판에 부착한 후에 반도체 다이가 이 영역 내에 배치되도록 배치된다.
일 실시예에서, 제 2 기판(예를 들어, 도 1b의 제 2 기판(112))은 제 1 기판에 부착되는 제 1 면(예를 들어, 도 1b의 제 1 면(B1))과, 제 1 면의 반대쪽 면인 제 2 면(예를 들어, 도 1b의 제 2 면(B2))을 포함한다. 제 2 기판은 또한, 반도체 다이를 위한 영역과 제 2 면 사이에 형성되는 복수의 채널(예를 들어, 도 1b의 하나 이상의 채널(114))을 포함할 수 있다. 제 2 기판의 제 1 면은 예를 들어 에폭시와 같은 접착제를 사용하는 것을 포함하는 임의의 적절한 기술을 사용하여 제 1 기판에 부착될 수 있다. 다른 실시예에서는, 제 2 기판을 제 1 기판에 부착하기 위해 다른 적절한 기술이 사용될 수 있다.
또 다른 실시예에서, 제 2 기판(예를 들어, 도 3a의 제 2 기판(334))을 제 1 기판(예를 들어, 도 3a의 제 1 기판(302))에 부착하는 단계는, 반도체 다이(예를 들어, 도 3a의 반도체 다이(304))를 실질적으로 둘러싸도록 반경화 상태 프리프레그 물질을 적층하는 것을 포함한다. 예를 들어, 반경화 상태 프리프레그 물질은, 반경화 상태 프리프레그 물질의 적층 후에 반도체 다이가 반도체 다이를 위한 영역(예를 들어, 도 3a의 영역(315)) 내에 배치될 수 있게 반도체 다이를 위한 영역(예를 들어, 도 3a의 영역(315))을 제공하도록 구성된 하나 이상의 반경화 상태 프리프레그 구조(예를 들어, 도 3a의 하나 이상의 반경화 상태 프리프레그 구조(322))의 형태일 수 있다. 제 2 기판을 제 1 기판에 부착하는 단계는 또한, 반도체 다이가 경화 상태 물질과 제 1 기판 사이에 배치되도록 반경화 상태 프리프레그 물질 위에 경화 상태 물질(예를 들어, 경화 상태 층(324))을 적층하는 것을 포함할 수 있다. 경화 상태 물질은 후속하는 경화 공정 동안 반경화 상태 프리프레그 물질의 뒤틀림을 감소 및/또는 방지하기 위해 제 1 기판을 제조하는데 사용되는 물질의 열팽창 계수(CTE)와 실질적으로 동일한 CTE를 가질 수 있다.
단계(406)에서, 방법(400)은 또한, 반도체 다이가 실질적으로 밀봉되도록 전기적으로 절연성의 구조를 형성하는 단계를 포함한다. 다양한 실시예에 따르면, 전기적으로 절연성의 구조는 제 2 기판을 제 1 기판에 부착한 후에 형성된다. 일부 실시예에서, 전기적으로 절연성의 구조(예를 들어, 도 1c의 전기적으로 절연성의 구조(116) 또는 도 2b의 전기적으로 절연성의 구조(216))는 반도체 다이를 위한 영역(예를 들어, 도 1b 영역(115) 또는 도 2a의 영역(215))을 실질적으로 충전하기 위해 전기적으로 절연성인 물질을 적층하여 형성된다.
일 실시예에서, 전기적으로 절연성인 물질은 반도체 다이를 위한 영역과 하나 이상의 채널을 실질적으로 충전하기 위해 제 2 기판(예를 들어, 도 1b의 제 2 기판(112))에 형성된 하나 이상의 채널(예를 들어, 도 1b의 하나 이상의 채널(114))을 통해 적층된다. 하나 이상의 채널은 반도체 다이를 제 1 기판에 부착하기 전에 또는 제 2 기판을 제 1 기판에 부착하기 전에 예를 들어 스탬핑 공정에 의해 제 2 기판에 형성될 수 있다. 또 다른 실시예에서, 전기적으로 절연성인 물질은 반도체 다이를 위한 영역과 하나 이상의 채널을 실질적으로 충전하기 위해 제 1 기판에 형성된 하나 이상의 채널(예를 들어, 도 2a의 채널(214))을 통해 적층된다. 하나 이상의 채널은 전기적으로 절연성의 구조를 형성하기 전에 제 1 기판에 형성된다. 하나 이상의 채널은 반도체 다이를 제 1 기판에 부착하기 전에 예를 들어 스탬핑 공정에 의하여 제 1 기판에 형성될 수 있다. 전기적으로 절연성인 물질은 예를 들어, 주입 기술을 포함하는 여러 가지 적절한 적층 기술 중 어느 하나를 사용하여 적층될 수 있으며, 예를 들어, 에폭시 수지나 다른 밀봉 수지를 포함하는 여러 가지 적절한 물질 중 어느 하나를 포함할 수 있다.
단계(408)에서, 방법(400)은 또한, 반도체 패키지를 경화시키는 단계를 더 포함한다. 전기적으로 절연성의 구조(예를 들어, 도 1c의 전기적으로 절연성의 구조(116) 또는 도 2b의 전기적으로 절연성의 구조(216))를 경화시키기 위해 열이나 다른 에너지가 반도체 패키지에 가해질 수 있다.
일부 실시예에서, 단계(406)에서 형성되는 전기적으로 절연성의 구조(예를 들어, 도 3b의 영역(315) 내 경화 상태 구조(326) 부분)는, 하나 이상의 반경화 상태 프리프레그 구조(예를 들어, 도 3a의 하나 이상의 반경화 상태 프리프레그 구조(322))를 경화 상태 구조(326)(예를 들어, 도 3b의 경화 상태 구조(326))로 변환시키는, 단계(408)에서의 반도체 패키지 경화에 의해 형성된다. 예를 들어, 반경화 상태 프리프레그 구조(322)를 융해시키는 경화 공정은 반경화 상태 프리프레그 구조(322)의 물질이 플로우(flow)하게 하여 전기적으로 절연성의 구조가 형성되게 한다.
단계(410)에서, 방법(400)은 또한, 반도체 패키지를 연마하는 단계를 포함한다. 일 실시예에서, 전기적으로 절연성의 구조(예를 들어, 도 1c의 전기적으로 절연성의 구조(116))를 포함하는 제 2 기판(예를 들어, 도 1c의 제 2 기판(112))의 일면(예를 들어, 도 1b의 제 2 면(B2))은 실질적으로 평평한 면을 제공하기 위해 연마 공정을 거친다. 즉, 하나 이상의 채널(예를 들어, 도 1c의 하나 이상의 채널(114))에서 연장하는 전기적으로 절연성의 구조의 과다 부분은, 물질을 제거하여 평평한 면을 제공하기 위해, 연마된다.
또 다른 실시예에서, 제 1 기판의 일면(예를 들어, 도 2b의 제 1 기판(202)의 하부면)이 연마된다. 제 1 기판의 일면은 예를 들어, 채널(예를 들어, 도 2b의 채널(214))에서 연장하는 전기적으로 절연성의 구조(예를 들어, 도 2b의 전기적으로 절연성의 구조(216))의 과다 부분을 제거하여 평평한 면을 제공하기 위해, 연마될 수 있다.
블록(412)에서, 방법(400)은 또한, 반도체 패키지의 전기적 신호를 라우팅시키기 위한 하나 이상의 특징부(예를 들어, 비아, 트레이스, 접합 패드, 형성층, 상호연결 구조)를 형성하는 단계를 포함한다. 일부 실시예에서, 하나 이상의 비아(예를 들어, 도 1c의 하나 이상의 비아(118), 도 2b의 하나 이상의 비아(218) 또는 도 3b의 하나 이상의 비아(318))가 제 2 기판의 양쪽 면들(예를 들어, 도 1b의 제 1 면(B1)과 제 2 면(B2))을 전기적으로 결합시키기 위해 형성된다. 예를 들어, 하나 이상의 비아는, 제 1 기판을 제 2 기판의 일면에 결합된 하나 이상의 구조(예를 들어, 도 3c의 형성층(328)) 혹는 또 다른 전자 부품이나 디바이스(예를 들어, 또 다른 다이(미도시))에 전기적으로 결합시키는, 예를 들어 레이저 드릴링된 비아를 포함할 수 있다.
일부 실시예에서, 형성층(예를 들어, 도 3c의 형성층(328))이 제 2 기판 위에 형성된다. 형성층은 예를 들어, 하나 이상의 비아를 통해 제 1 기판에 전기적으로 결합되는 트레이스(예를 들어, 도 3c의 하나 이상의 트레이스(332)) 또는 이와 유사한 특징부를 포함할 수 있다. 일반적으로, 형성층은 트레이스를 보호 및/또는 전기적으로 절연시키기 위해 전기적으로 절연성인 물질을 포함한다.
일부 실시예에서, 하나 이상의 패키지 상호연결 구조(예를 들어, 도 1c의 120, 도 2b의 220 또는 도 3c의 320)가, 반도체 패키지 외부에 있는 전자 디바이스와 반도체 패키지(예를 들어, 도 1c의 100C, 도 2b의 200B 또는 도 3c의 300C) 간에 전기적 연결을 제공하기 위해 형성된다. 하나 이상의 패키지 상호연결 구조는 예를 들어 솔더 볼을 포함할 수 있다. 다른 실시예에서는, 다른 적절한 유형의 패키지 상호연결 구조들이 사용될 수 있다. 일반적으로, 도 1a 내지 도 1c, 도 2a 내지 도 2b, 및 도 3a 내지 도 3c와 연계하여 설명된 기술과 구성은 일부 실시예에서 적절히 결합될 수 있다.
도 5는 본 명세서에서 설명되는 바와 같은 반도체 패키지(예를 들어, 도 1c의 100C, 도 2b의 200B, 또는 도 3c의 300C)를 사용하도록 구성된 전자 시스템(500)을 개략적으로 나타낸다. 전자 시스템(500)은 광범위한 (유선 또는 무선) 전자 디바이스(예를 들어, 데스크탑 컴퓨터 디바이스, 랩탑 컴퓨터 디바이스, 퍼스널 컴퓨터(Personal Computers, PC), 서버, 프린터, 폰, 셀룰러 가능 PDA(Personal Digital Assistants)를 포함하는 PDA, 셋탑박스, 텔레비젼, 포켓 PC, 태블릿 PC, DVD 플레이어, 비디오 플레이어를 포함하지만, 이러한 예들로만 한정되는 것은 아니며 다른 전자 디바이스를 포함할 수 있음)를 나타내도록 의도된 것이다. 대안적인 전자 시스템은 더 많은, 더 적은 그리고/또는 상이한 부품을 포함할 수 있다.
전자 시스템(500)은 정보를 전달하기 위한 버스(505) 또는 다른 통신 디바이스 또는 인터페이스와, 그리고 버스(505)에 결합되어 정보를 처리하기 위한 프로세서(510)를 포함한다. 버스(505)는 단일 시스템 버스이거나 서로 브리지 결합된 동일하거나 상이한 유형의 다수의 버스일 수 있다. 프로세서(510)는 하나 이상의 프로세서 및/또는 코프로세서(co-processors)를 나타낸다. 일 실시예에서, 프로세서는 본 명세서에 설명되는 바와 같은 반도체 패키지(예를 들어, 도 1c의 100C, 도 2b의 200B 또는 도 3c의 300C)에 구성된 반도체 다이(예를 들어, 도 1c의 반도체 다이(104), 도 2b의 반도체 다이(204) 또는 3c의 반도체 다이(304))이다.
전자 시스템(500)은 또한 메모리(520), 정적 저장장치(530) 및 데이터 저장 장치(540)를 포함하는 여러 유형의 저장장치를 나타내는 저장 매체(515)를 포함한다. 저장 매체(515)는 버스(505)에 결합되어, 프로세서(510)에 의해 처리 및/또는 실행되는 정보 및/또는 명령을 저장한다. 저장 매체(515)는 제시된 것보다 더 많거나 더 적은 저장장치 유형을 포함할 수 있다.
전자 시스템(500)은 버스(505)에 결합된 랜덤 액세스 메모리(Random Access Memory, RAM) 또는 다른 저장 장치(520)(이는 "메모리"로서 지칭될 수 있음)를 포함한다. 메모리(520)는 프로세서(510)에 의한 명령 실행 동안 임시 변수 또는 다른 중간 정보를 저장하는데 사용된다. 메모리(520)는 예를 들어, 플래쉬 메모리 디바이스를 포함한다. 일 실시예에서, 메모리(520)는 본 명세서에 설명되는 바와 같은 반도체 패키지(예를 들어, 도 1c의 100C, 도 2b의 200B 또는 도 3c의 300C)에 구성된 반도체 다이(예를 들어, 도 1c의 반도체 다이(104), 도 2b의 반도체 다이(204) 또는 도 3c의 반도체 다이(304))를 포함한다.
전자 시스템(500)은 또한, 프로세서(510)를 위한 정적 정보 및 명령을 저장하기 위해 버스(505)에 결합된 판독 전용 메모리(Read Only Memory, ROM) 및/또는 다른 정적 저장 장치(530)를 포함할 수 있다. 데이터 저장 장치(540)는 버스(505)에 결합되어 정보 및 명령을 저장할 수 있다. 데이터 저장 장치(540)는 예를 들어 전자 시스템(500)과 결합된 자기 디스크 또는 광학 디스크 그리고 그 대응하는 드라이브를 포함할 수 있다.
전자 시스템(500)은 정보를 사용자에게 디스플레이하기 위해 버스(505)를 통해 음극선관(Cathode Ray Tube, CRT) 또는 액정 디스플레이(LCD)와 같은 디스플레이 장치(550)에 결합된다. 영숫자 키와 다른 키를 포함하는 영숫자 입력 장치(560)가 버스(505)에 결합되어 정보 및 명령 선택을 프로세서(510)에 전달할 수 있다. 커서 제어부(cursor control)(570)는 또 다른 유형의 입력 장치이며, 정보 및 명령 선택을 프로세서(510)에 전달하고 디스플레이(550) 상의 커서 이동을 제어하기 위한, 예를 들어 마우스, 트랙볼 또는 커서 방향 키를 포함한다.
전자 시스템(500)은 또한, LAN(Local Area Network)과 같은 네트워크(520)에 대한 액세스를 제공하기 위해 하나 이상의 네트워크 인터페이스(network interfaces)(580)를 포함하지만 이것으로만 한정되는 것은 아니다. 네트워크 인터페이스(580)는 예를 들어 하나 이상의 안테나를 나타낼 수 있는 안테나(585)를 구비하는 무선 네트워크 인터페이스를 포함할 수 있다. 네트워크 인터페이스(580)는 또한, 네트워크 케이블(587)(이것은 예를 들어, 이더넷 케이블, 동축 케이블, 광섬유 케이블, 직렬 케이블 또는 병렬 케이블일 수 있음)을 통해 원격 장치와 통신하기 위한 예를 들어 유선 네트워크 인터페이스를 포함할 수 있다.
특정 실시예들이 본 명세서에 예시되고 설명되었지만, 동일한 목적 달성을 위해 고려될 수 있는 광범위한 대안적 실시예 및/또는 균등한 실시예 혹은 구현이, 본 개시내용의 범위를 벗어남이 없이, 예시 및 설명된 실시예를 대체할 수 있다. 본 개시내용은 본 명세서에서 설명되는 실시예의 임의의 변경이나 변형을 포괄하도록 의도되었다. 그러므로, 본 명세서에 설명되는 실시예는 특허청구범위와 그 균등 범위로만 제한되도록 분명하게 의도되었다.

Claims (24)

  1. 반도체 패키지(semiconductor package)를 제조하는 방법으로서,
    반도체 다이(semiconductor die)를 제 1 기판에 부착하는 단계와, 여기서 상기 제 1 기판은 전기적으로 절연성의 물질을 포함하고, 상기 반도체 다이를 상기 제 1 기판에 부착하는 단계는 하나 이상의 상호연결 범프(interconnect bump)들을 사용하여 상기 반도체 다이와 상기 제 1 기판을 전기적으로 결합시키는 것을 포함하며;
    제 2 기판을 상기 제 1 기판에 부착하되 상기 제 2 기판의 제 1 면이 상기 제 1 기판의 제 1 면에 직접적으로 부착되도록 상기 제 2 기판을 상기 제 1 기판에 부착하는 단계와, 여기서 상기 반도체 다이는 상기 제 1 기판과 상기 제 2 기판 사이에 임베드(embed)되고;
    상기 반도체 다이가 밀봉되도록 전기적으로 절연성의 구조를 형성하는 단계와, 여기서 상기 전기적으로 절연성의 구조를 형성하는 단계는 상기 제 2 기판이 상기 제 1 기판에 부착된 후에 수행되고, 상기 제 2 기판은, 상기 반도체 다이를 둘러싸도록 반경화 상태 프리프레그 물질(B-stage prepreg material)을 적층시킴으로써 상기 제 1 기판에 부착되며; 그리고
    상기 반경화 상태 프리프레그 물질 위에 경화 상태 물질(C-stage material)을 적층시켜 상기 반도체 다이가 상기 경화 상태 물질과 상기 제 1 기판 사이에 배치되도록 하는 단계를 포함하여 구성되며,
    상기 경화 상태 물질은 상기 제 1 기판을 제조하는데 사용되는 물질의 열팽창 계수와 동일한 열팽창 계수를 가지고,
    상기 전기적으로 절연성의 구조를 형성하는 단계는, 상기 반경화 상태 프리프레그 물질을 변환된 경화 상태 물질로 변환시키기 위해 상기 반경화 상태 프리프레그 물질을 경화(curing)시키는 것을 포함하는 것을 특징으로 하는 반도체 패키지를 제조하는 방법.
  2. 제1항에 있어서,
    상기 전기적으로 절연성의 구조를 경화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지를 제조하는 방법.
  3. 제1항에 있어서,
    상기 제 1 기판 또는 상기 제 2 기판 상에 평평한 면이 제공되도록 상기 전기적으로 절연성의 구조를 연마하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지를 제조하는 방법.
  4. 제1항에 있어서,
    상기 반도체 다이를 상기 제 1 기판에 부착하는 단계는, 하나 이상의 상호연결 범프들을 사용하여 상기 반도체 다이와 상기 제 1 기판을 전기적으로 결합시키기 위해 스터드 범핑 공정(stud-bumping process)을 이용하는 것을 포함하는 것을 특징으로 하는 반도체 패키지를 제조하는 방법.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 제 2 기판의 제 2 면과 상기 제 1 기판 간에 전기적 연결을 제공하기 위해 상기 제 2 기판에 하나 이상의 비아(via)들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지를 제조하는 방법.
  8. 삭제
  9. 제1항에 있어서,
    상기 제 1 기판은 폴리이미드(polyimide)를 포함하는 코어(core)를 구비하는 것을 특징으로 하는 반도체 패키지를 제조하는 방법.
  10. 삭제
  11. 제1항에 있어서,
    상기 적층된 경화 상태 물질과 상기 변환된 경화 상태 물질을 관통하는 하나 이상의 비아들을 형성하는 단계와; 그리고
    상기 적층된 경화 상태 물질 위에 형성층(build-up layer)을 형성하는 단계를 더 포함하고,
    상기 형성층은 상기 하나 이상의 비아들을 통해 상기 제 1 기판에 전기적으로 결합되는 트레이스(trace)들을 포함하는 것을 특징으로 하는 반도체 패키지를 제조하는 방법.
  12. 삭제
  13. 삭제
  14. 삭제
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  17. 삭제
  18. 삭제
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  20. 삭제
  21. 제1항에 있어서,
    상기 반경화 상태 프리프레그 물질을 상기 변환된 경화 상태 물질로 변환시키기 위해 상기 반경화 상태 프리프레그 물질을 경화시키는 것은 또한, 상기 반경화 상태 프리프레그 물질을 융해(fusing)시켜, 상기 반경화 상태 프리프레그 물질이 상기 전기적으로 절연성의 구조를 형성하도록 하는 것을 포함하는 것을 특징으로 하는 반도체 패키지를 제조하는 방법.
  22. 제1항에 있어서,
    상기 반경화 상태 프리프레그 물질은 수지(resin)로 사전-주입(pre-impregnate)된 융해성 물질(fusible materials)을 포함하는 것을 특징으로 하는 반도체 패키지를 제조하는 방법.
  23. 제1항에 있어서,
    상기 반경화 상태 프리프레그 물질은 중간 상태 열경화성 수지(intermediate stage thermosetting resins)를 포함하는 것을 특징으로 하는 반도체 패키지를 제조하는 방법.
  24. 제1항에 있어서,
    상기 반경화 상태 프리프레그 물질 위에 적층되는 상기 경화 상태 물질은, 상기 반경화 상태 프리프레그 물질을 상기 변환된 경화 상태 물질로 변환시키기 위해 상기 반경화 상태 프리프레그 물질을 경화시키는 동안, 상기 제 2 기판의 뒤틀림(warping)을 감소시킬 수 있는 것을 특징으로 하는 반도체 패키지를 제조하는 방법.
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