KR101721313B1 - 에지 영역에 필드 유전체를 갖는 반도체 장치 - Google Patents

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Abstract

반도체 장치는 활성 영역에 배열되고 활성 영역과 측면 표면 사이의 에지 영역에는 존재하지 않는 트랜지스터 셀을 갖는 반도체 본체를 포함한다. 필드 유전체는 반도체 본체의 제 1 표면에 인접하고 에지 영역에서 반도체 본체로부터 트랜지스터 셀의 게이트 전극에 연결된 전도성 구조를 분리한다. 필드 유전체는 제 1 수직 연장부로부터 더 큰 제 2 수직 연장부로의 전이부를 포함한다. 전이부는 반도체 본체 내의 비공핍 가능 연장 구역의 수직 투영부에 있으며, 비공핍 가능 연장 구역은 트랜지스터 셀의 본체/애노드 구역의 전도성 타입을 갖고 본체/애노드 구역 중 적어도 하나에 전기적으로 연결된다.

Description

에지 영역에 필드 유전체를 갖는 반도체 장치{SEMICONDUCTOR DEVICE WITH FIELD DIELECTRIC IN AN EDGE AREA}
하프 브리지 회로와 같은 응용은 반도체 스위칭 장치의 반도체 본체와 반도체 본체 내의 드리프트 구역 사이의 본체 다이오드(a body diode)를 스위칭 장치의 역 모드 내의 프리휠링 다이오드로서 사용한다. 본체 다이오드의 순방향 바이어스 모드에서, 드리프트 구역으로 주입되는 정공 및 전자는 본체 다이오드의 낮은 순방향 전압 강하를 야기하는 고밀도 전하 캐리어 플라즈마를 형성한다. 전하 캐리어의 상당 부분은 반도체 본체의 측면 표면으로부터 트랜지스터 셀을 포함하는 활성 영역을 분리하는 에지 영역을 플러딩(flooding)한다. 스위칭 장치가 역방향 바이어스로부터 순방향 바이어스로 변화될 때, 본체 다이오드는 순방향 바이어스로부터 역방향 바이어스로 변화되고 이동 전하 캐리어는 드리프트 구역으로부터 제거된다.
더 신뢰성 있는 반도체 장치를 제공하는 것이 바람직하다.
일 실시예에 따르면, 반도체 장치는 활성 영역에 배열되고 반도체 본체의 활성 영역과 측면 표면 사이의 에지 영역에는 존재하지 않는 트랜지스터 셀을 갖는 반도체 본체를 포함한다. 필드 유전체는 반도체 본체의 제 1 표면에 인접하고, 에지 영역에서 반도체 본체로부터 트랜지스터 셀의 게이트 전극에 연결된 전도성 구조를 분리한다. 필드 유전체는 제 1 수직 연장부로부터 더 큰 제 2 수직 연장부로의 전이부를 포함한다. 전이부는 반도체 본체 내의 비공핍 가능 연장 구역의 수직 투영부에 있고, 비공핍 가능 연장 구역은 트랜지스터 셀의 본체/애노드 구역의 전도성 타입을 갖고 본체/애노드 구역 중 적어도 하나에 전기적으로 연결된다.
다른 실시예에 따르면, 반도체 장치는 활성 영역에 배열되고 반도체 본체의 활성 영역과 측면 표면 사이의 에지 영역에는 존재하지 않는 트랜지스터 셀을 갖는 반도체 본체를 포함한다. 중간층 유전체 구조는 반도체 본체의 제 1 표면에 인접한다. 에지 영역에서, 중간층 유전체 구조는 반도체 본체로부터 게이트 구조체를 분리한다. 반도체 본체 내의 게이트 구조체의 적어도 일부의 수직 투영부는 트랜지스터 셀의 본체/애노드 구역의 전도성 타입의 비공핍 가능 연장 구역이다. 비공핍 가능 연장 구역은 본체/애노드 구역 중 적어도 하나에 전기적으로 연결된다.
추가 실시예에 따르면, 하프 브리지 회로는 활성 영역에 배열되고 반도체 본체의 활성 영역과 측면 표면 사이의 에지 영역에는 존재하지 않는 트랜지스터 셀을 갖는 반도체 본체를 포함한다. 필드 유전체는 반도체 본체의 제 1 표면에 인접하고, 에지 영역에서, 반도체 본체로부터 전도성 구조를 분리한다. 필드 유전체는 제 1 수직 연장부로부터 더 큰 제 2 수직 연장부로의 전이부를 포함한다. 전이부는 반도체 본체 내의 비공핍 가능 연장 구역의 수직 투영부에 있으며, 비공핍 가능 연장 구역은 트랜지스터 셀의 본체/애노드 구역의 전도성 타입을 갖고 본체/애노드 구역 중 적어도 하나에 전기적으로 연결된다.
당업자는 이하의 상세한 설명을 판독하고 첨부 도면을 고려할 때 추가 특징 및 장점을 인식할 것이다.
첨부 도면은 본 발명의 추가적인 이해를 제공하도록 포함되고, 본 명세서에 포함되고 그의 일부를 구성한다. 도면은 본 발명의 실시예를 예시하고 상세한 설명과 함께 본 발명의 원리를 설명하는 역할을 한다. 본 발명의 다른 실시예 및 의도된 장점은 이하의 상세한 설명을 참조하여 더 잘 이해되므로 쉽게 이해될 것이다.
도 1a는 평면 게이트 전극 및 반도체 본체와 전도성 구조 사이의 필드 유전체의 무단차 전이부와 관련된 일 실시예에 따른 반도체 장치의 일부의 개략 단면도이다.
도 1b는 평면 게이트 전극 및 반도체 본체와 전도성 구조 사이의 필드 유전체의 단차 전이부와 관련된 일 실시예에 따른 반도체 장치의 일부의 개략 단면도이다.
도 1c는 평면 게이트 전극 및 반도체 본체와 전도성 구조 사이의 필드 유전체의 무단차 전이부와 관련된 일 실시예에 따른 초접합 IGFET의 일부의 개략 단면도이다.
도 1d는 매립된 공핍 가능 연장 구역 및 전도성 구조와 반도체 본체 사이의 필드 유전체의 무단차 전이부와 관련된 일 실시예에 따른 초접합 IGFET의 일부의 개략 단면도이다.
도 1e는 매립된 게이트 전극과 관련된 일 실시예에 따른 초접합 IGFET의 일부의 개략 단면도이다.
도 1f는 다른 실시예에 따른 MOS 제어 다이오드(MOS-controlled diode(MCD))의 일부의 개략 단면도이다.
도 2a는 활성 영역을 원주 라인을 따라 일정 도펀트 농도로 둘러싸는 비공핍 가능 연장 구역을 갖는 일 실시예에 따른 반도체 장치의 개략 측단면도이다.
도 2b는 활성 영역을 둘러싸고 증대된 도펀트 농도의 섹션을 포함하는 비공핍 가능 연장 구역을 제공하는 일 실시예에 따른 반도체 장치의 개략 측단면도이다.
도 2c는 게이트 구조체의 수직 투영부에 형성된 비공핍 가능 연장 구역의 확대된 부분을 갖는 일 실시예에 따른 반도체 장치의 개략 측단면도이다.
도 2d는 게이트 구조체의 수직 투영부에 배타적으로 형성된 비공핍 가능 연장 구역을 갖는 일 실시예에 따른 반도체 장치의 개략 측단면도이다.
도 2e는 게이트 구조체의 수직 투영부에 증대된 도펀트 농도의 섹션을 포함하는 비공핍 가능 연장 구역을 갖는 일 실시예에 따른 반도체 장치의 개략 측단면도이다.
도 2f는 세그먼트된 비공핍 가능 연장 구역을 제공하는 일 실시예에 따른 반도체 장치의 개략 측단면도이다.
도 2g는 게이트 구조체의 일부의 수직 투영부에 형성된 비공핍 가능 연장 구역의 일부를 갖는 일 실시예에 따른 반도체 장치의 개략 측단면도이다.
도 3은 게이트 구조체의 일부의 수직 투영부에 비공핍 가능 연장 구역을 갖는 다른 실시예에 따른 반도체 장치의 일부의 개략 단면도이다.
도 4는 실시예의 효과를 예시하는 스위칭 오프 손실을 비교하는 개략도이다.
도 5a는 2개의 n형 IGFET를 갖는 일 실시예에 따른 하프 브리지 회로의 개략 회로도이다.
도 5b는 p형 및 n형 IGFET를 갖는 일 실시예에 따른 하프 브리지 회로의 개략 회로도이다.
도 5c는 IGBT를 갖는 일 실시예 에 따른 하프 브리지 회로의 개략 회로도이다.
도 5d는 추가 실시예에 따른 풀 브리지 회로의 개략 회로도이다.
이하의 상세한 설명에서, 그의 일부를 형성하고 본 발명이 실시될 수 있는 특정 실시예가 예시로서 도시된 첨부 도면을 참조한다. 다른 실시예가 이용될 수 있고 구조적 또는 논리적 변화가 본 발명의 범위로부터 벗어나지 않으면서 이루어질 수 있다는 점을 이해해야 한다. 예를 들어, 일 실시예에 대해 예시되거나 설명되는 특징은 이제 추가 실시예를 산출하기 위해 다른 실시예 상에 또는 이와 함께 사용될 수 있다. 본 발명은 그러한 수정 및 변형을 포함하도록 의도된다. 예는 특정 언어를 사용하여 설명되고, 이는 첨부하는 청구항의 범위를 제한하는 것으로 해석되지 않아야 한다. 도면은 축척에 따라 도시되지 않고 예시적 목적만을 위한 것이다. 명확성을 위해, 동일한 요소는 다르게 언급되지 않으면 상이한 도면에서 대응하는 참조부호로 지시되었다.
용어 "갖는", "함유하는", "구비하는", "포함하는" 등은 개방적인 것이고, 용어는 명시된 구조, 요소 또는 특징의 존재를 표시하지만 추가 요소 또는 특징을 배제하지 않는다. 관사 "하나의(a, an)" 및 "상기(the)"는 맥락이 명백하게 달리표시하지 않으면 단수 뿐만 아니라 복수를 포함하도록 의도된다.
용어 "전기적으로 연결된"은 전기적으로 연결된 요소 사이의 영속적인 낮은 옴 연결, 예를 들어 금속 및/또는 고도로 도핑된 반도체를 통한 관심 요소 사이의 직접 접촉 또는 낮은 옴 연결을 묘사한다. 용어 "전기적으로 결합된"은 신호 송신을 위해 적응된 하나 이상의 개재 요소(들)가 전기적으로 결합된 요소 사이, 예를 들어 제 1 상태에 있는 낮은 옴 연결 및 제 2 상태에 있는 높은 옴 전기 분리를 일시적으로 제공하도록 제어 가능한 요소 사이에 제공될 수 있는 것을 포함한다.
도면은 도핑 타입 "n" 또는 "p" 다음에 "-" 또는 "+"를 표시함으로써 상대 도핑 농도를 예시한다. 예를 들어, "n-"은 "n"-도핑 영역의 도핑 농도보다 더 낮은 도핑 농도를 의미하는 반면 "n+"-도핑 영역은 "n"-도핑 영역보다 더 높은 도핑 농도를 갖는다. 동일한 상대 도핑 농도의 도핑 영역은 반드시 동일한 절대 도핑 농도를 갖는 것은 아니다. 예를 들어, 2개의 상이한 "n"-도핑 영역은 동일한 또는 상이한 절대 도핑 농도를 가질 수 있다.
도 1a 내지 도 1e는 활성 트랜지스터 셀 및/또는 제어 가능 불포화 또는 주입 셀, 예를 들어 MCD와 같은 제어 가능 반도체 다이오드, 금속 게이트를 갖는 FET 뿐만 아니라 비금속 게이트를 갖는 FET, 접합 전계 효과 트랜지스터(junction field effect transistor(JFET)), 절연 게이트 바이폴라 트랜지스터(insulated gate bipolar transistor(IGBT))를 포함하는 통상의 의미에서의 금속 산화물 반도체 FET(metal oxide semiconductor FET(MOSFET))를 포함하는 절연 게이트 전계 효과 트랜지스터(insulated gate field effect transistor(IGFET)), 및 사이리스터를 예로서 포함하는 제어 가능 반도체 장치(500)를 나타낸다.
반도체 장치(500) 각각은 실리콘(Si), 탄화 실리콘(SiC), 게르마늄(Ge), 실리콘 게르마늄 결정(SiGe), 질화 갈륨(GaN), 갈륨 비소(GaAs) 또는 임의의 다른 AIIIBV 반도체와 같은 실리콘 단결정 반도체 재료로 이루어진 반도체 본체(100)에 기초한다.
반도체 본체(100)는 거의 평면일 수 있거나 동일 평면 표면 섹션에 의해 걸쳐진 평면뿐만 아니라 제 1 표면(101)과 평행한 주 평면 제 2 표면(102)에 의해 주어질 수 있는 제 1 표면(101)을 갖는다. 제 1 및 제 2 표면(101, 102) 사이의 최소 거리는 반도체 장치(500)의 지정된 전압 블로킹 능력을 달성하기 위해 선택된다. 측면 표면(103)은 제 1 및 제 2 표면(101, 102)을 연결한다.
단면 평면에 수직인 평면에서, 반도체 본체(100)는 수 밀리미터의 범위의 에지 길이를 갖는 직사각형 형상을 가지거나 수 센티미터의 직경을 갖는 디스크 형상일 수 있다. 제 1 표면(101)에 수직한 방향은 은 수직 방향을 규정하고, 수직 방향에 직교하는 방향은 측 방향이다.
반도체 본체(100)는 드리프트 구역(120)과 제 2 표면(102) 사이의 페데스탈 층(130) 뿐만 아니라 제 1 전도성 타입의 드리프트 구역(120)을 포함한다.
드리프트 구역(120) 내의 도펀트 농도는 적어도 그것의 수직 연장부의 일부들에서 제 1 표면(101)까지의 거리를 증가시킴에 따라 점진적으로 또는 단계적으로 증가하거나 감소할 수 있다. 다른 실시예에 따르면, 드리프트 구역(120) 내의 도펀트 농도는 거의 균일할 수 있다. 드리프트 구역(120) 내의 평면 도펀트 농도는 5E12 cm-3와 1E16 cm-3 사이, 예를 들어 범위가 5E13 cm-3에서 5E15 cm-3까지의 범위에 있을 수 있다. 드리프트 구역(120)은 추가 도펀트 구역, 예를 들어 초접합 구조를 포함할 수 있다.
페데스탈 층(130)은 반도체 장치(500)가 반도체 다이오드, IGFET 또는 JFET인 경우에 제 1 전도성 타입을 가지거나, 반도체 장치(500)가 IGBT 또는 사이리스터인 경우에 제 1 전도성 타입과 상보적인 제 2 전도성 타입을 가지거나, 반도체 장치(500)가 MCD 또는 RC-IGBT(reverse conducting IGBT)인 경우에 드리프트 구역(120)과 제 2 표면(102) 사이에 연장되는 양 전도성 타입의 구역을 포함할 수 있다. 페데스탈 층(130) 내의 도펀트 농도는 제 2 표면(102)과 바로 인접하는 금속과 옴 접촉을 형성하기에 충분히 높다. 반도체 본체(100)가 실리콘(Si)에 기초하는 경우에, p형 페데스탈 층(130) 또는 페데스탈 층(130)의 p형 구역에 대한 평면 도펀트 농도는 적어도 1E16 cm-3, 예를 들어 적어도 5E17 cm-3일 수 있다.
반도체 장치(500)는 활성 영역(610)에 활성적인 기능 트랜지스터 셀(TC)을 더 포함하는 반면, 측면 표면(103)과 활성 영역(610) 사이의 에지 영역(690)은 활성 영역(610)에 존재하는 타입의 임의의 기능 트랜지스터 셀이 없다. 각각의 활성 트랜지스터 셀(TC)은 드리프트 구역(120)과 제 1 pn 접합(pn1)을 형성하는 제 2 전도성 타입의 본체/애노드 구역(115) 뿐만 아니라 본체/애노드 구역(115)과 제 2 pn 접합을 형성하는 소스 구역(110)을 포함한다. 소스 구역(110)은 제 1 표면(101)으로부터 반도체 본체(100)로, 예를 들어 본체/애노드 구역(115)으로 연장되는 웰(well)일 수 있다.
게이트 구조(150)는 고농도로 도핑된 다결정 실리콘 층 또는 금속 함유 층을 포함하거나 그것으로 구성될 수 있는 전도성 게이트 전극(155) 뿐만 아니라 반도체 본체(100)로부터 게이트 전극(155)을 분리하는 게이트 유전체(151)를 포함한다. 게이트 유전체(151)는 게이트 전극(155)을 본체/애노드 구역(115)의 채널 부분에 용량적으로 결합한다.
예시된 실시예에서 그리고 이하의 설명을 위해, 제 1 전도성 타입은 n형이고 제 2 전도성 타입은 p형이다. 이하에 개략적으로 설명되는 유사한 고려 사항은 제 1 도전성이 p형이고 제 2 전도성 타입이 n형인 실시예에 적용된다.
게이트 전극(150)에 인가되는 전압이 사전 설정 임계 전압을 초과할 때, 전자는 게이트 유전체(151)에 바로 인접하는 본체/애노드 구역(115)의 채널 부분에 축적되고 제 1 pn 접합(pn1)을 단락시키는 반전 채널을 형성한다.
게이트 구조(150)는 에지 영역(690)에 유휴 게이트 전극(155a)을 포함하는 유휴 부분(150a)을 포함한다. 유휴 게이트 전극(155a) 및 게이트 전극(155)은 서로 전기적으로 그리고 구조적으로 연결되고 동일한 층상 구조의 일부일 수 있다. 게이트 구조체(330)는 유휴 게이트 전극(155a)을 통해 게이트 전극(155)에 연결될 수 있다.
게이트 구조체(330)는 게이트 전극(155)에 각각 전기적으로 연결된 게이트 패드, 게이트 핑거, 및 게이트 러너 중 적어도 하나를 포함할 수 있다. 게이트 패드는 본드 와이어 또는 납땜 클립과 같은 다른 칩 대 리드프레임 또는 칩 대 칩 연결을 위한 랜딩 패드로서 적절한 금속 패드일 수 있다. 게이트 패드는 제 1 부하 전극(310)과 측면 표면(103) 사이에 또는 반도체 본체(100)의 중심 부분 내에 배열될 수 있다. 게이트 러너는 활성 영역(610)을 둘러싸는 금속 라인일 수 있다. 게이트 핑거는 분리된 셀 필드에서 활성 영역(610)을 분리하는 금속 라인일 수 있다. 중간층 유전체(210)는 반도체 본체(100)로부터 게이트 구조체(330)를 분리하고 제 1 부하 전극(310)으로부터 게이트 전극(155)을 절연할 수 있다.
전도성 구조(157)는 유휴 게이트 전극(155a)을 게이트 구조체(330)와 또는 게이트 구조체(330)로부터 중간층 유전체(210)로 연장되는 게이트 접촉 구조(315g)와 구조적으로 그리고 전기적으로 연결한다. 전도성 구조(157)는 집적된 게이트 저항기 또는 다결정 실리콘 다이오드의 일부일 수 있거나 게이트 구조체(330) 아래에서 생략될 수 있다. 전도성 구조(157)와 반도체 본체(100) 사이의 중간층 유전체(210)의 일부는 필드 유전체(211)를 형성한다. 필드 유전체(211)는 유휴 게이트 전극(155a)에 바로 인접하는 일부에서 게이트 유전체 두께에 가까운 제 1 수직 연장부와 게이트 구조체(330) 또는 게이트 접촉 구조(315g)에 바로 인접하는 섹션에서 제 1 수직 연장보다 더 큰 제 2 수직 연장부 사이의 전이부(Tr)를 갖는다. 전이부(Tr)는 연속적일 수 있거나 하나 이상의 단차를 포함할 수 있다.
게이트 전극(155), 유휴 게이트 전극(155a) 및 전도성 구조(157)는 균질 구조일 수 있거나 하나 이상의 금속 함유 층을 포함하는 층상 구조를 가질 수 있다. 일 실시예에 따르면, 게이트 전극(155), 유휴 게이트 전극(155a) 및 전도성 구조(157)는 고농도로 도핑된 다결정 실리콘 층을 포함하거나 그것으로 구성될 수 있다.
게이트 유전체(151)는 반도체 산화물, 예를 들어 열적으로 성장되거나 증착된 산화 실리콘, 반도체 질화물, 예를 들어 증착되거나 열적으로 성장된 질화 실리콘 또는 반도체 옥시나이트라이드, 예를 들어 실리콘 옥시나이트라이드를 포함하거나 그것으로 구성될 수 있다.
제 1 부하 전극(310)은 예를 들어 MCD의 애노드 전극, IGFET의 소스 전극 또는 IGBT의 이미터 전극일 수 있다. 접촉 구조(315)는 제 1 부하 전극(310)을 본체/애노드 구역(115) 및 소스 구역(110)과 전기적으로 연결한다. 제 1 부하 전극(310)은 제 1 부하 단자(L1), 예를 들어 MCD의 애노드 단자, IGBT의 이미터 단자 또는 IGFET의 소스 단자일 수 있거나 그것에 전기적으로 결합되거나 연결될 수 있다.
제 2 표면(102) 및 페데스탈 층(130)에 바로 인접하는 제 2 부하 전극(320)은 MCD의 캐소드 단자, IGBT의 콜렉터 단자 또는 IGFET의 드레인 단자일 수 있는 제 2 부하 단자(L2)를 형성할 수 있거나 그것에 전기적으로 연결될 수 있다.
제 1 및 제 2 부하 전극(310, 320) 각각은 주요 구성 성분(들)으로서, 알루미늄(Al), 구리(Cu), 또는 알루미늄 또는 구리의 합금, 예를 들어 AlSi, AlCu 또는 AlSiCu로 구성되거나 그것을 포함할 수 있다. 다른 실시예에 따르면, 제 1 및 제 2 부하 전극(310, 320) 중 적어도 하나는 주요 구성 성분(들)으로서, 니켈(Ni), 티타늄(Ti), 텅스텐(W), 탄탈룸(Ta), 바나듐(V), 은(Ag), 금(Au), 백금(Pt), 및/또는 팔라듐(Pd)을 포함할 수 있다. 예를 들어, 제 1 및 제 2 부하 전극(310, 320) 중 적어도 하나는 2개 이상의 서브층을 포함할 수 있으며, 각각의 서브층은 주요 구성 성분(들)으로서 Ni, Ti, V, Ag, Au, Pt, W, 및 Pd 중 하나 이상, 예를 들어, 규화물, 질화물 및/또는 합금을 포함한다.
중간층 유전체(210)는 산화 실리콘, 질화 실리콘, 실리콘 옥시나이트라이드, 도핑되거나 도핑되지 않은 실리콘 유리, 예를 들어 붕소 규산염 유리(boron silicate glass(BSG)), 인 규산염 유리(phosphorus silicate glass(PSG)) 또는 붕소 인 규산염 유리(boron phosphorus silicate glass(BPSG))로부터의 하나 이상의 유전체 층을, 예로서 포함할 수 있다.
필드 유전체(211) 내의 전이부(Tr)의 수직 투영부에서, 반도체 본체(100)는 제 2 전도성 타입의 비공핍 가능 연장 구역(170)을 포함한다. 비공핍 가능 연장 구역(170)은 본체/애노드 구역(115) 중 적어도 하나에 전기적으로 연결되고 예로서 본체/애노드 구역(115)의 가장 바깥쪽에 바로 인접하거나 그것과 오버랩할 수 있다. 비공핍 가능 연장 구역(170) 내의 순 도펀트 농도는 각각의 반도체 장치(500)가 그것의 최대 블로킹 정격 내에서 동작될 때 비공핍 가능 연장 구역(170)이 완전히 공핍되지 않도록 충분히 높다.
일 실시예에 따르면, 비공핍 가능 연장 구역(170)의 순 도펀트 농도는 최대 전압이 제 1 및 제 2 부하 전극(310, 320) 사이에 인가될 때 인가된 게이트 전압이 게이트 전압에 대한 반도체 장치(500)의 최대 정격 내에 있으면 비공핍 가능 연장 구역(170)이 게이트 구조체(330)에 인가된 게이트 전압에 관계없이 공핍되지 않게 하는 것이다.
반도체 장치(500)가 본체/애노드 구역(115)과 드리프트 구역(120) 사이의 순방향 바이어스 제 1 pn 접합(pn1)으로 동작될 때, 본체/애노드 구역(115)은 정공을 주입하고 페데스탈 층(130)은 전자를 드리프트 구역(120)으로 주입한다. 주입된 전하 캐리어는 활성 영역(610) 및 에지 영역(690) 둘다에 전하 캐리어 플라즈마를 형성한다. 제 1 pn 접합(pn1)을 역방향 바이어싱한 후에 반도체 장치(500)가 정류될 때 제 2 부하 전극(320)은 전자를 유출하고 제 1 전극(310)은 정공을 유출한다. 에지 영역(690)으로부터 제 1 부하 전극(310)으로 흐르는 정공은 제 1 부하 전극(310)을 활성 영역(610)의 가장 바깥쪽 소스 및 본체/애노드 구역(110, 115)과 전기적으로 연결하는 가장 바깥쪽 접촉 구조(315)로 이동한다. 정공 전류 흐름은 전도성 구조(157)의 수직 투영부 내의 에지 영역(690)의 일부에서 고 정공 농도 및 고 정공 전류 밀도를 야기한다.
다른 한편, 전이부(Tr) 아래의 반도체 본체(100)의 영역에서, 전기 표면 필드 강도가 높아져 증가된 전하 캐리어 증배를 야기한다. 표면 필드 강도 및 정공 전류 흐름의 결과로서, 동적 파괴 전압이 국부적으로 감소되고 필드 유전체(211)가 비가역적으로 손상될 수 있다.
비공핍 가능 연장 구역(170)은 비공핍 가능 연장 구역(170)에서 정지 p형 도펀트의 전하를 보상하는 최대 정공 전류 밀도 이상으로만 표면 전계가 형성되도록 한다. p형 도펀트 농도를 증가시키는 것은 동적 파괴 전압이 국부적으로 증가될 수 있도록 표면 전기 필드 강도를 감소시킨다. 필드 유전체(211)는 더 신뢰성 있고 하프 브리지 회로에서 반도체 장치(500)는 하프 브리지 회로의 정류 스위치의 더 가파르고 더 빠른 게이트 신호를 지속시킬 수 있다.
실리콘 반도체 본체(100)의 경우에, 비공핍 가능 연장 구역 내의 p형 도펀트의 유효 도즈는 2.5E12 cm-2보다 더 크며, 예를 들어 적어도 1E13 cm-2이다. 일 실시예에 따르면, 비공핍 가능 연장 구역(170) 내의 p형 도펀트 도즈는 2E13 cm-2보다 더 크다. 비공핍 가능 연장 구역(170)은 에지 영역(690)에 대한 활성 영역(610)의 가장 바깥쪽 트랜지스터 셀(TC)의 p형 본체/애노드 구역(115)에 바로 인접하거나 오버랩하거나 그것과 전기적으로 연결된다.
비공핍 가능 연장 구역(170) 내에서 불순물 농도는 일정하거나 전이부(Tr)의 수직 연장부가 제 1 수직 연장부로부터 증가하기 시작하는 전이부(Tr)의 시작점과 시작점까지 적어도 1　㎛의 거리에 있는 기준점 사이에서 최대 50%만큼 감소한다. 일 실시예에 따르면, 불순물 농도는 일정하거나, 전이부(Tr)가 증가하는 방향으로 적어도 3　㎛, 예를 들어 적어도 8　㎛의 거리에 걸쳐 시작점까지 최대 50%만큼 벗어난다.
제 1 표면(101)에 수직인 비공핍 가능 연장 구역(170)의 수직 연장부는 트랜지스터 셀(TC)의 본체/애노드 구역(115)의 수직 연장부를 초과할 수 있다.
도 1b의 반도체 장치(500)는 전용 접촉 구조(315a)가 제 1 부하 전극(310)을 직접 에지 영역(690) 내의 비공핍 가능 연장 구역(170)과 전기적으로 연결한다는 점에서 도 1a의 반도체 장치(500)와 다르다. 전용 접촉 구조(315a)는 임의의 소스 구역(110)으로부터 공간적으로 분리된다. 필드 유전체(211)의 전이부(Tr)는 전도성 구조(157)에서 수직 단차에 대응하는 단차를 포함한다.
도 1c의 반도체 장치(500)는 도 1a의 반도체 장치(500)에 기초한 초접합 IGFET이다. 제 1 부하 전극(310)은 소스 단자(S)에 전기적으로 연결된 소스 전극으로서 효과적이다. 제 2 부하 단자(320)는 드레인 전극(D)으로서 효과적이다. 측면 표면(103)에 바로 인접하는 에지 영역(690)의 일부에 형성된 에지 종결 구성(195)은 제 2 부하 전극(320)에 대향하는 반도체 본체(100)의 전면 측 상의 드레인 전극 구성(325)을 포함할 수 있다.
드리프트 구역(120)은 제 1 전도성 타입의 제 1 구역(181) 및 제 2 도전성 타입의 제 2 구역(182)을 포함하는 초접합 구조(180)를 포함할 수 있다. 적어도 제 2 구역(182) 또는 적어도 제 1 구역(181)은 예를 들어 연속 에피택시 및 주입 단계에서 주입에 의해 형성된 주상 구조일 수 있다. 다른 실시예에 따르면, 제 2 구역(182)은 p형 도펀트를 함유하는 재료를 제 1 구역(181) 사이에 일시적으로 형성된 트렌치로 증착함으로써 또는 도펀트를 제 1 표면(101)으로부터 일시적으로 연장되는 트렌치의 측벽을 통해 드리프트 구역(120)으로 도입함으로써 형성된다.
제 2 구역(182)의 측단면 영역은 둥근 코너를 갖거나 갖지 않는 원, 계란형, 타원 또는 직사각형일 수 있고, 제 1 구역(181)은 메시로 배열된 제 2 구역(182)을 갖는 그리드를 형성할 수 있다. 다른 실시예에 따르면, 제 1 구역(181)의 측단면 영역은 둥근 코너를 갖거나 갖지 않는 원, 타원, 계란형 또는 직사각형이고, 제 2 구역(182)은 메시로 배열된 제 1 구역(181)을 갖는 그리드를 형성한다. 추가 실시예에 따르면, 제 1 및 제 2 구역(181, 182)은 규칙적인 스트라이프 패턴을 형성하고, 스트라이프는 활성 영역(610)의 상당 부분을 통해 연장될 수 있거나 활성 영역(610)을 교차할 수 있다.
제 1 및 제 2 구역(181, 182) 내의 도펀트 농도는 초접합 구조(180)를 포함하는 드리프트 구역(120)의 일부가 반도체 장치(500)의 역 블로킹 모드에서 완전히 공핍될 수 있도록 서로 조정될 수 있다.
일 실시예에 따르면, 제 1 및 제 2 구역(181, 182)은 활성 영역(610) 내에서 배타적으로 형성될 수 있는 반면, 에지 영역(690) 또는 게이트 패드, 게이트 핑거 및/또는 게이트 러너와 같은 게이트 구조체의 수직 투영부 내의 게이트 영역은 임의의 초접합 구조가 없으며, 예를 들어 임의의 제 1 및 제 2 구역(181, 182)이 없다. 예를 들어, 반도체 장치(500)는 에지 영역(610) 및 게이트 영역의 수직 투영부 내의 제 1 구역(181)보다 더 낮은 순 불순물 농도를 갖는 제 1 전도성 타입의 활성 영역(610) 및 진성만의 또는 약하게 도핑된 영역에 제 1 및 제 2 구역(181, 182)을 갖는 초접합 구조를 포함할 수 있다. 대안으로, 제 1 구역(181) 및 제 2 구역(182)은 관심 영역에 낮은 순 도펀트 농도의 영역을 형성하기 위해 에지 영역(610) 및/또는 게이트 영역의 수직 투영부에서 오버랩할 수 있다.
예시된 실시예에 따르면, 제 1 및 제 2 구역(181, 182)을 갖는 초접합 구조는 활성 영역(610) 및 에지 영역(690) 둘다에 형성된다. 공핍 가능 연장 구역(175)은 예시된 단면 라인을 따라 에지 영역(690)에서 비공핍 가능 연장 구역(170) 및 제 2 구역(182)의 하나, 일부 또는 모두에 바로 인접하거나 그것과 오버랩할 수 있다.
공핍 가능 연장 구역(175) 내의 p형 도펀트 도즈는 공핍 가능 연장 구역(175)이 반도체 장치(500)의 블로킹 모드에서 완전히 공핍되도록 충분히 낮다. 예를 들어, 공핍 가능 연장 구역(175) 내의 주입된 p형 도펀트 도즈는 최대 3.5E12 cm-2의 주입 도즈에서 기인할 수 있으며 분리 효과를 고려할 때 실리콘에서 최대 2E12 cm-2의 나머지 유효 p형 도펀트 도즈를 야기한다.
제 1 표면(101)에 수직인 비공핍 가능 연장 구역(170)의 수직 연장부는 트랜지스터 셀(TC)의 본체/애노드 구역(115)의 수직 연장부를 초과할 수 있다. 예를 들어, 역방향 바이어스 모드에서, 제 1 표면(101)으로 배향되는 반도체 본체(100) 내의 공핍 구역의 에지는 본체/애노드 구역(115) 및 제 2 구역(182)을 포함하는 p형 구조에서보다 비공핍 가능 연장 구역(170)에서 제 1 표면(101)까지 더 큰 거리를 가질 수 있다.
반도체 장치(500)가 정류될 때 제 1 및 제 2 구역(181, 182)이 공핍되며, 제 2 구역(182)에서 정공은 수직 방향을 따라 이동하고 제 1 표면(101)에 도달한다. 에지 영역(690)에서, 제 1 표면(101)에서 다음 접촉 구조(315)의 방향으로의 최종 정공 전류는 본체 pn 접합(pn1)의 순방향 바이어스 모드에서 드리프트 구역(120)으로 주입된 정공에서 기인하는 정공 전류에 추가된다. 그 결과, 초접합 장치에서 위에서 논의된 효과는 정공의 더 큰 부분이 먼저 제 1 표면(101)에 안내되고 그 다음에 제 1 표면을 따라 제 1 콘택트(315)의 방향으로 안내되므로 더 중요하다. 효과는 활성 영역(610)에서 제 2 구역(182)이 전자 방출을 가속하므로 훨씬 더 현저할 수 있고, 최종적으로 정공 전류는 활성 영역(610)에서 핀치 오프(pinch off)될 때, 에지 영역(690)은 여전히 정공을 방출하고 누설 인덕턴스로 인해 더 증가된 정공 전류 밀도를 유지한다.
공핍 가능 연장 구역(175)은 에지 영역(690)의 제 2 구역(182) 중 적어도 하나 또는 일부로부터 제 1 부하 전극(310)을 연장 구역(170, 175)과 전기적으로 연결하는 접촉 구조(315)를 향해 진행하는 전체 정공 전류에 대해 영향을 주는 저항을 감소시키고, 스위칭 손실을 감소시킬 수 있다.
게다가, 비교적 높은 정공 전류 밀도는 필드 유전체(211)의 동적 파괴 전압을 상당히 감소시킨다. 그 대신에, 비공핍 가능 연장 구역(170)은 정공 전류 밀도가 거의 1 자릿수만큼 증가될지라도 측방 전안 블로킹 능력에 상당히 악영향을 주지 않으면서 표면 전기 필드 강도를 국부적으로 감소시킨다.
도 1d의 반도체 장치(500)는 공핍 가능 연장 구역(175)이 비공핍 가능 연장 구역(170)과 측면 표면(103) 사이의 에지 영역(690) 내의 모든 제 2 구역(182)에 연결된다는 점에서 그리고 제 1 전도성 타입의 스페이서 구역(173)이 제 1 표면(101)으로부터 공핍 가능 연장 구역(175)을 분리한다는 점에서 도 1c의 초접합 IGFET와 다르다. 스페이서 구역(173)은 필드 유전체(211) 상의 정류 동안 활성 영역(610)의 방향으로 흐르는 정공의 효과를 감소시킨다. 표면 전계가 더 균일하고, 정공 전류 흐름을 따르는 통합된 이온화 전하가 감소되고 동적 파괴 전압이 더 증가된다.
도 1e의 반도체 장치(500)는 도 1a의 반도체 장치(500)에 기초한 IGFET이다. 드리프트 구역(120)의 적어도 2배의 도펀트 농도를 갖는 필드 정지 층(128)은 페데스탈 층(130)으로부터 드리프트 구역(120)을 분리한다. 다른 실시예에서, 제 1 구역(181)에서보다 더 낮은 도펀트 농도를 갖는 버퍼 층은 페데스탈 층(130)과 제 2 구역(182) 사이에 형성된다.
트랜지스터 셀(TC)은 제 1 표면(101)으로부터 반도체 본체(100)로 연장되는 매립된 게이트 전극(155)을 포함하는 게이트 구조(150)를 갖는 수직 트랜지스터 셀(TC)이다. 유전체 구조(205)는 매립된 게이트 전극(155)으로부터 제 1 부하 전극(310)을 분리할 수 있다.
다른 실시예는 p형을 갖거나 p형 구역을 포함하는 페데스탈 층(130)을 갖는 도 1c 내지 도 1e의 IGFET에 기초하여 IGBT를 나타낼 수 있다. IGBT에 대해, 제 1 부하 전극(310)은 이미터 단자를 형성하거나 그것에 전기적으로 연결되거나 결합된 이미터 전극으로서 효과적이다. 제 2 부하 전극(320)는 콜렉터 전극으로서 효과적이고, 콜렉터 단자를 형성하거나 그것에 전기적으로 연결된다.
도 1f의 반도체 장치(500)는 본체/애노드 구역(115)과 드리프트 구역(120) 사이에 장벽 층(121)을 포함할 수 있는 MCD이다. 페데스탈 층(130)은 제 1 전도성 타입의 제 1 구역(131) 및 드리프트 구역(120)과 제 2 표면(102) 사이에 연장되는 제 2 전도성 타입의 제 2 구역(132)을 각각 포함할 수 있다. 트랜지스터 셀(TC)은 MCD의 정상 순방향 바이어스 상태에서 스위칭 오프된다. 정류 전에, 게이트 전극(155)에 인가된 전위는 반전 층을 소스 구역(110)으로부터 본체/애노드 구역(115)을 통해 드리프트 구역(120)으로 생성한다. 반전 층은 본체/애노드 구역(115)과 드리프트 구역(120) 사이에서 제 1 pn 접합(pn1)을 단락시키고, 본체/애노드 구역(115)으로부터 드리프트 구역(120)으로의 정공 주입을 감소시키거나 억제한다. 드리프트 구역(120) 내의 캐리어 플라즈마가 감소되고 복구 전하가 감소될 수 있다. 장벽 층(121)은 게이트 구조(150) 사이의 주입을 반전 층까지의 거리에서 회피하기 위해 제 1 pn 접합(pn1)을 따라 횡 전압 강하를 감소시킨다.
MGD(MOS gated diode) 셀을 포함하는 IGFET를 참조하는 일 실시예에 따르면, 반도체 장치(500)는 제 1 부하 전극(310)에 전기적으로 연결된 게이트 전극을 갖는 IGFET 셀 및 MGD 셀을 포함할 수 있다. 반도체 장치(500)의 역 전도 모드에서, 제 1 및 제 2 부하 전극(310, 320) 사이의 전류 흐름은 본체/애노드 구역(115)이 MGD의 제 1 부하 전극(310) 및 게이트 전극에 대해 네거티브 바이어싱되는 것을 야기하고 반전 층은 본체/애노드 구역(115)에 형성될 수 있다. 역 모드에서 반도체 장치(500)를 통과한 전체 전류가 평균 전류 흐름 밀도 임계값보다 위에 있으면, 그것은 전형적으로 제 1 pn 접합(pn1)을 가로지르는 전체 전류 흐름의 경우와 비교하여 전기 손실을 감소시키는 단극 전류 흐름에 의해 지배된다.
도 2a 내지 도 2g는 도 1a 내지 도 1e의 반도체 장치(500) 중 어느 것에 대한 비공핍 가능 연장 구역(170)의 측방 연장부의 실시예를 예시하는 반도체 장치(500)의 측단면을 나타낸다.
기능 트랜지스터 셀이 없는 에지 영역(690)은 반도체 본체(100)의 측면 표면(103)으로부터 기능 트랜지스터 셀을 포함하는 활성 영역(610)을 분리한다. 에지 영역(690)은 게이트 구조체(330)의 수직 투영부에 게이트 영역(695)을 포함한다. 예시된 실시예에서, 게이트 영역(695)은 단일 게이트 패드를 포함하는 게이트 구조체(330)에 할당된다. 다른 실시예에 따르면, 게이트 구조체(330)는 하나보다 더 많은 게이트 패드, 게이트 러너, 및/또는 하나 이상의 게이트 핑거를 포함할 수 있고 게이트 영역(695)은 금속화 평면에 게이트 전극과 게이트 패드 사이의 전기 연결의 섹션을 형성하는 게이트 핑거 및/또는 게이트 러너의 수직 투영부에 추가 부분을 포함할 수 있다. 게이트 패드 및 게이트 영역(695)은 코너 내에 또는 반도체 본체(100)의 측방 측 중 하나를 따라 배열될 수 있다. 게이트 러너는 활성 영역(610)을 둘러쌀 수 있다. 게이트 핑거는 분리 셀 필드에서 활성 영역(610)을 분리할 수 있다.
도 2a는 게이트 영역(695)을 스페어링하는 원주 라인(CL)을 따라 활성 영역(610)을 완전히 둘러싸는 비공핍 가능 연장 구역(170)을 도시한다. 원주 라인(CL)을 따라, 비공핍 가능 연장 구역(170)의 순 도펀트 농도는 일정하다. 공핍 가능 연장 구역(175)은 측면 표면(103)으로 배향되는 측면에서 에지 영역(690) 내의 비공핍 가능 연장 구역(170)과 바로 인접하거나 그것과 오버랩할 수 있다.
도 2b는 원주 라인(CL)을 따라 비공핍 가능 연장 구역의 제 1 섹션(170a) 내의 거의 일정한 제 1 순 도펀트 농도(p1+) 및 제 2 섹션(170b) 내의, 제 1 순 도펀트 농도(p1+)보다 더 큰, 예를 들어 그것의 적어도 2배인 증대된 제 2 순 도펀트 농도(p2+)를 갖는 일 실시예를 나타낸다. 제 2 섹션(170b)은 반도체 본체(100)의 코너에 가까운 측방 만곡 섹션 및/또는 활성 영역(610)과 게이트 영역(695) 사이의 섹션일 수 있다. 제 1 섹션(170a)은 제 2 섹션(170b)을 연결하는 직선 섹션일 수 있다.
제 2 섹션(170b)은 관심 도펀트를 국부적으로 증가된 주입 도즈로 주입함으로써 또는 원주 라인(CL)을 따라 균일한 주입 도즈를 갖는 제 1 임플란트 및 제 2 섹션에서 선택적으로 효과적인 제 2 임플란트를 수행함으로써 형성될 수 있다.
제 2 섹션(170b) 내의 더 높은 도펀트 농도는 코너에 가깝고 게이트 영역(695)에 가까우며 소스 및 본체 콘택트가 없는 반도체 본체(100)의 더 넓은 부분, 예를 들어 게이트 영역(695) 내의 그리고 코너에 가까운 증가된 정공 전류 밀도에서 기인하는 증가된 정공 전류를 보상할 수 있으며, 더 많은 정공은 원주 라인(CL)을 따라 연장 구역(170, 175)의 길이 단위 당 할당된다.
원주 라인(CL)을 따른 비공핍 가능 연장 구역(170)의 도펀트 농도 프로파일은 제 1 및 제 2 도펀트 농도 사이의 도펀트 농도를 갖는 추가 섹션을 포함할 수 있다. 비공핍 가능 연장 구역의 제 1 섹션(170a)은 적어도 2.5E12　cm-2, 예를 들어 적어도 1E13　cm- 2 의 도펀트 도즈 또는 2E13　cm-2보다 더 큰 도펀트 도즈를 함유할 수 있다. 제 2 섹션(170b)은 제 1 도펀트 도즈의 적어도 2배, 예를 들어 제 1 도펀트 도즈의 적어도 4배인 도펀트 도즈를 함유할 수 있다.
도 2c의 반도체 장치(500)에서, 비공핍 가능 연장 구역(170)은 게이트 영역(695) 내의 게이트 패드의 수직 투영부에 형성된 확대된 부분(170x)을 포함한다. 확대된 부분(170x)은 완성 게이트 영역(695) 위에 연장될 수 있고 적어도 게이트 패드를 포함하는 게이트 구조체의 완성 수직 투영부를 오버랩할 수 있다. 비공핍 가능 연장 구역(170)의 추가 부분은 도 2a를 참조하여 설명된 바와 같은 활성 영역(610)을 둘러싼다.
도 2d에서, 비공핍 가능 연장 구역(170)은 게이트 영역(695) 내의 게이트 패드의 수직 투영부에 배타적으로 형성된다. 비공핍 가능 연장 구역(170)은 게이트 핑거 및/또는 게이트 러너에 할당된 게이트 영역(695)의 추가 섹션에 추가 섹션을 포함할 수 있다.
도 2e의 반도체 장치(500)는 게이트 영역(695)의 완전하거나 적어도 주요 부분 위에 연장되고 게이트 패드의 수직 투영부의 적어도 주요 부분과 오버랩되는 증대된 도펀트 농도(170b)의 섹션을 비공핍 가능 연장 구역(170)이 포함한다는 점에서 도 2b의 것과 다르다. 비공핍 가능 연장 구역(170)은 게이트 핑거 및/또는 게이트 러너에 할당된 게이트 영역(695)의 추가 섹션에서 추가 섹션을 포함할 수 있다.
도 2f는 원주 라인(CL)을 따라 배열되는 절연된 세그먼트를 포함하는 비공핍 가능 연장 구역(170)을 갖는 일 실시예를 나타낸다. 세그먼트는 반도체 본체(100)의 코너 내의 만곡 섹션 및/또는 활성 영역(610)과 게이트 영역(695) 사이의 섹션일 수 있다.
도 2g는 측방 측 중 하나를 따라 배열되고 반도체 본체(100)의 횡 중심 축에 대해 대칭인 게이트 영역(695)을 갖는 레이아웃을 나타낸다. 공핍 가능 및 비공핍 가능 연장 구역(175, 170)의 섹션은 게이트 영역(695)에 완전히 걸쳐질 수 있다. 추가 실시예에서, 게이트 패드는 활성 영역(610)의 중앙에 위치될 수 있다.
도 3은 게이트 구조체(330)의 수직 투영부의 일부에 적어도 형성된 비공핍 가능 연장 구역(170)을 갖는 반도체 장치(500)를 나타낸다. 비공핍 가능 연장 구역(170)은 게이트 구조체(330)의 수직 투영부의 적어도 40%, 예를 들어 적어도 80%에 걸쳐 연장될 수 있다. 일 실시예에 따르면, 비공핍 가능 연장 구역(170)은 게이트 구조체(330)의 전체 수직 투영부에 걸쳐 연장된다. 게이트 구조체(330), 게이트 구조체(330)를 유휴 게이트 전극(155a)과 전기적으로 연결하는 전도성 구조(157)뿐만 아니라 도 3에 도시된 바와 같은 비공핍 가능 연장 구역(170)의 배치는 도 1a 내지 도 1f를 참조하여 설명된 반도체 장치(500) 중 어느 것과 결합될 수 있다. 중간층 유전체 구조(200)는 반도체 본체(100)의 제 1 표면(101)에 인접한다. 에지 영역(690)에서, 중간층 유전체 구조(200)는 반도체 본체(100)로부터 게이트 구조체(330)를 분리한다. 중간층 유전체 구조(200)는 전도성 구조(157)를 포함할 수 있으며, 필드 유전체(211)는 반도체 본체(100)로부터 전도성 구조(157)를 분리하고 캡핑 유전체(212)는 게이트 구조체(330)로부터 전도성 구조(157)를 분리한다.
반도체 본체(100) 내의 게이트 구조체(330)의 적어도 일부의 수직 투영부는 트랜지스터 셀(TC)의 본체/애노드 구역(115)의 전도성 타입의 비공핍 가능 연장 구역(170)이다. 게이트 구조체(330)는 본드 와이어 또는 납땜 클립과 같은 다른 칩 대 리드프레임 또는 칩 대 칩 연결을 위한 랜딩 패드로서 적절한 게이트 패드일 수 있다. 게이트 패드는 전도성 구조(157)와 직접 연결될 수 있다. 전도성 구조(157)는 집적된 게이트 저항기 또는 다결정 실리콘 다이오드의 일부일 수 있거나 게이트 패드 하부에서 생략될 수 있다. 추가 상세 설명을 위해 도 1a 내지 도 2g의 설명이 참조된다.
정류 중에, 비공핍 가능 연장 구역(170)은 에지 영역(690)과 에지 영역(690)으로 배향되는 제 1 부하 전극(310)의 가장 바깥쪽 콘택트 사이의 정공 전류 흐름에 영향을 주는 저항을 감소시킨다. 정공 전류 흐름의 경우에 완전히 공핍되고 그 결과 비교적 높은 옴 저항을 갖는 공핍 가능 연장 구역과 비교하여, 비공핍 가능 연장 구역(170)은 완전히 공핍되지 않고, 따라서 정공의 공핍 공정을 개선하고 동적 스위칭 손실을 감소시킨다. 비공핍 가능 연장 구역(170) 없이, 게이트 구조체(330)의 용량이 제 2 구역(182)의 공핍 후에 게이트 대 드레인 용량(Cgd)에 추가되지만, 비공핍 가능 연장 구역(170)은 게이트 대 드레인 용량(Cgd)이 증가되지 않거나 더 낮은 정도로 증가되어 결국 감소된 스위칭 손실을 야기하도록 게이트 구조체(330)를 차폐한다.
도 4의 다이어그램은 부하 전류(Isat)의 함수로서 스위칭 손실(Eoff)을 개략적으도 도시한다. 비공핍 가능 연장 구역이 없는 비교 예(791)는 비공핍 가능 연장 구역을 포함하는 비교 가능 장치(792)와 같이 더 높은 스위칭 손실을 나타낸다. 비공핍 가능 연장 구역은 정류 손실을 감소시킨다. 공진 응용에서 반도체 장치(500)에 용량적으로 저장된 에너지가 회수되므로, 게이트 구조체(330)에서 기인하는 손실은 전체 정류 손실의 3분의 1에 기여할 수 있다.
도 5a 내지 도 5d는 Vdd와 Gnd 사이에 직렬로 연결된 부하 전류 경로를 갖는 2개의 반도체 스위칭 장치(711, 712)에 기초하여 하나 이상의 하프 브리지 회로(710)를 포함하는 전자 회로(700)를 나타낸다. 반도체 스위칭 장치(711, 712)는 IGFET 또는 IGBT일 수 있다. 반도체 스위칭 장치(711, 712) 중 적어도 하나는 이전 도면의 반도체 장치(500) 중 하나일 수 있거나 하나를 포함할 수 있다. 하프 브리지 회로(710) 또는 완성 전자 회로(700)는 파워 모듈에 집적될 수 있다.
전자 회로(700)는 제 1 게이트 신호를 제 1 드라이버 단자(Gout1)에서 그리고 제 2 게이트 신호를 제 2 드라이버 단자(Gout2)에서 생성하고 구동하는 게이트 드라이버 회로(720)를 포함할 수 있다. 제 1 및 제 2 드라이버 단자(Gout1, Gout2)는 반도체 스위칭 장치(711, 712)의 게이트 단자(G)에 전기적으로 결합되거나 연결된다. 게이트 드라이버 회로(720)는 규칙적인 스위칭 사이클 동안에 제 1 및 제 2 스위칭 장치(711, 712)가 온 상태에서 교호하도록 게이트 신호를 제어한다. 불포화 사이클 동안에, 게이트 드라이버 회로(720)는 스위칭 장치(711, 712) 중 하나를 온 상태로 스위칭하기 전에 불포화 펄스를 인가할 수 있다.
도 5a에서, 스위칭 장치(711, 712)는 제 1 스위칭 장치(711)의 소스 단자(S) 및 제 2 스위칭 장치(712)의 드레인 단자(D)가 스위칭 단자(Sw)에 전기적으로 연결된 n-IGFET이다.
도 5b에서, 제 1 스위칭 장치(711, 712)는 p-IGFET이고 제 2 스위칭 장치(712)는 n-IGFET이다.
도 5c에서, 스위칭 장치(711, 712)는 제 1 스위칭 장치(711)의 이미터 단자(E) 및 스위칭 단자(Sw)에 전기적으로 연결된 제 2 스위칭 장치(712)의 콜렉터 단자(C)를 갖는 n-채널 IGBT이다.
도 5d는 부하 경로가 병렬로 연결되고 풀 브리지 구성에서 동작되는 2개의 하프 브리지(710)를 갖는 전자 회로(700)를 도시한다. 부하(900), 예를 들어 유도 부하는 2개의 하프 브리지(710)의 스위칭 단자(Sw)에 연결될 수 있다. 부하(900)는 예로서 스위칭 모드 전원에서의 모터 와인딩, 유도 쿠킹 플레이트(inductive cooking plate) 또는 트랜스포머 와인딩일 수 있다. 다른 실시예에 따르면, 전자 회로(700)는 3개의 와인딩으로 모터를 구동하는 3개의 하프 브리지(710)를 포함할 수 있고, 각각의 와인딩은 모터 와인딩의 스타 노드와 하프 브리지(710)의 스위칭 단자(Sw) 중 하나 사이에 연결된다.
특정 실시예가 본 명세서에 예시되고 설명되었지만, 당업자는 다양한 대체 및/또는 균등 구현이 본 발명의 범위를 벗어나지 않으면서 도시되고 설명된 특정 실시예를 대체할 수 있다는 점을 이해할 것이다. 본 출원은 본 명세서에서 논의된 특정 실시예의 임의의 개조들 또는 변형들을 망라하도록 의도된다. 따라서, 본 발명은 청구범위 및 그것의 균등물에 의해서만 제한되도록 의도된다.

Claims (21)

  1. 반도체 본체- 상기 반도체 본체의 활성 영역에는 트랜지스터 셀이 배열되고 상기 반도체 본체의 상기 활성 영역과 측면 표면(a side surface) 사이의 에지 영역에는 상기 트랜지스터 셀이 포함되지 않음 -와,
    상기 반도체 본체의 제 1 표면에 인접하고, 상기 에지 영역에서 상기 반도체 본체로부터 상기 트랜지스터 셀의 게이트 전극에 연결된 전도성 구조를 분리하는 필드 유전체 - 상기 필드 유전체는 제 1 수직 연장부(vertical extension)로부터 더 큰 제 2 수직 연장부로의 전이부(a transition)를 포함함 - 와,
    상기 트랜지스터 셀의 본체/애노드 구역의 전도성 타입이고 상기 본체/애노드 구역 중 적어도 하나에 전기적으로 연결된 비공핍 가능 연장 구역(a non-depletable extension zone) - 상기 전이부는 상기 비공핍 가능 연장 구역의 수직 투영부에 있음 - 을 포함하되,
    상기 비공핍 가능 연장 구역은 상기 활성 영역을 둘러싸고 제 1 섹션에서 제 1 도펀트 도즈 그리고 제 2 섹션에서 제 1 도펀트 농도보다 더 높은 제 2 도펀트 농도를 포함하고, 상기 제 2 섹션은 절곡부(bends)를 포함하는
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 비공핍 가능 연장 구역은 금속 부하 전극에 전기적으로 연결되는
    반도체 장치.
  3. 제 1 항에 있어서,
    상기 비공핍 가능 연장 구역은 2.5E12　cm-2보다 더 큰 유효 도펀트 도즈(an effective dopant dose)를 포함하는
    반도체 장치.
  4. 제 1 항에 있어서,
    상기 본체/애노드 구역의 상기 전도성 타입이고, 상기 비공핍 가능 연장 구역에 바로 인접하고, 상기 비공핍 가능 연장 구역과 상기 측면 표면 사이에 배열되는 공핍 가능 연장 구역(a depletable extension zone)을 더 포함하는
    반도체 장치.
  5. 제 4 항에 있어서,
    상기 공핍 가능 연장 구역은 최대 2.0E12 cm-2의 유효 도펀트 도즈를 포함하는
    반도체 장치.
  6. 제 4 항에 있어서,
    상기 제 1 표면과 상기 공핍 가능 연장 구역 사이에 있고 상기 공핍 가능 연장 구역과 pn 접합을 형성하는 스페이서 구역을 더 포함하는
    반도체 장치.
  7. 제 1 항에 있어서,
    상기 전도성 구조는 상기 트랜지스터 셀의 게이트 구조체와 게이트 전극 사이의 전기 연결의 섹션인
    반도체 장치.
  8. 제 1 항에 있어서,
    상기 비공핍 가능 연장 구역은 상기 트랜지스터 셀 중 적어도 하나의 본체/애노드 구역에 바로 인접하는
    반도체 장치.
  9. 제 1 항에 있어서,
    상기 제 1 표면에 수직인 상기 비공핍 가능 연장 구역의 수직 연장부는 상기 트랜지스터 셀의 상기 본체/애노드 구역의 수직 연장부를 초과하는
    반도체 장치.
  10. 제 1 항에 있어서,
    상기 본체/애노드 구역의 상기 전도성 타입에 의해 주어진 제 2 전도성 타입과 반대인 제 1 전도성 타입의 제 1 구역과,
    상기 제 2 전도성 타입의 제 2 구역을 더 포함하며,
    상기 제 1 구역 및 상기 제 2 구역은 상기 반도체 본체에서 상기 활성 영역 및 상기 에지 영역에 교대로 배열되고, 상기 활성 영역에서 상기 제 2 구역은 상기 본체/애노드 구역에 바로 인접하고 상기 제 1 구역은 상기 본체/애노드 구역과 pn 접합을 형성하는
    반도체 장치.
  11. 제 1 항에 있어서,
    상기 비공핍 가능 연장 구역 내의 불순물 농도는 상기 전이부의 수직 연장부가 상기 제 1 수직 연장부로부터 증가하기 시작하는 상기 전이부의 시작점과 상기 시작점과 적어도 1　㎛의 거리에 있는 기준점 사이에서 50%를 초과할 만큼 감소하지 않는
    반도체 장치.
  12. 삭제
  13. 삭제
  14. 제 1 항에 있어서,
    상기 비공핍 가능 연장 구역은 상기 활성 영역과 상기 측면 표면 사이의 제 1 섹션에서 제 1 도펀트 도즈 그리고 상기 활성 영역과 게이트 구조체의 상기 수직 투영부 내의 게이트 영역 사이의 제 2 섹션에서 제 1 도펀트 농도보다 더 높은 제 2 도펀트 농도를 포함하는
    반도체 장치.
  15. 반도체 본체- 상기 반도체 본체의 활성 영역에는 트랜지스터 셀이 배열되고 상기 반도체 본체의 상기 활성 영역과 측면 표면 사이의 에지 영역에는 상기 트랜지스터 셀이 포함되지 않음 -와,
    상기 반도체 본체의 제 1 표면에 인접하고, 상기 에지 영역에서 상기 반도체 본체로부터 게이트 구조체를 분리하는 중간층 유전체 구조- 상기 게이트 구조체는 금속 패드와 금속 라인 중 적어도 하나이고, 상기 게이트 구조체는 상기 트랜지스터 셀의 게이트 전극에 전기적으로 연결된 다결정 실리콘으로 구성된 도전성 구조에 전기적으로 연결됨 -와,
    상기 반도체 본체 내의 비공핍 가능 연장 구역- 상기 비공핍 가능 연장 구역은 상기 게이트 구조체의 수직 투영부 전체 내에 존재하고 상기 트랜지스터 셀의 본체/애노드 구역의 전도성 타입이며 상기 본체/애노드 구역 중 하나에 전기적으로 연결됨 -을 포함하되,
    상기 비공핍 가능 연장 구역은 상기 활성 영역을 둘러싸고 제 1 섹션에서 제 1 도펀트 도즈 그리고 제 2 섹션에서 제 1 도펀트 농도보다 더 높은 제 2 도펀트 농도를 포함하고, 상기 제 2 섹션은 절곡부(bends)를 포함하는
    반도체 장치.
  16. 삭제
  17. 제 15 항에 있어서,
    상기 비공핍 가능 연장 구역은 부하 전극에 전기적으로 연결되는
    반도체 장치.
  18. 제 15 항에 있어서,
    상기 비공핍 가능 연장 구역은 2.5E12 cm-2보다 더 큰 유효 도펀트 도즈를 포함하는
    반도체 장치.
  19. 제 15 항에 있어서,
    상기 본체/애노드 구역의 상기 전도성 타입이고, 상기 비공핍 가능 연장 구역에 바로 인접하고, 상기 비공핍 가능 연장 구역과 상기 측면 표면 사이에 배열되는 공핍 가능 연장 구역을 더 포함하는
    반도체 장치.
  20. 제 19 항에 있어서,
    상기 공핍 가능 연장 구역은 최대 2.0E12 cm-2의 유효 도펀트 도즈를 포함하는
    반도체 장치.
  21. 반도체 본체- 상기 반도체 본체의 활성 영역에는 트랜지스터 셀이 배열되고 상기 반도체 본체의 상기 활성 영역과 측면 표면 사이의 에지 영역에는 상기 트랜지스터 셀이 포함되지 않음 -와,
    상기 반도체 본체의 제 1 표면에 인접하고, 상기 에지 영역에서 상기 반도체 본체로부터 상기 트랜지스터 셀의 게이트 전극에 연결된 전도성 구조를 분리하는 필드 유전체 - 상기 필드 유전체는 제 1 수직 연장부로부터 더 큰 제 2 수직 연장부로의 전이부를 포함함 - 와,
    상기 트랜지스터 셀의 본체/애노드 구역의 전도성 타입이고, 상기 본체/애노드 구역 중 적어도 하나에 전기적으로 연결된 비공핍 가능 연장 구역 - 상기 전이부는 상기 비공핍 가능 연장 구역의 수직 투영부에 있음 - 을 포함하되,
    상기 비공핍 가능 연장 구역은 상기 활성 영역을 둘러싸고 제 1 섹션에서 제 1 도펀트 도즈 그리고 제 2 섹션에서 제 1 도펀트 농도보다 더 높은 제 2 도펀트 농도를 포함하고, 상기 제 2 섹션은 절곡부를 포함하는
    하프 브리지 회로.
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