KR101708939B1 - 반도체 발광 장치 및 반도체 발광 장치의 제조 방법 - Google Patents
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Abstract
제 1 도전형의 제 1 반도체 층; 제 2 도전형의 제 2 반도체 층; 및 제 1 반도체 층과 제 2 반도체 층 사이에 제공된 발광층을 포함하는 발광 장치로서, 이 장치는, 제 1 반도체 층상에 형성된 제 1 전극; 제 2 반도체 층상에 형성된 제 2 전극; 및 제 2 반도체 층과 제 2 전극을 커버하는 투광 전극을 포함하며, 제 2 전극과 제 2 반도체 층 사이의 접촉은 비옴성 (non-ohmic) 이며, 제 2 전극은, 하부층 및 투광 전극과의 접촉 저항이 하부층의 접촉 저항 보다 낮은 상부층을 포함하는 적층 구조를 가지며, 제 2 전극의 일부는 투광 전극에 형성된 개구부를 통해 노출된다.
Description
본 발명은 반도체 발광 장치에 관한 것으로, 특히 발광 다이오드 (이하, LED 라 칭함) 의 전극 구조에 관한 것이다.
도 1a 및 도 1b 는 종래의 LED 칩 (100) 의 구조를 도시한다. 예를 들어, 일본 특허 출원 공개 공보 제 2001-345480 호를 참조한다. LED 칩 (100) 은 사파이어 기판 (101), n-층 (102), 발광층 (103), p-층 (104), 투명 전극 (105), n-층 (102) 상에 형성된 n-전극 (106), 및 투명 전극 (105) 상에 형성된 p-전극 (107) 을 갖는다. p-층 (104) 이 n-층 (102) 보다 도전성이 낮고 막 두께가 얇기 때문에, 전류가 p-층에서 LED 칩의 평면 방향으로 확산되는 것은 어렵다. 따라서, 전류가 평면 방향에서 확산하게 하고 발광층 (103) 으로부터의 광이 투과할 수 있게 하는 투명 전극 (105) 이 p-층(104) 의 표면상에 제공된다. p-층 (104) 과 p-전극 (107) 사이에 투명 전극 (105) 을 제공함으로써, 발광 구동 전류가 LED 칩 (100) 의 평면 방향으로 확산되게 되어서, 발광 휘도 분포의 면내 균일성이 개선될 수 있다. 그러나, 투명 전극만을 제공하면, 그 효과는 충분하지 못하고, 전류 집중 (current concentration) 및 발광 집중이 p-전극과 n-전극의 주변 및 이들 전극을 조인하는 직선 부근에서 발생한다. 따라서, n-전극 (106) 및 p-전극 (107) 각각은 보조 전극을 갖는다. 구체적으로는, n-전극 (106) 은 n-패드부 (106a) 및 거기에 접속된 빗살 형상 (comb tooth-shaped) 의 n-보조 전극 (106b) 을 포함하며, p-전극 (107) 은 p-패드부 (107a) 및 거기에 접속된 빗살 형상의 p-보조 전극 (107b) 을 포함한다. n-보조 전극 (106b) 과 p-보조 전극 (107b) 사이의 거리를 일정하게 함으로써, 이들 전극 사이에 흐르는 발광 구동 전류의 밀도가 균일해지며, 발광 휘도 분포가 LED 칩 표면을 가로질러 균일해질 수 있다.
상술한 종래의 LED 칩 구조에서는, n-전극 (106) 및 p-전극 (107) 이 주로 금속계 재료로 이루어지기 때문에, 어느 정도의 광 흡수가 회피될 수 있다. 따라서, 광 추출 효율의 관점으로부터, 전극 모두의 면적은 가능한 한 작은 것이 바람직하며, 보조 전극은 폭이 좁도록 형성되는 것이 바람직하다. 그러나, 보조 전극이 얇은 선 형상으로 형성되는 경우에, LED 가 구동될 때의 전류로 인한 발열은 그 양이 증가하고, p-보조 전극 (107b) 과 투명 전극 (105) 사이의 열 팽창 계수의 차이에 기초한 응력으로 인해 p-보조 전극 (107b) 이 박리되는 장애를 발생시킨다.
또한, 산화 인듐 주석 (ITO) 과 같은 산화물로 이루어진 투명 전극 (105) 과 p-전극 (107) 사이의 밀착성을 확보하기 위해 티탄 (Ti) 이 p-전극 (107) 에 대한 재료로서 일반적으로 사용되지만, 티탄 (Ti) 은 광 반사율이 낮고 광을 흡수하기 쉬운 특성을 갖는다. 얇은 선 형상의 p-보조 전극 (107b) 과 투명 전극 (105) 사의 밀착성을 확보하기 위해, 티탄 (Ti) 의 막 두께는 250 Å (옹스트롬) 이상일 필요가 있지만, 이러한 경우에, Ti 층 표면의 광 반사율이 약 50% 이하로 매우 감소된다. 이와 같이, 투명 전극상에 형성된 p-전극을 갖는 종래의 LED 구조에 있어서, 투명 전극에 대한 밀착성을 확보하는데 우선순위를 주는 p-전극용 전극 재료가 선택되어서, p-전극에 의한 광 흡수를 회피하는 것은 어렵다.
본 발명은 상기 사실의 관점으로부터 이루어졌고, 본 발명의 목적은 보조 전극 박리의 문제점을 해결하고 광 추출 효율을 향상시킬 수 있는 반도체 발광 장치를 제공하는 것이다.
본 발명에 따르면, 제 1 도전형 (또는 도전 타입) 의 제 1 반도체 층; 제 1 도전형과 다른 제 2 도전형의 제 2 반도체 층; 및 제 1 반도체 층과 제 2 반도체 층 사이에 제공된 발광층을 포함하는 반도체 발광 장치가 제공되며, 이 반도체 발광 장치는, 제 1 반도체 층상에 형성된 제 1 전극; 제 2 반도체 층상에 형성된 제 2 전극; 및 제 2 반도체 층과 제 2 전극을 커버하는 투광 전극을 포함하고, 제 2 전극과 제 2 반도체 층 사이의 접촉은 비옴성 (non-ohmic) 이고, 제 2 전극은 하부층 및 투광 전극과의 접촉 저항이 하부층의 접촉 저항 보다 낮은 상부층을 포함하는 적층 구조를 가지며, 제 2 전극의 일부는 투광 전극에 형성된 개구부를 통해 노출된다.
또한, 본 발명에 따르면, 반도체 발광 장치의 제조 방법이 제공되고, 이 방법은, 기판상에 제 1 도전형의 제 1 반도체 층을 형성하는 단계; 제 1 반도체 층상에 발광층을 형성하는 단계; 발광층상에 제 1 도전형과는 다른 제 2 도전형의 반도체 층을 형성하는 단계; 제 1 반도체 층을 부분적으로 노출시키는 단계; 제 1 반도체 층상에 제 2 전극을 형성하는 단계; 제 2 반도체 층과 제 2 전극의 접촉이 비옴성이도록 제 2 반도체 층상에 제 2 전극을 형성하는 단계; 제 2 반도체 층 및 제 2 전극을 커버하도록 투광 전극을 형성하는 단계; 및 제 2 전극의 일부가 개구부를 통해 노출되도록 투광 전극에 개구부를 형성하는 단계를 포함하고, 제 2 전극을 형성하는 단계는, 알루미늄, 로듐, 및 은 중 하나의 재료, 또는 이 재료들의 합금으로 이루어진 하부층 및 투광 전극과의 접촉 저항이 하부층의 접촉 저항 보다 낮은 상부층을 제 2 반도체 층상에 형성하는 단계를 포함한다.
본 발명에 따른 반도체 발광 장치는, p-전극 (또는 n-전극) 이 반도체 막상에 직접 형성되고 p-전극 (또는 n-전극) 이 투명 또는 투광 전극에 의해 커버되어서, p-전극 (또는 n-전극) 이 박리되는 것이 방지될 수 있는 구성을 갖는다. 따라서, 광 반사율을 고려하면서 전극 재료가 선택될 수 있어서, 광 추출 효율을 향상시킨다. 또한, p-전극 (또는 n-전극) 과 반도체 막 사이의 접촉이 비옴성 접촉 (쇼트키 접촉) 이기 때문에, p-전극 (또는 n-전극) 직하의 전류 집중이 방지될 수 있어서, 발광 휘도 분포가 균일해질 수 있다.
도 1a 는 종래의 LED 칩 구조를 도시하는 평면도이다.
도 1b 는 도 1a 의 선 1b-1b 를 따라 취해진 단면도이다.
도 2a 는 본 발명의 제 1 실시형태에 따른 LED 칩의 사시도이다.
도 2b 는 도 2a 의 선 2b-2b 를 따라 취해진 단면을 포함하는 사시도이다.
도 3 은 본 발명의 제 1 실시형태에 따른 LED 칩의 평면도이다.
도 4a 는 도 3 의 라인 4a-4a 를 따라 취해진 단면도이다.
도 4b 는 도 3 의 라인 4b-4b 를 따라 취해진 단면도이다.
도 5 는 본 발명의 제 1 실시형태에 따른 LED 칩의 전극부의 확대 단면도이다.
도 6a 내지 도 6d 는 본 발명의 제 1 실시형태에 따른 LED 칩의 제조 방법을 도시하는 단면도이다.
도 7a 는 본 발명의 제 2 실시형태에 따른 LED 칩의 구조를 도시하는 사시도이다.
도 7b 는 도 7a 의 라인 7b-7b 를 따라 취해진 단면을 포함하는 사시도이다.
도 8 은 본 발명의 제 2 실시형태에 따른 LED 칩의 평면도이다.
도 9 는 도 8 의 라인 9-9 를 따라 취해진 단면도이다.
도 10 은 본 발명의 제 2 실시형태에 따른 LED 칩의 전극부의 확대 단면도이다.
도 11a 내지 도 11c 는 본 발명의 제 2 실시형태에 따른 LED 칩의 돌출부를 형성하는 단계들을 도시하는 단면도이다.
도 12a 및 도 12b 는 본 발명의 제 2 실시형태에 따른 LED 칩의 돌출부상에 형성된 p-전극을 도시하는 단면도이다.
도 1b 는 도 1a 의 선 1b-1b 를 따라 취해진 단면도이다.
도 2a 는 본 발명의 제 1 실시형태에 따른 LED 칩의 사시도이다.
도 2b 는 도 2a 의 선 2b-2b 를 따라 취해진 단면을 포함하는 사시도이다.
도 3 은 본 발명의 제 1 실시형태에 따른 LED 칩의 평면도이다.
도 4a 는 도 3 의 라인 4a-4a 를 따라 취해진 단면도이다.
도 4b 는 도 3 의 라인 4b-4b 를 따라 취해진 단면도이다.
도 5 는 본 발명의 제 1 실시형태에 따른 LED 칩의 전극부의 확대 단면도이다.
도 6a 내지 도 6d 는 본 발명의 제 1 실시형태에 따른 LED 칩의 제조 방법을 도시하는 단면도이다.
도 7a 는 본 발명의 제 2 실시형태에 따른 LED 칩의 구조를 도시하는 사시도이다.
도 7b 는 도 7a 의 라인 7b-7b 를 따라 취해진 단면을 포함하는 사시도이다.
도 8 은 본 발명의 제 2 실시형태에 따른 LED 칩의 평면도이다.
도 9 는 도 8 의 라인 9-9 를 따라 취해진 단면도이다.
도 10 은 본 발명의 제 2 실시형태에 따른 LED 칩의 전극부의 확대 단면도이다.
도 11a 내지 도 11c 는 본 발명의 제 2 실시형태에 따른 LED 칩의 돌출부를 형성하는 단계들을 도시하는 단면도이다.
도 12a 및 도 12b 는 본 발명의 제 2 실시형태에 따른 LED 칩의 돌출부상에 형성된 p-전극을 도시하는 단면도이다.
이하, 본 발명의 실시형태들을 첨부한 도면을 참조하여 설명할 것이다. 아래에 인용된 도면들에서, 실질적으로 동일하거나 동등한 구성요소 또는 부분을 나타내기 위해 동일한 참조 번호가 사용된다.
제 1 실시형태
도 2a 는 본 발명의 실시형태인 LED 칩 (1) 의 구조를 도시하는 사시도이고, 도 2b 는 도 2a 의 선 2b-2b 를 따라 취해진 단면을 포함하는 사시도이고, 도 3 은 평면도이고, 도 4a 및 도 4b 는 각각 도 3 의 선 4a-4a 및 4b-4b 를 따라 취해진 단면도이다.
반도체 막 (14) 이 C-면 사파이어 기판 등에 의해 구성된 성장 기판 (즉, 결정 성장을 위해 사용된 기판) 상에 형성되고, 이 막은 예를 들어, AlxInyGazN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1, 0 ≤ z ≤ 1, x + y + z = 1) 으로 이루어진 n-층 (11), 발광층 (12), 및 p-층 (13) 이 이 순서로 적층되어 구성된다. 반도체 막 (14) 의 일부를 에칭 다운함으로써 노출된 n-층 (11) 의 표면상에는 n-전극 (30) 이 형성된다. 도 3 에 도시된 바와 같이, n-전극은 와이어-본딩될 n-패드부 (이하, 단순히 n-패드라 칭함) (31) 및 n-패드 (31) 에 접속되고 LED 칩 (1) 의 중심선을 따라 신장하는 n-보조 전극 (32) 을 갖는다. n-보조 전극 (32) 은 LED 가 구동될 때 전류 집중을 축소 또는 감소시켜서, 발광 휘도 분포를 균일하게 하는 역할을 한다.
p-층 (13) 의 표면상에 p-전극 (40) 이 제공된다. 구체적으로는, p-전극 (40) 은 투명 또는 투광 전극상이 아닌, p-층의 표면에 직접 접속된다. p-전극 (40) 은 와이어-본딩될 p-패드 (이하, 단순히 p-패드라 칭함) (41) 및 p-패드 (41) 에 접속되고 실질적으로 n-보조 전극 (32) 을 둘러싸서 형성되는 실질적으로 U-형 p-보조 전극 (42) 을 갖는다. n-보조 전극 (32) 과 함께 p-보조 전극 (42) 은 LED 가 구동될 때 전류 집중을 완화함으로써 발광 휘도 분포를 균일하게 하는 역할을 한다. n-보조 전극 (32) 및 p-보조 전극 (42) 은, 이 전극들 양자 사이의 거리가 LED 칩 (1) 의 표면을 가로질러 일정하도록 배치된다. 이러한 구성에 의해, 이 전극들 양자 사이에 흐르는 발광 구동 전류의 분포는 LED 칩 (1) 의 표면을 가로질러 균일해져서, 발광 휘도 분포가 균일해질 수 있다.
p-전극 (40) 및 p-층 (13) 의 표면들은 예를 들어, 산화 인듐 주석 (ITO) 으로 이루어진 투명 또는 투광 전극 (20) 에 의해 커버된다. 발광 전극 (20) 에는 개구부 (21) 가 제공된다. p-패드 (41) 는 개구부 (21) 를 통해 부분적으로 노출되고, 와이어-본딩될 수 있다.
이와 같이, p-패드 (41) 및 얇은 선-형상 p-보조 전극 (42) 은 ITO 와 비교하여 이들에 대한 밀착성을 확보하는 것이 더욱 쉬운 반도체 막 (14) 상에 직접 형성되고, 개구부 (21) 를 제외한 투광 전극 (20) 에 의해 커버된다. 따라서, 이들은 열 응력이 가해지더라도 박리할 가능성이 적다.
도 5 는 p-보조 전극 (42) 이 형성되는 부분의 확대 단면도이다. 도면에 도시되어 있는 바와 같이, p-전극 (40) 은 다층 구조일 수 있다. 반도체 막 (41) 과 접촉하는 p-패드 (41) 및 p-보조 전극 (42) 의 하부층 (401) 은 광 반사율이 상대적으로 높은 알루미늄 (Al), 로듐 (Rh), 및 은 (Ag) 중 어느 하나, 또는 이들 재료를 포함하는 합금으로 이루어지는 것이 바람직하다. 반도체 막 (14) 과 접촉하는 하부층 (401) 의 광 반사율의 증가는 p-전극 (40) 에 의해 흡수된 광의 양이 감소되게 하여서, 광 추출 효과를 향상시킨다. 상술한 바와 같이, p-전극 (40) 은 투광 전극 (20) 에 의해 커버되며, 반도체 막 (14) 에 대한 밀착성이 확보된다. 따라서, 광 반사율에 대한 우선순위를 제공하는 재료 선택이 이루어질 수 있다.
하부층 (401) 과 반도체 막 (14) 사이의 접촉은 바람직하게는 비옴성 접촉 (또는 쇼트키 접촉) 이다. 반도체 막 (14) 과 p-전극 (40) 사이의 접촉을 비옴성 접촉으로 하고, p-전극 (40) 과 p-층 (13) 사이의 접촉 저항을 p-전극 (40) 과 투광 전극 (20) 사이 및 투광 전극 (20) 과 p-층 (13) 사이의 접촉 저항 보다 높게 함으로써, p-전극 (40) 직하의 전류 집중이 방지될 수 있어서, 전류는 투광 전극 (20) 으로 확산될 수 있다. 이러한 구성으로, p-전극 (40) 이 반도체 막 (14) 상에 직접 제공되는 구조로도, 발광 휘도 분포가 균일해질 수 있다. 예를 들어, GaN계 반도체 막 (14) 에 대해, 반도체 막 (14) 과의 접촉은, 하부층 (401) 에 대해 알루미늄 (Al) 을 선택할 때 비옴성 접촉 (즉, 쇼트키 접촉) 이 된다.
비옴성 접촉을 획득하는 다른 방법 중에서, p-전극 (40) 이 형성될 p-층 (13) 의 표면의 일부상에 플라즈마 프로세싱을 수행하여 고 저항화하는 방법이 존재한다. 이러한 방법에 따르면, 알루미늄 (Al) 이외에 로듐 (Rh), 은 (Ag), 등이 하부층 (401) 에 대해 사용되는 경우에도, 층은 p-층 (13) 과의 비옴성 접촉을 형성할 수 있다.
p-전극 (40) 과 p-층 (13) 사이의 밀착성을 강화하기 위해, 하부층 (401) 은 매우 소량의 티탄 (Ti) 또는 니켈 (Ni) 을 포함할 수도 있다. 하부층 (401) 이 티탄 (Ti) 또는 니켈 (Ni) 을 포함하는 경우에는, Ti 또는 Ni 층의 두께는 광 반사율의 저하를 가능한 한 많이 억제하기 위해 10 Å (옹스트롬) 이하인 것이 바람직하다.
티탄 (Ti), 니켈 (Ni) 등의 중간층 (402) 이 하부층 (401) 상에 제공될 수도 있다. 중간층 (402) 에 대해 티탄 (Ti) 또는 니켈 (Ni) 을 사용함으로써, 투광 전극 (20) 과 p-전극 (40) 사이의 밀착성이 향상된다. 또한, 중간층 (402) 을 제공함으로써 p-전극 (40) 의 총 막 두께가 증가하여서, 얇은 선-형상 p-보조 전극 (42) 의 시트 저항이 감소하고, 전류가 p-보조 전극 (42) 의 종단 부분으로 확산될 가능성이 있다.
투광 전극 (20) 과의 접촉 저항이 하부층 (401) 및 중간층 (402) 의 접촉 저항 보다 낮은 재료로 이루어진 상부층 (403) 이 중간층 (402) 상에 제공된다. 예를 들어, 상부층 (403) 의 재료로서 금 (Au) 을 사용하는 것이 바람직하다. 이와 같이, p-전극 (40) 을 형성하는 층들의 상부층 (403) 의 투광 전극 (20) 과의 접촉 저항을 최소로 함으로써, 전류는 도 5 에 도시된 바와 같이 상부층 (403) 으로부터 투광 전극 (20) 으로 주로 흐르게 될 수 있어서, 투광 전극 (20) 으로의 전류 확산을 강화시킬 수 있다. p-전극 (40) 이 단일 재료의 단일층이면, p-전극으로부터 흐르는 전류는 투광 전극 (20) 에서 널리 퍼지지 않고 p-층 (13) 으로 즉시 흐르고, 그 결과, 전류는 p-전극 (40) 의 근처에 집중되고, 균일한 발광 휘도 분포를 달성하는 것을 어렵게 한다.
p-전극 (40) 의 막 두께가 커진 만큼, 투광 전극 (20) 의 두께 방향에서의 전류 경로 (도 5 에서의 폭 "A") 가 넓어진다. 다시 말해, p-전극 (40) 의 막 두께가 커진 만큼, 투광 전극의 실질적 시트 저항이 낮아지고, 이것은 투광 전극 (20) 에서의 전류 확산을 강화시킬 수 있다. 한편, p-전극 (40) 의 총 막 두께가 너무 크면, LED 가 구동될 때의 발열로 인한 열 응력이 크기 때문에, 박리가 발생할 수도 있다. 따라서, p-전극의 막 두께는 3,000 Å (옹스트롬) 이하로 설정되는 것이 바람직하다. p-전극 (40) 의 막 두께는 주로, 중간층 (402) 및 상부층 (403) 의 막 두께를 조절함으로써 임의의 값으로 설정될 수 있다.
p-전극 (40) 을 상술한 바와 같은 재료로 형성된 적층 또는 계층 구조로 하는 것은, LED 칩 (1) 의 광 추출 효율을 개선시키며, 또한 투광 전극 (20) 에서의 전류 확산을 강화시켜서, 균일한 발광 휘도 분포가 획득될 수 있다.
다음으로, 상기 구조를 갖는 LED 칩 (1) 의 제조 방법을 설명한다. 도 6a 내지 도 6d 는 LED 칩 (1) 의 제조 방법을 도시하는 각각의 프로세스 단계들에 대한 단면도이다.
[반도체 막 형성 단계]
처음에, 성장 기판 (10) 으로서, AlxInyGazN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1, 0 ≤ z ≤ 1, x + y + z = 1) 이 성장될 수 있는 C-면 사파이어 기판이 준비된다. 그 후, AlxInyGazN 으로 이루어진 n-층 (11) 발광층 (12), 및 p-층 (13) 이 유기 금속 화학 기상 증착 (MOCVD) 법에 의해 성장 기판 (10) 상에 순차적으로 성장되어 반도체 막 (14) 을 형성한다 (도 6a). 구체적으로는, 사파이어 기판 (10) 을 MOCVD 장치에 투입하고 수소 분위기에서 약 1,000 ℃ 에서 약 10 분 동안 가열한다 (열 클리닝). 그 후, 분위기 또는 대기 온도를 약 500 ℃ 로 조정하고, 유량 10.4 
에서의 트리메틸갈륨 (TMG) 및 유량 3.3 LM 에서의 암모니아 (NH3) 를 3 분 동안 공급함으로써, GaN 의 저온 버퍼층 (미도시) 을 형성한다. 다음으로, 분위기 온도를 1,000 ℃ 로 상승시키고, 이 상태를 30 초 동안 유지하여 저온 버퍼층을 결정화한다. 그 후, 분위기 온도를 유지한 채, 유량 45 
에서의 트리메틸갈륨 (TMG) 및 유량 4.4 LM 에서의 암모니아 (NH3) 를 20 분 동안 공급함으로써, 약 1 ㎛ 두께의 기반 GaN 층 (미도시) 을 형성한다. 그 후, 1,000 ℃ 의 분위기 온도에서, 유량 45 
에서의 트리메틸갈륨 (TMG), 유량 4.4 LM 에서의 암모니아 (NH3), 및 유량 2.7×10-9 
에서의 실란 (SiH4) 을 60 분 동안 공급함으로써, 약 4 ㎛ 두께의 GaN 의 n-층 (11) 을 성장시킨다.
발광층 (12) 에 InGaN/GaN 의 다중-양자 우물 구조를 적용한다. 본 실시형태에서, InGaN 우물층 및 GaN 배리어층을 1 주기로 하여, 양자 우물의 5 주기의 성장을 수행한다. 약 700 ℃ 의 분위기 온도에서, 유량 3.6 
에서의 트리메틸갈륨 (TMG), 유량 10 
에서의 트리메틸인듐 (TMI), 및 유량 4.4 LM 에서의 암모니아 (NH3) 를 33 초 동안 공급함으로써, 약 2.2 nm (나노미터) 두께의 InGaN 우물층을 형성한다. 다음으로, 유량 3.6 
에서의 트리메틸갈륨 (TMG) 및 유량 4.4 LM 에서의 암모니아 (NH3) 를 320 초 동안 공급함으로써, 약 15 nm 두께의 GaN 배리어층을 형성한다. 이러한 프로세스를 5 주기 반복함으로써, 발광층 (12) 이 성장된다.
그 후, 분위기 온도를 870 ℃ 로 상승시키고, 유량 8.1 
에서의 트리메틸갈륨 (TMG), 유량 7.5 
에서의 트리메틸알루미늄 (TMA), 유량 4.4 LM 에서의 암모니아 (NH3), 및 유량 2.9 × 10-7 
에서의 CP2Mg (bis-cyclopentadienyl Mg) 를 5 분 동안 공급함으로써, 약 40 nm 두께의 p-AlGaN 클래드층 (미도시) 을 성장시킨다. 다음으로, 분위기 온도를 유지한 채, 유량 18 
에서의 트리메틸갈륨 (TMG), 유량 4.4 LM 에서의 암모니아 (NH3), 및 유량 2.9 × 10-7 
에서의 CP2Mg 를 7 분 동안 공급함으로써, 약 150 nm 두께의 GaN 의 p-층 (13) 을 성장시킨다.
[리세스 형성 단계]
다음으로, n-전극 (30) 이 형성될 반도체 막 (14) 의 일부를 에칭함으로써 n-층 (11) 의 일부를 형성한다 (도 6b). 구체적으로는, p-층 (13) 의 표면상에 포토레지스트를 코팅하며, 포토리소그래피에 의해 포토레지스트의 패터닝을 수행하여 레지스트 마스크를 형성한다. 그 후, 기판을 반응성 이온 에칭 (RIE) 장치에 투입하고, 레지스트 마스크를 통해 노출된 반도체 막 (14) 의 일부를 에칭하여 n-층 (11) 을 부분적으로 노출시킨다.
[전극 형성 단계]
리프트-오프법 (lift-off method) 에 의해 p-층 (13) 의 표면상과 n-층 (11) 의 선행 에칭 단계에서 노출된 표면 일부상에 각각, n-전극 (30) 및 p-전극 (40) 을 형성한다 (도 6c). 구체적으로는, 원하는 패턴을 갖는 레지스트 마스크를 n-층 (11) 과 p-층 (13) 의 표면상에 형성한다. 그 후, n-전극 (30) 에 대해, 전자 빔 증착에 의해 약 10 Å 두께의 티탄 (Ti) 막 및 약 10,000 Å 두께의 알루미늄 (Al) 막을 순차적으로 형성한 후, 전극 재료와 함께 레지스트 마스크를 제거 (즉, 리프트 오프) 함으로써 n-패드 (31) 및 n-보조 전극 (32) 을 패턴에 형성한다. 한편, p-전극 (40) 에 대해, 전자 빔 증착에 의해 약 100 Å 두께의 알루미늄 (Al) 막 및 약 1,000 Å 두께의 로듐 (Rh) 막을 형성하여 하부층 (401) 을 형성한다. 다음으로, 약 30 Å 두께의 금 (Au) 막을 형성하여 상부층 (403) 을 형성한다. 그 후, 전극 재료와 함께 레지스트 마스크를 제거 (리프트 오프) 함으로써, p-패드 (41) 및 p-보조 전극 (42) 을 패턴에 형성한다. 발광 휘도 분포를 균일하게 하기 위해, n-보조 전극 (32) 과 p-보조 전극 (42) 은, 이 둘 사이의 거리가 칩 표면에서 임의의 위치에서 일정한 형상으로 형성된다.
양호한 광 반사율을 달성하기 위해, 하부층 (401) 의 막 두께는 500 Å 이상이 바람직하고, 1,000 Å 이상이 더욱 바람직하다. 상술한 실시형태에서, p-층 (13) 과 p-전극 (40) 사이의 접촉을 비옴성으로 하기 위해, 알루미늄 (Al) 이 p-층 (13) 상에 적층되고, 그 후, 로듐 (Rh) 이 알루미늄 (Al) 상에 적층되어 하부층 (401) 을 형성한다. p-층 (13) 과 p-전극 (40) 사이의 밀착성을 개선시키기 위해 티타늄 (Ti) 을 포함하는 하부층 (401) 을 형성할 때, Ti 층의 막 두께는 광 반사율에 대한 영향을 고려하여 10 Å 이하인 것이 바람직하다. 또한, p-전극 (40) 과 투광 전극 (20) 사이의 밀착성을 향상시키고, 또한 투광 전극 (20) 에서의 전류 확산을 강화시키기 위해, 티타늄 (Ti) 등의 중간층 (402) 이 하부층 (401) 과 상부층 (403) 사이에 형성될 수도 있다. p-전극의 막 두께가 너무 큰 경우에, LED 가 구동할 때의 발열로 인한 열 응력 등이 얇은 선-형상의 p-보조 전극 (42) 을 박리시킬 수도 있다. 따라서, 적어도 p-전극 (42) 의 총 막 두께는 3,000 Å 이하이도록 설정되는 것이 바람직하다. p-보조 전극 (42) 의 막 두께는 주로 중간층 (402) 및 상부층 (403) 의 막 두께를 제어함으로써 조절될 수 있다.
상술한 실시형태에서, p-층 (13) 과 p-전극 (40) 사이의 비옴성 접촉은 p-전극 (40) 에 대한 재료 선택을 통해 달성된다. 그러나, p-층 (13) 과 p-전극 (40) 사이의 비옴성 접촉은, p-전극 (40) 을 형성하기 위한 레지스트 마스크를 형성한 이후에 RIE 장치 등을 이용한 플라즈마 프로세싱에 의해 p-층 표면을 고저항화함으로써 획득될 수도 있다. 이러한 경우에서, 알루미늄 (Al) 이외의 재료가 전극 재료로 선택되는 경우에도, p-층 (13) 과 p-전극 (40) 사이의 비옴성 접촉이 달성될 수 있다. 또한, 비옴성 접촉은, 전극 재료의 막을 형성함과 함께 스퍼터링에서 생성된 플라즈마에 의해 p-층 (13) 의 표면을 고저항화하는, p-전극 (40) 을 형성하는데 있어 스퍼터링법을 사용함으로써 획득될 수도 있다.
또한, n-패드 (31) 및 p-패드 (41) 가 n-보조 전극 (32) 및 p-보조 전극 (42) 보다 면적이 크기 때문에 n-패드 (31) 및 p-패드 (41) 근처에서 전류 집중이 발생할 가능성이 있다. 이러한 전류 집중을 방지하기 위해, n-패드 (31) 및 p-패드 (41) 직하에 SiO2 등의 절연막이 형성될 수도 있다. 산화물에 대한 금속의 밀착성이 충분하지 않기 때문에, 얇은 선-형상의 n-보조 전극 (32) 과 p-보조 전극 (42) 은 반도체 막 (14) 과 직접 접촉하는 것이 바람직하다.
[투광 전극 형성 단계]
다음으로, 투광 전극 (20) 이 p-층 (13) 의 표면상에 형성된다 (도 6d). 구체적으로는, 약 2,600 Å 두께의 산화 인듐 주석 (ITO) 막이 아크 방전 이온 플레이팅 방법에 의해 기판 전체 면에 형성된다. 다음으로, 레지스트 막이 ITO 막상에 형성되고, 기판은 40 ℃ 에서 유지된 ITO 용의 상업적으로 입수가능한 에천트에 30 내지 500 초 동안 침지된다. 이에 의해, ITO 막은 부분적으로 에칭되어 개구부 (21) 를 형성하고 p-패드 (41) 를 개구부 (21) 를 통해 노출시킨다. 그 후, 산소를 함유하는 분위기에서 600 ℃ 에서 1 분 동안 열 처리를 수행하여 ITO 막을 산화하여 광 투과율을 향상시킨다. 상기 프로세스에 의해, 투광 전극 (20) 이 p-층 (13) 의 표면상에 형성된다. p-패드 (41) 상에 형성된 개구부 (21) 제외하고 p-전극 (40) 이 투광 전극 (20) 에 의해 커버된다.
투광 전극 (20) 용 재료로서, ITO 뿐만 아니라 예를 들어, 인듐 (In), 주석 (Sn), 및 아연 (Zn) 으로부터 선택된 하나 이상의 원소를 함유하는 산화물 또는 AuNi 등의 박막이 사용될 수 있다.
또한, 투광 전극 (20) 의 막 두께는 p-전극 (40) 의 막 두께 보다 큰 것이 바람직하다. 투광 전극 (20) 에서의 횡 전류 확산은 자신의 시트 저항과 p-층 (13) 과의 접촉 저항에 의존한다. 시트 저항이 전류 흐름 방향에 수직인 단면적에 반비례하기 때문에, 투광 전극 (20) 의 더 큰 막 두께는 더 낮은 시트 저항을 발생시켜서, 전류가 더욱 확산할 가능성이 있다. 투광 전극 (20) 의 시트 저항을 가능한 한 낮게 하기 위해, 투광 전극 (20) 의 막 두께는 p-보조 전극 (42) 의 막 두께 보다 크게 설정되어야 한다. 한편, 광 투과율을 고려하면, 투광 전극 (20) 의 막 두께는 적은 광이 흡수되기 때문에 작게 설정되는 것이 바람직하다. 또한, 투광 전극 (20) 의 두께는, 간섭으로 인한 손실이 최소이기 때문에 발광 파장 (즉, 광학 파장 또는 매체내의 파장) 의 정수배인 것이 바람직하다. 상기 실시형태에서, 투광 전극 (20) 은 ITO 에 대해, 투광 전극 (20) 의 막 두께의 3개의 요건, 즉, (1) 투광 전극 (20) 의 막 두께가 p-보조 전극 (42) 의 막 두께 보다 크고, (2) 투광 전극 (20) 의 막 두께가 가능한 한 작으며, (3) 투광 전극 (20) 의 막 두께가 발광의 광학 파장의 정수배인 것을 동시에 충족하는 2,600 Å 의 막 두께를 갖도록 형성된다. 전자 빔 증착 등과 같은 이온 플레이팅 방법 이외의 방법이 투광 전극 (20) 을 형성하기 위해 사용될 수 있다.
[소자 분리 단계]
그 후, 상기 단계들을 거친 기판이 칩으로 분리된다. 소자 분리를 위해, 레이저-스크라이빙/브레이킹, 포인트-스크라이빙/브레이킹, 및 다이싱과 같은 기존의 방법들이 사용될 수 있다.
상기 단계들을 거침으로써, LED 칩 (1) 이 제조된다. 이와 같이, 본 발명에 따른 반도체 발광 장치에서, P-전극은 투광 전극을 형성하는 ITO 등 과 비교하여 밀착성을 더욱 확보할 가능성이 있는 반도체 막상에 직접 형성되고, 또한, p-보조 전극 및 p-패드의 일부가 투광 전극에 의해 커버된다. 따라서, p-전극 박리의 문제점이 해결될 수도 있어서, 제조 수율 및 신뢰성을 향상시킨다. 특히, 얇은 선과 같이 형성되고 LED 가 구동될 때 비교적 큰 열 응력이 가해지므로, 본 발명에 의해 박리를 방지하는 효과는 p-전극에 대해 현저하다.
또한, 본 발명에 따른 반도체 발광 장치에서, 반도체 막과 p-전극 사이의 접촉은 비옴성으로 되어, p-전극 직하의 전류 집중을 완화하거나 감소시킨다. 이에 의해, 발광 구동 전류는, p-전극이 반도체 막상에 직접 형성되는 구조로도 투광 전극에 걸쳐 확산될 수 있어서, 발광 휘도 분포가 LED 칩 표면에 걸쳐 균일해질 수 있다.
또한, 본 발명에 따른 반도체 발광 장치에 따르면, p-전극 박리의 문제점이 상술한 바와 같이 해결되기 때문에 p-전극에 대한 재료 선택의 자유도가 증가한다. 다시 말해, 높은 광 반사율을 갖는 재료가 p-전극용의 재료로서 선택되거나 사용될 수 있다. 따라서, p-전극에 의해 흡수된 광의 양이 감소될 수 있어서, 광 추출 효율을 향상시킨다. 또한, p-보조 전극의 폭은, p-전극 박리가 해결되기 때문에 종래 기술에서 보다 작게 하는 것이 가능해서, 발광에서 그림자인 영역의 사이즈가 감소될 수 있고, 따라서 광 출력을 더 향상시킬 수 있다.
제 2 실시형태
이하, 본 발명의 제 2 실시형태에 따른 반도체 발광 장치를 설명한다. 도 7a 는 본 발명의 제 2 실시형태에 따른 LED 칩 (2) 의 구조를 도시하는 사시도이고, 도 7b 는 도 7A 의 선 7b-7b 를 따라 취해진 단면을 포함하는 사시도이고, 도 8 은 평면도이고, 도 9 는 도 8 의 선 9-9 를 따라 취해진 단면도이다.
C-면 사파이어 기판 등으로 구성된 성장 기판 (10) 상에, 예를 들어, AlxInyGazN (0 ≤ x ≤ 1, 0 ≤ y ≤ 1, 0 ≤ z ≤ 1, x + y + z = 1) 으로 이루어진 n-층 (11), 발광층 (12), 및 p-층 (13) 이 이 순서로 적층되어 구성된 반도체 막 (14) 이 형성된다. n-전극 (30) 이 반도체 막 (14) 의 일부를 에칭함으로써 노출된 n-층 (11) 의 표면상에 형성된다. n-전극은 와이어-본딩될 n-패드 (31) 및 n-패드 (31) 에 접속된 실질적으로 U-형상의 n-보조 전극 (32) 을 갖는다.
p-층 (13) 은 6각형 결정인 AlxInyGazN 의 결정 구조로부터 유래한 그 신장하는 표면에서 사다리꼴 단면의 돌출부 (13a) 를 갖는다. 즉, 돌출부 (13a) 의 표면은 AlxInyGazN 의 결정면으로 구성된다. 돌출부 (13a) 는 LED 칩 (2) 의 중심선을 따라 신장하고 그 상부면은 평탄면이다. p-전극 (40) 이 돌출부 (13a) 의 상부 표면상에 제공된다. p-전극 (41) 은 와이어-본딩될 p-패드 (41) 및 p-패드 (41) 에 접속되고 LED 칩 (2) 의 중심선을 따라 신장하는 p-보조 전극 (42) 을 갖는다. p-패드 (41) 및 p-보조 전극 (42) 은 모두 돌출부 (13a) 상에 형성된다. n-보조 전극 (32) 과 함께 p-보조 전극 (42) 은, LED 가 구동될 때 전류 집중을 완화하거나 감소시키는 역할을 함으로써, 발광 휘도 분포를 균일하게 한다. n-보조 전극 (32) 과 p-보조 전극 (42) 은, 이 전극들 양자 사이의 거리가 LED 칩 (2) 의 표면에 걸쳐 동일하도록 위치된다. 이에 의해, 이 전극들 양자 사이에 흐르는 발광 구동 전류의 분포는 LED 칩 (2) 의 표면에 걸쳐 균일하게 되어, 발광 휘도 분포가 균일해질 수 있다.
p-전극 (40) 및 p-층 (13) 의 표면은 예를 들어, 산화 인듐 주석 (ITO) 으로 이루어진 투광 전극 (20) 에 의해 커버된다. 투광 전극 (20) 에는 개구부 (21) 가 제공된다. p-패드 (41) 는 개구부 (21) 를 통해 부분적으로 커버되며, 와이어-본딩될 수 있다.
이와 같이, p-패드 (41) 및 얇은 선-형상의 p-보조 전극 (42) 은 ITO 등에 비교하여 이들에 대한 밀착성을 더욱 확보할 가능성이 있는 반도체 막 (14) 상에 직접 형성되고, 또한 개구부 (21) 를 제외하고 투광 전극 (20) 에 의해 커버된다. 따라서, 이들은 열 응력이 가해질 때에도 박리할 가능성이 없다.
p-전극 (40) 은 제 1 실시형태에서와 같이 다층 구조일 수 있다. 또한, p-전극 (40) 과 반도체 막 (14) 사이의 접촉은 비옴성 접촉 (쇼트키 접촉) 인 것이 바람직하다. 반도체 막 (14) 과 p-전극 (40) 사이의 접촉을 비옴성으로 함으로써, 전류가 p-전극 (40) 직하에 집중되는 것이 방지될 수 있고, 따라서 전류는 투광 전극 (20) 에 걸쳐 확산될 수 있다.
도 10 은, p-보조 전극 (42) 이 형성되는 부분의 확대 단면도이다. 제 1 실시형태에 따른 LED 칩 (1) 의 구조에서, p-전극 (40) 의 두께가 커지는 만큼, 투광 전극 (20) 에서의 전류 경로와 관련된 실질적 시트 저항이 낮아지고, 이것은 투광 전극 (20) 에 있어서 전류를 확산시키는 이점을 제공한다. 한편, p-전극 (40) 의 두께가 너무 크면, 열 응력 등으로 인한 박리가 발생할 가능성이 있다. 반대로, 제 2 실시형태에 따른 LED 칩 (2) 의 구조에서, 투광 전극 (20) 의 실질적 시트 저항은 p-전극 (40) 의 두께의 증가없이 감소될 수 있다. 더욱 구체적으로는, 도 5 와 도 10 의 비교로부터 명백한 바와 같이, p-패드 (41) 및 p-보조 전극 (42) 을 포함하는 p-전극 (40) 이 제 2 실시형태의 LED 구조에서의 p-층 (13) 의 돌출부 (13a) 의 상부 표면상에 제공된다. 따라서, p-전극의 상부층 (403) 으로부터 유출된 전류가 투광 전극 (20) 에서 흐르는 단면의 면적은 제 1 실시형태 보다 크다. 다시 말해, 투광 전극 (20) 의 두께 방향에서의 전류 경로 (도 10 에서의 폭 "B") 는 제 1 실시형태에서 보다 넓다. 따라서, 투광 전극 (20) 의 실질적 시트 저항이 더 감소될 수 있어서, 투광 전극 (20) 에서의 전류 확산을 강화하고 발광 휘도 분포의 표면에 걸친 균일화에 기여한다. 또한, 이러한 구조로, 투광 전극 (20) 에서의 전류 확산 거리가 신장될 수 있어서, p-보조 전극 (42) 과 n-보조 전극 (32) 의 면적이 축소될 수 있다. 따라서, 발광에서 그림자인 영역의 사이즈가 감소될 수 있고, 따라서 광 출력을 더 향상시킬 수 있다.
또한, p-층 (13) 에 돌출부 (13a) 를 제공함으로써, p-층 (13) 의 표면이 편평한 경우와 비교하여 광 추출 효율이 개선될 수 있다. 이것은, p-층 (13) 에 돌출부 (13a) 를 제공하는 것이, 발광층 (12) 으로부터 오고 p-층 (13) 과 투광 전극 (20) 사이의 계면에서 전반사에 의해 반사되어서 외부로 방출되지 않는 광의 양을 감소시킬 수 있기 때문이다.
돌출부 (13a) 는 p-층 (13) 의 성장 단계에서 형성될 수 있으며, 그 형상은 6각형 결정인 AlxInyGazN 의 결정 구조로부터 유래한다. p-층 (13) 의 표면과 돌출부 (13a) 의 경사면에 의해 형성된 각이 일정한 약 60°이기 때문에, 돌출부 (13a) 의 상부 표면의 폭은 그것의 바닥 폭과 높이에 의해 조절될 수 있다. 돌출부 (13a) 의 높이를 투광 전극 (20) 의 두께 만큼 크거나 투광 전극의 두께 보다 크게 설정함으로써, 투광 전극 (20) 의 두께를 최대로 활용하는 전류 경로가 형성될 수 있으며, 투광 전극 (20) 에서 전류 확산을 강화할 수 있다. 투광 전극 (20) 의 두께는 약 2,600 Å 인 것이 바람직하며, 돌출부 (13a) 의 높이는 그 이상인 것이 바람직하다. 돌출부 (13a) 를 광 추출 효율의 향상에 기여시키기 위해, 그 높이는 발광 파장 (약 450nm) 보다 충분히 크게 설정될 필요가 있다. 따라서, 돌출부 (13a) 의 높이는 5,000 Å 이상이 바람직하다. 돌출부 (13a) 의 높이는, 돌출부 주위의 p-층 (13) 의 표면과 p-전극 (40) 이 형성되는 돌출부 (13a) 의 표면 사이의 레벨의 차이를 칭한다.
제 2 실시형태에 따른 LED 칩 (2) 의 제조 프로세스 중 돌출부 (3a) 를 형성하는 단계 (돌출부 형성 단계) 를 도 11a 내지 도 11c 를 참조하여 설명한다. 돌출부 형성 단계를 제외한 반도체 막 형성 단계, 리세스 형성 단계, 전극 형성 단계, 투광 전극 형성 단계, 및 소자 분리 단계는 제 1 실시형태에 따른 LED 칩(1) 에 대한 것과 동일하며, 따라서 그 설명을 생략한다.
n-층 (11), 발광층 (12), 및 p-층 (13) 을 성장 기판 (10) 상에 순차적으로 형성한 이후에, p-층 (13) 의 전체 표면상에 SiO2 막 (50) 을 형성한다. SiO2 막 (50) 은, 반도체 막 (14) 을 플라즈마에 노출시키지 않는 열 CVD 법, 전자 빔 증착법 등에 의해 형성되는 것이 바람직하다. 그 후, 돌출부 (13a) 에 대한 형성 영역에 대응하는 부분에 개구부를 갖는 레지스트 마스크 (미도시) 를 SiO2 막 (50) 상에 형성하며, 레지스트 마스크의 개구부를 통해 노출된 SiO2 막 (50) 의 일부를 BHF (버퍼드 불산) 를 사용하여 에칭하여 SiO2 막 (50) 의 패터닝을 수행한다. 돌출부 (13a) 에 대한 형성 영역에 대응하는 SiO2 막 (50) 의 일부에 개구부를 형성하며, 그 개구부를 통해, p-층 (13) 의 표면을 부분적으로 노출시킨다 (도 11a).
그 후 기판을 MOCVD 장치에 투입하며, 마스크로서 SiO2 막 (50) 으로 반도체 막을 성장시킨다. 구체적으로는, p-층 (13) 을 형성하는 성장 조건하에서, 즉, 870 ℃ 의 분위기 온도에서, 유량 8.1 
에서의 트리메틸갈륨 (TMG), 유량 7.5 
에서의 트리메틸알루미늄 (TMA), 유량 4.4 LM 에서의 암모니아 (NH3), 및 유량 2.9×10-7 
에서의 CP2Mg (bis-cyclopentadienyl Mg) 를 공급하여 p-GaN 층을 성장시킨다. SiO2 막 (50) 의 개구부를 통해 노출된 p-층 (13) 의 일부상에만 p-GaN 층을 성장시키고, 돌출부 (13a) 를 형성한다. 돌출부 (13a) 의 표면은 AlxInyGazN 의 결정면으로 구성되며, 돌출부 (13a) 의 단면의 형상을 사다리꼴이다. 돌출부 (13a) 의 높이 및 그 상부면의 폭은 성장 시간에 의해 조절될 수 있다 (도 11b).
그 후, 기판을 BHF (버퍼드 불산) 에 침지하여 SiO2 막 (50) 을 제거한다 (도 11c). 상기 단계들을 수행함으로써, 돌출부 (13a) 를 p-층 (13) 상에 형성한다. 그 후, 제 1 실시형태에서와 같이, 반도체 막 (14) 을 에칭하여 n-층 (11) 을 노출시키고, n-전극 (30) 및 p-전극 (40) 을 형성하고, 발광 전극 (20) 을 형성하여 p-전극 (40) 을 커버하고, 개구부 (21) 를 형성하며, 결과적인 기판을 LED 칩으로 분할한다. 상기 단계들을 경유하여, 제 2 실시형태에 따른 LED 칩 (2) 이 제조된다.
돌출부 (13a) 의 단면 형상은 사다리꼴에 한정되지 않고, 도 12a 에 도시된 바와 같이 삼각형일 수도 있다. 이러한 경우에, 돌출부 형성 단계에서 p-GaN 층에 대한 성장 시간은 증가되어야 한다. 돌출부 (13a) 의 단면 형상을 삼각형으로 함으로써 더욱더 증가하는 광 출력을 기대할 수 있다. 또한, 이러한 경우에, p-전극 (40) 은 도 12a 에 도시된 바와 같이 돌출부 (13a) 의 측면상에 형성될 수도 있거나, 도 12b 에 도시된 바와 같이 돌출부 (13a) 의 상부를 스트래들하여 형성될 수도 있다. 또한, 선택적 성장용 마스크 재료는 결정 성장 온도를 견딜 수 있고 패터닝될 수 있는 재료이면 된다. 예를 들어, SiO2 뿐만 아니라 SiN 등이 사용될 수 있다.
상기 실시형태들에서, 상부 표면으로서 p-층을 갖는 LED 칩을 설명하였지만, p-층과 n-층은 반대로 될 수도 있다. 즉, 본 발명은 상부 표면으로서 n-층 및 그 n-층상에 배치된 투광층을 갖는 구조에 적용될 수 있다.
본 발명의 바람직한 실시형태들을 참조하여 본 발명을 설명하였다. 당업자는 다양한 변경물 및 변형물이 상술한 실시형태로부터 이루어질 수도 있다는 것을 이해해야 한다. 따라서, 첨부한 청구범위가 모든 이러한 변경물 및 변형물을 포함한다는 것이 예상된다.
본 출원은 여기에 참조로 통합되는 일본 특허 출원 제 2009-211537 호에 기초한다.
Claims (9)
- 제 1 도전형의 제 1 반도체 층; 상기 제 1 도전형과 다른 제 2 도전형의 제 2 반도체 층; 및 상기 제 1 반도체 층과 상기 제 2 반도체 층 사이에 제공된 발광층을 포함하는 반도체 발광 장치로서,
상기 제 1 반도체 층상에 형성된 제 1 전극;
상기 제 2 반도체 층상에 형성된 제 2 전극; 및
상기 제 2 반도체 층과 상기 제 2 전극을 커버하고, 상기 제 2 전극보다 두꺼운 막두께를 갖는 투광 전극을 포함하며,
상기 제 2 전극과 상기 제 2 반도체 층 사이의 접촉은 비옴성 (non-ohmic) 이며,
상기 제 2 전극은, 하부층 및 상기 투광 전극과의 접촉 저항이 상기 하부층의 접촉 저항 보다 낮은 상부층을 포함하는 적층 구조를 가지며, 상기 제 2 전극의 일부는 상기 투광 전극에 형성된 개구부를 통해 노출되는, 반도체 발광 장치. - 제 1 항에 있어서,
상기 제 2 반도체 층은, 상기 제 2 반도체 층의 연장하는 표면에 돌출부를 가지며, 상기 제 2 전극은 상기 돌출부 상에 제공되고, 상기 투광 전극은 상기 돌출부, 상기 제 2 전극 및 상기 제 2 반도체 층의 표면을 덮는, 반도체 발광 장치. - 제 2 항에 있어서,
상기 돌출부는 사다리꼴 또는 삼각형의 단면 형상을 갖는, 반도체 발광 장치. - 제 1 항에 있어서,
상기 제 2 전극과 상기 제 2 반도체 층 사이의 접촉 저항이, 상기 제 2 전극과 상기 투광 전극 사이의 접촉 저항 보다 높은, 반도체 발광 장치. - 제 1 항에 있어서,
상기 하부층은, 알루미늄, 로듐, 및 은 중 하나의 재료, 또는 상기 재료들의 합금으로 이루어지는, 반도체 발광 장치. - 제 1 항에 있어서,
상기 제 1 전극은 제 1 패드 및 상기 제 1 패드에 접속된 선-형상의 제 1 보조 전극을 포함하고,
상기 제 2 전극은 제 2 패드 및 상기 제 2 패드에 접속된 선-형상의 제 2 보조 전극을 포함하며, 상기 제 2 패드의 적어도 일부는 상기 개구부를 통해 노출되는, 반도체 발광 장치. - 기판상에 제 1 도전형의 제 1 반도체 층을 형성하는 단계;
상기 제 1 반도체 층상에 발광층을 형성하는 단계;
상기 발광층상에 상기 제 1 도전형과 다른 제 2 도전형의 제 2 반도체 층을 형성하는 단계;
상기 제 1 반도체 층을 부분적으로 노출시키는 단계;
상기 제 1 반도체 층상에 제 1 전극을 형성하는 단계;
상기 제 2 반도체 층과의 접촉이 비옴성 (non-ohmic) 이도록 상기 제 2 반도체 층상에 제 2 전극을 형성하는 단계;
상기 제 2 반도체 층 및 상기 제 2 전극을 커버하고, 상기 제 2 전극보다 두꺼운 막두께를 갖도록 투광 전극을 형성하는 단계; 및
상기 투광 전극에 개구부를 형성하여, 상기 개구부를 통해 상기 제 2 전극의 일부를 노출시키는 단계를 포함하며,
상기 제 2 전극을 형성하는 단계는, 상기 제 2 반도체 층상에, 알루미늄, 로듐, 및 은 중 하나의 재료, 또는 상기 재료들의 합금으로 이루어진 하부층 및 상기 투광 전극과의 접촉 저항이 상기 하부층의 접촉 저항 보다 낮은 상부층을 형성하는 단계를 포함하는, 반도체 발광 장치의 제조 방법. - 제 7 항에 있어서,
상기 제 2 반도체 층의 연장하는 표면에 상기 제 2 도전형의 돌출부를 형성하는 단계를 더 포함하며,
상기 제 2 전극은 상기 돌출부 상에 형성되고, 상기 투광 전극은 상기 돌출부, 상기 제 2 전극 및 상기 제 2 반도체 층의 표면을 덮는, 반도체 발광 장치의 제조 방법. - 제 8 항에 있어서,
상기 돌출부는 사다리꼴 또는 삼각형의 단면 형상을 갖는, 반도체 발광 장치의 제조방법.
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