KR101686083B1 - 등각 금속 게이트 전극을 갖고 게이트 유전체 계면이 질소 도핑된 비평면 iii-v 전계 효과 트랜지스터 및 모바일 컴퓨팅 플랫폼 - Google Patents

등각 금속 게이트 전극을 갖고 게이트 유전체 계면이 질소 도핑된 비평면 iii-v 전계 효과 트랜지스터 및 모바일 컴퓨팅 플랫폼 Download PDF

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마르코 라도사블제빅
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라비 필라리세티
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Abstract

비평면 트랜지스터 채널 영역의 III-V족 반도체 표면과의 고 유전율 게이트 유전체 계면이 질소로 무방향성 도핑된다. 나노와이어 실시예들에서, 고 유전율 게이트 유전체 계면의 무방향성 질소 도핑은, 액체, 증기, 기체, 플라즈마 또는 고체 상태의 질소 소스에 노출시킴으로써 등각 게이트 전극 퇴적 이전에 또는 그와 동시에 수행된다. 실시예들에서, 게이트 전극 금속은 게이트 유전체 위에 등각으로 퇴적되며, 비평면 III-V 반도체 계면을 따라 게이트 유전체 내에 질소를 균일하게 축적하기 위해 어닐링이 수행된다.

Description

등각 금속 게이트 전극을 갖고 게이트 유전체 계면이 질소 도핑된 비평면 III-V 전계 효과 트랜지스터{NON-PLANAR III-V FIELD EFFECT TRANSISTORS WITH CONFORMAL METAL GATE ELECTRODE ＆ NITROGEN DOPING OF GATE DIELECTRIC INTERFACE}
본 발명의 실시예들은 반도체 디바이스 분야에 관한 것이며, 더 구체적으로 III-V족 반도체를 사용하는 비평면 전계 효과 트랜지스터(FET)에 관한 것이다.
기판 표면으로부터 돌출된 반도체 재료의 바디(body)를 이용하는 비평면 트랜지스터는 반도체 바디의 두 측면, 세 측면 또는 심지어 전 측면 주위를 둘러싸는 게이트 전극을 사용한다(즉, 각각 듀얼-게이트, 트라이-게이트, 나노와이어 트랜지스터). 소스 및 드레인 영역들은 바디에, 또는 바디에 결합된 재-성장 부분으로서 게이트 전극의 어느 한 측 상에 형성된다.
고 유전율(high-k) 게이트 유전체를 도입할 경우, 채널 반도체가 실리콘인 비평면 디바이스에 대해서도 소스와 드레인 영역들 간의 반도체 채널 영역의 신뢰성있는 게이트 제어를 달성하기가 어렵다. 트랜지스터 채널 영역에 대해 III-V 화합물 반도체를 사용하는 III-V족 FET에 있어서, 게이트 제어는 더욱더 달성하기 어렵다. 그러한 재료들과 관련된 금속-산화물-반도체(MOS) 계면들은 그들의 실리콘 대응물들 보다 훨씬 적게 연구되고, 바르게 작동하는 경우가 훨씬 적다(예를 들어, 불량 자연 산화막들, 아화학양론적(sub-stoichiometric) 표면들 등을 겪음).
본 발명의 실시예들은 제한이 아닌 예로서 예시되며, 이하의 도면들과 함께 고려할 경우 후속하는 상세한 설명을 참조하여 더욱 완전히 이해될 수 있다:
도 1a는 본 발명의 일 실시예에 따른, III-V족 전계 효과 트랜지스터(FET)의 제1 단면도를 예시한다;
도 1b는 본 발명의 일 실시예에 따른, 도 1a에 예시된 III-V족 FET의 제2 단면도를 예시한다;
도 1c는 본 발명의 실시예들에 따른, III-V 반도체 계면에서의 고 유전율 게이트 유전체의 질소 축적을 예시하는 그래프이다;
도 1d는 본 발명의 일 실시예에 따른, 도 1a에 예시된 III-V족 FET의 제2 단면도를 예시한다;
도 2는 본 발명의 일 실시예에 따른, III-V FET를 형성하는 방법에서의 작업들을 예시하는 흐름도이다;
도 3은 본 발명의 일 실시예에 따른, 나노와이어 III-V FET를 형성하는 방법에서의 작업들을 예시하는 흐름도이다;
도 4는 본 발명의 실시예들에 따른, III-V 반도체에 대한 고 유전율 게이트 유전체 계면을 무방향성(non-directionally) 도핑하는 방법의 작업들을 예시하는 흐름도이다;
도 5는 본 발명의 일 실시예에 따른, 모바일 컴퓨팅 디바이스 플랫폼의 등각도(isometric view) 및 모바일 플랫폼에 의해 사용된 마이크로전자 디바이스의 개략도를 예시한다;
도 6은 본 발명의 한 구현에 따른 컴퓨팅 디바이스의 기능 블럭도를 예시한다.
질소-도핑 게이트 유전체 계면들 및 등각 게이트 전극들을 갖는 III-V 전계 효과 트랜지스터(FET)를 설명한다. 후속하는 설명에서, 다수의 상세사항들이 서술되지만, 이들 구체적인 상세사항 없이도 본 발명이 실시될 수 있음이 본 기술분야의 통상의 기술자에게 명백할 것이다. 일부 경우들에서, 공지의 방법들 및 디바이스들은 본 발명을 모호하게 하지 않기 위해 상세하게 보다는 블럭도 형식으로 도시된다. 본 명세서 전반에 걸쳐 "일 실시예" 또는 "일 실시예에서"에 대한 언급은 실시예와 관련하여 설명된 특정 피처, 구조체, 기능 또는 특성이 본 발명의 적어도 일 실시예에 포함됨을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳에서 문구 "일 실시예에서"가 출현한다고 해서 반드시 본 발명의 동일일 실시예를 지칭하는 것은 아니다. 또한, 하나 이상의 실시예에서 특정 피처들, 구조체들, 기능들 또는 특성들은 임의의 적절한 방식으로 조합될 수 있다. 예를 들어, 제1 실시예는 2개의 실시예가 상호 배타적인 것으로 명시되지 않은 임의의 곳에서 제2 실시예와 조합될 수 있다.
용어 "결합된(coupled)" 및 "접속된(connected)"은 그들의 파생어와 함께, 본 발명에서 구성요소들 간의 구조적 관계를 설명하기 위해 사용될 수 있다. 상기 용어들은 서로에 대한 동의어로서 의도되지 않는 것으로 이해되어야 한다. 오히려, 특정 실시예들에서, "접속된"은 2개 이상의 요소들이 서로 물리적 또는 전기적으로 직접 접촉함을 나타내기 위해 사용될 수 있다. "결합된"은 2개 이상의 요소들이 서로 물리적 또는 전기적으로 직접 또는 간접(이들 사이에 다른 개재 요소들을 갖고) 접촉하고/접촉하거나, 2개 이상의 요소들이 서로 공동 작동하거나 상호작용함을(예를 들어, 효과 관계의 경우와 같이) 나타내기 위해 사용될 수 있다.
본 발명에 사용된 용어 "위에(over)", "아래에(under)", "사이에(between)" 및 "상에(on)"는 다른 층들 또는 구성요소들에 대한 한 재료 층 또는 구성요소의 상대적인 위치를 지칭한다. 예를 들어, 다른 층 위(over)(위(above)) 또는 아래(under)(아래(below))에 배치된 한 층은 다른 층과 직접 접촉할 수 있거나 하나 이상의 개재 층을 가질 수 있다. 또한, 2개의 층 사이에 배치된 한 층은 2개의 층과 직접 접촉할 수 있거나 하나 이상의 개재 층을 가질 수 있다. 대조적으로, 제2층 "상의" 제1층은 상기 제2층과 직접 접촉한다. 유사하게, 다르게 명백히 서술하지 않으면, 2개의 인접한 피처 사이에 배치된 한 피처는 인접한 피처들과 직접 접촉할 수 있거나 하나 이상의 개재 피처들을 가질 수 있다.
본 발명에 개시된 것은 MOS(metal-oxide-semiconductor)형(또는 금속-절연체-반도체(metal-insulator-semiconductor)형) 디바이스들을 형성하기 위해 무방향성 질소 도핑된 게이트 유전체를 이용하는 III-V 반도체 디바이스들이다. 본 발명에서 질소 도핑된 게이트 유전체는 비평면 FET에 배치된 것으로 설명되지만, 그렇게 설명된 실시예들은 III-V 반도체 표면과 계면을 형성하는(interfacing) 유사한 유전체 재료를 사용하는 다른 용량성 결합된(capacitively-coupled) 디바이스 설계들(예를 들어, MOS 캐패시터들 등)에 즉각 구성될 수 있음이 이해되어야 한다. 또한, 본 발명에 설명된 기술들 및 구조체들은 또한 낮은 누설 등을 위한 III-V 반도체 표면들의 패시베이션에도 구성될 수 있다.
양질의 자연 산화막이 부족한 III-V 반도체 재료에 있어서, 본 발명의 실시예들의 FET 구조체들은 상부 III-V 반도체 표면에서 비-자연 고 유전율 게이트 유전체로의 전이를 수반한다. 본 발명자들은, 그렇지 않을 경우 가능한 것보다 게이트 제어를 더 양호하게 하기 위해 계면에 근접한(proximal) 게이트 유전체를 질소 도핑함으로써, 고 유전율 게이트 유전체와 III-V 반도체의 계면에 존재하는 포획 전하의 양을 감소시킬 수 있음을 확인하였다. 대형의 비평면 FET 실시예들(예를 들어, 이중 게이트, 트라이-게이트, 게이트 올 어라운드(gate all around) 나노와이어들)에서, 등각 고 유전율 게이트 유전체, III-V 반도체와의 계면에서의 고 유전율 게이트 유전체의 등각 질소 도핑, 및 등각 금속 게이트 전극을 이용하여 양호한 게이트 제어가 달성되었다. 모든 게이트 형(gated) 반도체 표면들에 근접한 유전체를 적절히 질소 도핑할 경우, 게이트 형 반도체 표면들에서 계면 포획 밀도가 균일하게 낮고 후속하는 FET 가공 동안 반도체 표면들의 산화가 감소한다. 그러한 비평면 FET에서 가려진(shadowed) 표면들의 존재로 인해, 등각 고 유전율 게이트 유전체의 모든 반도체 계면들을 균일하게 처리하기 위해서는 무방향성 질소 도핑이 유리하다. 실시예들에서, 금속 게이트 전극 및 게이트 유전체 계면의 특성들은 게이트 유전체의 질소 도핑으로부터 추가로 이득을 얻을 수 있다.
도 1a는 본 발명의 일 실시예에 따른, III-V족 전계 효과 트랜지스터(FET)(101)의 제1 단면도를 예시한다. FET(101)는 반도체 디바이스 제조에 적절한 임의의 재료로 구성된 기판(100) 위에 형성된다. 일 실시예에서, 기판(100)은, 이에 제한되지는 않지만 실리콘(예를 들어, 100 실리콘), 게르마늄(germanium), 실리콘-게르마늄, 실리콘 카바이드(silicon carbide), 사파이어(sapphire), III-V 화합물 반도체 등을 포함할 수 있는 (단일) 결정성 재료로 구성된 벌크 기판이다.
당해 분야에 공지된 바와 같이, 이에 제한되지는 않지만 부정형(pseudomorphic), 변성(metamorphic) 또는 실질적으로 격자 정합된(lattice matched) 버퍼 층들 및/또는 전이 층들과 같은, 하나 이상의 반도체 베이스 층들(105)이 기판(100) 위에 배치된다. 하부 디바이스 층(106)이 하나 이상의 반도체 베이스 층들(105) 위에 배치된다. 예시적 실시예에서, 하부 디바이스 층(106)은 캐리어 구속(carrier confinement) 및/또는 디바이스 누설 감소를 위해, 위에 놓인 채널 층(107)보다 더 넓은 밴드 갭을 갖는 하부 배리어 층이다. 다른 실시예들에서, 하부 디바이스 층(106)은 단지, 채널 층(107)의 모든 측면들을 완전히 노출시키기(즉, 나노와이어를 형성하기) 위해 하부 디바이스 층의 선택적 에칭을 수행할 수 있도록 채널 층(107)과 충분히 다른 조성을 갖는다.
실시예들에서, 하부 디바이스 층(106) 및 채널 층(107)은 모두 각각, III족(예를 들어, 붕소, 알루미늄, 갈륨 또는 인듐) 및 V족(예를 들어, 인, 비소 또는 안티몬)으로부터의 원소들을 포함하는 실질적인 단결정성 화합물 반도체이다. 예시적 실시예들에서, 채널 층(107)은, 이에 제한되지는 않지만 InP, InAs, InSb 또는 GaAs와 같은 이원 화합물, 이에 제한되지는 않지만 InAsSb, InGaAs, InAlAs 또는 AlGaAs와 같은 삼원 화합물, 또는 이에 제한되지는 않지만 InGaAsSb, InAlAsSb 또는 InAlGaAs와 같은 사원 화합물로 구성된다. 추가 실시예들에서, 하부 디바이스 층(106)은 바람직한 밴드 갭 및/또는 격자 간격을 위해 잠재적으로 변화하는 구성비를 갖는 이러한 동일한 화합물들 중 임의의 것일 수 있다. 예를 들어, 일 실시예에서, 하부 디바이스 층(106)은 디바이스 층(106)이 채널 층(107)의 밴드 갭에 비해 더 큰 밴드 갭을 갖거나 최소한의 전도대 오프셋을 갖도록, 채널 층(107)과 조성이 상이하다. 특정한 그러한 실시예들에서, 채널 층(107)은 하부 디바이스 층(106)에 격자 정합되고 다른 실시예들에서 채널 층(107)은 하부 디바이스 층(106)에 격자 부정합된다(예를 들어, 변형된(strained) 부정형 에피택셜 층). 비록 도 1a에 묘사하지는 않았지만, 필수적이지는 않지만 상부 반도체 배리어 층도 또한 존재할 수 있고, 이는 채널 층(107) 내에 캐리어를 구속하기에 적절한 III-V 재료로 구성된다.
실시예들에서, 적어도 게이트 유전체 층 및 위에 놓인 게이트 전극을 포함하는 게이트 스택은 비평면 III-V 반도체 채널 표면 주위를 등각으로 둘러싼다. 도 1a에 도시된 바와 같이, 채널 층(107)이, 콘택 금속화물들(135A,145A)을 통해 각각 외부에 결합되는 소스 영역(112A)과 드레인 영역(112B) 간의 거리에 걸친 나노와이어를 형성하도록, 게이트 유전체 층(130) 및 게이트 전극(120)이 채널 층(107)의 하부 반도체 표면 주위를 둘러싼다. 채널 층(107) 및 하부 디바이스 층(106) 모두의 최대 z-두께는 상당히 변화할 수 있다. 특정 실시예들에서, 채널 층(107)은 2 nm와 10 nm 사이의 z-두께를 갖는다. 하부 디바이스 층(106)은 일반적으로, 채널 층(107) 아래에 언더필(underfill)하는 것이 가능하도록 게이트 스택 재료를 위한 공간을 허용하기 위해 다소 더 두꺼울 수 있다. 비록 하부 디바이스 층(106)은 게이트 유전체 층(130) 및 게이트 전극(120) 모두 하부 디바이스 층(106)의 공극(void)을 통과하는 것이 가능하도록 충분히 두꺼운 것으로 예시되지만, 하부 디바이스 층이 백필된 랩 어라운드(backfilled wrap around) 게이트 전극의 z-높이인 4 nm - 40 nm보다 다소 더 적은 두께를 갖는 실시예들도 또한 가능하다. 예를 들어, 다수의 구분되는 반도체 재료 층들이 존재할 경우, 하부 디바이스 층(106) 및 아래의 층을 에칭하여, 이어서 게이트 스택으로 백필되는 공극을 형성할 수 있다.
비록 명확성을 위해 도 1a에는 하나의 채널 층(107)만이 예시되지만, 제거되어 인접한 채널 층들 사이에 게이트 유전체 및 게이트 전극 층들의 백필이 가능하도록 하는 개재 반도체 채널 이격 층(예를 들어, 4 nm - 40 nm의 두께를 갖는)을 갖는 2개 이상의 그러한 반도체 채널들의 수직 스택을 형성하기 위해 채널 층(107)이 반복될 수 있음을 주목한다. 단일 채널 나노와이어의 맥락에서 제공된 본 발명의 교시들은 그러한 적층된 나노와이어 채널 FET 실시예들에 직접 적용가능함을 주목한다.
도 1b는 본 발명의 일 실시예에 따른, a-a' 면을 따르는 도 1a에 예시된 III-V족 FET의 제2 단면도를 예시한다. 도시된 바와 같이, 채널 층(107)은 상부면(107A), 하부면(107B) 및 그 사이의 측벽 면들(107C)을 갖는, 임의의 형태(예를 들어, 직사각형, 원형 등)의 와이어를 형성한다. 게이트 유전체(130)는 모든 채널 층 면들(예를 들어, 107A, 107B, 107C)과 인터페이스하는 절연 시스(sheath)를 형성하며 채널 층(107) 주위를 등각으로 둘러싼다. 게이트 전극(120)은 유사하게 게이트 유전체(130) 주위를 등각으로 둘러싼다.
예시적 실시예들에서, 게이트 전극(120)은 금속이다. 금속 게이트 전극 실시예들은 균일한 조성의 전극들을 포함하거나, 도 1b에 더 예시된 바와 같이, 일함수 금속 층(120A), 및 일함수 금속 층 위에 또는 바로 층 상에 배치된 벌크 충진 금속 층(120B) 모두를 포함하는 게이트 전극 스택의 형태인 전극들을 포함한다. 벌크 금속(120B)에 있어서, 이에 제한되지는 않지만 텅스텐(W), Al, 금(Au) 또는 구리(Cu)와 같은, 그러한 목적을 위해 당해 분야에 공지된 임의의 고 전도성 금속을 사용할 수 있다. 일반적으로, 일함수 금속은 FET에 대해 미리 결정된 문턱 전압(Vt)을 달성하기에 적절한 일함수를 갖는 임의의 금속일 수 있다. 실시예들에서, 일함수 금속(120A)은 질소 화합물 이외의 것이다(즉, 금속 질화물(M-N)이 아니다). 그러한 특정 실시예들에서, 존재하는 임의의 질소는 화학양론적 수준보다 훨씬 더 낮으며, 본 출원의 다른 곳에서 추가로 설명된 이유로, 일함수 금속(120A)에 검출가능한 수준의 질소가 존재하는 실시예들에서, 질소의 양은 게이트 유전체 층(130)과의 게이트 전극 금속 계면에서 최대이고, 게이트 유전체 계면으로부터 먼 지점들에서는 일함수 금속(120A) 및/또는 벌크 금속(120B) 내의 미량 수준까지 감소된다. 예를 들어, 게이트 금속 내의 질소 농도 변화도(gradient)는 게이트 유전체와의 금속 계면으로부터의 질소의 상향 확산으로부터 예측되는 것과 일치할 수 있다. 예시적 n-형 증가형(enhancement mode) FET 실시예들에서, 일함수 금속(120A)은 루테늄(Ru), 코발트(Co), 이리듐(Ir), 니켈(Ni), 팔라듐(Pd) 또는 백금(Pt) 중 적어도 하나를 포함한다. 마찬가지로 높은 일함수를 나타내는 다른 금속 및 그의 합금도 또한 사용할 수 있다. p-형 증가형 FET 실시예에 있어서, 일함수 금속(120A)은 Al, Ti 또는 Ta 중 하나 이상일뿐만 아니라, 마찬가지로 낮은 일함수를 나타내는 다른 금속 및 그의 합금일 수 있다.
채널 층(107)이 타원형 횡단면에 가장 비슷한(비록 상기 코너 라운딩은 채널 층 및 공정의 치수를 정하는 y 및 z의 함수로서 그러한 정도까지 발생하지 않을 수 있지만) 도 1b에 묘사된 특정 실시예에 있어서, 게이트 유전체(130)는 환형 단면을 갖는다. 채널 층(107)의 게이트 제어는 유전체의 함수이므로, 실시예에서 상부 채널 반도체 표면(107A) 위 및 하부 채널 반도체 표면(107B) 아래 모두에서 유전체 두께가 T d 이다. 비록 유전체 두께(T d )는 변화할 수 있지만, 예시적 범위는 1 nm - 10 nm이다. 모든 채널 층 표면에서 균일한 유전체 두께(T d )를 달성하기 위해서, 고도의 등각 유전체 퇴적 공정이 유리하며, 예시적 실시예에서 게이트 유전체 층(130)은 원자 층 증착(ALD)에 의해 형성된다.
실시예들에서, 게이트 유전체 층(130)은, 이에 제한되지는 않지만 알루미늄(Al), 탄탈륨(Ta), 하프늄(Hf), 지르코늄(Zr), 란타늄(La) 또는 티타늄(Ti) 중 하나 이상과 같은 금속 산화물을 포함하는 고 유전율 재료이다. 일 금속 산화물 실시예에서, III-IV 금속 산화물을 사용한다. III족 금속은 임의의 알루미늄(예를 들어, Al2O3), 갈륨 또는 인듐을 포함한다. IV족 원소는 III족 실리케이트(예를 들어, AlSiOx)를 형성하기 위한 실리콘이거나, III족 게르마늄산염(germanate)를 형성하기 위한 게르마늄이다. 다른 금속 실리케이트 실시예에서, 게이트 유전체(130)는, 예를 들어, 금속 Ta, Hf, Zr, La 또는 Ti중 하나 이상과의 실리콘 및 산소 리간드(ligand)(즉, TaSiOx, HfSiOx, ZrSiOx, TiSiOx, LaSiOx)이다.
금속 실리케이트 실시예들에 있어서, 실리콘 함량은 아래에 놓인 III-V 반도체와 고품질 계면을 달성하고 게이트 유전체(130)에 대한 바람직한 유효 유전상수에 도달하기 위해 변화할 수 있다. 그와 같이, 금속 실리케이트는 실리콘 또는 산소에 대한 화학양론적 막 또는 아화학양론적 막 중 어느 하나일 수 있다. 예를 들어, 일 알루미늄 실리케이트 실시예에서, 실리콘의 양은 화학양론적 알루미늄 오르토실리케이트(Al4(SiO4)3) 막을 달성하도록 첨가될 수 있다. 아화학양론적 양의 실리콘을 갖는 알루미늄 실리케이트를 사용하는 대안의 실시예에서, 실리콘:알루미늄의 비는 화학양론적 막의 비보다 더 적다. 유사하게, 화학양론적 막보다 더 적은 실리콘:탄탈륨 비를 갖는, 화학양론적 탄탈륨 실리케이트(Ta4(SiO4)5) 또는 아화학양론적 탄탈륨 실리케이트를 사용할 수 있다. 그와 같이, 본 발명에 설명된 하나 이상의 금속성 성분을 포함하는 막의 실리콘 함량을 변화시킴으로써 광범위한 유전 상수를 달성할 수 있다.
실시예들에서, 게이트 유전체 층(130)은 질소(150)로 도핑되거나 "질화"된다. 게이트형 반도체 표면에 근접한 영역의 게이트 유전체에 질소를 포함시키면, FET(101)의 채널의 게이트 제어가 개선되도록 게이트 유전체(130)와 III-V 반도체 채널 층(107)의 계면에 존재하는 포획 전하의 양이 감소함을 확인하였다. 일반적으로, 금속 산화물 게이트 유전체 실시예들에서, 현재는 질소가 산소를 대체하는 것으로 생각된다. 도 1b에 도시된 바와 같이, 나노와이어 실시예들이, 또한 채널 층(107)의 적어도 일부 주위를 둘러싸고, 유리하게는 채널 층(107) 주위를 완전히 둘러싸는 질소 도핑된 게이트 유전체 영역을 포함하도록, 질소 도핑이 무방향성이다. 비록 일부 실시예들에서는 유전체 두께(T d ) 전반에 걸쳐 질소가 균일하게 존재할 수 있지만, 예시적 실시예에서 게이트 유전체 층(130) 내의 질소 함량은 유전체 두께(T d ) 전반에 걸쳐 균일하지 않고 채널 층(107)의 III-V 반도체 표면의 계면 인근에 축적된다. 도 1c는 고 유전율 게이트 유전체의 III-V 반도체 계면에서의 질소 축적을 정성적으로 예시하는 그래프이다. 도시된 바와 같이, 게이트 유전체 층(130) 내의 질소는 채널 반도체 계면의 계면 인근에 최대량이 존재한다. 본 발명의 실시예들은 상당히 작은 게이트 유전체 두께(T d )를 갖고, 채널 층(107)의 계면 인근의 게이트 유전체 층(130)의 질소 수준을 채널 층(107)에서 더 먼 지점, 예를 들어 게이트 전극(120)의 계면에서의 질소 수준과 구별하기 위해 사용할 수 있는 하나의 분석 기술은 EELS(energy electron loss spectroscopy)임을 주목한다.
비록 이론에 결부되지는 않지만, 에너지 상태들의 포획 밀도와 관련된, 반도체 채널 층(107)과 게이트 유전체(130) 간의 계면에서의 댕글링 본드들(dangling bonds)의 존재가 질소 도펀트에 의해 패시베이션되어, 게이트 유전체 층(130) 내에서 이러한 계면 질소의 축적을 초래하는 것으로 현재 생각된다. 그와 같은 채널 계면 축적을 갖는 실시예들에서도, 특히 두께가 1 nm를 향해 감소됨에 따라 질소의 일부 양이 게이트 유전체 두께(T d ) 전반에 걸쳐 존재할 것으로 예측될 수 있다. 따라서, 금속 실리케이트 게이트 유전체 실시예들(예를 들어, HfSiOx)에서, 질소 도핑은 게이트 유전체 재료 HfSiOxNy가 되게 하고, 채널 층(107) 인근에서 y가 최대인(즉, 상대적으로 질소-풍부한) 추가 실시예들에서 y는 유전체 두께의 함수이다. 유사하게, 비-실리케이트 금속 산화물 실시예들(예를 들어, HfO2 등)에서, 질소 도핑은 게이트 유전체 재료 HfOxNy가 되게 하고, 채널 표면들(예를 들어, 107A,107B,107C) 인근에서 y가 최대인(즉, 상대적으로 질소-풍부한) 추가 실시예들에서 y는 유전체 두께의 함수이다.
질소를 게이트 유전체에 포함시키기 위해 사용된 기술에 따라, III-V FET의 실시예들에서 질소 소스 재료가 추가로 존재할 수 있다. 예를 들어, 게이트 유전체 층의 질소 도핑을 위해 고체 상태 확산이 사용된 일 실시예에서, 게이트 유전체를 도핑하기 위한 무방향성, 등각 고체 상태인 질소 소스로서 작용하는 등각 금속 질화물 층을 게이트 전극과 게이트 유전체 간에 배치한다. 도 1d는 그러한 실시예를 위한 III-V족 FET(101)의 제2 단면도를 예시한다. 도시된 바와 같이, 금속 질화물 층(125)은 게이트 유전체 주위를 완전히 둘러싸는 등각 층이고 FET(101)의 채널 영역 내에서 게이트 유전체와 계면을 형성한다.
일반적으로, 금속 질화물은 일함수 금속(120A)이 게이트 전극 일함수를 설정하지 못하도록 하지 않는 두께를 갖는다. 일함수 금속(120A)의 조성은 금속 질화물 층(125)의 존재하에 바람직한 일함수가 달성되도록 선택될 수 있다. 금속 질화물 층(125)을 포함하는 실시예들에서, 바람직한 게이트 전극 일함수는 비-질화 금속을 이용하여 설정될 수 있다. 또한, 금속 질화물 층(125)은 높은 전도성을 가지지 않을 수 있으므로, 본 발명에서는 금속 게이트 전극의 일부인 것으로 설명되지 않고, 게이트 전극과 게이트 유전체 간의 계면 층인 것으로 설명된다. 금속 질화물 층(125)이 양호한 전도성을 갖는 실시예들에서, 게이트 전극 스택의 하부 층 또는 제1층으로 간주될 수 있다.
금속 질화물 층(125)은 질소 소스로서도 작용할 필요가 있는 추가 제약 없이 일함수 금속이 최적화되도록 하는 것을 가능하게 하는 한편, 금속 질화물이 일함수 금속으로서 사용될 경우, 금속 질화물 층(125) 및 일함수 금속(120A)은 단일 재료 층일 것이다. 금속 질화물 층(125)은 무방향성 퇴적 기술(예를 들어, ALD, 플라즈마 강화 ALD)을 적용할 수 있는 임의의 금속을 포함할 수 있다. 예시적 실시예들에서, 금속 질화물 층(125)은 Ti, Va, Mo, Ta 또는 W 중 적어도 하나를 포함한다. 금속 질화물 층(125)을 사용하는 실시예들에서, 도 1d에 묘사된 게이트 금속/게이트 유전체 계면(180)은 금속 질화물 층(125)에 의해 점유된다.
도입된 예시적 III-V FET 실시예들의 구조적 피처들에 있어서, 특히 게이트 유전체/III-V 반도체 채널 계면을 질소 도핑하는 것과 관련하여, 제조 설명에 대한 추가 설명을 이제 제공한다. 도 2는 본 발명의 일 실시예에 따른, III-V FET를 형성하는 방법(201)의 작업들을 예시하는 일반적인 흐름도이다. 방법(201)은 게이트 유전체 층을 형성하기 위해, 노출된 III-V 반도체 채널 표면과 직접 접촉하는 비-자연, 고 유전율 유전체의 퇴적으로 시작한다. 일반적으로, 당해 분야에 공지된 임의의 기술을 사용하여 유전체 재료 조성에 따라 게이트 유전체를 퇴적할 수 있다. 예시적 실시예인 나노와이어 채널 실시예들에서, FET(101)의 맥락에서 다른 곳에서 설명된 임의의 게이트 유전체 재료를 ALD에 의해 퇴적하여, 게이트 유전체와 모든 노출된 III-V 반도체 표면들 간에 등각 계면을 형성한다.
작업(225)에서, 액체, 증기, 기체, 플라즈마 또는 고체 상태의 질소 소스에 퇴적된 게이트 유전체 층을 노출시킴으로써 게이트 유전체를 질소 도핑한다. 게이트 유전체를 퇴적한 후에 게이트 유전체를 질소 도핑하면, 유전체 퇴적과 동시에 게이트 유전체에 질소를 포함시키는 경우보다 계면 포획 밀도(Dit)가 더 낮음을 확인하였다. 예를 들어, III-V 반도체 표면의 간접 노출만을 제공하는 게이트 유전체 표면의 질소 노출은 게이트 유전체 층(예를 들어, 금속 산화물)이 반도체 표면상에 퇴적되기 전 또는 게이트 유전체 퇴적과 동시의 III-V 반도체의 직접 질소 노출보다 바람직하다. 질소 노출에 후속하여, 방법(201)은 작업(285)에서 게이트 전극의 형성을 진행한다. 예를 들어, 일함수 금속(예를 들어, 본 발명의 다른 곳에서 설명된 임의의 일함수 금속) 및/또는 벌크 금속 캡의 퇴적을 이용한다. 특정 실시예들에서, 본 발명의 다른 곳에서 추가로 설명된 바와 같이, 질소 노출은 방법(201)의 작업들이 연속적인 방식으로 수행될 필요가 없도록, 작업(285)에서 게이트 전극 형성과 동시에 수행될 수 있다.
이어서, 방법(201)은, 도 1a에 예시된 바와 같이 게이트 전극의 대향 측들 상에 소스 영역 및 드레인 영역을 형성하는 것과 같은, 당해 분야에 통상적인 임의의 기술들을 이용하여 완성되는 FET의 다른 요소들로 완성된다. 특히, 작업(299)에서 FET를 완성하는 동안 일부 지점에서, 질소가 축적될 수 있고 반도체-절연체 계면을 추가로 패시베이션할 수 있는 III-V 반도체 계면을 향해 게이트 유전체 내에서 질소 도펀트가 확산되는 열 어닐링을 수행한다. 일반적으로, 이러한 열 어닐링은 작업(285)에서 적어도 게이트 전극의 층을 퇴적한 이후에 제조 흐름의 어느 단계에서도 수행될 수 있다. 캡으로 작용하는 게이트 전극 재료로, III-V 반도체 계면 인근의 게이트 유전체의 질소 도핑은 질소의 외확산(out diffusion)을 최소로 하여 진행될 수 있다. 그와 같이, 하나 이상의 이후의 열 공정들(예를 들어, 게이트-우선(gate-first) 공정에서의 소스/드레인 재성장 또는 게이트-최종(gate-last) 공정에서의 종래의 라인-종단(end of line) N2 최종 어닐링)이 열 어닐링 작업(490)으로서 추가로 작용할 수 있다.
도 3은 본 발명의 일 실시예에 따른, 나노와이어 III-V FET를 형성하는 방법(301)의 작업들을 더 구체적으로 예시하는 흐름도이다. 방법(301)은 III-V 반도체 나노와이어 채널 표면 주위 전부에 게이트 유전체를 퇴적하는 단계로 시작한다. 일 실시예에서, 본 발명의 다른 곳에서 설명된 임의의 금속 산화물/금속 실리케이트 실시예들은 ALD로 퇴적되어 III-V 나노와이어를 등각으로 둘러싼다. 작업(325)에서, 이어서 게이트 유전체는 무방향성 노출 공정을 통해 등방성 도핑된다. 무방향성 노출은 등각 게이트 유전체 표면을 질소 소스에 등각으로 노출시킨다. 무방향성 노출은 습식 용액, 증기 상, 플라즈마-기반 가공, 고체상 또는 그의 임의의 조합을 사용함으로써 달성될 수 있다.
도 4는, 본 발명의 실시예들에 따른, 게이트 유전체 계면을 III-V 반도체에 무방향성 도핑하기 위한 방법(401)의 작업들을 예시하는 흐름도이다. 도 4의 맥락에서 설명된 하나 이상의 기술은 도 3의 작업(325)에서, 및 더욱 일반적으로는 도 2의 작업(225)에서 수행될 수 있다. 방법(401)은 등각 게이트 유전체 퇴적 공정(305)에 후속하여: 작업(426)에서 액체/증기 상 질소 소스; 작업(427)에서 기체 또는 플라즈마 질소 소스 중 적어도 하나에 노출되거나; 작업(428)에서 고체 상태 질소 소스로서 작용하는 재료를 퇴적하는 공정으로 시작한다. 이러한 질화 공정들 각각은 파선들로 나타낸 바와 같이, 대안의 작업으로 수행되거나 조합하여 수행될 수 있다.
일 실시예에서, 작업(426)에서 게이트 유전체 층은, 이에 제한되지는 않지만 히드라진 용액(hydrazine solution)과 같은 질화 용액에 노출된다. 이에 제한되지는 않지만 N2H4, 디메틸히드라진(dimethylhydrazine) 또는 3차부틸히드라진(tertbutylhydrazine)과 같은 히드라진 용액을 25 ℃와 100 ℃ 사이의 온도에서 게이트 유전체 표면에 도포할 수 있다. 극히 작은 기하하적 구조 때문에, 히드라진 수용액은 초임계 유체 상태로 제공되는 것이 유리할 수 있다. 다른 실시예들에서, 작업(426)에서, 게이트 유전체 층 표면이 NH3, N2H4, 디메틸히드라진 또는 3차부틸히드라진의 무방향성 증기에 노출되는, 노출된 게이트 유전체 층의 증기 상 어닐링은 25 ℃와 400 ℃ 사이의 온도에서 수행된다.
다른 실시예에서, 작업(428)에서, 게이트 유전체 층은 고상 질소 소스에 노출된다. 고상 질소 소스는 이후의 열 어닐링 사이클 동안 질소가 이로부터 공급될 수 있는, 게이트 유전체 층 위에 등각 퇴적된 임의의 질소 함유 막의 형태일 수 있다. 그러한 일 실시예에서, 금속 질화물을 게이트 유전체 상에 퇴적한다. 금속 질화물은 금속 질화물 층(125)의 맥락에서 본 발명의 다른 곳에서 설명된 임의의 것들일 수 있다. 채널 반도체 및 따라서 게이트 유전체 층이 고도로 비평면인 예시적 실시예들(예를 들어, 나노와이어 실시예들)에 있어서, 금속 질화물 층(125)은 ALD 공정을 이용하여 형성된다(예를 들어, 1-2 nm 까지). ALD 기술은 하부 나노와이어 채널 표면(예를 들어, 도 1b의 107B) 위에도 금속 질화물 층(125)을 등각으로 퇴적하는 것이 확인되었다. 특정 실시예들에서, 금속 질화물 층(125)은 금속 전구체(예를 들어, Ti, Va, Mo, Ta, W 등) 및 NH3, 히드라진 등과 같은 질소 함유 공반응물(채-reactant)의 교호 펄스(alternating pulses)를 이용하여 150 ℃와 400 ℃ 사이에서 퇴적된다. 그러한 추가 실시예들에서, 질소 공반응물 펄스들 중 하나 이상(예를 들어, 오직 제1 펄스, 모든 펄스 등) 동안 플라즈마 활성화를 사용한다. 그러한 순환 ALD 공정에 있어서, 순환 시퀀스는 제1 질소 함유 공반응물로(즉, 첫 번째 금속 전구체 펄스 이전) 개시될 수 있다.
다른 실시예에서, 비-금속 질화물을 게이트 유전체 상에 퇴적한다. 비-금속 질화물은, 이에 제한되지는 않지만, 실리콘 질화물과 같은 종래의 임의의 질화물 유전체 막일 수 있다. 예시적 실시예들에서, 퇴적된 비-금속 질화물은 이후에 게이트 유전체로부터 선택적으로 제거될 수 있는 조성을 갖는다. 채널 반도체 및 따라서 게이트 유전체 층이 고도로 비평면인 예시적 실시예들(예를 들어, 나노와이어 실시예들)에 있어서, 비-금속 질화물층은 CVD 또는 ALD 공정을 이용하여 형성된다(예를 들어, 1-2 nm 까지).
작업(428)을 수행하는 실시예들의 한 장점은 게이트 유전체 층 인근에 포함될 수 있는 질소량이 잠재적으로 더 많고/많거나, 잘-제어된 두께를 갖는 금속화된 합금 상태로 제공되므로 질소 함량의 제어 수준이 더 높다는 것이다(전반적인 제어를 제한하는 다수의 인자에 의존하는, 게이트 유전체의 특정 침투 깊이의 표면 종결 기(surface termination group) 또는 도핑으로 제한되는 표면 처리와 대조적임).
작업(428)에 후속하여, 고상 질소 도핑 소스 재료는 작업(430)에서 게이트 유전체 표면으로부터 희생 막으로서 제거될 수 있다. 그러한 제거는 작업(428)에서 추가된 막이 희생 막이 아닐 경우에는 필요하지 않을 수 있고, 따라서 작업(430)은 선택적이며 이에 따라 파선 박스로 묘사된다. 희생 질소 소스 막의 한 장점은 비교적 저항성이 높은 질화 금속 층들이 게이트 전극 스택에 포함될 필요가 없다는 것이다(예를 들어, 금속-질화물 도펀트 소스 재료 층을 제거함으로써). 또한, 게이트 유전체는 동등한 낮은 산화물 두께를 유지할 수 있다(예를 들어, 실리콘 질화물 도펀트 소스 재료 층을 제거함으로써). 게이트 유전체에 대한 충분한 선택성을 추가로 제공하는, 특정 질소 도펀트 소스 재료 조성에 대한 통상적인 임의의 에칭제를 이용하여 희생 질소 도펀트 소스 재료를 스트리핑(stripping)할 수 있다. 예를 들어, 일 실시예에서, 작업(428)에서 퇴적된 실리콘 질화물층의 제거는 등방성(다운스트림) 플라즈마 에칭 공정, 기상 에칭 공정 또는 습식 에칭 공정 중 하나를 이용하여 진행할 수 있다.
작업(426, 428(또는 430)) 중 하나(또는 둘 다)에 후속하여, 방법(401)은 게이트 전극의 형성에 있어서 게이트 금속을 퇴적하는 작업(486)을 진행한다. 예시적 나노와이어 채널 실시예에서, 작업(486)에서 게이트 금속은 최대 등각성을 위해 ALD 공정을 이용하여 형성된다. 실시예들에서, 본 발명의 다른 곳에서 설명된 임의의 일함수 금속들 및/또는 벌크 금속들(예를 들어, 일함수 금속(120A) 및 벌크 금속(120B))은 작업(486)에서 퇴적된다. 게이트 유전체를 도핑하기 위한 질소 소스가 게이트 전극과는 다른 수단을 통해 제공되는 예시적 실시예들에서, 작업(486)은 질소가 실질적으로 없는 일함수 금속 또는 질소가 실질적으로 없는 벌크 금속을 퇴적하는 것을 수반한다. 추가 실시예들에서, 일함수 금속 및 벌크 금속 모두 퇴적 당시에 실질적으로 질소가 없다.
다른 실시예에서, 작업(427)에서 게이트 유전체 층은 기체 및/또는 플라즈마 질소 소스에 노출된다. 작업(427)에 있어서, 이에 제한되지는 않지만 N2, N2O, NH3와 같은 하나 이상의 질소 소스 기체의 질화 플라즈마, 및 H2와 같은 반응성 캐리어 및/또는 Ar 또는 He과 같은 불활성 기체와의 혼합물을 사용할 수 있다. 예시적 나노와이어 채널 실시예들에서, 기판 손상을 감소시키고 더 큰 도핑 등각성을 위해 질소 도펀트 종들의 방향성을 감소시키기 위해 원격의 다운스트림 플라즈마를 사용한다. 일 실시예에서, 작업(427)에서의 플라즈마 노출은 게이트 유전체 ALD 챔버에서 가공품을 제거하는 것 및 질소 도핑을 담당하는 별도의 처리 챔버에 가공품을 로딩하는 것을 수반한다. 질소 소스에 노출시키는 공정에 후속하여, 가공품을 게이트 금속 ALD 챔버로 이동시키고 작업(486)을 수행한다. 그러한 방법은 엑스-시튜(ex-situ) 질화 플라즈마로 간주될 수 있다.
다른 실시예에서, 작업(427)은 게이트 유전체 ALD 챔버에서 가공품을 제거하는 공정, 및 질화 플라즈마가 플라즈마 강화 ALD(PEALD) 게이트 금속 퇴적 공정의 일부로서 인-시튜(in-situ) 제공되는 게이트 금속 ALD 챔버에 가공품을 로딩하는 공정을 수반한다. 이 실시예에서, 게이트 유전체를 플라즈마 질소 소스에 또한 노출시키고 게이트 금속 전극의 층에 질소를 추가로 포함시킬 수 있는 방식으로 등각 게이트 금속 퇴적 작업(452)이 수행된다. 그와 같이, 이 기술은 고상 질소 소스가 게이트 유전체 위에 등각으로 형성될 수 있다는 점에서 작업(428)과 유사하다. 하지만, 작업(428)은 게이트 유전체와 게이트 전극 사이에 개재되는 층을 형성하는 반면, 작업(452)에서 게이트 금속 전극(예를 들어, 일함수 금속(120A))은 게이트 유전체 바로 위에 형성된다. 일 실시예에서, 작업(452)는 게이트 유전체를 질소 도핑하고 저 저항 게이트 일함수 금속을 등각 퇴적하기 위해 중간 챔버를 퍼지(purge)하여, 게이트 유전체 층 표면을 질화 플라즈마 및 Ru, Co, Ir, Ni, Pd 또는 Pt의 유기금속 전구체에 적어도 1회 노출시키는 것을 수반한다. 질화 플라즈마 및 유기금속 펄스의 사이클도 또한, 금속의 일함수 설정 특성들에 부작용을 미치지 않을 경우에 반복될 수 있다.
게이트 금속 퇴적 작업(486 또는 452) 중 하나에 후속하여, 작업(490)에서 열 어닐링을 수행하고 작업(299)에서 트랜지스터 제조를 완성한다. 열 어닐링은 소스 재료(예를 들어, 게이트 유전체 표면, 또는 게이트 유전체 층과 게이트 금속 층 간의 계면 상의 금속 질화물)로부터 III-V 채널 반도체와 게이트 유전체 층의 계면까지 질소의 고체 상태 확산을 유발한다. 열 어닐링 동안, III-V 반도체 채널의 계면에 인접한 게이트 유전체 내에 및 더 많은 포획 상태들이 존재하는 곳에 질소가 축적될 수 있다. 질소는 금속 산화물 또는 금속 실리케이트에서 산소를 대체할 수 있고, 트랜지스터 제조가 완성됨에 따라, 게이트 유전체 층 아래에 화학적으로 예리한 반도체 계면을 유지하면서 유전체 층의 종들(산소)에 의한 III-V 반도체 채널 저항 잠재성 산화를 증가시킬 수 있다. 열 어닐링 동안, 게이트 금속 캡핑 층들로의 일부 수준의 상향 확산도 또한 발생할 수 있다. 예를 들어, 일함수 금속 및/또는 벌크 금속이 퇴적 당시에 실질적으로 질소가 없는 경우라 할지라도, 작업(490)에서의 어닐링은 게이트 유전체 층 계면으로부터 더 먼 지점들의 게이트 금속 층(들)에서 발견된 질소량보다 더 적은 양으로 게이트 유전체 층 계면으로부터 질소를 확산시킬 수 있다.
게이트 유전체 층의 두께가 매우 얇으므로(예를 들어, 1 nm-10nm), 어닐링이 길거나 매우 고온에서 진행될 필요가 없다. 게이트 형성 이후에 수행될 경우에 소스 드레인 재성장 동안과 같은 질소 노출(예를 들어, 작업(426,427,428)), 또는 심지어 게이트 금속 퇴적 작업(486,452) 이후에 달성된 온도가 충분할 수 있다(예를 들어, 150℃~400℃). 통상적으로 약 400 ℃인 종래의 라인-종단 N2 어닐링(즉, 포스트 상호접속 금속화 및 패시베이션)도 또한 작업(490)에 충분할 수 있다. 따라서, 공정 490은 독립적인 어닐링으로서 구현될 수 있거나, 작업(299)에서 종래의 가공의 일부로서 조합되어 구현되어 트랜지스터를 완성할 수 있다.
도 5는 본 발명의 일 실시예에 따른, 모바일 컴퓨팅 디바이스 플랫폼(700)의 등각도, 및 모바일 플랫폼에 사용된 마이크로전자 디바이스(710)의 확장 개략도(721)를 예시한다. 모바일 컴퓨팅 플랫폼(700)은 전자 데이터 디스플레이, 전자 데이타 처리 및 무선 전자 데이터 송신 각각을 위해 구성된 임의의 휴대형 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(700)은 태블릿, 스마트폰, 랩톱 컴퓨터 등 중 임의의 것일 수 있으며, 예시적 실시예에서 터치스크린(용량성, 유도성, 저항성 등)인 디스플레이 스크린(705), 칩-레벨(SoC) 또는 패키지-레벨 통합 마이크로전자 디바이스(710) 및 배터리(713)를 포함한다.
통합 디바이스(710)는 확장도(721)에 추가로 예시된다. 예시적 실시예에서, 디바이스(710)는 적어도 하나의 메모리 및 적어도 하나의 프로세서 칩(예를 들어, 멀티-코어 마이크로프로세서 및/또는 그래픽 프로세서 코어(730,731))을 포함한다. 실시예들에서, 본 발명의 다른 곳(예를 들어, 도 1a-1d)에서 더 상세히 설명된 바와 같이, 질소-도핑 게이트 유전체 계면을 갖는 비평면 III-V FET가 디바이스(710)에 통합된다. 디바이스(710)는, PMIC(power management integrated circuit)(715), 광대역 RF (무선) 송신기 및/또는 수신기를 포함하는 RF (무선) 집적 회로(RFIC)(725)(예를 들어, 전송 경로 상에 전력 증폭기 및 수신 경로 상에 저잡음 증폭기를 추가로 포함하는, 디지털 기저대 및 아날로그 프론드 엔드(front end) 모듈을 포함하는), 및 그의 콘트롤러(711) 중 하나 이상과 함께, 보드, 기판 또는 인터포저(500)에 추가로 결합된다. 기능적으로, PMIC(715)는 배터리 전력 조절, DC-대-DC 변환 등을 수행하고, 따라서 배터리(713)에 결합된 입력 및 모든 다른 기능적 모듈들에 전류 공급을 제공하는 출력을 갖는다. PMIC 또는 RFIC 중 하나 이상은 또한 질소 도핑된 게이트 유전체 계면을 갖는 비평면 III-V FET를 포함할 수 있다. 예시적 실시예에서, RFIC(725)는, 이에 제한되지는 않지만, Wi-Fi(IEEE 802.11 그룹), WiMAX(IEEE 802.16 그룹), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그의 파생물 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜을 포함하는, 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현하기 위해 제공된 안테나에 결합된 출력을 갖는다. 구현들에서, 이러한 모듈들 각각은 SoC로서 단일 칩 상에, 패키징된 디바이스(710)의 패키지 기판에 결합된 별도의 IC상에, 또는 보드 수준에서 통합될 수 있다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 디바이스(1000)의 기능적 블럭도이다. 컴퓨팅 디바이스(1000)는, 예를 들어 플랫폼(700) 내부에서 발견될 수 있으며, 이에 제한되지는 않지만 프로세서(1004)(예를 들어, 응용 프로세서) 및 적어도 하나의 통신 칩(1006)과 같은 다수의 구성요소들을 수용하는 보드(1002)를 추가로 포함한다. 실시예들에서, 적어도 프로세서(1004)는 질소-도핑 게이트 유전체 계면을 갖는 비평면 III-V FET와 함께 통합된다(예를 들어, 온-칩). 프로세서(1004)는 보드(1002)에 물리적으로 및 전기적으로 결합된다. 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이를 포함한다. 용어 "프로세서"는 레지스터 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변형시키는 임의의 디바이스 또는 디바이스 일부를 지칭할 수 있다.
일부 구현들에서, 적어도 하나의 통신 칩(1006)도 또한 보드(1002)에 물리적으로 및 전기적으로 결합된다. 추가 구현들에서, 통신 칩(1006)은 프로세서(1004)의 일부이다. 응용에 따라, 컴퓨팅 디바이스(1000)는 보드(1002)에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 구성요소들을 포함할 수 있다. 이러한 다른 구성요소들은, 이에 제한되지는 않지만 휘발성 메모리(예를 들어, DRAM), 플래시 메모리 또는 STTM 등의 형태의 비휘발성 메모리(예를 들어, RAM 또는 ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 콘트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 콤파스, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치(예를 들어, 하드 디스크 드라이브, SSD(solide state drive), CD, DVD(digital versatile disk) 등)를 포함한다.
통신 칩들(1006) 중 적어도 하나는 컴퓨팅 디바이스(1000)에 및 이로부터의 데이터의 전달을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어는 비고형 매체(non-solid medium)를 통해 변조 전자기 복사(modulated electromagnetic radiation)를 이용함으로써 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 비록 일부 실시예들에서는 그렇지 않을 수도 있지만, 용어는 관련 디바이스들이 임의의 와이어들을 포함하지 않는 것을 시사하지 않는다. 통신 칩(1006)은, 이에 제한되지는 않지만 본 발명의 다른 곳에서 설명된 것들을 포함하는 다수의 무선 표준 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(1000)는 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신 전용일 수 있으며, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신 전용일 수 있다.
따라서, 본 발명의 하나 이상의 실시예는 일반적으로, III-V 반도체 표면의 계면에 질소-도핑 게이트 유전체를 갖는 비평면 III-V FET에 관한 것이다. 전술한 설명은 예시적인 것으로 의도되며, 제한적인 것으로 의도되지 않음이 이해될 것이다. 예를 들어, 도면들에서의 흐름도들은 본 발명의 특정 실시예들에 의해 수행된 공정들의 특정 순서를 도시하지만, 상기 순서가 요구되지는 않음이 이해되어야 한다(예를 들어, 다른 실시예들은 상이한 순서로 공정들을 수행할 수 있고, 특정 공정들을 조합할 수 있고, 특정 공정들을 중복할 수 있음, 등). 또한, 상기 설명을 판독하고 이해시 다수의 다른 실시예들이 본 기술분야의 통상의 기술자에게 명백할 것이다. 비록 본 발명은 구체적인 예시적 실시예들을 참조로 설명하였지만, 본 발명은 설명된 실시예들로 제한되지 않고, 첨부하는 특허청구범위의 사상 및 범주 이내에서 변형 및 대체물을 이용하여 실시될 수 있음이 인식될 것이다. 따라서, 본 발명의 범위는 그러한 특허청구범위가 부여하는 균등물들의 전체 범위와 함께, 첨부하는 특허청구범위를 참조하여 결정되어야 한다.

Claims (19)

  1. 비평면 전계 효과 트랜지스터(FET)로서,
    사이에 III-V 반도체 채널 영역이 배치된 소스 영역 및 드레인 영역;
    상기 반도체 채널 영역 위에 배치된 게이트 유전체 층 - 상기 게이트 유전체 층은 금속 산화물을 포함하고, 상기 게이트 유전체 층에 포함되는 질소 도펀트들을 더 포함하며, 상기 질소 도펀트들은 상기 게이트 유전체와 상기 III-V 반도체 채널 영역 사이의 계면 인근에 있음 -; 및
    상기 게이트 유전체 층 위에 배치된 게이트 전극
    을 포함하는 비평면 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 III-V 반도체 채널 영역은 상기 게이트 유전체와 직접 접촉하고, 상기 게이트 유전체 층은, 상기 게이트 유전체 층에 포함되는 질소 도펀트들로 형성되는 질소-풍부 영역을 포함하고, 상기 질소-풍부 영역은 상기 III-V 반도체 채널 영역과의 계면 인근에 있고, 상기 질소-풍부 영역은 상기 계면으로부터 먼 상기 게이트 유전체 영역에 비해 더 많은 질소를 갖는 비평면 전계 효과 트랜지스터.
  3. 제2항에 있어서, 상기 반도체 채널 영역은 상기 게이트 유전체 층을 통과하는 와이어를 포함하고, 상기 게이트 유전체는 상기 채널 영역 주위를 완전히 둘러싸고 있으며, 상기 게이트 유전체 층의 질소-풍부 영역도 또한 상기 채널 영역 주위를 완전히 둘러싸는 비평면 전계 효과 트랜지스터.
  4. 제1항에 있어서, 상기 게이트 전극과 상기 게이트 유전체 사이에 배치된 금속 질화물층을 더 포함하고, 상기 금속 질화물층은 상기 게이트 유전체와 계면을 형성하는 비평면 전계 효과 트랜지스터.
  5. 제4항에 있어서, 상기 금속 질화물은 Ti, V, Mo, Ta 또는 W중 적어도 하나를 포함하는 비평면 전계 효과 트랜지스터.
  6. 제4항에 있어서, 상기 게이트 전극은 상기 금속 질화물 위에 배치된 일함수 금속을 포함하고, 상기 일함수 금속은 상기 금속 질화물의 존재하에 상기 게이트 전극의 일함수를 설정하는 조성을 갖는 비평면 전계 효과 트랜지스터.
  7. 제6항에 있어서, 상기 일함수 금속은 Ru, Co, Ir, Ni, Pd 또는 Pt 중 적어도 하나를 포함하는 비평면 전계 효과 트랜지스터.
  8. 제1항에 있어서, 상기 금속 산화물은 Al, Zr, Hf, Ta 및 La로 구성된 그룹으로부터 선택된 금속의 산화물인 비평면 전계 효과 트랜지스터.
  9. 제8항에 있어서, 상기 금속 산화물은 실리콘을 더 포함하는 금속 실리케이트인 비평면 전계 효과 트랜지스터.
  10. 제1항에 있어서,
    상기 소스 영역과 상기 드레인 영역 사이에서 연장하는 III-V 반도체 나노와이어를 더 포함하고, 상기 게이트 유전체 층이 상기 소스 영역과 드레인 영역 사이의 III-V 반도체 와이어의 길이 주위를 완전히 둘러싸고 있으며, 질소-풍부 영역은 상기 게이트 유전체 층에 포함되는 질소 도펀트들로 형성되고, 상기 질소-풍부 영역은 상기 게이트 유전체 층과 상기 반도체 채널 사이의 계면 인근에 있고, 상기 III-V 반도체 와이어의 적어도 일부 주위를 둘러싸고, 상기 질소-풍부 영역은 상기 계면으로부터 먼 상기 게이트 유전체 영역에 비해 더 많은 질소를 갖고,
    상기 게이트 전극은 상기 게이트 유전체 층 주위를 완전히 둘러싸는 금속 층을 포함하는 비평면 전계 효과 트랜지스터.
  11. 모바일 컴퓨팅 플랫폼으로서,
    제1항의 FET를 포함하는 집적 회로,
    디스플레이 스크린, 및
    무선 트랜시버(transceiver)
    를 포함하는 모바일 컴퓨팅 플랫폼.
  12. 삭제
  13. 삭제
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