CN106373886A - 一种半导体器件及其制作方法、电子装置 - Google Patents
一种半导体器件及其制作方法、电子装置 Download PDFInfo
- Publication number
- CN106373886A CN106373886A CN201510443640.4A CN201510443640A CN106373886A CN 106373886 A CN106373886 A CN 106373886A CN 201510443640 A CN201510443640 A CN 201510443640A CN 106373886 A CN106373886 A CN 106373886A
- Authority
- CN
- China
- Prior art keywords
- layer
- iii
- semiconductor device
- compound semiconductor
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 93
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 150000001875 compounds Chemical class 0.000 claims abstract description 51
- 238000000034 method Methods 0.000 claims abstract description 45
- 238000002161 passivation Methods 0.000 claims abstract description 29
- 150000004767 nitrides Chemical class 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000000137 annealing Methods 0.000 claims abstract description 22
- 230000008569 process Effects 0.000 claims abstract description 21
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 33
- 229910052757 nitrogen Inorganic materials 0.000 claims description 17
- 238000009434 installation Methods 0.000 claims description 8
- 230000007547 defect Effects 0.000 abstract description 18
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 239000012212 insulator Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 6
- 238000000407 epitaxy Methods 0.000 description 5
- 229910052732 germanium Inorganic materials 0.000 description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 5
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 4
- 238000000927 vapour-phase epitaxy Methods 0.000 description 4
- 229910003978 SiClx Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 101100215641 Aeromonas salmonicida ash3 gene Proteins 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000004943 liquid phase epitaxy Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 150000002902 organometallic compounds Chemical class 0.000 description 2
- 239000012071 phase Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- -1 nitrogen Nitride Chemical class 0.000 description 1
- 229910017464 nitrogen compound Inorganic materials 0.000 description 1
- 150000002830 nitrogen compounds Chemical class 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
- H01L21/3245—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering of AIIIBV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
本发明提供一种半导体器件的制作方法、半导体器件及电子装置，所述方法包括：提供半导体衬底，在所述半导体衬底上形成III-V族化合物半导体层；在所述III-V族化合物半导体层上形成介电层；在含氮环境中执行退火工艺，以在所述III-V族化合物半导体层和所述介电层之间形成氮化物钝化层。本发明提出半导体器件的制作方法，可以克服III-V族化合物半导体器件存在悬空键(dangling bond)和界面缺陷陷阱(interface defect trap)较多的问题。进一步地，可形成厚度适当的氮化物钝化层，既可解决服III-V族化合物半导体器件存在悬空键(dangling bond)和界面缺陷陷阱(interface defect trap)较多的问题，又可避免因氮化物钝化层过后造成的其他问题。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。
背景技术
由于半导体器件被高度集成，所以半导体器件的元件的尺寸和它们之间的距离减小。例如，在硅(Si)基晶体管中，源电极、漏电极和栅电极的尺寸和它们之间的距离减小。由于栅电极的尺寸减小，所以沟道的长度也减小，因此由于短沟道效应导致晶体管的特性恶化。为了应对栅电极的尺寸方面的限制，正在研究用III-V族材料代替沟道材料的技术。III-V族化合物半导体由于它们的高迁移率和低有效质量是潜在沟道材料，然而，使用III-V族化合物作为沟道材料仍面临许多问题，比如面临的一个挑战是使用III-V族化合物会存在较多的悬空键(dangling bond)和界面缺陷陷阱(inteface defect trap)。
因此，有必要提出一种新的制作方法，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，其包括：提供半导体衬底，在所述半导体衬底上形成III-V族化合物半导体层；在所述III-V族化合物半导体层上形成介电层；在含氮环境中执行退火工艺，以在所述III-V族化合物半导体层和所述介电层之间形成氮化物钝化层。
优选地，所述III-V族化合物半导体层通过外延法形成。
优选地，所述介电层为Al2O3、HfO2或La2O3。
优选地，所述氮化物钝化层为AlN、HfN或LaN。
优选地，所述退火工艺在NO、N2O或NH3环境中进行。
本发明提出半导体器件的制作方法，通过在所述III-V族化合物半导体层和所述介电层之间形成氮化物钝化层，可以克服III-V族化合物半导体器件存在悬空键(dangling bond)和界面缺陷陷阱(interface defect trap)较多的问题。进一步地，在含氮环境中执行退火工艺，以在所述III-V族化合物半导体层和所述介电层之间形成氮化物钝化层，可形成厚度适当的氮化物钝化层，既可解决服III-V族化合物半导体器件存在悬空键(dangling bond)和界面缺陷陷阱(interface defect trap)较多的问题，又可避免因氮化物钝化层过后造成的其他问题。
本发明另一方面提供一种半导体器件，其包括：半导体衬底，在所述半导体衬底上形成的III-V族化合物半导体层，在III-V族化合物半导体层形成的介电层，以及在所述III-V族化合物半导体层和所述介电层之间形成的氮化物钝化层。
优选地，所述氮化物钝化层通过在含氮环境中执行退火工艺形成。
优选地，所述退火工艺在NO、N2O或NH3环境中进行。
优选地，所述介电层为Al2O3、HfO2或La2O3
本发明提供的半导体器件，在所述III-V族化合物半导体层和所述介电层之间形成有氮化物钝化层，从而减少了III-V族化合物半导体层的悬空键(dangling bond)和界面缺陷陷阱(interface defect trap)。进一步地，通过在含氮环境中执行退火工艺形成厚度适当的氮化物钝化层，既可解决服III-V族化合物半导体器件存在悬空键(danglingbond)和界面缺陷陷阱(interface defect trap)较多的问题，又可避免因氮化物钝化层过后造成的其他问题。
本发明再一方面提供一种电子装置，其包括本发明提供的上述半导体器件。
本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了根据本发明一实施方式的制作方法的步骤流程图；
图2A～图2C示出了根据本发明一实施方式的制作方法依次实施各步骤所获得器件的剖面示意图；
图3示出了根据本发明一实施方式的半导体器件结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面将参照图1以及图2A～图2C对本发明的半导体器件的制作方法做详细描述。
首先，执行步骤S101，提供半导体衬底，在所述半导体衬底上形成III-V族化合物半导体层。
如图2A所示，半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。此外，半导体衬底上可以形成有其它器件，例如PMOS和NMOS晶体管。在半导体衬底中可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。半导体衬底中还可以形成有CMOS器件，CMOS器件例如是晶体管(例如，NMOS和/或PMOS)等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
示例性地，通过外延法在半导体衬底200上形成III-V族化合物半导体层201。其中，III-V族化合物指的是III族元素B、Al、Ga、In和V族元素N、P、As、Sb形成的化合物，比如砷化镓(GaAs)、磷化铟(InP)和氮化镓(GaN)等。外延法可采用气相外延(VPE)、金属有机物气相外延(MOVPE)、液相外延(LPE)、分子束外延(MBE)等外延工艺。
作为示例，本实施例中，III-V族化合物半导体层201采用砷化镓(GaAs)，其通过以GaCl、HCl和AsH3为原料的气相外延工艺形成，在此不再赘述。
接着，执行步骤102，在所述III-V族化合物半导体层上形成介电层。
如图2B所示，在所述III-V族化合物半导体层201上形成介电层203。其中介电层203优选采用高K材料，比如Al2O3、HfO2或La2O3等高K材料。介电层203可以采用本领域技术人员所熟习的任何现有技术形成，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。作为示例，在本实施例中，介电层203可采用Al2O3。
最后，执行步骤103，在含氮环境中执行退火工艺，以在所述III-V族化合物半导体层和所述介电层之间形成氮化物钝化层。
如图2C所示，在含氮环境中执行退火工艺，通过使介电层203中位于与III-V族化合物半导体层201界面处介电材料与氮反应形成氮化物，以在所述III-V族化合物半导体层201和所述介电层203之间形成氮化物钝化层202，从而减少悬空键(dangling bond)和在所述III-V族化合物半导体层201和所述介电层203之间的界面缺陷陷阱(interface defect trap)。
示例性地，在本实施例中，所述含氮环境为NO、N2O或NH3，其含氮量可为5％-20％。为了避免退火工艺对半导体衬底200上的器件产生影响，优选地，采用快速热退火(RTA)、快速热氧化(RTO)、紫外臭氧处理(UVO)或等离子退火等。退火工艺的退火温度可以为300℃～1000℃。优选地，在本实施例中，采用快速热退火(RTA)工艺，快速热退火的退火时间可以为5分钟到2小时。
作为示例，在本实施例中，介电层203采用Al2O3，与此同时形成的氮化物钝化层202为AlN，所述氮化物钝化层中氮含量为1×1014/cm2～1×1016/cm2。
可以理解的是，当介电层203采用其他材料时，比如HfO2或La2O3，则会形成相应的氮化物钝化层，比如HfN或LaN。
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，比如形成金属栅极、或形成源漏极的步骤，其都包括在本实施制作方法的范围内。
综上所述，通过本发明的制作方法，可以克服III-V族化合物半导体器件存在悬空键(dangling bond)和界面缺陷陷阱(interface defecttrap)较多的问题。进一步地，在含氮环境中执行退火工艺，以在所述III-V族化合物半导体层和所述介电层之间形成氮化物钝化层，可形成厚度适当的氮化物钝化层，既可解决服III-V族化合物半导体器件存在悬空键(dangling bond)和界面缺陷陷阱(interface defect trap)较多的问题，又可避免因氮化物钝化层过后造成的其他问题。
实施例二
本发明还提供一种采用实施例一中所述的方法制作的半导体器件，包括：半导体衬底300，在所述半导体衬底300上形成III-V族化合物半导体层301，在III-V族化合物半导体层形成的介电层303，以及所述III-V族化合物半导体层301和所述介电层303之间形成氮化物钝化层302，其中所述氮化物钝化层302通过在含氮环境中执行退火工艺形成，其厚度在之间。
其中，半导体衬底300可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。此外，半导体衬底上可以形成有其它器件，例如PMOS和NMOS晶体管。在半导体衬底中可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。半导体衬底中还可以形成有CMOS器件，CMOS器件例如是晶体管(例如，NMOS和/或PMOS)等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅。
III-V族化合物半导体层301比如通过外延法形成。外延法可采用气相外延(VPE)、金属有机物气相外延(MOVPE)、液相外延(LPE)、分子束外延(MBE)等外延工艺。此外，如前所述，III-V族化合物指的是III族元素B、Al、Ga、In和V族元素N、P、As、Sb形成的化合物，比如砷化镓(GaAs)、磷化铟(InP)和氮化镓(GaN)等。
作为示例，本实施例中，III-V族化合物半导体层301采用砷化镓(GaAs)，其通过以GaCl、HCl和AsH3为原料的气相外延工艺形成，在此不再赘述。
介电层303优选采用高K材料，比如Al2O3、HfO2或La2O3等高K材料。介电层303可以采用本领域技术人员所熟习的任何现有技术形成，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。作为示例，在本实施例中，介电层303可采用Al2O3。
氮化物钝化层302通过在含氮环境中执行退火工艺形成。优选地，所述退火工艺在NO、N2O或NH3环境中进行，退火工艺温度为300℃～1000℃。所述氮化物钝化层中氮含量为1×1014/cm2～1×1016/cm2。
实施例三
本发明另外还提供一种电子装置，其包括前述的半导体器件。
由于包括的半导体器件具有更高的性能，该电子装置同样具有上述优点。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制作方法，包括：
提供半导体衬底，在所述半导体衬底上形成III-V族化合物半导体层；
在所述III-V族化合物半导体层上形成介电层；
在含氮环境中执行退火工艺，以在所述III-V族化合物半导体层和所述介电层之间形成氮化物钝化层。
2.根据权利要求1所述的制作方法，其特征在于，所述III-V族化合物半导体层通过外延法形成。
3.根据权利要求1所述的制作方法，其特征在于，所述介电层为Al2O3、HfO2或La2O3。
4.根据权利要求1所述的制作方法，其特征在于，所述氮化物钝化层为AlN、HfN或LaN。
5.根据权利要求1-4之一所述的制作方法，其特征在于，所述退火工艺在NO、N2O或NH3环境中进行。
6.一种半导体器件，包括：半导体衬底，在所述半导体衬底上形成的III-V族化合物半导体层，在III-V族化合物半导体层形成的介电层，以及在所述III-V族化合物半导体层和所述介电层之间形成的氮化物钝化层。
7.根据权利要求6所述的半导体器件，其特征在于，所述氮化物钝化层通过在含氮环境中执行退火工艺形成。
8.根据权利要求7所述的半导体器件，其特征在于，所述退火工艺在NO、N2O或NH3环境中进行。
9.根据权利要求6所述的半导体器件，其特征在于，所述介电层为Al2O3、HfO2或La2O3。
10.一种电子装置，其特征在于，包括如权利要求6-9之一所述的半导体器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510443640.4A CN106373886A (zh) | 2015-07-24 | 2015-07-24 | 一种半导体器件及其制作方法、电子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510443640.4A CN106373886A (zh) | 2015-07-24 | 2015-07-24 | 一种半导体器件及其制作方法、电子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN106373886A true CN106373886A (zh) | 2017-02-01 |
Family
ID=57880201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510443640.4A Pending CN106373886A (zh) | 2015-07-24 | 2015-07-24 | 一种半导体器件及其制作方法、电子装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106373886A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108400115A (zh) * | 2017-02-04 | 2018-08-14 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090274418A1 (en) * | 2008-05-01 | 2009-11-05 | Massachusetts Institute Of Technology | Reduction of substrate optical leakage in integrated photonic circuits through localized substrate removal |
| US20140084387A1 (en) * | 2012-09-26 | 2014-03-27 | Gilbert Dewey | Non-planar iii-v field effect transistors with conformal metal gate electrode & nitrogen doping of gate dielectric interface |
| CN104022151A (zh) * | 2014-06-20 | 2014-09-03 | 苏州能讯高能半导体有限公司 | 半导体器件及其制造方法 |
-
2015
- 2015-07-24 CN CN201510443640.4A patent/CN106373886A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090274418A1 (en) * | 2008-05-01 | 2009-11-05 | Massachusetts Institute Of Technology | Reduction of substrate optical leakage in integrated photonic circuits through localized substrate removal |
| US20140084387A1 (en) * | 2012-09-26 | 2014-03-27 | Gilbert Dewey | Non-planar iii-v field effect transistors with conformal metal gate electrode & nitrogen doping of gate dielectric interface |
| CN104022151A (zh) * | 2014-06-20 | 2014-09-03 | 苏州能讯高能半导体有限公司 | 半导体器件及其制造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108400115A (zh) * | 2017-02-04 | 2018-08-14 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11139215B2 (en) | Hybrid gate stack integration for stacked vertical transport field-effect transistors | |
| US8114739B2 (en) | Semiconductor device with oxygen-diffusion barrier layer and method for fabricating same | |
| US10096709B2 (en) | Aspect ratio trapping (ART) for fabricating vertical semiconductor devices | |
| CN102709183B (zh) | 用于制造半导体器件的方法 | |
| JP5357134B2 (ja) | モノリシック集積複合ｉｉｉ−ｖ族及びｉｖ族半導体デバイス、並びにその製造方法 | |
| CN103811351A (zh) | 形成外延部件的方法 | |
| CN1902750A (zh) | 用于集成替换金属栅极结构的方法 | |
| JP2005217391A (ja) | 高移動度ヘテロ接合相補型電界効果トランジスタおよびその方法 | |
| CN103378008A (zh) | 双金属栅极cmos器件及其制造方法 | |
| CN101504933B (zh) | 具有剪裁的电介质的p型场效应晶体管及方法和集成电路 | |
| CN104835847A (zh) | 半导体器件 | |
| CN103311185A (zh) | 制造混合高k/金属栅堆叠件的方法 | |
| US20170092723A1 (en) | High-k spacer for extension-free cmos devices with high mobility channel materials | |
| TW201411734A (zh) | 半導體元件與其形成方法及電晶體的形成方法 | |
| CN102214609A (zh) | 一种半导体器件及其制造方法 | |
| US9484412B1 (en) | Strained silicon—germanium integrated circuit with inversion capacitance enhancement and method to fabricate same | |
| CN106373886A (zh) | 一种半导体器件及其制作方法、电子装置 | |
| US7772060B2 (en) | Integrated SiGe NMOS and PMOS transistors | |
| US9419137B1 (en) | Stress memorization film and oxide isolation in fins | |
| WO2017222513A1 (en) | Techniques for monolithic co-integration of silicon and iii-n semiconductor transistors | |
| CN105244265A (zh) | 一种半导体器件及其制作方法和电子装置 | |
| US9136266B2 (en) | Gate oxide quality for complex MOSFET devices | |
| US9064888B2 (en) | Forming tunneling field-effect transistor with stacking fault and resulting device | |
| US20120126334A1 (en) | Breakdown voltage improvement with a floating substrate | |
| US7816224B2 (en) | Method for fabricating an ultra thin silicon on insulator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170201 |