CN104603950B - 具有共形的金属栅极电极和栅极电介质界面的氮掺杂的非平面ⅲ‑ⅴ族场效应晶体管 - Google Patents

具有共形的金属栅极电极和栅极电介质界面的氮掺杂的非平面ⅲ‑ⅴ族场效应晶体管 Download PDF

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Abstract

本发明描述了具有氮掺杂的栅极电介质界面和共形的栅极电极的Ⅲ‑Ⅴ场效应晶体管(FET)。利用氮对高k栅极电介质与非平面晶体管沟道区的Ⅲ‑Ⅴ族半导体表面的界面进行非定向掺杂。在纳米线实施例中，通过将所述栅极电介质暴露于氮的液态源、汽态源、气态源、等离子体态源或固态源，在共形栅极电极沉积之前或在共形栅极电极沉积的同时执行对高k栅极电介质界面的非定向氮掺杂。在实施例中，栅极电极金属共形沉积在所述栅极电介质之上，并且执行退火以沿着所述非平面Ⅲ‑Ⅴ半导体界面在所述栅极电介质内均匀地累积氮。

Description

具有共形的金属栅极电极和栅极电介质界面的氮掺杂的非平 面Ⅲ-Ⅴ族场效应晶体管
技术领域
本发明的实施例涉及半导体器件的领域，并且更具体地，涉及采用Ⅲ-Ⅴ族半导体的非平面场效应晶体管(FET)。
背景技术
利用从衬底表面凸出的半导体材料的主体的非平面晶体管采用包围半导体主体的两个、三个、或甚至所有侧面的栅极电极(即，分别为双栅极、三栅极、纳米线晶体管)。在栅极电极的两侧上，源极和漏极区形成在主体中，或作为重新生长的部分而耦合到主体。
随着高k栅极电介质的引入，对于非平面器件，即使沟道半导体是硅，也难以在源极区与漏极区之间实现半导体沟道区的可靠栅极控制。对于将Ⅲ-Ⅴ化合物半导体用于晶体管沟道区的Ⅲ-ⅤFET，栅极控制更加难以实现。与这种材料相关联的金属氧化物半导体(MOS)界面得到比它们的硅对应物更少的研究，并且更少有良好的表现(例如，受到质量差的原生氧化物、亚化学计量表面等的影响)。
附图说明
通过示例而非限制的方式示出本发明的实施例，并且结合附图参考以下具体实施方式可以更充分地理解本发明的实施例。附图中：
图1A示出了根据本发明的实施例的Ⅲ-Ⅴ族场效应晶体管(FET)的第一截面视图；
图1B示出了根据本发明的实施例的图1A中所示的Ⅲ-Ⅴ族FET的第二截面视图；
图1C是示出根据本发明的实施例的在Ⅲ-Ⅴ半导体界面处的高k栅极电介质中的氮累积的图表；
图1D示出了根据本发明的实施例的图1A中所示的Ⅲ-Ⅴ族FET的第二截面视图；
图2是示出根据本发明的实施例的用于形成Ⅲ-ⅤFET的方法中的操作的流程图；
图3是示出根据本发明的实施例的用于形成纳米线Ⅲ-ⅤFET的方法中的操作的流程图；
图4是示出根据本发明的实施例的用于向Ⅲ-Ⅴ半导体非定向地掺杂高k栅极电介质界面的方法中的操作的流程图；
图5示出了根据本发明的实施例的移动计算设备平台的等距视图和由移动平台采用的微电子设备的示意图；以及
图6示出了根据本发明的一种实施方式的计算设备的功能框图。
具体实施方式
描述了具有氮掺杂的栅极电介质界面和共形的栅极电极的Ⅲ-Ⅴ场效应晶体管(FET)。在以下描述中，阐述了许多细节，然而，对于本领域中的技术人员而言显而易见的是，在没有这些具体细节的情况下也可以实践本发明。在一些实例中，公知的方法和设备以框图的形式而不是以细节的形式示出，以避免使本发明难以理解。在整个说明书中，对“实施例”或“在一个实施例中”的引用表示结合实施例所描述的特定特征、结构、功能或特性包括在本发明的至少一个实施例中。因此，在整个说明书中，在各处出现的短语“在实施例中”不一定指代本发明的同一个实施例。此外，特定特征、结构、功能或特性可以采用任何适合的方式组合在一个或多个实施例中。例如，第一实施例可以与第二实施例组合，只要未指定这两个实施例是互斥的。
术语“耦合”和“连接”及其衍生词在本文中可以用于描述部件之间的结构关系。应该理解，这些术语并不是要作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多元件彼此直接物理接触或电接触。“耦合”可以用于指示两个或更多元件彼此直接或间接地(其间具有其它中间元件)物理接触或电接触，和/或指示两个或更多元件彼此配合或相互作用(例如，如在因果关系中)。
如本文中使用的术语“在…之上”、“在…之下”、“在….之间”和“在…上”指代一个材料层或部件相对于其它层或部件的相对位置。例如，设置在一个层之上(上方)或之下(下方)的另一个层可以与该层直接接触，或可以具有一个或多个中间层。此外，设置在两个层之间的一个层可以与这两个层直接接触，或可以具有一个或多个中间层。相比之下，第二层“上”的第一层与该第二层直接接触。相似地，除非另外明确规定，否则设置在两个相邻特征之间的一个特征可以与相邻特征直接接触，或可以具有一个或多个中间特征。
本文中公开了利用具有非定向氮掺杂的栅极电介质来形成金属氧化物半导体(MOS)型(或金属绝缘体半导体)器件的Ⅲ-Ⅴ半导体器件。尽管本文中将氮掺杂的栅极电介质描述为设置在非平面FET中，但是应该领会，如此描述的实施例也可以适用于采用与Ⅲ-Ⅴ半导体表面连接的相似电介质材料的其它电容耦合器件设计(例如，MOS电容等)。此外，本文中所描述的技术和结构也可以适用于Ⅲ-Ⅴ半导体表面的钝化，以便实现低泄漏等。
对于缺少良好质量的原生氧化物的Ⅲ-Ⅴ半导体材料，本发明的实施例中的FET结构需要从顶部Ⅲ-Ⅴ半导体表面到非原生高k栅极电介质的过渡。发明人已经发现，通过对接近高k栅极电介质与Ⅲ-Ⅴ半导体的界面的栅极电介质进行氮掺杂，可以减少在该界面上存在的陷阱电荷量，以实现比其它情况下可能获得的栅极控制更好的栅极控制。在高度缩放的非平面FET实施例(例如，双栅极、三栅极、栅极全包围纳米线)中，已经利用共形的高k栅极电介质、高k栅极电介质与Ⅲ-Ⅴ半导体的界面处的高k栅极电介质的共形氮掺杂、以及共形的金属栅极电极实现了良好的栅极控制。利用对接近所有栅控半导体表面的适当氮掺杂，界面陷阱密度在栅控半导体表面处均较低，并且在FET的后续处理期间减少了半导体表面的氧化。由于在这种非平面FET中的阴影表面的存在，所以非定向氮掺杂对于均匀地处理共形高k栅极电介质的所有半导体界面而言是有利的。在实施例中，金属栅极电极和栅极电介质界面的性质可以进一步受益于栅极电介质的氮掺杂。
图1A示出了根据本发明的实施例的Ⅲ-Ⅴ族场效应晶体管(FET)101的第一截面视图。FET 101形成在衬底100之上，衬底100由适合于半导体器件制造的任何材料组成。在一个实施例中，衬底100是由(单)结晶材料组成的体衬底，所述结晶材料可以包括但不限于：硅(例如，100硅)、锗、硅锗、碳化硅、蓝宝石、Ⅲ-Ⅴ化合物半导体等。
设置在衬底100之上的是一个或多个半导体基极层105，例如但不限于假晶的、变质的、或实质上晶格匹配的缓冲层和/或过渡层，如在本领域中公知的。设置在一个或多个半导体基极层105之上的是底部器件层106。在示例性实施例中，为了载流子限制和/或减少器件泄漏，底部器件层106是具有比上覆沟道层107的带隙更宽的带隙的底部阻挡层。在其它实施例中，底部器件层106仅具有与沟道层107的成分足够不同的成分，以使得可以执行底部器件层的选择性蚀刻来充分暴露沟道层107的所有侧面(即，形成纳米线)。
在实施例中，底部器件层106和沟道层107二者实质上均为单晶化合物半导体，其包括来自III族的元素(例如，硼、铝、镓或铟)和来自V族的元素(例如，磷、砷或者锑)。在示例性实施例中，沟道层107由例如但不限于InP、InAs、InSb或GaAs的二元化合物、例如但不限于InAsSb、InGaAs、InAlAs或AlGaAs的三元化合物、或例如但不限于InGaAsSb、InAlAsSb或InAlGaAs的四元化合物组成。在其它实施例中，底部器件层106可以是具有针对所需带隙和/或晶格间距的可能变化的构成比的这些相同化合物中的任何化合物。例如，在一个实施例中，底部器件层106具有与沟道层107不同的成分，以使器件层106具有较大的带隙，或者至少相对于沟道层107的带隙具有导带偏移。在某些这种实施例中，沟道层107与底部器件层106晶格匹配，并且在其它实施例中，沟道层107与底部器件层106晶格失配(例如，应变假晶外延层)。尽管图1A中未描绘，但是也可以存在由适合于将载流子限制在沟道层107内的Ⅲ-Ⅴ材料组成的顶部半导体阻挡层，尽管不一定需要。
在实施例中，至少包括栅极电介质层和上覆栅极电极的栅极堆叠体共形包围非平面Ⅲ-Ⅴ半导体沟道表面。如图1A中所示，栅极电介质层130和栅极电极120包围沟道层107的底部半导体表面，以使沟道层107形成在源极区112A与漏极区112B之间横跨一定距离的纳米线，源极区112A和漏极区112B分别通过接触金属化部135A、145A耦合到外部世界。沟道层107和底部器件层106的最大z厚度可以大不相同。对于某些实施例，沟道层107具有介于2nm与10nm之间的z厚度。底部器件层106通常可以较厚，以提供用于栅极堆叠体材料对沟道层107下方进行底部填充的空间。尽管底部器件层106被示出为足够厚以使栅极电介质层130和栅极电极120能够穿过底部器件层106中的孔洞，但是底部器件层具有小于回填的包围栅极电极的4nm到40nm的z高度的厚度的实施例也是可能的。例如，在存在多个不同的半导体材料层的情况下，可以蚀刻底部器件层106和下层的层以形成然后利用栅极堆叠体回填的孔洞。
尽管为清楚起见在图1A中仅示出了单个沟道层107，但是要注意，可以复制沟道层107以形成具有中间半导体沟道间隔层(例如，具有4nm-40nm的厚度)的两个或更多这种半导体沟道的垂直堆叠体，去除中间半导体沟道间隔层，以允许相邻沟道层之间的栅极电介质和栅极电极层的回填。要注意，在本文中以单个沟道纳米线为背景所提供的教导直接适用于这种堆叠的纳米线沟道FET实施例。
图1B示出了根据本发明的实施例的沿a-a'平面截取的图1A中所示的Ⅲ-Ⅴ族FET的第二截面视图。如图所示，沟道层107形成具有顶表面107A、底表面107B、以及二者之间的侧壁表面107C的任意形状(例如，矩形、圆形等)的线。栅极电介质130共形包围沟道层107，形成与所有沟道层表面(例如，107A、107B、107C)连接的绝缘护套。栅极电极120相似地共形包围栅极电介质130。
在示例性实施例中，栅极电极120是金属。金属栅极电极实施例包括同质成分的电极，或如图1B中进一步示出的，采用包括功函数金属层120A和设置在功函数金属层之上或直接位于功函数金属层上的体填充金属层120B的栅极电极堆叠体的形式。对于体金属120B，可以利用本领域中公知的用于这种目的的任何高导电性金属，例如但不限于：钨(W)、Al、金(Au)或铜(Cu)。通常，功函数金属可以是具有用于实现FET的预定电压阈值(Vt)的适合功函数的任何金属。在实施例中，功函数金属120A不同于氮的化合物(即，非金属氮化物(M-N))。在某些这种实施例中，存在的任何氮远远低于化学计量量级，并且出于本文中另外描述的其它原因，在功函数金属120A中存在可检测量级的氮的实施例中，氮的量在栅极电极金属与栅极电介质层130的界面处最高，在远离栅极电介质界面的点处的功函数金属120A和/或体金属120B内减少到痕迹量级。例如，栅极金属内的氮浓度梯度可以与由氮从金属与栅极电介质的界面向上扩散所预期的梯度一致。在示例性n型增强模式FET实施例中，功函数金属120A包括钌(Ru)、钴(Co)、铱(Ir)、镍(Ni)、钯(Pd)或铂(Pt)的至少其中之一。也可以采用显示出相似的高功函数的其它金属及其合金。对于p型增强模式FET实施例，功函数金属120A可以是Al、Ti或Ta中的一个或多个、以及显示出相似的低功函数的其它金属及其合金。
对于图1B中所描绘的沟道层107最好近似于椭圆形横截面(尽管这种拐角圆化可能不会发生到作为沟道层的y和z尺寸标注和处理的函数的程度)的特定实施例中，栅极电介质130具有环形截面。由于沟道层107的栅极控制是电介质的函数，所以在实施例中，在顶部沟道半导体表面107A上方和底部沟道半导体表面107B下方的电介质厚度均为Td。尽管电介质厚度Td可以变化，但是示例性范围为1nm到10nm。为了在所有沟道层表面处实现均匀的电介质厚度Td，高度共形的电介质沉积工艺是有利的，并且对于示例性实施例，由原子层沉积(ALD)来形成栅极电介质层130。
在实施例中，栅极电介质层130是包括例如但不限于以下金属中的一个或多个的金属氧化物的高k材料：铝(Al)、钽(Ta)、铪(Hf)、锆(Zr)、镧(La)或钛(Ti)。在一个金属氧化物实施例中，采用III-IV金属氧化物。III族金属包括铝(例如，Al2O3)、镓或铟中的任何一种。IV族元素是硅以形成III族硅酸盐(例如，AlSiOx)，或是锗以形成III族锗酸盐。在另一个金属硅酸盐实施例中，例如，栅极电介质130是硅以及具有金属Ta、Hf、Zr、La或Ti中的一个或多个的氧配体(即，TaSiOx、HfSiOx、ZrSiOx、TiSiOx、LaSiOx)。
对于金属硅酸盐实施例，可以改变硅含量以实现与下层Ⅲ-Ⅴ半导体的高质量界面并且达到栅极电介质130所需的有效介电常数。像这样，金属硅酸盐可以是相对于硅或氧的化学计量薄膜或亚化学计量薄膜。例如，在一个硅酸铝实施例中，可以添加硅的量，以实现化学计量的正硅酸铝(Al4(SiO4)3)薄膜。在采用具有亚化学计量量的硅的硅酸铝的替代的实施例中，硅与铝之比小于化学计量薄膜的硅铝比。相似地，可以采用具有比化学计量薄膜小的硅钽比的化学计量硅酸钽(Ta4(SiO4)5)或亚化学计量硅酸钽。像这样，通过改变包含本文中所描述的金属组分中的一种或多种的薄膜的硅含量，可以实现宽范围的介电常数。
在实施例中，栅极电介质层130掺杂有氮150，或被“氮化”。已经发现，将氮混合到栅极电介质中的接近栅控半导体表面的区中减少了在栅极电介质130与Ⅲ-Ⅴ半导体沟道层107的界面处存在的陷阱电荷的量，从而改善了FET 101的沟道的栅极控制。通常，对于金属氧化物栅极电介质实施例，目前认为用氮替换氧。如图1B中所示，氮掺杂是非定向的，以使纳米线实施例包括氮掺杂的栅极电介质区，其也包围沟道层107的至少一部分，并且有利地完全包围沟道层107。尽管在一些实施例中，氮可能均匀地存在于整个电介质厚度Td上，但是在示例性实施例中，栅极电介质层130内的氮含量在整个电介质厚度Td上非同质，而相反，其累积到Ⅲ-Ⅴ半导体表面的接近沟道层107的界面。图1C是定性地示出高k栅极电介质的Ⅲ-Ⅴ半导体界面处的氮累积的图表。如图所示，栅极电介质层130内的氮在接近沟道半导体界面的界面处存在最大数量。注意，本文中的实施例确实具有极小的栅极电介质厚度Td，电子能量损失谱(EELS)是一种分析技术，其可以用于区别接近沟道层107的界面处的栅极电介质层130的氮量级与栅极电介质层130在较远离沟道层107的点处(例如，在栅极电极120的界面处)的氮量级。
尽管不受理论的限制，但是目前认为在半导体沟道层107与栅极电介质103之间的界面处存在的与能量状态的陷阱密度相关联的悬空键被氮掺杂剂钝化，导致栅极电介质层130内的界面氮的该累积。即使对于具有这种沟道界面累积的实施例，可以在整个栅极电介质厚度Td上(尤其是在厚度减少到1nm时)预期一定量的氮。因此，在金属硅酸盐栅极电介质实施例(例如，HfSiOx)中，氮掺杂产生栅极电介质材料HfSiOxNy，并且在y于接近沟道层107处最大(即，相对富氮)的其它实施例中，y是电介质厚度的函数。相似地，对于非硅酸盐金属氧化物实施例(例如，HfO2等)中，氮掺杂产生栅极电介质材料HfOxNy，并且在y于接近沟道表面(例如，107A、107B、107C)处最大(即，相对富氮)的其它实施例中，y是电介质厚度的函数。
取决于所采用的将氮混合到栅极电介质中的技术，氮源材料还可以存在于Ⅲ-ⅤFET的实施例中。例如，在采用固态扩散进行栅极电介质层的氮掺杂的一个实施例中，在栅极电极与栅极电介质之间设置共形的金属氮化物层，以用作用于对栅极电介质进行掺杂的氮的非定向、等距固态源。图1D示出了用于这种实施例的Ⅲ-Ⅴ族FET 102的第二截面视图。如图所示，金属氮化物层125是完全包围栅极电介质的共形层，并且在FET 102的沟道区内与栅极电介质形成界面。
通常，金属氮化物要具有不妨碍功函数金属120A为栅极电极设置功函数的厚度。可以选择功函数金属120A的成分，以使得在存在金属氮化物层125的情况下实现所需的功函数。对于包括金属氮化物层125的实施例，可以利用非氮化的金属来设置所需的栅极电极功函数。同样，由于金属氮化物层125可能不具有高导电性，所以在本文中未将其描述为金属栅极电极的一部分，反而是将其描述为栅极电极与栅极电介质之间的界面层。在金属氮化物层125确实具有良好导电性的实施例中，可以将其视为栅极电极堆叠体的底层或第一层。
尽管金属氮化物层125允许功函数金属被优化而不受到还必须用作氮源的进一步限制，但是如果将金属氮化物用作功函数金属，则金属氮化物层125和功函数金属120A然后可以是单个材料层。金属氮化物层125可以包括非定向沉积技术(例如，ALD、等离子体增强型ALD)适用的任何金属。在示例性实施例中，金属氮化物层125包括Ti、V、Mo、Ta或W的至少其中之一。对于采用金属氮化物层125的实施例，图1D中所描绘的栅极金属/栅极电介质界面180被金属氮化物层125占用。
在介绍了示例性Ⅲ-ⅤFET实施例的结构特征之后，现在提供对制造技术的进一步描述，尤其是关于对栅极电介质/Ⅲ-Ⅴ半导体沟道界面进行氮掺杂。图2是示出根据本发明的实施例的用于形成Ⅲ-ⅤFET的方法201中的操作的一般流程图。方法201以如下步骤开始：沉积与暴露的Ⅲ-Ⅴ半导体沟道表面直接接触的非原生高k电介质，以形成栅极电介质层。通常，取决于电介质材料成分，可以使用本领域中公知的任何技术来沉积栅极电介质。在示例性纳米线沟道实施例中，在FET 101的上下文中的其它地方所描述的任何栅极电介质材料通过ALD来沉积，以在栅极电介质与所有暴露的Ⅲ-Ⅴ半导体表面之间形成共形界面。
在操作225处，通过将沉积的栅极电介质层暴露于氮的液态源、汽态源、气态源或固态源来对栅极电介质进行氮掺杂。已经发现，相较于在电介质沉积的同时将氮混合到栅极电介质中，在沉积栅极电介质之后对栅极电介质进行氮掺杂提供了更低的界面陷阱密度(Dit)。例如，针对在将栅极电介质层(例如，金属氧化物)沉积在半导体表面上之前或者在栅极电介质沉积的同时对Ⅲ-Ⅴ半导体表面进行直接氮暴露，仅提供Ⅲ-Ⅴ半导体表面的间接暴露的栅极电介质表面的氮暴露是优选的。氮暴露之后，方法201继续在操作285处形成栅极电极。例如，利用功函数金属(例如，本文中的其它地方所描述的那些功函数金属中的任何功函数金属)和/或体金属封盖的沉积。在某些实施例中，如本文中的其它地方所进一步描述的，在操作285处，可以在栅极电极形成的同时执行氮暴露，以使得不需要以顺序方式执行方法201中的操作。
然后方法201完成使用本领域中的任何常规技术来完成的FET的其它元件，例如：如图1A中所示，在栅极电极的相对侧上形成源极区和漏极区。注意，在操作299处，在完成FET期间的一些点处，执行热退火，其间，使氮掺杂剂在栅极电介质内朝着Ⅲ-Ⅴ半导体界面扩散，在该Ⅲ-Ⅴ半导体界面处，氮可以被累积并且进一步钝化半导体-绝缘体界面。通常，在操作285处，在沉积栅极电极的至少一层之后，可以在制造流程中的任何位置处执行该热退火。通过将栅极电极材料用作封盖，可以利用氮的最小向外扩散来继续对接近Ⅲ-Ⅴ半导体界面的栅极电介质进行氮掺杂。像这样，一种或多种后续热处理(例如，前栅极工艺中的源极/漏极重新生长或后栅极工艺中的线N2最终退火的常规结束)可以另外用作热退火操作490。
图3是具体示出根据本发明的实施例的用于形成纳米线Ⅲ-ⅤFET的方法301中的操作的流程图。方法301以围绕Ⅲ-Ⅴ半导体纳米线沟道表面沉积栅极电介质开始。在一个实施例中，通过ALD来沉积本文中的其它地方所描述的任何金属氧化物/金属硅酸盐实施例，以共形包围Ⅲ-Ⅴ纳米线。在操作325处，通过非定向暴露工艺来对栅极电介质进行各向同性的掺杂。非定向暴露将共形栅极电介质表面共形地暴露于氮源。可以通过使用湿溶液、汽相、基于等离子的处理、固相或其任何组合来实现非定向暴露。
图4是示出根据本发明的实施例的用于向Ⅲ-Ⅴ半导体非定向地掺杂栅极电介质界面的方法401中的操作的流程图。可以在图3的操作325处执行图4的上下文中所描述的技术中的一种或多种，并且更一般地，可以在图2的操作225处执行上述技术。方法401以共形栅极电介质沉积操作305开始，随后将栅极电介质暴露于以下氮源的至少其中之一：操作426处的液相/汽相氮源；操作427处的气态氮源或等离子体氮源；或操作428处的要用作固态氮源的材料的沉积。可以交替地执行这些氮化操作中的每一个，如虚线所表示的，或者可以以组合方式执行这些氮化操作中的每一个。
在实施例中，在操作426处，将栅极电介质层暴露于例如但不限于肼溶液的氮化溶液。例如但不限于N2H4、二甲基肼或叔丁基肼的肼溶液可以在25℃到100℃之间的温度下应用于栅极电介质表面。由于几何形状极小，所以可以有利地在超临界流体状态下提供肼的水溶液。在替代的实施例中，在操作426处，在25℃到400℃之间的温度下执行对暴露的栅极电介质层的汽相退火，其中将栅极电介质层表面暴露于NH3、N2H4、二甲基肼或叔丁基肼的非定向蒸汽。
在另一个实施例中，在操作428处，将栅极电介质层暴露于固相氮源。固相氮源可以是包含共形沉积在栅极电介质层之上的薄膜的任何氮的形式，在后续的热退火循环期间，可以从栅极电介质层中去除氮。在一个这种实施例中，在栅极电介质上沉积金属氮化物。金属氮化物可以是在本文中的金属氮化物层125的上下文中的其它地方所描述的那些金属氮化物中的任何金属氮化物。对于沟道半导体为高度非平面并且因此栅极电介质层也为高度非平面的示例性实施例(例如，对于纳米线实施例)，利用原子层沉积(ALD)工艺来形成金属氮化物层125。已经发现，ALD技术甚至将金属氮化物层125共形沉积在底部纳米线沟道表面(例如，图1B中的107B)之上。在特定实施例中，使用金属前体(例如，Ti、Va、Mo、Ta、W等)的交替脉冲和包含诸如NH3、肼等的共反应剂的氮来在150℃到400℃的温度之间沉积金属氮化物层125。在其它这种实施例中，在氮共反应剂脉冲中的一个或多个脉冲(例如，仅第一脉冲、所有脉冲等)期间采用等离子体活化。对于这种循环ALD处理，可以利用第一包含共反应剂的氮(即，在第一金属前体脉冲之前)发起循环序列。
在另一个实施例中，在栅极电介质上沉积非金属氮化物。非金属氮化物可以是任何常规的氮化物电介质薄膜，例如但不限于氮化硅。在示例性实施例中，沉积的非金属氮化物具有随后可以从栅极电介质中选择性去除的成分。对于沟道半导体为高度非平面并且因此栅极电介质层也为高度非平面的示例性实施例(例如，对于纳米线实施例)，利用CVD或ALD工艺来形成非金属氮化物层(例如，形成为1-2nm)。
需要操作428的实施例的一个优点在于：可以混合到接近栅极电介质层处的可能更大量的氮、和/或在具有良好控制的厚度的金属化的合金状态中提供的氮含量的更高级的控制(相对于受到表面终止族的限制的表面处理、或取决于限制总体控制的因子数量的栅极电介质的给定穿透深度的掺杂)。
在操作428之后，在操作430中，可以将固相氮掺杂源材料作为牺牲薄膜而从栅极电介质表面去除。在于操作428处添加的薄膜为非牺牲的情况下，这种去除可能并非必需，因此操作430是可选的，并且像这样，如虚线框所描绘的。牺牲氮源薄膜的一个优点在于：不必将添加的相对高电阻率的氮化金属层混合到栅极电极堆叠体中(例如，通过去除金属氮化物掺杂剂源材料层)。同样，栅极电介质可以维持低等效氧化物厚度(例如，通过去除氮化硅掺杂剂源材料层)。可以利用为栅极电介质进一步提供足够的选择性的特定氮掺杂剂源材料成分的任何常规蚀刻剂来剥除牺牲氮掺杂剂源材料。例如，在一个实施例中，可以利用各向同性的(下游)等离子体蚀刻工艺、汽相蚀刻工艺、或湿法蚀刻工艺来进行操作428处沉积的氮化硅层的去除。
在操作426、428(或430)的其中之一(或两者)之后，方法401进行到操作486，在形成栅极电极期间沉积栅极金属。在示例性纳米线沟道实施例中，在操作486处利用ALD工艺形成栅极金属，以实现最大共形性。在实施例中，在操作486处沉积功函数金属和/或本文中其它地方所描述的体金属中的任何金属(例如，对于功函数金属120A和体金属120B)。在通过除栅极电极之外的模块提供用于掺杂栅极电介质的氮源的示例性实施例中，操作486需要沉积实质上无氮的功函数金属、或实质上无氮的体金属。在其它实施例中，功函数金属和体金属在沉积时实质上是无氮的。
在另一个实施例中，在操作427处，将栅极电介质层暴露于气态氮源和/或等离子体氮源下。在操作427处，一种或多种氮源气体的氮化等离子体例如但不限于N2、N2O、NH3及其与诸如H2之类的反应载流子和/或诸如Ar或者He之类的惰性气体的混合物。在示例性纳米线沟道实施例中，将远程下游等离子体用于减少衬底损坏并且减少氮掺杂剂种类的方向性，用以实现掺杂的较好共形性。在一个实施例中，操作427处的等离子体暴露需要从栅极电介质ALD腔去除工件，并且将工件加载到负责氮掺杂的单独的处理腔中。在将工件暴露于氮源之后，然后将工件移到栅极金属ALD腔中，并且执行操作486。这种方法可以被视为非原位氮化等离子体。
在另一个实施例中，操作427需要从栅极电介质ALD腔去除工件，并且将工件加载到栅极金属ALD腔中，在该栅极金属ALD腔中，原位提供氮化等离子体作为等离子体增强型ALD(PEALD)栅极金属沉积工艺的一部分。在该实施例中，按照同样将栅极电介质暴露于等离子体氮源并且可以进一步将氮混合到栅极金属电极的层中的方式执行共形栅极金属沉积操作452。像这样，该技术与操作428的技术的相似之处在于：可以将固相氮源共形形成在栅极电介质之上。然而，虽然操作428在栅极电介质与栅极电极之间形成中间层，但是在操作452处，栅极金属电极(例如，功函数金属120A)直接形成在栅极电介质上。在实施例中，操作452需要利用中间腔净化来将栅极电介质层表面至少一次暴露于氮化等离子体和Ru、Co、Ir、Ni、Pd或Pt的有机金属前体，以对栅极电介质进行氮掺杂并且共形沉积低电阻栅极功函数金属。也可以对氮化等离子体和有机金属脉冲的循环进行迭代，而这样做不会对设置金属的性质的功函数产生不利影响。
在栅极金属沉积操作486或452之后，在操作490处执行热退火，并且在操作299处完成晶体管制造。热退火用于激励氮的从源材料(例如，栅极电介质表面或栅极电介质层与栅极金属层之间的界面上的金属氮化物)到Ⅲ-Ⅴ沟道半导体与栅极电介质层的界面的固态扩散。在热退火期间，可以在接近Ⅲ-Ⅴ半导体沟道的界面并且存在较多陷阱状态的位置处的栅极电介质内累积氮。氮可以替换金属氧化物或金属硅酸盐中的氧，并且通过电介质层中的种类(氧)的潜在氧化来增强Ⅲ-Ⅴ半导体沟道电阻，从而在完成晶体管制造时在栅极电介质层下方维持化学尖锐的半导体界面。在热退火期间，也可能发生进入栅极金属封盖层中的一些量级的向上扩散。例如，即使在功函数金属和/或体金属在沉积时实质上无氮的情况下，操作490处的退火也可以使氮从栅极电介质层界面扩散，发现栅极电介质层界面在远离栅极电介质层界面的点处的(多个)栅极金属层中方具有较少量的氮。
由于栅极电介质层的厚度非常薄(例如，1nm-10nm)，所以不需要长时间或在非常高的温度下进行退火。在诸如源极漏极重新生长期间(如果其在栅极形成之后被执行)、甚或栅极金属沉积操作486、452之类的氮暴露(例如，操作426、427、428)之后实现的温度可能是足够的(例如，150℃-400℃)。通常约400℃的常规结束生产N2退火(即，后互连件金属化和钝化)对于操作490也可能是足够的。因此，可以将操作490实施为独立的退火，或将其作为操作299处的常规处理的一部分进行组合以完成晶体管。
图5示出了根据本发明的实施例的移动计算设备平台700的等距视图和由移动平台采用的微电子器件710的扩展示意图721。移动计算平台700可以是被配置为用于电子数据显示、电子数据处理和无线电子数据传输中的每一个的任何便携式设备。例如，移动计算平台700可以是平板电脑、智能电话、膝上型电脑等中的任何设备，并且包括显示屏705、芯片级(SoC)或封装级集成微电子器件710、以及电池713，其中显示屏705在示例性实施例中是触摸屏(电容式、电感式、电阻式等)。
扩展视图721中进一步示出了集成器件710。在示例性实施例中，器件710包括至少一个存储器、至少一个处理器芯片(例如，多核微处理器和/或图形处理器核730、731)。在实施例中，如本文中的其它地方(例如，图1A至图1D)更加详细描述的，具有氮掺杂的栅极电介质界面的非平面Ⅲ-ⅤFET被集成到器件710中。器件710、连同功率管理集成电路(PMIC)715、RF(无线)集成电路(RFIC)725、及其控制器711的中的一个或多个还耦合到板、衬底或内插器500，其中RF(无线)集成电路(RFIC)725包括宽带RF(无线)发射器和/或接收器(例如，包括数字基带，并且模拟前端模块还包括位于发射路径上的功率放大器和位于接收路径上的低噪声放大器)。在功能上，PMIC 715执行电池功率调节、DC到DC转换等，并且因此具有耦合到电池713的输入和向所有其它功能模块提供电流供应的输出。PMIC或RFIC中的一个或多个还可以包括具有氮掺杂的栅极电介质界面的非平面Ⅲ-ⅤFET。在示例性实施例中，RFIC 725具有耦合到天线的输出，该天线被提供用于实施许多无线标准或协议中的任何无线标准或协议，所述无线标准或协议包括但不限于：Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及其衍生物、以及被指定为3G、4G、5G和更高代的任何其它无线协议。在实施方式中，这些模块中的每一个可以被集成到单个芯片上作为SoC、被集成到耦合到已封装的器件710的封装衬底的单独IC上、或在板级上进行集成。
图5是根据本发明的一个实施例的计算设备1000的功能框图。例如，可以在平台700的内部发现计算设备1000，并且计算设备1000还包括主管许多部件的板1002，所述许多部件例如但不限于处理器1004(例如，应用处理器)和至少一个通信芯片1006。在实施例中，至少处理器1004集成有(例如，片上)具有氮掺杂栅极电介质界面的非平面Ⅲ-ⅤFET。处理器1004物理和电耦合到板1002。处理器1004包括封装在处理器1004内的集成电路管芯。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将这些电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。
在一些实施方式中，至少一个通信芯片1006也物理和电耦合到板1002。在其它实施方式中，通信芯片1006是处理器1004的一部分。取决于其应用，计算设备1000可以包括可以或可以不与板1002物理和电耦合的其它部件。这些其它部件包括但不限于：易失性存储器(例如，DRAM)、闪速存储器或STTM等形式的非易失性存储器(例如，RAM或ROM)、图形处理器、数据信号处理器、加密处理器、芯片集、天线、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量存储设备(例如，硬盘驱动器、固态驱动器(SSD)、光盘(CD)、数字多功能盘(DVD)等)。
通信芯片1006的至少其中之一可以实现用于来往于计算设备1000的数据传输的无线通信。术语“无线”及其衍生词可以用于描述电路、设备、系统、方法、技术、通信信道等等，其可以通过使用调制的电磁辐射而经由非固态介质传送数据。术语并不暗示相关联的设备不包含任何线路，尽管在一些实施例中相关联的设备可能不包含任何线路。通信芯片1006可以实施包括但不限于本文中的其它地方所描述的标准或协议的许多无线标准或协议中的任何一种。计算设备1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短范围的无线通信，例如，Wi-Fi和蓝牙，并且第二通信芯片1006可以专用于较长范围的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
因此，本发明的一个或多个实施例总体上涉及在Ⅲ-Ⅴ半导体表面的界面处具有氮掺杂的栅极电介质的非平面Ⅲ-ⅤFET。要理解，以上描述旨在进行说明，而非进行限制。例如，尽管附图中的流程图示出由本发明的特定实施例执行的操作的特定顺序，但是应该理解，并不要求这种顺序(例如，替代的实施例可以按照不同的顺序执行操作、组合某些操作、重叠某些操作等)。此外，本领域中的技术人员在阅读并理解以上描述后，许多其它实施例将是显而易见的。尽管已经参考具体示例性实施例对本发明进行了描述，但是应该认识到，本发明不限于所描述的实施例，而是可以在所附权利要求的精神和范围内利用实施例的修改和改变来实践本发明。因此，应该参考所附权利要求、以及为这种权利要求赋予权利的等同物的全部范围来确定本发明的范围。

Claims (15)

1.一种非平面Ⅲ-Ⅴ场效应晶体管(FET)，包括：
源极区和漏极区，所述源极区和所述漏极区具有设置于其间的Ⅲ-Ⅴ半导体沟道区；
设置在所述Ⅲ-Ⅴ半导体沟道区下方的底部器件层；
设置在所述Ⅲ-Ⅴ半导体沟道区之上的栅极电介质层，其中，所述栅极电介质层包括金属氧化物，并且还包括包含在所述栅极电介质层中的氮掺杂剂，所述氮掺杂剂接近所述栅极电介质与所述Ⅲ-Ⅴ半导体沟道区之间的界面；以及
设置在所述栅极电介质层之上的栅极电极，
其中，所述Ⅲ-Ⅴ半导体沟道区包括穿过所述栅极电介质层的线，并且所述栅极电介质层完全包围所述Ⅲ-Ⅴ半导体沟道区，并且其中，所述栅极电介质层和所述栅极电极穿过所述底部器件层中的孔洞。
2.根据权利要求1所述的FET，其中，所述Ⅲ-Ⅴ半导体沟道区与所述栅极电介质直接接触，其中，所述栅极电介质层在接近与所述Ⅲ-Ⅴ半导体沟道区的所述界面处包括富氮区，所述富氮区相对于所述栅极电介质的远离所述界面的区具有更多的氮。
3.根据权利要求2所述的FET，其中，所述栅极电介质层的所述富氮区也完全包围所述Ⅲ-Ⅴ半导体沟道区。
4.根据权利要求1所述的FET，还包括：设置在所述栅极电极与所述栅极电介质之间的金属氮化物层，所述金属氮化物与所述栅极电介质连接。
5.根据权利要求4所述的FET，其中，所述金属氮化物包括以下物质的至少其中之一：Ti、V、Mo、Ta或W。
6.根据权利要求4所述的FET，其中，所述栅极电极包括设置在所述金属氮化物之上的功函数金属，所述功函数金属具有在存在所述金属氮化物的情况下设定所述栅极电极的功函数的成分。
7.根据权利要求6所述的FET，其中，所述功函数金属包括以下物质的至少其中之一：Ru、Co、Ir、Ni、Pd或Pt。
8.根据权利要求1所述的FET，其中，所述金属氧化物是选自由Al、Zr、Hf、Ta和La组成的组中的金属的氧化物。
9.根据权利要求8所述的FET，其中，所述金属氧化物是还包括硅的金属硅酸盐。
10.根据权利要求1所述的FET，还包括：
在所述源极区与所述漏极区之间延伸的Ⅲ-Ⅴ半导体纳米线，并且所述栅极电介质层完全包围所述源极区与所述漏极区之间的Ⅲ-Ⅴ半导体线的长度，其中，由氮掺杂剂形成的富氮区被包含在所述栅极电介质层中，所述富氮区接近所述栅极电介质层与所述半导体沟道之间的所述界面，包围所述Ⅲ-Ⅴ半导体线的至少一部分；以及
其中，所述栅极电极包括完全包围所述栅极电介质层的金属层。
11.一种采用Ⅲ-Ⅴ晶体管的移动计算平台，包括：
集成电路，所述集成电路包括根据权利要求1所述的Ⅲ-ⅤFET，
显示屏；以及
无线收发器。
12.一种形成非平面Ⅲ-Ⅴ场效应晶体管(FET)的方法，所述方法包括：
形成Ⅲ-Ⅴ半导体沟道区；
在所述Ⅲ-Ⅴ半导体沟道区之上形成包括金属氧化物的栅极电介质层；
在所述Ⅲ-Ⅴ半导体沟道区下方形成底部器件层；
利用氮对所述栅极电介质层的接近所述半导体沟道区的表面的区域进行共形掺杂；
在所述栅极电介质层之上形成栅极电极；以及
在所述栅极电极的相对侧上形成源极区和漏极区，
其中，所述Ⅲ-Ⅴ半导体沟道区包括穿过所述栅极电介质层的线，并且所述栅极电介质层完全包围所述Ⅲ-Ⅴ半导体沟道区，并且其中，所述栅极电介质层和所述栅极电极穿过所述底部器件层中的孔洞。
13.根据权利要求12所述的方法，其中，所述Ⅲ-Ⅴ半导体沟道区包括Ⅲ-Ⅴ半导体纳米线，所述Ⅲ-Ⅴ半导体纳米线穿过所述栅极电介质层，并且所述栅极电介质完全包围所述沟道区；以及
其中，所述共形掺杂还包括：将所述栅极电介质层非定向地暴露于液相氮源、汽相氮源、气相氮源或固相氮源的至少其中之一；以及
在至少400℃的温度下对所述FET进行退火。
14.根据权利要求13所述的方法，其中，对所述栅极电介质层的所述非定向暴露还包括：在形成所述栅极电极之前或在形成所述栅极电极的同时，将所述栅极电介质层暴露于含氮源气体的等离子体。
15.根据权利要求14所述的方法，其中，对所述栅极电介质层的所述非定向暴露还包括：将所述栅极电介质层交替地暴露于所述含氮源气体的等离子体和包括Ru、Co、Ir、Ni、Pd或Pt的有机金属前体以形成所述栅极电极，或者其中，对所述栅极电介质层的所述非定向暴露还包括将所述栅极电介质层暴露于包括肼的溶液，或者其中，对所述栅极电介质层的非定向暴露还包括：
在所述栅极电介质的暴露的表面上沉积牺牲氮化物层；以及
在形成所述栅极电极之前剥除所述牺牲氮化物层。
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