KR101560404B1 - 광전기 혼재 기판의 제조 방법 - Google Patents

광전기 혼재 기판의 제조 방법 Download PDF

Info

Publication number
KR101560404B1
KR101560404B1 KR1020090035369A KR20090035369A KR101560404B1 KR 101560404 B1 KR101560404 B1 KR 101560404B1 KR 1020090035369 A KR1020090035369 A KR 1020090035369A KR 20090035369 A KR20090035369 A KR 20090035369A KR 101560404 B1 KR101560404 B1 KR 101560404B1
Authority
KR
South Korea
Prior art keywords
core
forming
substrate
electric circuit
alignment mark
Prior art date
Application number
KR1020090035369A
Other languages
English (en)
Other versions
KR20090112585A (ko
Inventor
마사유키 호도노
Original Assignee
닛토덴코 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛토덴코 가부시키가이샤 filed Critical 닛토덴코 가부시키가이샤
Publication of KR20090112585A publication Critical patent/KR20090112585A/ko
Application granted granted Critical
Publication of KR101560404B1 publication Critical patent/KR101560404B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/13—Integrated optical circuits characterised by the manufacturing method
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4219—Mechanical fixtures for holding or positioning the elements relative to each other in the couplings; Alignment methods for the elements, e.g. measuring or observing methods especially used therefor
    • G02B6/422—Active alignment, i.e. moving the elements in response to the detected degree of coupling or position of the elements
    • G02B6/4221—Active alignment, i.e. moving the elements in response to the detected degree of coupling or position of the elements involving a visual detection of the position of the elements, e.g. by using a microscope or a camera
    • G02B6/4224—Active alignment, i.e. moving the elements in response to the detected degree of coupling or position of the elements involving a visual detection of the position of the elements, e.g. by using a microscope or a camera using visual alignment markings, e.g. index methods
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/43—Arrangements comprising a plurality of opto-electronic elements and associated optical interconnections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0274—Optical details, e.g. printed circuits comprising integral optical means
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4204—Packages, e.g. shape, construction, internal or external details the coupling comprising intermediate optical elements, e.g. lenses, holograms
    • G02B6/4214—Packages, e.g. shape, construction, internal or external details the coupling comprising intermediate optical elements, e.g. lenses, holograms the intermediate optical element having redirecting reflective means, e.g. mirrors, prisms for deflecting the radiation from horizontal to down- or upward direction toward a device
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H05K1/0269—Marks, test patterns or identification means for visual or optical inspection
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09918—Optically detected marks used for aligning tool relative to the PCB, e.g. for mounting of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0023—Etching of the substrate by chemical or physical means by exposure and development of a photosensitive insulating layer

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Optical Integrated Circuits (AREA)
  • Optical Couplings Of Light Guides (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

본 발명은 광전기 혼재 기판의 제조 방법에 관한 것으로서 전기 회로 기판(E)의 표면에 광도파로(W)의 코어(7)를 형성할 때, 코어(7) 형성 영역과 얼라인먼트 마크(A) 형성 영역을 갖는 감광성 수지층으로부터 1회의 포토리소그래피법에 의해 코어(7)와 동시에 광학 소자 위치 결정용 얼라인먼트 마크(A)를 형성한다. 그리고, 광학소자 실장 공정에서 상기 얼라인먼트 마크(A)를 기준으로 하여 광도파로(W)의 코어(7)에 대해 적정한 위치에 발광 소자(11) 및 수광 소자(12)를 실장하여 광도파로의 코어에 대한 광학 소자의 얼라인먼트 정밀도를 향상시킬 수 있는 광전기 혼재 기판의 제조 방법을 제공하는 것을 특징으로 한다.

Description

광전기 혼재 기판의 제조 방법{OPTICAL/ELECTRICAL HYBRID SUBSTRATE PRODUCING METHOD}
본 발명은 광도파로와 광학소자가 실장되고 전기 회로가 혼재되어 있는 광전기 혼재 기판의 제조 방법에 관한 것이다.
이제까지 광전기 혼재 기판은 전기 회로 기판과 광도파로를 개별로 만들고, 양자를 접착제에 의해 부착하여 형성되었다. 예를 들면, 상기 광전기 혼재 기판은 도 6에 도시한 바와 같이 전기 회로(83)가 다층으로 형성된 전기 회로 기판(81)상에 접착제(82)를 통해 언더클래드층(86), 코어(87) 및 오버클래드층(88)으로 이루어진 광도파로(80)가 정밀도 좋게 부착되어 있다. 그리고, 상기 전기 회로 기판(81)에 형성된 실장용 패드(전기 회로(83)의 일부)에 발광 소자(11) 및 수광 소자(12)가 플립칩 실장되어 있다(예를 들면, 일본 공개특허공보 제2000-199827호 참조). 도 6에 도시한 광전기 혼재 기판에서는 상기 발광 소자(11) 및 수광 소자(12)가 각각 광도파로(80)의 양 단부의 표면측에 위치가 결정되어 있다. 또한, 상기 광도파로(80)의 양 단부는 광축에 대해 45°경사진 경사면으로 형성되고, 그 경사면의 코어(87) 부분이 광로 변환 미러(87a)로 형성되어 있다. 또한, 도 6에서 도면부호 "11a"는 상기 발광 소자(11)의 전극(범프)이며, 도면부호 "12a"는 수광 소자(12)의 전극(범프)이다.
상기 광전기 혼재 기판의 광(L)의 전파는 다음과 같이 실시된다. 우선, 발광 소자(11)로부터 광(L)이 하방으로 출사된다. 상기 광(L)은 광도파로(80)의 일 단부(도 6에서는 좌측 단부)의 오버클래드층(88)을 통과하고, 코어(87)의 일 단부에 입사된다. 계속해서 상기 광(L)은 코어(87)의 일 단부의 광로 변환 미러(87a)에서 반사되어(광로가 90°변환되어) 코어(87) 내를 축방향으로 진행한다. 그리고, 상기 광(L)은 코어(87) 내를 진행하여 코어(87)의 타단부(도 6에서는 우측 단부)까지 전파된다. 계속해서 상기 광(L)은 상기 타단부의 광로 변환 미러(87a)에서 상방으로 반사되고(광로가 90°변환되고), 오버클래드층(88)을 통과하여 출사되어 수광 소자(12)에서 수광된다.
그러나, 상기 일본 공개특허공보 제2000-199827호의 광전기 혼재 기판의 제조에서 실제로는 전기 회로 기판(81)과 광도파로(80)를 접착제(82)로 부착할 때, 접착제(82) 자신의 유동성에 의해 부착 시의 압력이 가해지면 약간의 오차가 생긴다. 이 때문에 상기 전기 회로 기판(81)의 실장용 패드를 인식하여 발광 소자(11) 및 수광 소자(12)를 정밀도 좋게 상기 전기 회로 기판(81)에 실장했다고 해도 그 전기 회로 기판(81) 자체에 오차가 생기므로 광도파로(80)의 코어(87) 양 단부의 광로 변환 미러(87a)에 대한 발광 소자(11) 및 수광 소자(12)의 얼라인먼트(alignment)(위치 결정) 정밀도는 저하된 상태가 된다. 이 상태에서의 광(L)의 전파는 상기 코어(87) 양 단부의 광로 변환 미러(87a)에 대해 발광 소자(11) 및 수광 소자(12)의 광축이 어긋난 상태로 실시되어 광(L)의 결합 손실이 커진다.
본 발명은 이와 같은 사정을 감안하여 이루어진 것으로서, 광도파로의 코어에 대한 광학 소자의 얼라인먼트 정밀도를 향상시킬 수 있는 광전기 혼재 기판의 제조 방법의 제공을 그 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 광전기 혼재 기판의 제조 방법은 기판의 한쪽면측에 전기회로가 형성된 전기회로기판을 준비하는 공정과, 상기 전기회로기판의 회로 형성면과 반대측의 면에 광도파로 형성용 감광성 수지층을 형성하는 공정과, 상기 감광성 수지층의 코어 형성영역을 포토리소그래피법에 의해 소정 패턴의 코어로 형성하는 공정을 갖는 광도파로 제작 공정과, 상기 광도파로의 단부측에 대응하는 상기 전기회로기판의 회로 형성면 부분에 광학소자를 실장하는 공정과, 상기 광도파로의 상기 단부측에 위치하는 코어의 단부를 광을 반사하여 상기 코어와 상기 광학소자 사이의 광 전파를 가능하게 하는 반사부로 형성하는 공정과, 상기 전기회로기판용 상기 기판에 상기 코어와 상기 광학소자 사이의 광전파용 관통구멍을 형성하는 공정을 구비하며, 상기 감광성 수지층으로서 코어 형성영역과 함께 얼라인먼트 마크 형성영역을 갖는 감광성 수지층을 사용하고, 상기 코어의 형성과 동시에 상기 얼라인먼트 마크 형성영역을 상기 포토리소그래피법에 의해 소정 패턴의 얼라인먼트 마크에 형성하는 공정과, 상기 전기회로기판용 상기 기판에 상기 광전파용 관통구멍을 형성할 때, 상기 기판에 얼라인먼트 마크 시인용 관통구멍을 형성하는 공정과, 상기 광학소자 실장을 상기 얼라인먼트 마크 시인용 관통구멍으로부터 시인할 수 있는 상기 얼라인먼트 마크를 표시로 하여 소정의 위치에 실시하는 공정을 갖는 것을 특징으로 한다.
본 발명의 광전기 혼재 기판의 제조 방법에서는 전기 회로 기판의 회로 형성면과 반대측 면에 코어 형성 영역과 얼라인먼트 마크 형성 영역을 갖는 감광성 수지층을 형성하고, 그 감광성 수지층으로부터 1 회의 포토리소그래피법에 의해 코어와, 광학소자 위치 결정용 얼라인먼트 마크를 동시에 형성하며, 또한 상기 감광성 수지층으로부터 광도파로를 형성하고 있다. 이 때문에 광도파로를 전기 회로 기판에 접착하는 접착제가 불필요해지고, 접착제 사용에 의한 오차의 문제점이 발생하지 않음과 동시에 상기 얼라인먼트 마크에 대한 코어의 위치를 소정의 위치 관계로 설정할 수 있다. 그리고, 본 발명에서는 상기 광학소자의 실장을 상기 전기회로기판용 기판에 형성된 얼라인먼트 마크 시인용 관통구멍으로부터 시인할 수 있는 상기 얼라인먼트 마크를 기준으로 하여 실시하기 때문에 상기 광학소자를 광도파로의 코어에 대해 적정한 위치에 실장할 수 있다. 그 결과, 제조된 광전기 혼재 기판에서는 코어의 단부의 광반사부와 광학 소자 사이의 광의 결합 손실을 매우 작게 할 수 있다.
(발명을 실시하기 위한 가장 좋은 형태)
계속해서, 본 발명의 실시형태를 도면에 기초하여 상세히 설명한다.
도 1은 본 발명의 광전기 혼재 기판의 제조 방법의 제 1 실시형태에 의해 수득된 광전기 혼재 기판을 도시하고 있다. 이 광전기 혼재 기판은 전기 회로(3)를 갖는 전기 회로 기판(E)과, 이 전기 회로 기판(E)의 전기 회로(3)의 형성면(내면)과 반대측 면(표면)에 형성된 광도파로(W)를 구비하고 있다. 그리고, 그 전기 회로 기판(E)의 내면에서는 광도파로(W)의 단부측에 대응하는 전기 회로 기판(E)의 전기 회로(3) 형성면의 부분에 발광 소자(11) 및 수광 소자(12)가 실장되어 있다. 또한, 상기 전기 회로 기판(E)은 스테인레스제 기판(1)의 내면에 절연층(2)을 통해 전기 회로(3)를 형성하여 구성되고, 이 전기 회로(3)의 일부는 상기 발광 소자(11), 수광 소자(12)를 실장하기 위한 실장용 패드(3a)로 되어 있다. 한편, 상기 광도파로(W)는 상기 전기 회로 기판(E)의 표면에 설치된 언더클래드층(6)과, 상기 언더클래드층(6) 상에 감광성 수지층을 형성하고 그 감광성 수지층을 가공하여 형성된 코어(7)와, 또한 그 위에 형성된 오버클래드층(8)을 구비하고 있다. 이 광도파로(W)의 좌우 양 단부는 도시한 바와 같이 상기 스테인레스제 기판(1)에 대해 45°경사진 경사면으로 형성되어 있다. 그리고, 그 경사면에 위치하는 코어(7)의 단부가 광반사부(7a)로 되어 있다. 이 광도파로(W)의 좌우 양 단측에는 상기 광도파로(W)와 동일 재료로 이루어진 3층 적층체(X)가 형성되어 있고, 그 중간층이 상기 코어(7)와 동일 재료로 이루어지고, 얼라인먼트 마크(A)로 형성되어 있다. 그리고, 상기 코어(7) 양 단부의 광반사부(7a)의 하방에 대응하는 상기 스테인레스제 기판(1) 부분에 코어와 발광 소자(11), 수광 소자(12) 사이에서 광을 전파하기 위한 광 통과용 관통구멍(5)이 형성되고, 상기 얼라인먼트 마크(A)의 하방에 대응하는 상기 스테인레스제 기판(1) 부분에 얼라인먼트 마크(A)를 내면측으로부터 시인하기 위한 시인용 관통구멍(4)이 형성되어 있다. 또한, 상기 코어(7)의 일 단부(도 1에서는 좌측 단부)에 형성된 광 반사부(7a)의 하방에서는 발광 소자(11)가 상기 실장용 패드(3a)에 실장되어 있고, 상기 코어(7)의 타측 단부(도 1에서는 우측 단부)에 형성된 광반사부(7a)의 하방에서는 수광 소자(12)가 상기 실장용 패드(3a)에 실장되어 있다.
그리고, 상기 코어(7) 양 단부의 광반사부(7a)는 광(L)을 반사하여 상기 코어(7)와 상기 발광 소자(11) 및 상기 수광 소자(12) 사이의 광 전파를 가능하게 하고 있다. 즉, 상기 광전기 혼재 기판에서는 상기 발광 소자(11)는 코어(7)의 일 단부의 광반사부(7a)에 대해 광(L)을 출사하는 광학소자이고, 그 발광 소자(11)로부터 출사된 광(L)은 상기 스테인레스제 기판(1)의 광 통과용 관통구멍(5)을 통과한 후, 광도파로(W)의 일 단부의 언더클래드층(4)을 통해 코어(7)의 일 단부에 입사한다. 계속해서 그 광(L)은 상기 코어(7)의 일 단부의 광반사부(7a)에서 반사되어 코어(7) 내를 축 방향으로 진행한다. 그리고, 그 광(L)은 코어(7) 내를 진행하여 코어(7)의 타단부의 광반사부(7a)까지 전파된다. 계속해서 그 광(L)은 상기 타단부의 광반사부(7a)에서 하방으로 반사되고, 언더클래드층(6)을 통해 출사된다. 그리고, 그 광(L)은 상기 스테인레스제 기판(1)의 광 통과용 관통구멍(5)을 통과한 후, 수광 소자(12)에서 수광된다.
이 실시형태의 광전기 혼재 기판은 하기 (1)~(4)의 공정을 거쳐 제조된다.
(1) 스테인레스 기판(1)의 내면에 전기 회로(3)를 형성하여 전기 회로 기판(E)을 제작하는 공정[도 2의 (a)~(c) 참조].
(2) 상기 전기 회로 기판(E)의 스테인레스제 기판(1)의 표면에 광도파로(W)를 제작하는 공정[도 3의 (a)~(d) 참조].
(3) 상기 광도파로(W)의 코어(7)의 양 단부를 광반사부(7a)로 형성하는 공정[도 4 참조].
(4) 상기 전기 회로(3)에 발광 소자(11) 및 수광 소자(12)를 실장하는 공정(도 1 참조).
상기 (1)의 전기 회로 기판(E)의 제작 공정에 대해 설명한다. 이 실시형태에서는 우선 상기 스테인레스제 기판(1)[도 2의 (a) 참조]을 준비한다. 이 스테인레스제 기판(1)[도 2의 (a) 참조]으로서는 통상 두께가 20~200㎛의 범위 내의 것이 이용된다.
계속해서, 도 2의 (a)에 도시한 바와 같이, 상기 스테인레스제 기판(1)의 내면의 소정 위치에 포토리소그래피법에 의해 소정 패턴의 절연층(2)을 형성한다. 이 절연층(2)은 이후의 공정[도 2의 (c) 참조]에서 스테인레스제 기판(1)에 형성되는 얼라인먼트 마크(A) 시인용 관통구멍(4) 및 광 통과용 관통구멍(5) 부분을 제외하고 형성된다. 즉, 상기 절연층(2)의 형성은 다음과 같이 실시된다. 우선, 상기 스테인레스제 기판(1)의 내면(절연층(2)의 형성 시는 위로 향함)의 소정 위치에 감광성 폴리이미드 수지, 감광성 에폭시 수지 등의 감광성 수지를 도포하여, 감광성 수지층을 형성한다. 계속해서 절연층(2)의 패턴에 대응하는 개구 패턴이 형성되어 있는 포토마스크를 통해 상기 감광성 수지층을 조사선에 의해 노광한다. 계속해서 현상액을 이용하여 현상을 실시함으로써 미노광 부분을 용해시켜 제거하여, 잔존한 감광성 수지층을 절연층(2)의 패턴으로 형성한다. 그 후, 그 잔존 감광성 수지층 중의 현상액을 가열 처리에 의해 제거한다. 이에 의해 상기 잔존 감광성 수지층을 절연층(2)으로 형성한다. 절연층(2)의 두께는 통상 5~15㎛의 범위 내로 설정된다.
계속해서 도 2의 (b)에 도시한 바와 같이 상기 절연층(2)의 표면에 실장용 패드(3a)를 포함하는 전기 회로(3)를 소정 패턴으로 형성한다. 즉, 이 전기 회로(3)의 형성은 다음과 같이 하여 실시된다. 우선, 상기 절연층(2)의 표면(전기 회로(3)의 형성 시는 위로 향함)에 스퍼터링 또는 무전해 도금 등에 의해 금속층(두께 600~2600Å 정도)을 형성한다. 이 금속층은 후의 전해 도금을 실시할 때의 시드층(전해 도금층 형성의 소지가 되는 층)이 된다. 계속해서 상기 스테인레스제 기판(1), 절연층(2) 및 금속층(시드층)으로 이루어진 적층체의 양 면에 드라이 필름 레지스트를 점착한 후, 상기 금속층이 형성되어 있는 측의 드라이 필름 레지스트에 포토리소그래피법에 의해 전기 회로(3)의 패턴의 홈부를 형성하고, 그 홈부의 바닥에 상기 금속층의 표면 부분을 노출시킨다. 계속해서 전해 도금에 의해 상기 홈부의 바닥에 노출된 상기 금속층의 표면 부분에 전해 도금층(두께 5~20㎛ 정도)을 적층 형성한다. 그리고, 상기 드라이 필름 레지스트를 수산화나트륨 수용액 등에 의해 박리한다. 그 후, 상기 전해 도금층이 형성되어 있지 않은 금속층 부분을 소프트 에칭에 의해 제거하고, 잔존한 전해 도금층과 그 아래의 금속층으로 이루어진 적층 부분을 전기회로(3)로 형성한다.
계속해서, 도 2의 (c)에 도시한 바와 같이 스테인레스제 기판(1)의 소정 위치에 에칭 등에 의해 얼라인먼트 마크(A) 시인용 관통구멍(4) 및 광 통과용 관통구멍(5)을 형성한다. 이 얼라인먼트 마크(A) 시인용 관통구멍(4)은 후의 광도파로(W) 제작 공정으로 코어(7)의 양 단부 부근에 형성되는 얼라인먼트 마크(A)에 대응하는 위치(2 군데)에 형성되고, 상기 광 통과용 관통구멍(5)은 상기 코어(7)의 양 단부에 대응하는 위치(2 군데)에 형성된다. 즉, 이들 관통구멍(4, 5)의 형성은 다음과 같이 하여 실시된다. 우선, 상기 스테인레스제 기판(1), 절연층(2) 및 전기 회로(3)로 이루어진 적층체의 양면에 드라이 필름 레지스트를 부착한 후, 한면 측의 드라이 필름 레지스트에 포토리소그래피법에 의해 상기 양 관통구멍(4, 5)의 패턴의 구멍부를 형성하고, 그 구멍부의 바닥에 상기 스테인레스제 기판(1)의 표면 부분을 노출시킨다. 계속해서 염화 제 2 철 수용액을 이용한 에칭 등에 의해 상기 구멍부의 바닥에 노출된 상기 스테인레스제 기판(1) 부분을 천공하고, 상기 얼라인먼트 마크(A) 시인용 관통구멍(4) 및 광 통과용 관통구멍(5)을 형성한다. 상기 얼라인먼트 마크(A) 시인용 관통구멍(4)의 직경은 통상 0.1~3.0mm의 범위 내로 설정되고, 상기 광 통과용 관통구멍(5)의 직경은 통상 0.05~0.2mm의 범위 내로 설정된다. 단, 이들 관통구멍(4, 5)의 직경은 얼라인먼트 마크(A)의 크기, 발광 소자(11) 등의 디자인에 좌우되므로 반드시 상기 범위 내라고는 제한되지 않는다. 이와 같이 하여 상기 (1)의 전기 회로 기판(E)의 제작 공정이 완료된다.
상기 (1)의 전기 회로 기판(E)의 제작 공정에 계속되는 상기 (2)의 광도파로(W)의 제작 공정에 대해 설명한다. 이 실시형태에서는 우선 도 3의 (a)에 도시한 바와 같이 상기 스테인레스제 기판(1)의 표면의 소정 위치에 포토리소그래피법에 의해 소정 패턴의 언더클래드층(6)을 형성한다. 즉, 이 언더클래드층(6)의 형성은 다음과 같이 하여 실시된다. 우선, 상기 스테인레스제 기판(1)의 표면의 소 정 위치에 감광성 폴리이미드 수지, 감광성 에폭시 수지 등의 언더클래드층(6) 형성용 감광성 수지가 용매에 용해되어 있는 바니시를 도포한 후, 필요에 따라서 이를 가열 처리(50~120℃×10~30분간 정도)하여 건조시켜 언더클래드층(6) 형성용 감광성 수지층을 형성한다. 계속해서 언더클래드층(6)의 패턴에 대응하는 개구 패턴이 형성되어 있는 포토마스크를 통해 상기 감광성 수지층을 조사선에 의해 노광한다. 계속해서 현상액을 이용하여 현상을 실시함으로써 미노광 부분을 용해시켜 제거하고, 잔존한 감광성 수지층을 언더클래드층(6)의 패턴으로 형성한다. 그 후, 그 잔존 감광성 수지층 중의 현상액을 가열 처리에 의해 제거한다. 이에 의해 상기 잔존 감광성 수지층을 언더클래드층(6)으로 형성한다. 언더클래드층(6)의 두께는 통상 5~50㎛의 범위 내로 설정된다.
계속해서, 도 3의 (b)~(c)에 도시한 바와 같이, 상기 언더클래드층(6)의 표면의 소정 위치에 코어(7) 형성 영역과 얼라인먼트 마크(A) 형성 영역을 갖는 감광성 수지층(7A)으로부터 1회의 포토리소그래피법에 의해 소정 패턴의 코어(7)와 광학소자 위치 결정용 얼라인먼트 마크(A)를 동시에 형성한다. 이것이 본 발명의 특징의 하나이다. 본 발명에서는 상기와 같이 하여 코어(7)와 동시에 광학소자 위치 결정용 얼라인먼트 마크(A)를 형성함으로써 계속해서 공정(4)의 광학 소자(발광 소자(11) 및 수광 소자(12)) 실장 공정에 있어서, 상기 얼라인먼트 마크(A)를 기준으로 하여 광도파로(W)의 코어(7)에 대해 적정한 위치에 발광 소자(11) 및 수광 소자(12)를 실장할 수 있게 된다.
이 실시형태에서는 코어(7)의 양 단부 부근에 각각 하나의 얼라인먼트 마크(A)를 형성한다. 더 자세히 설명하면, 이들 코어(7) 및 얼라인먼트 마크(A)의 형성은 다음과 같이 실시된다. 우선, 도 3의 (b)에 도시한 바와 같이 상기 언더클래드층(6)의 표면의 소정 위치에 상기 코어(7) 및 얼라인먼트 마크(A) 형성용 감광성 수지가 용매에 용해되어 있는 바니시를 도포한 후, 필요에 따라서 이를 가열 처리(50~120℃×10~30분간 정도)하여 건조시켜 코어(7) 및 얼라인먼트 마크(A) 형성용의 감광성 수지층(7A)을 형성한다. 계속해서, 코어(7) 및 얼라인먼트 마크(A)의 패턴에 대응하는 개구 패턴이 형성되어 있는 포토마스크(M)를 통해 상기 감광성 수지층을 조사선(R)에 의해 노광한 후, 상기 언더클래드층(6)의 형성과 동시에 현상, 가열 처리 등을 실시한다. 이와 같은 포토리소그래피법에 의해 도 3의 (c)에 도시한 바와 같이 소정 패턴의 코어(7) 및 얼라인먼트 마크(A)를 형성한다. 이 실시형태에서는 상기 얼라인먼트 마크(A) 시인용 관통구멍(4)의 상방에 얼라인먼트 마크(A)를 위치 결정하여 형성하고, 상기 광 통과용 관통구멍(5)의 상방에 코어의 각 단부를 위치 결정하여 형성한다. 코어(7)의 두께는 통상 5~60㎛의 범위 내로 설정되고, 그 폭은 통상 5~60㎛의 범위 내로 설정된다. 또한, 얼라인먼트 마크(A)는 통상 평면에서 봐서 십자 형상으로 형성되고, 그 두께는 통상 5~60㎛의 범위 내로 설정되며, 그 십자 형상의 라인 폭은 통상 0.02~0.2㎜의 범위 내로 설정되고, 십자 형상의 종횡의 길이는 통상 0.2~1.0mm의 범위 내로 설정된다. 또한 상기 코어(7) 및 얼라인먼트 마크(A)의 형성 재료로서는 예를 들면 상기 언더클래드층(6)과 동일한 감광성 수지를 들 수 있으며, 상기 언더클래드층(6) 및 하기 오버클래드층(8)의 형성 재료 보다도 굴절률이 큰 재료가 이용된다. 이 굴절률의 조정은 예를 들면 상기 언더클래드층(6), 코어(7)(얼라인먼트 마크(A)를 포함함), 오버클래드층(8)의 각 형성 재료의 종류의 선택이나 조성 비율을 조정하여 실시할 수 있다.
계속해서 도 3의 (d)에 도시한 바와 같이, 상기 코어(7) 및 얼라인먼트 마크(A)를 피복한 상태로 상기 언더클래드층(6)의 표면에 포토리소그래피법에 의해 소정 패턴의 오버클래드층(8)을 형성한다. 즉, 이 오버클래드층(8)의 형성은 다음과 같이 실시된다. 우선, 상기 코어(7)를 피복하도록 오버클래드층(8) 형성용 감광성 수지가 용매에 용해되어 있는 바니시를 도포한 후, 필요에 따라서 이를 가열 처리(50~120℃×10~30분간 정도)하여 건조시켜 오버클래드층(8) 형성용 감광성 수지층을 형성한다. 계속해서 오버클래드층(8)의 패턴에 대응하는 개구 패턴이 형성되어 있는 포토마스크를 이용한 포토리소그래피법에 의해 상기 감광성 수지층으로부터 소정 패턴의 오버클래드층(8)을 형성한다. 이 오버클래드층(8)의 두께는 통상 10~2000㎛의 범위 내로 설정된다. 또한, 상기 오버클래드층(8)의 형성 재료로서는 예를 들면 상기 언더클래드층(6)과 동일한 감광성 수지를 들 수 있다. 이와 같이 하여 상기 (2)의 광도파로(W)의 제작 공정이 완료된다.
상기 (2)의 광도파로(W)의 제작 공정에 계속되는 상기 (3)의 광반사부(7a)의 형성 공정에 대해 설명한다. 즉, 이 광반사부(7a)의 형성은 도 4에 도시한 바와 같이 상기 코어(7)의 양 단부에 대응하는 광도파로(W)의 양 단부를 레이저 가공 또는 날끝 각도 45°의 회전날 등을 이용한 절삭 가공 등에 의해 상기 스텐레스제 기판(1)에 대해 45°경사진 경사면으로 형성함으로써 실시된다. 그리고, 그 경사면의 코어(7) 부분이 광반사부(광로 변환 미러)(7a)로서 작용한다. 이 광반사부(7a)에서는 코어(7)의 굴절률이 상기 광반사부(7a)의 외측에 있는 공기의 굴절률 보다도 크므로 광반사부(7a)에 노출된 광은 그 대부분이 반사된다. 또한, 상기와 같이 광도파로(W)의 양 단부가 경사면에 형성됨으로써 상기 광도파로(W)의 양단측에 상기 얼라인먼트 마크(A)를 중간층에 갖는 3층 적층체(X)가 형성된다. 이와 같이 하여 상기 (3)의 광반사부(7a)의 형성 공정이 완료된다.
상기 (3)의 광반사부(7a)의 형성 공정에 계속되는 상기 (4)의 광학 소자 실장 공정에 대해 설명한다. 즉, 이 광학 소자(발광 소자(11) 및 수광 소자(12))의 실장은 다음과 같이 실시된다. 우선, 상기 광반사부(7a)까지 형성된 생산 중간물을 전기 회로(3)측의 면을 위로 향해 실장기의 스테이지상에 세트한다. 그리고, 그 실장기에 구비되어 있는 화상 인식 장치에 의해 한쪽(예를 들면 도 1의 좌측)의 얼라인먼트 마크(A)를 언더클래드층(6) 및 얼라인먼트 마크(A) 시인용 관통구멍(4)을 통해 시인한다(판독한다). 이에 의해 상기 실장기는 상기 얼라인먼트 마크(A)를 기준으로 하여 그 얼라인먼트 마크(A)에 가까운 상기 코어(7)의 일 단부의 광반사부(7a)의 위치를 산출한다. 그리고, 도 1에 도시한 바와 같이, 그 산출한 광반사부(7a)의 위치에 한쪽의 광학 소자(예를 들면 발광 소자(11))의 광축이 맞도록 그 광학 소자를 상기 광 통과용 관통구멍(5)을 덮도록 하여 실장용 패드(3a)에 실장한다. 다른 쪽(예를 들면 도 1의 우측) 얼라인먼트 마크(A)도, 마찬가지로, 다른 쪽의 광학소자(예를 들면 수광소자(12)를 실장할 때에, 그 실장의 위치결정 기준으로서 이용된다. 상기 발광 소자(11)로서는 VCSEL(Vertical Cavity Surface Emitting Laser) 등을 예로 들 수 있고, 수광 소자(12)로서는 PD(Photo Diode) 등을 예로 들 수 있다. 이와 같이 상기 얼라인먼트 마크(A)를 기준으로 하여 상기 발광 소자(11) 및 수광 소자(12)를 소정의 위치에 실장하는 것이 본 발명의 특징의 하나이다. 또한, 도 1에서 도면부호 "11a"는 상기 발광 소자(11)의 전극(범프)이고, 도면부호 "12a"는 수광 소자(12)의 전극(범프)이다.
상기 발광 소자(11) 및 수광 소자(12)의 실장 방법으로서는 플립칩, 땜납리플로, 땜납 범프와 땜납 페이스트의 스크린 인쇄에 의한 C4 접합 등을 예로 들 수 있다. 그 중에서도 실장 시의 위치 오차를 작게 할 수 있는 관점에서 초음파나 가열에 의한 플립칩이 바람직하고, 더 바람직하게는 상기 스테인레스제 기판(1)에 열에 의한 손상을 부여하지 않도록 하는 관점에서 초음파에 의한 플립칩이다. 이와 같이 하여 상기 (4)의 광학 소자 실장 공정이 완료되고, 목적으로 하는 광전기 혼재 기판이 얻어진다.
이와 같이 상기 광전기 혼재 기판의 제조 방법에서는 전기 회로 기판(E)의 표면에 코어(7) 형성용 감광성 수지층(7A)[도 3의 (b) 참조]을 형성하고, 그 감광성 수지층(7A)에 얼라인먼트 마크(A) 형성 영역을 설치하고 그 감광성 수지층(7A)으로부터 1회의 포토리소그래피법에 따라 코어(7)와 동시에 발광 소자(11) 및 수광 소자(12) 위치 결정용 얼라인먼트 마크(A)를 형성한다. 그리고, 그 얼라인먼트 마크(A)를 표시(reference mark)로 하여 소정의 위치에 발광 소자(11) 및 수광 소자(12)를 실장한다. 이 때문에 광도파로(W)의 코어(7)에 대한 발광 소자(11) 및 수광 소자(12)의 얼라인먼트 정밀도를 향상시킬 수 있다. 그 결과, 제조된 광전기 혼재 기판에서는 코어(7)의 각 단부의 광반사부(7a)와 발광 소자(11), 수광 소자(12) 사이의 광의 결합 손실을 작게 할 수 있다.
또한, 상기 실시형태에서는 기판(1)으로서 스테인레스제의 것을 이용하므로 그 스테인레스제 기판(1)은 열에 대한 신축 내성이 우수한 것으로 되어 있다. 이 때문에 상기 스테인레스제 기판(1)에 천공된 얼라인먼트 마크(A) 시인용 관통구멍(4)과 광 통과용 관통구멍(5)의 위치 관계 및 상기 스테인레스제 기판(1) 상에 제작된 광도파로(W)의 크기 등은 설계 값으로 대략 유지된다. 즉, 스테인레스제 기판(1)은 상기 얼라인먼트 마크(A)를 기준으로 하는, 코어(7)의 양 단부의 광반사부(7a)와 발광 소자(11) 및 수광 소자(12)와의 얼라인먼트 정밀도 향상에 있어서 기판(1)으로서 바람직한 것으로 되어 있다.
또한, 상기 스테인레스제 기판(1)을 대신하여 다른 금속 재료 또는 수지 재료 등으로 이루어진 기판(1)을 이용해도 좋다. 그 기판(1)이 절연성을 갖는 것인 경우는 상기 절연층(2)을 형성하지 않고, 상기 기판(1)에 직접 전기 회로(3)를 형성해도 좋다. 상기 절연층(2)은 상기 금속제 기판(1)과 같은 도전성을 갖는 기판(1)과 전기 회로(3)의 단락을 방지하기 위한 것이다.
또한, 상기 실시형태에서는 언더클래드층(6)을 형성했지만, 언더클래드층(6)을 형성하지 않고, 스테인레스제 기판(1) 등의 기판(1)의 표면에 직접 코어(7) 및 얼라인먼트 마크(A)를 형성해도 좋다.
도 5는 본 발명의 광전기 혼재 기판의 제조 방법의 제 2 실시형태를 도시하고 있다. 이 실시형태는 상기 제 1 실시형태에서 광도파로(W)의 양 단부의 경사면의 표면에 금속막(9)을 도금 또는 증착에 의해 형성하는 형태이다. 이에 의해 제조된 광전기 혼재 기판에서는 광반사부(7a)의 외측 표면이 상기 금속막(9)으로 피 복되므로 광반사부(7a)에서의 광의 반사율을 높일 수 있고, 광의 전파 효율을 높일 수 있다. 그 이외의 부분은 상기 제 1 실시형태와 동일하고, 동일한 부분은 동일한 부호를 붙이고 있다.
상기 금속막(9)의 형성은 예를 들면 상기 광도파로(W)의 양 단부의 경사면 이외의 부분을 레지스트층에 의해 마스킹한 상태(상기 경사면만을 노출한 상태)로 상기 도금 또는 증착에 의해 실시된다. 그 후, 상기 레지스트층은 제거된다. 상기 금속막(9)의 두께는 예를 들면 50nm~5㎛의 범위 내로 설정된다. 상기 금속막(9)의 형성 재료로서는 예를 들면, 니켈, 구리, 은, 금, 크롬, 알루미늄, 아연, 주석, 코발트, 텅스텐, 백금, 파라듐 및 이들 2종 이상의 원소를 포함하는 합금 재료 등을 들 수 있다. 또한, 상기 금속막(9)의 형성은 발광 소자(11) 및 수광 소자(12)의 실장에 앞서 실시하는 것이 바람직하다.
계속해서 실시예에 대해 설명한다. 단, 본 발명은 이에 한정되지 않는다.
(실시예)
[전기 회로 기판의 형성]
스테인레스제 기판(두께 20㎛의 SUS304 박)의 한면에 우선 포토리소그래피법에 의해 감광성 폴리이미드 수지로 이루어진 절연층(두께 10㎛)을 소정 패턴으로 형성했다. 계속해서 상기 절연층의 표면에 스퍼터링에 의해 구리/니켈/크롬 합금으로 이루어진 시드층을 형성했다. 계속해서 상기 스테인레스제 기판, 절연층 및 시드층으로 이루어진 적층체의 양면에 드라이필름 레지스트를 부착한 후, 상기 시드층이 형성되어 있는 측의 상기 드라이 필름 레지스트에 포토리소그래피법에 의해 실장용 패드를 포함하는 전기 회로의 패턴의 홈부를 형성하고, 그 홈부의 바닥에 상기 시드층의 표면 부분을 노출시켰다. 계속해서 전해 구리 도금에 의해 상기 홈부의 바닥에 노출된 상기 시드층의 표면 부분에 전해 구리 도금층(두께 20㎛)을 적층 형성했다. 그리고, 상기 드라이 필름 레지스트를 수산화나트륨 수용액에 의해 박리했다. 그 후, 상기 전해 도금층이 형성되지 않은 시드층 부분을 소프트 에칭에 의해 제거하여 잔존한 전해 구리 도금층과 그 하부의 시드층으로 이루어진 적층 부분을 전기 회로에 형성했다. 또한, 상기 스테인레스제 기판, 절연층 및 전기 회로로 이루어진 적층체의 양면에 드라이 필름 레지스트를 부착한 후, 한면측의 상기 드라이 필름 레지스트에 포토리소그래피법에 의해 얼라인먼트 마크의 시인용 관통구멍 및 광 통과용 관통구멍의 패턴의 구멍부를 형성하고, 그 구멍부의 바닥에 상기 스테인레스제 기판의 표면 부분을 노출시켰다. 계속해서 염화 제 2 철 수용액을 이용한 에칭에 의해 상기 구멍부의 바닥에 노출된 상기 스테인레스제 기판 부분을 천공하고, 상기 얼라인먼트 마크 시인용 관통구멍 및 광 통과용 관통구멍을 각각 2개 형성했다. 그 후, 상기 실장용 패드의 표면에 금/니켈 합금 도금층을 형성했다.
[언더클래드층 및 오버클래드층의 형성 재료]
하기 화학식 1로 표시되는 비스페녹시에탄올플루오렌글리시딜에테르(성분 A) 35 중량부, 지환식 에폭시 수지인 3', 4'-에폭시시클로헥실메틸-3, 4-에폭시시클로헥산카르복실레이트(다이셀 가가쿠사제, 세록사이드 2021P)(성분 B) 40 중량부, (3', 4'-에폭시시클로헥산)메틸-3'-4'-에폭시시클로헥실카르복실레이트(다이셀 가 가쿠사제, 세록사이드 2081)(성분 C)25 중량부, 4, 4'-비스[디(β히드록시에톡시)페닐설피니오]페닐설피드-비스-헥사플루오로안티모네이트의 50% 프로피옥시카보네이트 용액(성분 D) 2 중량부를 혼합함으로써 언더클래드층 및 오버클래드층의 형성 재료를 조제했다.
Figure 112009024533718-pat00001
[코어의 형성 재료]
상기 성분 A: 70 중량부, 1, 3, 3-트리스{4-[2-(3-옥세타닐)]부톡시페닐}부탄: 30 중량부, 상기 성분 D: 1 중량부를 락트산 에틸 28 중량부에 용해함으로써 코어의 형성 재료를 조제했다.
[광도파로의 제작]
상기 스테인레스제 기판의 또 다른 한쪽면(상기 전기 회로가 형성된 면과는 반대측 면)에 상기 언더클래드층의 형성 재료를 도포하여 도포층을 형성했다. 그 후, 그 도포층의 전면에 초고압 수은등을 이용하여 적산 광량 1000mJ/㎠(i선 기준)의 노광을 실시하여 상기 도포층을 경화시켰다. 계속해서 120℃×15분간 베이킹(가열 처리)을 실시함으로써 발생한 산을 확산시켜 반응을 완료시켰다. 이와 같이 하여 언더클래드층(두께 10㎛)을 형성했다.
그리고, 상기 언더클래드층의 표면에 코어의 형성 재료를 도포한 후, 70℃×5분간 베이킹을 실시함으로써 용매를 휘발시키고, 코어 형성용 감광성 수지층을 형성했다. 계속해서 그 상방에 형성하는 코어와 얼라인먼트 마크의 패턴과 동일 형상의 개구 패턴이 형성된 포토마스크를, 얼라인먼트 마크 시인용 관통구멍과 얼라인먼트 마크가 광 통과용 관통구멍과 코어의 각 단부가 각각 겹쳐 형성되도록 위치 결정했다. 그리고, 그 포토마스크를 통해 적산 광량 2000mJ/㎠(i선 기준)의 노광을 실시함으로써 상기 감광성 수지층 노광 부분을 경화시켰다. 계속해서 120℃×15분간 베이킹(가열 처리)을 실시함으로써 발생한 산을 확산시켜 반응을 완료시켰다. 계속해서, γ-부틸로락톤 수용액(현상액)중에서 세정(현상)하고, 미노광 부분을 용해 제거했다. 그 후, 120℃×15분간 베이킹을 실시함으로써 코어(폭 50㎛×높이 50㎛) 및 십자 형상의 얼라인먼트 마크(십자 형상의 라인 폭 0.05mm, 십자 형상의 세로의 길이 0.5mm, 십자 형상의 가로의 길이 0.5mm, 높이 50㎛)를 형성했다.
계속해서 상기 코어를 피복하도록 상기 오버클래드층의 형성 재료를 도포하여 도포층을 형성했다. 그 후, 그 도포층의 전면에 초고압 수은등을 이용하여 적산 광량 1000mJ/㎠(i선 기준)의 노광을 실시하여 상기 도포층을 경화시켰다. 계속해서 120℃×15분간 베이킹(가열 처리)을 실시함으로써 발생한 산을 확산시켜 반응을 완료시켰다. 이와 같이 하여 오버클래드층을 형성하고, 상기 스테인레스제 기판의 전기 회로가 형성된 면과는 반대측 면에 광도파로(총 두께 75㎛)를 제작했다.
[광반사부의 형성]
상기 광 통과용 관통구멍에 대응하는 광도파로의 양 단부를 엑시머레이저(광원 KrF: 파장 248nm)에 의한 레이저 가공에 의해 상기 스테인레스제 기판에 대해 45°경사진 경사면으로 형성했다. 그 후, 에탄올 중에서 초음파 세정을 실시했다. 상기 경사면의 코어 부분이 광반사부이다.
[발광 소자 및 수광 소자의 실장]
상기 광반사부까지 형성된 생산 중간물을 전기 회로측 면을 위로 향해 실장기의 스테이지 상에 설치했다. 그리고, 그 실장기에 구비되어 있는 화상 인식 장치에 의해 상기 스테인레스제 기판에 형성된 얼라인먼트 마크 시인용 관통구멍을 통해 상기 얼라인먼트 마크를 시인한 상태로 그 얼라인먼트 마크를 기준으로 하여 산출되는 상기 코어의 광반사부의 위치에 발광 소자 및 수광 소자의 광축이 맞도록 상기 발광 소자 및 수광 소자를 상기 광 통과용 관통구멍을 덮도록 실장했다. 이와 같이 하여 광전기 혼재 기판을 제조할 수 있었다.
도 1은 본 발명의 광전기 혼재 기판의 제조 방법의 제 1 실시형태에 의해 얻어진 광전기 혼재 기판을 모식적으로 도시한 단면도,
도 2의 (a)~(c)는 상기 광전기 혼재 기판의 제조 방법의 제 1 실시형태의 전기 회로 기판의 제작 공정을 모식적으로 도시한 설명도,
도 3의 (a)~(d)는 상기 전기 회로 기판의 제작 공정에 계속되는 광도파로의 제작 공정을 모식적으로 도시한 설명도,
도 4는 상기 광도파로의 제작 공정에 계속되는 광반사부의 형성 공정을 모식적으로 도시한 설명도,
도 5는 본 발명의 광전기 혼재 기판의 제조 방법의 제 2 실시형태를 모식적으로 도시한 설명도, 및
도 6은 종래의 광전기 혼재 기판을 모식적으로 도시한 설명도이다.
*도면의 주요 부분에 대한 부호의 설명
A : 얼라인먼트 마크 E : 전기 회로 기판
W : 광도파로 7 : 코어
11 : 발광 소자 12 : 수광 소자

Claims (5)

  1. 기판의 한쪽면측에 전기회로가 형성된 전기회로기판을 준비하는 공정과, 상기 전기회로기판의 회로 형성면과 반대측의 면에 광도파로 형성용 감광성 수지층을 형성하는 공정과, 상기 감광성 수지층의 코어 형성영역을 포토리소그래피법에 의해 소정 패턴의 코어로 형성하는 공정을 갖는 광도파로 제작 공정과, 상기 광도파로의 단부측에 대응하는 상기 전기회로기판의 회로 형성면 부분에 광학소자를 실장하는 공정과, 상기 광도파로의 상기 단부측에 위치하는 코어의 단부를 광을 반사하여 상기 코어와 상기 광학소자 사이의 광 전파를 가능하게 하는 반사부로 형성하는 공정과, 상기 전기회로기판용 상기 기판에 상기 코어와 상기 광학소자 사이의 광전파용 관통구멍을 형성하는 공정을 구비하며, 상기 감광성 수지층으로서 코어 형성영역과 함께 얼라인먼트 마크 형성영역을 갖는 감광성 수지층을 사용하고, 상기 코어의 형성과 동시에 상기 얼라인먼트 마크 형성영역을 상기 포토리소그래피법에 의해 소정 패턴의 얼라인먼트 마크에 형성하는 공정과, 상기 전기회로기판용 상기 기판에 상기 광전파용 관통구멍을 형성할 때, 상기 기판에 얼라인먼트 마크 시인용 관통구멍을 형성하는 공정과, 상기 광학소자 실장을 상기 얼라인먼트 마크 시인용 관통구멍으로부터 시인할 수 있는 상기 얼라인먼트 마크를 표시로 하여 소정의 위치에 실시하는 공정을 갖는 것을 특징으로 하는 광전기 혼재 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 전기회로기판용 상기 기판에서의 상기 광전파용 관통구멍 및 상기 얼라인먼트 마크 시인용 관통구멍의 패턴이, 포토리소그래피법을 이용하여 형성되는 광전기 혼재 기판의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전기회로기판용 상기 기판이 스텐레스제인 광전기 혼재 기판의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 코어의 단부를 반사부로 형성하는 것은, 상기 코어의 단부를 상기 전기회로기판용 상기 기판에 대하여 45°기울어진 경사면으로 형성한 후, 상기 경사면의 표면에 금속막을 형성함으로써 실시되는 광전기 혼재 기판의 제조 방법.
  5. 제 3 항에 있어서,
    상기 코어의 단부를 반사부로 형성하는 것은, 상기 코어의 단부를 상기 전기회로기판용 상기 기판에 대하여 45°기울어진 경사면으로 형성한 후, 상기 경사면의 표면에 금속막을 형성함으로써 실시되는 광전기 혼재 기판의 제조 방법.
KR1020090035369A 2008-04-24 2009-04-23 광전기 혼재 기판의 제조 방법 KR101560404B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2008-114329 2008-04-24
JP2008114329A JP5055193B2 (ja) 2008-04-24 2008-04-24 光電気混載基板の製造方法

Publications (2)

Publication Number Publication Date
KR20090112585A KR20090112585A (ko) 2009-10-28
KR101560404B1 true KR101560404B1 (ko) 2015-10-14

Family

ID=40901955

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090035369A KR101560404B1 (ko) 2008-04-24 2009-04-23 광전기 혼재 기판의 제조 방법

Country Status (6)

Country Link
US (1) US8142672B2 (ko)
EP (1) EP2112534B1 (ko)
JP (1) JP5055193B2 (ko)
KR (1) KR101560404B1 (ko)
CN (1) CN101566706B (ko)
AT (1) ATE523803T1 (ko)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5049145B2 (ja) * 2008-01-22 2012-10-17 日東電工株式会社 光導波路デバイスの製法
JP5138459B2 (ja) * 2008-05-15 2013-02-06 新光電気工業株式会社 配線基板の製造方法
JP5106348B2 (ja) * 2008-10-28 2012-12-26 日東電工株式会社 光電気混載モジュールの製造方法およびそれによって得られた光電気混載モジュール
JP4796615B2 (ja) * 2008-11-26 2011-10-19 日東電工株式会社 光電気混載基板およびその製造方法
JP5653745B2 (ja) * 2010-12-22 2015-01-14 日東電工株式会社 光導波路の製法
JP2012155215A (ja) * 2011-01-27 2012-08-16 Nitto Denko Corp 光導波路の製法およびそれに用いられる光導波路体
JP5696538B2 (ja) * 2011-03-15 2015-04-08 住友ベークライト株式会社 光電気混載基板の製造方法
JP2012208306A (ja) * 2011-03-29 2012-10-25 Nitto Denko Corp 光電気混載基板およびその製法
WO2013095426A1 (en) 2011-12-21 2013-06-27 Intel Corporation Fabrication of planar light-wave circuits (plcs) for optical i/o
US9377594B2 (en) 2011-12-29 2016-06-28 Intel Corporation Two-dimensional, high-density optical connector
WO2013101184A1 (en) 2011-12-30 2013-07-04 Intel Corporation Optical i/o system using planar light-wave integrated circuit
JP5840989B2 (ja) 2012-03-16 2016-01-06 日東電工株式会社 光電気混載基板およびその製法
JP5840988B2 (ja) 2012-03-16 2016-01-06 日東電工株式会社 光電気混載基板およびその製法
JP5877749B2 (ja) * 2012-03-29 2016-03-08 日東電工株式会社 光電気混載基板の製法
CN103389546B (zh) * 2012-05-08 2016-12-07 鸿富锦精密工业（深圳）有限公司 光纤模组
JP5877756B2 (ja) * 2012-05-08 2016-03-08 日東電工株式会社 光電気混載基板およびその製法
JP6081086B2 (ja) * 2012-06-14 2017-02-15 Tdk株式会社 光電素子用実装装置及び実装方法
JP6045829B2 (ja) * 2012-07-13 2016-12-14 日東電工株式会社 光電気混載基板
JP6202662B2 (ja) 2012-11-27 2017-09-27 日東電工株式会社 光電気混載基板およびその製法
AT513747B1 (de) 2013-02-28 2014-07-15 Mikroelektronik Ges Mit Beschränkter Haftung Ab Bestückungsverfahren für Schaltungsträger und Schaltungsträger
JP6048241B2 (ja) * 2013-03-18 2016-12-21 富士通株式会社 光伝送装置の製造方法及び製造装置、並びに光伝送装置
CN104101958B (zh) * 2013-04-03 2017-10-03 赛恩倍吉科技顾问（深圳）有限公司 光通讯装置
JP2014216377A (ja) * 2013-04-23 2014-11-17 イビデン株式会社 電子部品とその製造方法及び多層プリント配線板の製造方法
TWI572933B (zh) * 2013-05-20 2017-03-01 鴻海精密工業股份有限公司 光通訊裝置
JP6245569B2 (ja) * 2013-06-06 2017-12-13 日東電工株式会社 光電気混載基板
AT514599B1 (de) * 2013-07-05 2015-02-15 Melecs Ews Gmbh & Co Kg Verfahren zur Bestückung elektronischer Leiterplatten mit optischen Bauelementen
JP6202566B2 (ja) * 2013-10-29 2017-09-27 日東電工株式会社 光電気混載基板およびその製法
JP6293899B2 (ja) 2014-08-04 2018-03-14 富士機械製造株式会社 実装装置
JP6525240B2 (ja) * 2014-10-24 2019-06-05 日東電工株式会社 光電気混載基板およびその製法
JP6460515B2 (ja) 2014-10-24 2019-01-30 日東電工株式会社 光電気混載基板およびその製法
JP6460516B2 (ja) 2014-10-28 2019-01-30 日東電工株式会社 光電気混載基板
JP6653857B2 (ja) 2014-11-25 2020-02-26 日東電工株式会社 光電気混載基板およびその製法
CN104698552B (zh) * 2015-03-16 2016-05-11 中国航天科技集团公司第九研究院第七七一研究所 一种用于航天器和军用计算机上的光互连基板及其制造方法
DE102015207709A1 (de) * 2015-04-27 2016-10-27 Automotive Lighting Reutlingen Gmbh Verfahren und Vorrichtung zur Anordnung eines Schaltungsträgers mit einer Halbleiterlichtquelle in einer bestimmten Lage relativ zu einem optischen System einer Beleuchtungseinrichtung
US9739942B2 (en) * 2015-10-26 2017-08-22 Kyocera Corporation Method for manufacturing optical circuit board
JP6649076B2 (ja) * 2015-10-26 2020-02-19 京セラ株式会社 光回路基板の製造方法
JP7002886B2 (ja) * 2017-08-22 2022-01-20 日東電工株式会社 光導波路、光電気混載基板、および光電気混載モジュール
JP6677232B2 (ja) * 2017-09-29 2020-04-08 日亜化学工業株式会社 発光装置の製造方法
JP7489756B2 (ja) 2018-07-25 2024-05-24 日東電工株式会社 光学素子装置およびその製造方法
US10775573B1 (en) * 2019-04-03 2020-09-15 International Business Machines Corporation Embedding mirror with metal particle coating
US20230012678A1 (en) * 2020-02-12 2023-01-19 Nitto Denko Corporation Opto-electric hybrid board and opto-electric composite transmission module

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000298217A (ja) 1999-04-13 2000-10-24 Toppan Printing Co Ltd 光・電気配線基板及び製造方法並びに実装基板
JP2006030798A (ja) 2004-07-20 2006-02-02 Shinko Electric Ind Co Ltd 光モジュールの製造方法および光伝搬部材の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000199827A (ja) * 1998-10-27 2000-07-18 Sony Corp 光導波装置およびその製造方法
TW451084B (en) 1999-06-25 2001-08-21 Toppan Printing Co Ltd Optical-electro wiring board, mounted board, and manufacturing method of optical-electro wiring board
EP1122561A1 (en) * 2000-02-03 2001-08-08 Corning Incorporated High precision alignment of optical devices over a high thickness transparent layer
JP2004361858A (ja) * 2003-06-06 2004-12-24 Sharp Corp マイクロレンズ付き光導波路およびその製造方法
JP2006120956A (ja) 2004-10-22 2006-05-11 Ibiden Co Ltd 多層プリント配線板
JP4498102B2 (ja) * 2004-11-10 2010-07-07 イビデン株式会社 光電気配線板、および、光通信用デバイス
JP2007173375A (ja) * 2005-12-20 2007-07-05 Nec Corp 複合実装デバイス及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000298217A (ja) 1999-04-13 2000-10-24 Toppan Printing Co Ltd 光・電気配線基板及び製造方法並びに実装基板
JP2006030798A (ja) 2004-07-20 2006-02-02 Shinko Electric Ind Co Ltd 光モジュールの製造方法および光伝搬部材の製造方法

Also Published As

Publication number Publication date
JP2009265342A (ja) 2009-11-12
JP5055193B2 (ja) 2012-10-24
ATE523803T1 (de) 2011-09-15
CN101566706A (zh) 2009-10-28
US8142672B2 (en) 2012-03-27
EP2112534B1 (en) 2011-09-07
US20090269704A1 (en) 2009-10-29
KR20090112585A (ko) 2009-10-28
CN101566706B (zh) 2012-10-10
EP2112534A1 (en) 2009-10-28

Similar Documents

Publication Publication Date Title
KR101560404B1 (ko) 광전기 혼재 기판의 제조 방법
KR101560407B1 (ko) 광전기 혼재 모듈과 그 제조 방법
TWI578040B (zh) 光電混合基板
KR101604489B1 (ko) 광전기 혼재 모듈의 제조 방법과 이에 의해 얻어진 광전기 혼재 모듈
KR101558584B1 (ko) 광도파로 모듈의 제조 방법
JP4754613B2 (ja) 光電気混載基板およびその製造方法
JP4796615B2 (ja) 光電気混載基板およびその製造方法
TWI625562B (zh) Photoelectric hybrid substrate and preparation method thereof
JP2009192818A (ja) 光電気混載基板の製法およびそれによって得られる光電気混載基板
US8644660B2 (en) Opto-electric hybrid board and manufacturing method therefor

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180920

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190919

Year of fee payment: 5