KR101541035B1 - 절단에 따른 버를 방지하는 칩원판 및 이를 제조하는 방법 - Google Patents

절단에 따른 버를 방지하는 칩원판 및 이를 제조하는 방법 Download PDF

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Abstract

본 발명은 칩원판 및 이를 제조 방법에 관한 것으로, 보다 상세하게는 광소자 칩이 실장되는 칩원판에 관한 것으로, 절단에 따른 버를 방지하는 칩원판은 칩원판에 대하여 일 방향으로 적층된 복수의 전도층; 상기 전도층과 교호로 적층되어 상기 전도층을 전기적으로 분리시키는 적어도 하나의 절연층; 및 미리 결정된 칩기판 영역에 따른 상기 칩원판의 절단시 절단면과 상기 절연층이 접하는 영역에서, 상기 절연층을 포함하여 상기 칩원판을 관통하는 관통공을 포함한다. 본 발명에 따르면, 광디바이스의 절단면에 대하여 절연층을 포함하는 소정의 관통구를 형성함으로써, 칩원판에서 광디바이스의 분리, 즉 소잉(sawing) 또는 다이싱(dicing) 과정에서 버를 발생시키지 않아 발생된 버가 절연층을 타고 넘어가는 등의 상황에 의해 발생되는 전기적인 쇼트를 방지할 수 있다.

Description

절단에 따른 버를 방지하는 칩원판 및 이를 제조하는 방법{Chip substrate for preventing burr generating and method for manufacturing the same}
본 발명은 칩원판 및 이를 제조 방법에 관한 것으로, 보다 상세하게는 광소자 칩이 실장되는 칩원판에 관한 것이다.
TV나 컴퓨터 모니터 등과 같은 평판 표시기에 사용되는 액정 표시 장치(Liquid Cristal Display; LCD)를 위한 백라이트 유닛(Back Light Unit; BLU)의 광원으로 LED 가 사용되고 있다.
이러한 LED와 같은 광소자 칩은 광디바이스용 칩원판에 실장되며, 실장된 광디바이스용 칩원판의 분리, 즉 소잉(sawing) 또는 다이싱(dicing)과정을 통해 각각의 단위 광디바이스가 제조된다.
다만 종래의 방법은 소잉 또는 다이싱 과정에서 버(burr)를 발생시키며, 전도층을 이루는 물질과 절연층을 이루는 물질간의 경도 차이에 의해 발생된 버가 절연층을 타고 넘어가는 등의 상황에 의해 전기적인 쇼트가 발생하는 문제가 있었다.
본 발명은 상기 종래 기술의 문제를 해결하기 위하여 안출된 것으로서, 칩원판에서 광디바이스의 분리, 즉 소잉(sawing) 또는 다이싱(dicing) 과정에서 버를 발생하지 않는 칩원판의 구성을 제안하는 것을 목적으로 한다.
보다 상세하게는 광디바이스의 절단면에 대하여 소정의 관통구를 형성하여 광디바이스의 분리과정에서 버를 발생시키지 않는 구성을 제안하는 것을 목적으로 한다.
상기 기술적 과제를 해결하기 위한 본 실시예에 따른 절단에 따른 버를 방지하는 칩원판은 칩원판에 대하여 일 방향으로 적층된 복수의 전도층; 상기 전도층과 교호로 적층되어 상기 전도층을 전기적으로 분리시키는 적어도 하나의 절연층; 및 미리 결정된 칩기판 영역에 따른 상기 칩원판의 절단시 절단면과 상기 절연층이 접하는 영역에서, 상기 절연층을 포함하여 상기 칩원판을 관통하는 관통공을 포함한다.
상기 관통공에 의한 상기 칩원판의 관통면은 상기 칩원판의 절단된 절단면에 대하여 상기 절연층을 포함하여 내측 방향으로 형성되는 것이 바람직하다.
상기 절단에 따른 버를 방지하는 칩원판은, 상기 칩원판의 상면에서 상기 절연층을 포함하는 영역에 대하여 소정 깊이에 이르는 홈으로 이루어지는 캐비티를 더 포함한다.
상기 절단에 따른 버를 방지하는 칩원판은, 상기 칩원판의 하면에 노출되는 상기 절연층의 절연 성능 저하를 방지하기 위한 레지스트부를 더 포함한다.
상기 절단에 따른 버를 방지하는 칩원판은, 상기 캐비티 내에서 상기 칩원판에 실장되는 광소자 칩을 더 포함한다.
상기 광소자칩은 상기 캐비티 내에서 상기 졀연층에 의해 분리된 상기 전도층 중 어느 하나의 전도층에 접합되는 것이 바람직하다.
상기 광소자칩의 일 전극은 상기 전도층 중 상기 광소자칩이 접합되지 않은 다른 전도층에 대하여 전기적으로 연결되는 것이 바람직하다.
상기 절단에 따른 버를 방지하는 칩원판은, 상기 칩원판의 상면에 상기 절연층에 의해 분리된 상기 전도층 중 적어도 어느 하나의 전도층에 대하여 전극을 표시하기 위한 전극 표시부를 더 포함한다.
상기 기술적 과제를 해결하기 위한 본 실시예에 따른 절단에 따른 버를 방지하는 칩원판 제조 방법은 칩원판에 대하여 일방향으로 복수의 전도층 및 상기 전도층을 전기적으로 분리시키기 위한 적어도 하나의 절연층을 교호로 적층하는 단계; 및 미리 결정된 칩기판 영역에 따른 상기 칩원판의 절단시 절단면과 상기 절연층이 접하는 영역에서, 상기 절연층을 포함하여 상기 칩원판을 관통하는 관통공을 형성하는 단계를 포함한다.
상기 관통공에 의한 상기 칩원판의 관통면은 상기 칩원판의 절단된 절단면에 대하여 상기 절연층을 포함하여 내측 방향으로 형성되는 것이 바람직하다.
상기 절단에 따른 버를 방지하는 칩원판 제조 방법은, 상기 관통공을 형성하는 단계에 앞서 또는 상기 관통공이 형성된 상기 칩원판의 상면에서 상기 절연층을 포함하는 영역에 대하여 소정 깊이에 이르는 홈으로 이루어지는 캐비티를 형성하는 단계를 더 포함한다.
본 발명에 따르면, 광디바이스의 절단면에 대하여 절연층을 포함하는 소정의 관통구를 형성함으로써, 칩원판에서 광디바이스의 분리, 즉 소잉(sawing) 또는 다이싱(dicing) 과정에서 버를 발생시키지 않아 발생된 버가 절연층을 타고 넘어가는 등의 상황에 의해 발생되는 전기적인 쇼트를 방지할 수 있다.
도 1a, 1b, 1c, 1d는 본 발명에서 해결하고자 하는 버의 발생문제를 나타내는 예시도이다.
도 2는 본 발명의 일실시예에 따라 절단에 따른 버를 방지하는 칩원판의 제조 방법을 나타내는 흐름도이다.
도 3a, 3b, 3c는 본 발명의 일실시예에 따른 칩원판의 제조 과정을 설명하기 위한 예시도이다.
도 4a, 4b, 4c는 본 발명의 일실시예에 따른 칩원판의 제조 과정을 설명하기 위한 예시도이다.
도 5a, 5b, 5c, 5d는 본 발명의 일실시예에 따른 절단에 따른 버를 방지하는 칩원판을 나타내는 예시도이다
이하의 내용은 단지 발명의 원리를 예시한다. 그러므로 당업자는 비록 본 명세서에 명확히 설명되거나 도시되지 않았지만 발명의 원리를 구현하고 발명의 개념과 범위에 포함된 다양한 장치를 발명할 수 있는 것이다. 또한, 본 명세서에 열거된 모든 조건부 용어 및 실시예들은 원칙적으로, 발명의 개념이 이해되도록 하기 위한 목적으로만 명백히 의도되고, 이와같이 특별히 열거된 실시예들 및 상태들에 제한적이지 않는 것으로 이해되어야 한다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 발명을 설명함에 있어서 발명과 관련된 공지 기술에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 발명에 따른 바람직한 일실시예를 상세히 설명하기로 한다.
도 1a, 1b 및 1c는 본 발명에서 해결하고자 하는 칩원판의 절단에 따른 버의 발생 문제를 예시하기 위한 도이다. 도 1a는 칩원판의 절단에 따라 형성되는 하나의 칩기판을 나타내는 사시도이다.
본 실시예에서 칩원판은 미리 결정된 크기의 복수의 칩기판으로 구성된 칩기판 어레이로서 칩원판을 각각의 칩기판으로 절단하여 이용한다. 이때의 절단면(10)은 앞면에서는 도 1b, 옆면은 도 1c, 후면은 도 1d와 같이 형성된다. 상술한 도면과 같은 절단으로, 소잉(sawing) 또는 다이싱(dicing) 과정에서 버(burr)가 발생되어 매우 얇은 층으로 형성된 절연층을 손상시켜 기판의 절연이 파괴됨으로써 쇼트와 같은 불량이 발생하는 문제점이 있었다.
따라서 본 발명에서는 광디바이스의 분리, 즉 소잉(sawing) 또는 다이싱(dicing) 과정에서 버를 발생하지 않는 칩원판, 상세하게는 칩원판에 구성되는 칩기판의 구성을 제안한다. 이하 도 2를 참조하여 본 발명에 따른 절단에 따른 버를 방지하는 칩원판의 제조 방법 및 이를 통해 제조된 칩원판에 대하여 설명한다.
도 2는 본 발명의 일실시예에 따른 버를 방지하는 칩원판의 제조 방법을 나타낸다. 도 2를 참조하면, 본 실시예에 따른 칩원판의 제조 방법은 적층단계(S100), 관통공 형성 단계(S200), 캐비티 형성 단계(S300)를 포함한다.
적층단계(S100)는 칩원판에 대하여 일방향으로 복수의 전도층 및 상기 전도층을 전기적으로 분리시키기 위한 적어도 하나의 절연층을 교호로 적층한다.
도 3a와 같이 먼저 소정의 두께를 갖는 복수의 전기 전도성 물질을 포함하는 전도층(A)을 절연물질로 구성되는 절연층(B)을 사이에 두고 접합하여 교호로 적층한다.
적층한 상태에서 가열 및 가압함으로써, 도 3b에 도시한 바와 같이 내부에 복수의 절연층(B)이 간격을 두고 배열되어 있는 전도물질괴(塊)가 제조된다.
다음으로 이렇게 제조된 전도물질 괴를 도 3b에 점선으로 도시한 바와 같이 절연층(B)이 포함되도록 수직으로 절단함으로써, 도 3c에 도시한 바와 같이 복수의 수직 절연층(B)이 간격을 두고 평행하게 배열된 칩원판의 제조가 완료된다. 즉 본실시예에서 일방향은 수직방향으로 적층방향에 따라 수직으로 절단하여 칩원판을 제조한다. 도 3c에서 점선은 각각의 칩기판을 형성하기 위한 절단선을 나타낸다. 이후 적층 단계에서 생성된 칩원판에 대한 관통공 형성단계(S200)에 대하여 설명한다.
본 실시예에서 관통공 형성 단계(S200)는 미리 결정된 칩기판 영역에 따른 상기 칩원판의 절단시 절단면과 상기 절연층(B)이 접하는 영역에서, 상기 절연층(B)을 포함하여 상기 칩원판을 관통하는 관통공을 형성한다.
도 4c를 참조하면, 본 실시예에서 관통공 형성 단계(S200)는 도 3c에 도시된 칩원판에 대하여 칩원판의 절단시 절단면과 상기 절연층(B)이 접하는 영역에서, 상기 절연층(B)을 포함하여 칩원판을 관통하는 관통공(G)이 형성된다.
나아가, 캐비티 형성 단계(S300)를 통해 관통공을 형성한 후 캐비티(D)를 형성한다. 또는 제조 공정에 따라 캐비티(D)와 함께 관통공(G)을 형성하거나, 캐비티(D)를 형성 후에 관통공(G)을 형성하는 것도 가능하다.
본 실시예에서 캐비티 형성 단계(S300)는 칩원판의 상면에서 상기 절연층(B)을 포함하는 영역에 대하여 소정 깊이에 이르는 홈으로 이루어지는 공간을 형성한다.
도 4c에 도시한 바와 같이 각각의 칩기판 영역에 칩기판의 상면에서 소정 깊이에 이르는 캐비티(D)를, 예를 들어 절삭 가공등에 의해 형성하는데, 이 경우에 캐비티(D)의 바닥면에 수직 절연층(B)이 통과되어야 한다. 캐비티(D)는 상광하협 형상으로 이루어지는 것이 바람직하다.
또한, 도 4a를 참조하면, 본 실시예에서 관통공 형성 단계(S200)는 레지스트(F)가 도포된 상태의 칩원판에 대하여 관통공(G)을 형성할 수 도 있다. 도 4a를 참조하면, 본 실시예에서는 관통공을 형성하기에 앞서 칩원판의 상면 및 하면에 각각 솔더 레지스트(F), 바람직하게는 광반사 성능이 좋은 백색 솔더 레지스트를 도포할 수 있다.
도 4a는 이렇게 솔더 레지스트(F)가 도포된 상태의 칩원판 사시도이다. 인쇄회로기판에 광소자칩 바람직하게는 LED칩을 솔더링하는 과정에서 솔더 페이스트가 칩기판을 타고 올라와서 오염되고 지저분해질 뿐만 아니라 절연성능이 저하되는 것을 방지하는 한편 도금 재료의 낭비를 줄이고, 광반사 성능을 향상시키기 위해 주어진다.
도 4b를 참조하면, 미리 결정된 칩기판 영역에 따른 칩원판의 절단시 절단면과 상기 절연층(B)이 접하는 영역에서, 상기 절연층(B)을 포함하여 칩원판을 관통하는 관통공이 형성된다.
이상의 실시예에 따라 관통공 및 캐비티가 형성된 칩원판을 절단하여 형성되는 칩기판은 도 5a와 같다.
도 5a는 본 발명의 일실시예에 따른 절단에 따른 버를 방지하는 칩기판을 나타내는 사시도이다.
도 5a를 참조하면, 본 실시예에 따른 칩기판은 전도층(A), 절연층(B), 관통공을 포함한다.
전도층(A)은 칩원판에 대하여 일 방향으로 적층되어 형성된다. 여기서, 일방향이란 상술한 바와 같이 적층단계에서 절연층(B)과 교호적으로 적층되는 전도층(A)의 적층방향에 따라 형성된다. 즉, 도 5a의 경우는 사시도상에서 적층되어 절단된 칩원판으로 부터 다시 칩기판을 절단하였는바, 수평방향으로 전도층(A)과 절연층(B)이 교호적으로 적층되어 나타난다.
절연층(B)은 전도층(A)과 교호로 적층되어 전도층(A)을 전기적으로 분리시킨다. 즉 절연층(B)을 사이에 두고 절연되어 있는 칩기판은 각각 (+) 전극 단자, (-) 전극 단자로 기능할 수 있다.
관통공은 미리 결정된 칩기판 영역에 따른 상기 칩원판의 절단시 절단면과 상기 절연층(B)이 접하는 영역에서, 상기 절연층(B)을 포함하여 상기 칩원판을 관통한다. 본 실시예에서 관통공은 기판 상태에서 홀(Hole) 가공으로서 드릴링(drilling)을 통해 형성되는 것일 수 있다. 즉 상술한 도 4b, 4c와 같이 기판 상태에서 드릴링을 통해 기판을 관통하는 관통공을 형성한다.
나아가, 본 실시예에서 관통공은 절연층(B)을 포함하여 관통하는데, 절연층(B)을 포함한다는 것은 절연층(B)의 두께보다 굵은 직경 또는 폭을 갖는 관통공을 형성한다는 것일 수 있다. 즉 관통공은 기판상태에서 절연층(B)을 절단하게 된다. 관통공의 형성에 있어서, 홀 가공을 이용하므로 일반적인 소잉(sawing) 또는 다이싱(dicing) 과정에서 절연층(B)을 절단하여 버(burr)가 발생하는 현상을 방지할 수 있다.
본 실시예에서 관통공에 의한 상기 칩원판의 관통면은 상기 칩원판의 절단된 절단면(50)에 대하여 상기 절연층(B)을 포함하여 내측 방향으로 형성된다. 즉 도 5a, 또는 정면도 도 5b, 후면도 도 5d를 참고하면, 도 1a, 1b 또는 1c와 비교하여 절단면(50)이 절연층(B)이 형성된 부분을 포함하여 내측 방향으로 오목하게 형성된다.
나아가, 상술한 바와 같이 캐비티 형성 단계(S300)를 통해 본 실시예에 따른 칩기판은 칩원판의 상면에서 상기 절연층(B)을 포함하는 영역에 대하여 소정 깊이에 이르는 홈으로 이루어지는 공간을 포함한다. 캐비티(D)는 상술한 바와 같이 아래쪽으로 갈수록 폭이 좁은, 상광하협 형상으로 이루어지는 것이 바람직하다. 즉 본 실시예에서는 복수의 관통공과 캐비티(D)가 형성된 칩원판을 미리 결정된 칩기판의 영역에 따라 절단하여 칩기판을 제조한다.
나아가, 칩원판은 캐비티 내에서 광소자 칩 실장한다. 도금이 완료되면 칩원판 상태의 개개의 캐비티(D) 내에 광소자칩을 실장한 후에 졀연층에 의해 분리된 전도층(A) 중 어느 하나의 전도층(A)에 접합하기 위하여 와이어 본딩한다. 또한, 광소자칩의 일 전극은 상기 전도층(A) 중 상기 광소자칩이 접합되지 않은 다른 전도층(A)에 대하여 전기적으로 연결한다.
다음으로, 칩원판의 절단선에 따라 칩기판의 길이 간격만큼 칩원판을 절단(가로방향으로 절단)함으로써 도 5a 내지 5d에 도시한 바와 같은 개개의 칩기판이 제조된다. 부분 절단 부위의 완전 절단공정과 길이 간격만큼의 절단 공정은 그 순서가 뒤바뀔 수도 있는데, 이러한 절단 공정은 칩원판의 하부를 접착 테이프 등으로 고정한 상태에서 수행될 수 있을 것이다.
또한, 도 5d를 참조하면, 본 실시예에 따른 칩원판의 하부에는 제조된 칩기판의 솔더링을 위한 솔더 페이스트의 도포시, 솔더 페이스트의 절연층 침범에 의한 절연 성능 저하를 위하여 칩원판의 하부의 절연층의 노출부분에 대하여 솔더 레지스트가 도포된 레지스트부(52)를 더 포함하여 솔더 페이스트가 도포되는 것을 방지할 수 있다. 나아가 도 5a, 5b와 같이 칩기판에 대하여 절연층으로 구분된 적어도 두개의 전도층에 대하여 애노드(anode) 또는 캐소드(cathode)로서 전극을 표시하기 위한 전극 표시부(54)를 더 포함할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 수정, 변경 및 치환이 가능할 것이다.
따라서, 본 발명에 개시된 실시예 및 첨부된 도면들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예 및 첨부된 도면에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (11)

  1. 칩원판에 대하여 일 방향으로 적층된 복수의 전도층;
    상기 전도층과 교호로 적층되어 상기 전도층을 전기적으로 분리시키는 적어도 하나의 절연층;
    미리 결정된 칩기판 영역에 따른 상기 칩원판의 절단시 절단면과 상기 절연층이 접하는 영역에서, 상기 절연층을 포함하여 상기 칩원판을 관통하는 관통공; 및
    상기 칩원판의 상면에서 상기 절연층을 포함하는 영역에 대하여 소정 깊이에 이르는 홈으로 이루어지는 캐비티를 포함하고,
    상기 관통공에 의한 상기 칩원판의 관통면은 상기 칩원판의 절단된 절단면에 대하여 상기 절연층을 포함하여 내측 방향으로 형성되는 것을 특징으로 하는 절단에 따른 버를 방지하는 칩원판.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 절단에 따른 버를 방지하는 칩원판은,
    상기 칩원판의 하면에 노출되는 상기 절연층의 절연 성능 저하를 방지하기 위한 레지스트부를 더 포함하는 것을 특징으로 하는 버를 방지하는 칩원판.
  5. 제 1 항에 있어서,
    상기 절단에 따른 버를 방지하는 칩원판은,
    상기 캐비티 내에서 상기 칩원판에 실장되는 광소자 칩을 더 포함하는 절단에 따른 버를 방지하는 칩원판.
  6. 제 5 항에 있어서,
    상기 광소자 칩은 상기 캐비티 내에서 상기 절연층에 의해 분리된 상기 전도층 중 어느 하나의 전도층에 접합되는 것을 특징으로 하는 절단에 따른 버를 방지하는 칩원판.
  7. 제 6 항에 있어서,
    상기 광소자 칩의 일 전극은 상기 전도층 중 상기 광소자 칩이 접합되지 않은 다른 전도층에 대하여 전기적으로 연결되는 것을 특징으로 하는 절단에 따른 버를 방지하는 칩원판.
  8. 제 7 항에 있어서,
    상기 절단에 따른 버를 방지하는 칩원판은,
    상기 칩원판의 상면에 상기 절연층에 의해 분리된 상기 전도층 중 적어도 어느 하나의 전도층에 대하여 전극을 표시하기 위한 전극 표시부를 더 포함하는 것을 특징으로 하는 절단에 따른 버를 방지하는 칩원판.
  9. 칩원판에 대하여 일방향으로 복수의 전도층 및 상기 전도층을 전기적으로 분리시키기 위한 적어도 하나의 절연층을 교호로 적층하는 단계; 및
    미리 결정된 칩기판 영역에 따른 상기 칩원판의 절단시 절단면과 상기 절연층이 접하는 영역에서, 상기 절연층을 포함하여 상기 칩원판을 관통하는 관통공을 형성하는 단계를 포함하고,
    상기 관통공을 형성하는 단계에 앞서 또는 상기 관통공이 형성된 상기 칩원판의 상면에서 상기 절연층을 포함하는 영역에 대하여 소정 깊이에 이르는 홈으로 이루어지는 캐비티를 형성하는 단계를 더 포함하며,
    상기 관통공에 의한 상기 칩원판의 관통면은 상기 칩원판의 절단된 절단면에 대하여 상기 절연층을 포함하여 내측 방향으로 형성되는 것을 특징으로 하는 절단에 따른 버를 방지하는 칩원판 제조 방법.
  10. 삭제
  11. 삭제
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