KR101531552B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR101531552B1
KR101531552B1 KR1020137024769A KR20137024769A KR101531552B1 KR 101531552 B1 KR101531552 B1 KR 101531552B1 KR 1020137024769 A KR1020137024769 A KR 1020137024769A KR 20137024769 A KR20137024769 A KR 20137024769A KR 101531552 B1 KR101531552 B1 KR 101531552B1
Authority
KR
South Korea
Prior art keywords
relay
semiconductor chip
relay substrate
pad
chip
Prior art date
Application number
KR1020137024769A
Other languages
English (en)
Other versions
KR20140012680A (ko
Inventor
세이세이 오야마다
마사미츠 요시자와
히로타카 오가와
Original Assignee
가부시키가이샤 노다스크린
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 노다스크린 filed Critical 가부시키가이샤 노다스크린
Publication of KR20140012680A publication Critical patent/KR20140012680A/ko
Application granted granted Critical
Publication of KR101531552B1 publication Critical patent/KR101531552B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14133—Square or rectangular array with a staggered arrangement, e.g. depopulated array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/14135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/171—Frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10515—Stacked components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2036—Permanent spacer or stand-off in a printed circuit or printed circuit assembly
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/36—Assembling printed circuits with other printed circuits
    • H05K3/368—Assembling printed circuits with other printed circuits parallel to each other

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

반도체 장치는 반도체 칩과, 중계 기판과, 표면 회로 패턴과, 포스트 어레이를 구비한다. 표면 회로 패턴은 중계 기판의 일방의 표면에 형성되고, 반도체 칩의 외부 접속 패드와 접속된 칩측 패드군, 이 칩측 패드군에 이어져 중계 기판의 외주측에 전개하여 연장되는 중계 배선군 및 각 중계 배선의 칩측 패드와는 반대측의 단부에 이어지는 중계 패드군으로 이루어진다. 포스트 어레이는 복수의 도전로가 중계 기판의 표면에 대하여 교차하는 방향으로 연장되어 형성되고, 또한 각 도전로가 절연성 수지에 의해 서로 절연된 상태가 되고, 도전로의 중계 기판측의 단부가 중계 패드에 접속되고, 도전로의 중계 기판과는 반대측의 단부가 프린트 기판측에 접속된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 칩을 구비하여 패키지화된 반도체 장치에 관한 것이다.
최근, 이러한 종류의 반도체 장치는 점점 소형화가 요청되어, 그 일례로서 반도체 칩을 중계 기판과 일체화하여 패키지화하고, 이것을 마더보드 등의 유기 재료제의 프린트 배선 기판에 실장하는 CSP 구조가 실용화되어 있다.
특허문헌 1의 반도체 장치는 CSP 구조의 일례이며, 반도체 칩을 유기 재료(수지)제의 중계 기판에 접합하여 패키지화되어 있다. 중계 기판에는 다수의 관통 구멍이 형성되고, 각 관통 구멍의 상하에 땜납 범프가 중계 기판의 상하 양면에 노출되도록 설치되어 있다. 반도체 칩에 설치되어 있는 외부 접속 패드는 중계 기판의 땜납 포스트의 상단에 접합되고, 그 땜납 포스트의 하단이 마더보드의 패드에 땜납 볼 등에 의해 접합된다. 이것에 의하면, 패키지화된 반도체 장치의 사이즈는 반도체 칩의 낱개보다 약간 큰 정도가 되므로, 최소 사이즈의 패키징인 것처럼 생각되고 있다.
일본 공개특허공보 2006-245289호
그러나, 상기한 종래 구조에서는, 중계 기판을 수직으로 관통하는 도전성 포스트를 통하여 반도체 칩을 프린트 배선 기판에 중계 접속하는 입체 구조이기 때문에 다음과 같은 문제가 있다.
(1) 프린트 배선 기판의 배선 피치는 해마다 고밀도화가 진행되고 있다고는 해도, 실제로는 실리콘 웨이퍼에 미세 가공을 시행하여 반도체 칩을 제조하는 반도체 프로세스에 비교하면 아직 충분하지 않고, 양자에는 큰 차이가 있다. 예를 들면, 일반적인 반도체 칩의 외부 접속 패드의 형성 피치는 35~75μm인데, 프린트 배선 기판의 패드의 형성 피치는 400~800μm이다.
그런데, 반도체 칩과 프린트 배선 기판을 상하 관통형의 도전 포스트를 가지는 중계 기판에 의해 접속하는 종래 구조에서는 반도체 칩 및 프린트 배선 기판의 양자의 패드의 형성 피치를 동일하게 해야한다. 이 때문에, 반도체 칩에 있어서의 외부 접속 패드의 형성 피치는 프린트 배선 기판측의 패드 형성 피치의 제약을 받는다. 즉, 종래 구조의 반도체 패키지에서는 충분히 미세화된 배선 룰에 의해 형성된 범용의 반도체 칩을 사용하고자 해도, 프린트 배선 기판측의 패드 형성 피치를 반도체 칩측의 외부 접속 패드의 형성 피치에 합치시킬 수 없기 때문에, 최신의 미세한 반도체 칩을 사용할 수 없다. 즉, 프린트 배선 기판측의 패드 형성 피치가 보틀 넥이 되고 있는 것이다. 이 점은 프린트 배선 기판측의 배선 룰에 합치하는 넓은 선 폭의 반도체 칩을 사용해야 하는 것, 또는 외부 접속 패드군만을 넓은 선 폭으로 한 특별한 반도체 칩을 설계해야 하는 것을 의미하므로, 동일 게이트 수일지라도 칩 면적이 넓어지기 때문에, 반도체 칩이 고가가 된다는 문제가 있었다.
(2) 또, 반도체 장치의 사용시, 반도체 칩은 다량의 열을 발생하여 온도 상승한다. 그런데, 수지제의 중계 기판을 사용하고 있는 종래의 구조에서는, 반도체 칩을 구성하고 있는 실리콘 기판과 수지제의 중계 기판의 선열팽창율의 차가 크기 때문에, 반도체 칩과 중계 기판의 땜납 접합부에 큰 열응력이 발생하고, 접합의 신뢰성이 낮다는 문제가 있다. 게다가, 실리콘 기판에 비해 수지제의 중계 기판의 열저항은 크므로, 반도체 칩에서 발생한 열은 중계 기판측에는 흐르기 어렵고, 그 결과, 반도체 칩이 고온이 되어 상기 서술한 접합부의 열응력을 한층 크게 하는 경향이 된다.
(3) 또한, 중계 기판은 관통 구멍 내에 땜납 포스트를 메워넣은 입체 구조이므로, 관통 구멍의 형성, 관통 구멍의 내부 도금, 땜납 페이스트의 충전, 리플로우 처리 등의 다양한 공정을 거쳐 제조해야 하여 제조 비용이 높아진다.
그래서, 본 발명의 목적은 프린트 배선 기판측의 배선 룰의 제약을 가능한 한 받지 않고 미세화한 범용의 반도체 칩을 사용할 수 있고, 또한, 전기적 접합부의 신뢰성이 높고, 게다가 염가로 제조할 수 있는 반도체 장치를 제공하는 것에 있다.
본 명세서에 의해 개시되는 반도체 장치는, 프린트 배선 기판에 실장되는 반도체 장치로서, 소정의 반도체 집적 회로 및 그 반도체 집적 회로를 외부 회로에 접속하기 위한 외부 접속 패드를 구비한 반도체 칩과, 실리콘 또는 유리제의 중계 기판과, 이 중계 기판의 일방의 표면에 형성되고, 상기 반도체 칩의 상기 외부 접속 패드와 접속되는 칩측 패드군, 이 칩측 패드군에 이어져 상기 중계 기판의 외주측에 전개하여 연장되는 중계 배선군 및 각 중계 배선의 상기 칩측 패드와는 반대측의 단부에 이어지는 중계 패드군으로 이루어지는 표면 회로 패턴과, 복수의 도전로가 상기 중계 기판의 표면에 대하여 교차하는 방향으로 연장되어 형성되고, 또한 상기 각 도전로가 절연성 수지에 의해 서로 절연된 상태가 되고, 상기 도전로의 상기 중계 기판측의 단부가 상기 중계 패드에 접속되고, 상기 도전로의 상기 중계 기판과는 반대측의 단부가 상기 프린트 기판측에 접속되는 포스트 어레이를 구비한 반도체 장치이다.
이 반도체 장치에 의하면, 중계 기판의 표면에 형성한 표면 회로 패턴 및 포스트 어레이를 통하여 반도체 칩의 외부 접속 패드가 프린트 배선 기판에 접속되게 된다. 표면 회로 패턴은 반도체 칩의 외부 접속 패드와 접속되는 칩측 패드군에 이어지는 중계 배선군이 중계 기판의 외주측에 전개하여 연장되어 중계 패드군에 이어지는 형태이므로, 중계 배선군의 선간 피치는 외주측, 즉 중계 패드군측에 있어서 넓어진다. 바꾸어 말하면, 내주측의 칩측 패드간의 형성 피치는 중계 패드간의 형성 피치보다 좁은 간격으로 설정할 수 있다. 이것으로 프린트 배선 기판의 배선 피치의 제약을 받지 않고, 일반적인 파인 피치의 반도체 칩을 사용할 수 있다.
게다가, 중계 기판의 표면 회로 패턴은 관통 구멍을 사용하지 않아도 되는 평면 회로이며, 중계 기판의 재질은 실리콘 또는 유리 등의 SiO2를 주성분으로 하는 평탄성을 구비한 절연체이므로, 반도체 제조 프로세스에 있어서 사용되는 일반적인 박막 형성 가공법 및 금속 미세 가공법에 의해 미세한 표면 회로 패턴을 고정밀도로 형성할 수 있고, 제조 비용이 저렴하다.
덧붙여서, 발열원으로서의 반도체 칩은 회로면을 위로 하여 중계 기판의 이측에 실장되는 형태가 되고, 항상 반도체 칩의 이면은 프린트 기판의 근방에 있으므로, 반도체 칩에서 발생한 열은 중계 기판이나 프린트 기판을 통하여 방열되게 되어, 반도체 칩의 온도 상승을 억제할 수 있다. 특히, 반도체 칩과 프린트 기판 사이의 간극에 열저항이 낮은 실리콘 고무 등의 열전도성 재료를 삽입하면, 반도체 칩의 열은 면적이 넓은 프린트 기판에 전달되어, 더욱 기기의 하우징을 통한 방열도 가능하게 된다. 이러한 방열 구조는 팬 냉각 등을 사용할 수 없는 휴대 정보 기기 등의 소형·박형 하우징에 있어서 가장 효율적이며 또한 염가인 구조이며, 관통 구멍을 사용하지 않는 중계 기판을 사용한 평면 회로 구성으로 이루어지는 패키지 구조에 특유한 이점이다.
그리고, 중계 기판과 반도체 칩은 대략 동등한 선열팽창율을 가지므로, 만일 반도체 칩과 중계 기판 사이에 큰 온도차가 생겼다고 해도, 반도체 칩과 중계 기판의 전기적인 접합부에 작용하는 열응력은 중계 기판을 수지제로 한 종래 구조의 것에 비해 대폭 적다. 이것에 의해, 접합의 신뢰성을 높일 수 있다.
한편, 실리콘 또는 유리제의 중계 기판과, 일반적으로 수지제인 프린트 배선 기판 사이에서는 선열팽창율의 차이가 비교적 커진다는 사정이 있다. 그러나, 본 발명에서는 이들 사이는 포스트 어레이에 의해 접속하는 것으로 되어 있고, 그 포스트 어레이는 복수의 도전로가 중계 기판의 표면에 대하여 직교하는 방향으로 연장되어 형성되고, 또한 각 도전로가 절연성 수지에 의해 서로 절연된 상태로 되어 있으므로, 도전로군이 절연성 수지와 함께 휨으로써 열응력이 흡수되어, 이 부분의 접합의 신뢰성을 높게 유지할 수 있다.
또한, 본 발명의 반도체 장치에 있어서, 중계 기판의 표면에, 반도체 칩의 전원계를 위한 바이패스 콘덴서 또는 I/O 단자를 위한 클램프 다이오드를 형성해 두는 것이 바람직하다. 이들 수동 소자는 반도체 칩의 동작을 위해서 필수적이므로, 종래 구조에서는 중계 기판에 수지제의 기판을 사용하고 있기 때문에 소형의 디스크리트 부품을 사용하여 중계 기판이나 프린트 배선 기판에 실장해야 하는 것이었지만, 본 발명에서는 중계 기판은 실리콘 또는 유리제이므로, 일반적인 미세 가공 프로세스에 의해 바이패스 콘덴서 또는 클램프 다이오드를 표면에 만들 수 있다. 이것에 의해, 본 발명에 따른 반도체 장치는 반도체 칩과 함께 이것에 필요한 수동 소자가 패키지화된 고기능의 반도체 부품으로서 취급할 수 있다.
만일, 이들 수동 소자를 반도체 칩 자체에 집적 회로와 동시에 만들어넣는다고 하면 전유 면적이 크기 때문에 반도체 칩의 칩 사이즈가 커져 1개당 단가가 매우 높아진다. 그러나, 본 발명에서는 반도체 칩에는 고밀도화한 트랜지스터군에 의한 집적 회로를 형성하여 칩 단가를 낮게 할 수 있고, 그 다음 중계 기판이 세라믹스제인 것을 이용하여 전유 면적이 큰 상기한 수동 소자를 면적적으로 여유가 있는 중계 기판에 형성하고 있으므로 매우 합리적이며 효율적인 배치가 된다. 또, 바이패스 콘덴서나 클램프 다이오드의 특성 변경의 필요가 있는 경우에는 중계 기판만을 변경하면 되므로, 사양 변경에 유연하게 대응할 수 있다.
그런데, 반도체 메모리 등의 반도체 칩의 I/O 단자에는 비교적 큰 전류가 유입·유출되기 때문에, 그 I/O 단자의 양측에 I/O 단자용의 전원 단자(VDDQ, VSSQ)가 내부 로직 회로를 위한 전원 단자(VDD, VSS)와는 별도로 설치되어 있다. 반도체 칩을 고속 동작시키기 위해서는, 이들 모든 전원 단자를 단순히 전원 라인에 접속할 뿐만아니라, 반도체 칩 중에 형성된 출력 트랜지스터의 전원 라인 근방에 바이패스 콘덴서를 접속하여 고속으로 전하를 공급하는 것이 바람직하다. 그 때문에, 종래 구조에서는 바이패스 콘덴서가 되는 디스크리트 부품을 프린트 배선 기판의 표면 또는 내부에 실장하고, 상기한 각 전원 단자와의 사이를 프린트 배선 기판의 회로 패턴에 의해 접속하도록 하고 있었다.
그러나, 디스크리트 부품을 프린트 배선 기판에 실장하는 이상, 반도체 칩과는 평면적으로 겹치지 않는 위치에 배치하게 되므로, 반도체 칩의 전원 단자(바이패스 콘덴서를 접속하는 것이 특별히 필요한 I/O 단자용의 전원 단자 VDDQ, VSSQ)와의 사이는 어느 정도의 길이를 가지는 구리박 패턴에 의해 접속되게 된다. 그러면, 이 구리박 패턴이 불가피하게 가지는 인덕턴스 성분이 바이패스 콘덴서와 반도체 칩의 전원 단자 사이에 개재하게 되고, 반도체 칩의 고속 응답성에 악영향을 주게된다.
이에 대해, 본 발명에서는 중계 기판의 표면에, 하부면 전극과 유전체와 상부면 전극으로 이루어지는 바이패스 콘덴서를 형성하는 것으로 하고, 그 면전극에 반도체 칩의 I/O용 전원을 위한 외부 접속 패드를 접속하는 구성으로 하고 있으므로, 바이패스 콘덴서가 반도체 칩과 겹쳐지는 영역에 위치하게 되고, 전원 단자와 바이패스 콘덴서 사이는 최소 거리로 연결되게 된다. 이 때문에, 배선의 인덕턴스 성분을 최소로 하여 바이패스 콘덴서의 용량을 최대한 활용하여 반도체 칩의 응답성을 높일 수 있다.
한편, 포스트 어레이는 반도체 칩이나 중계 기판과는 별도 부품으로서 제조하고, 이것을 중계 기판에 접합하게 되므로, 중계 기판의 스루풋에 전혀 영향을 주지 않고, 반도체 장치 전체의 생산성을 높게 유지할 수 있다. 또, 반도체 칩과는 별도로 제조되므로, 그 사양을 규격화하여 각종의 반도체 칩에 적용할 수 있는 범용 부품화가 가능하며, 각종의 반도체 칩에 맞춘 전용 설계가 불필요하게 되어, 개발비나 신뢰성 시험 비용을 대폭 삭감할 수 있다. 또, 반도체 칩의 외부 접속 패드에 리플로우 접속하기만 하면 되는 단순 구조의 부품이므로, 반도체 칩의 패키징 비용을 비약적으로 저감시킬 수 있다.
또한, 1장의 중계 기판에 대하여 복수개의 포스트 어레이를 사용하고, 중계 기판에 복수개의 포스트 어레이가 서로 간격을 두고 접합되어 있는 구성으로 하면, 각 포스트 어레이의 변형에 대한 자유도가 높아지기 때문에, 열응력의 완화의 면에서 보다 바람직하다.
또한, 포스트 어레이는 복수개의 금속선이 축방향을 가지런히 하여 배열되고, 또한 상기 각 금속선이 절연성 수지에 의해 상호의 간격이 유지된 상태로 한 것을 상기 금속선을 횡단하여 절단함으로써 제조한 것을 사용하는 것이 바람직하다.
복수개의 금속선을 절연 수지 중에 배치한 것을 금속선을 단면이 둥글게 자르도록 절단하여 제조하는 것에서는, 이 포스트 어레이가 두껍게(금속선이 길게) 되도록 제조해도, 도금법에 의해 도전로를 형성하는 경우와 같이 도전로가 길수록 제조 시간이 길어지는 것 같은 일은 없고, 또 수지로 굳어진 포스트 어레이는 핸들링이 용이하기 때문에 생산성이 높다.
게다가, 이 포스트 어레이에서는 절단 간격을 조정함으로써, 원하는 두께 치수(절연성 수지의 두께 치수 내지 금속선의 길이 치수에 상당함)로 설정할 수 있다. 이 때문에, 그 절연성 수지의 두께를 중계 기판과 프린트 배선 기판의 선열팽창율의 차에 기인하여 발생하는 경향이 있는 열응력의 완화에 적합한 치수로 설정함으로써, 접합부의 신뢰성을 한층 높일 수 있다.
또한, 상기한 포스트 어레이에 있어서, 절연성 수지를 그 선열팽창계수가 중계 기판의 선열팽창계수와 프린트 배선 기판의 선열팽창계수의 중간적인 값인 것을 사용하는 것이 열응력의 저감의 면에서 바람직하다.
본 발명의 반도체 장치에 의하면, 중계 기판에 의해 회로 패턴을 전개할 수 있기 때문에, 프린트 배선 기판측의 광피치 배선의 제약을 받지 않고 반도체 칩의 협피치 전극과 그대로 접속할 수 있고, 또한, 반도체 칩 이면으로부터 프린트 배선 기판측으로의 직접적인 방열도 기대할 수 있기 때문에 열응력이 저감하여 전기적 접합부의 신뢰성이 높고, 게다가 염가로 제조할 수 있다.
도 1은 실시형태의 반도체 장치를 회로 기판에 실장한 상태의 단면도이다.
도 2는 실시형태의 반도체 장치의 저면도이다.
도 3은 반도체 칩의 패드 배치예를 나타내는 평면도이다.
도 4는 중계 기판의 회로 패턴과 수동 소자군을 등가적으로 나타내는 간략화한 회로도다.
도 5는 바이패스 콘덴서의 구조를 나타내는 확대 단면도이다.
도 6a는 바이패스 콘덴서의 제조 과정을 나타내는 평면도이다.
도 6b는 바이패스 콘덴서의 제조 과정을 나타내는 평면도이다.
도 6c는 바이패스 콘덴서의 제조 과정을 나타내는 평면도이다.
도 7은 포스트 어레이의 확대 단면도이다.
도 8은 본 실시형태의 반도체 장치를 실리콘 웨이퍼로부터 다수개 취하여 제조하는 모습을 나타내는 평면도이다.
도 9는 포스트 어레이의 제조 공정을 나타내는 단면도이다.
도 10은 포스트 어레이의 변형예를 나타내는 확대 단면도이다.
도 11은 중계 기판을 다단화한 구성의 다른 실시형태를 나타내는 분해 단면도이다.
도 12는 반도체 장치를 다단화한 구성의 다른 실시형태를 나타내는 단면도이다.
도 13은 바이패스 콘덴서의 상이한 구조를 나타내는 확대 단면도이다.
본 발명의 실시형태 1을 도 1 내지 도 9를 사용하여 설명한다.
1. 반도체 장치의 구성
도 1은 본 실시형태 1의 반도체 장치(1)를 포함한 개략적인 단면도이다. 이 반도체 장치(1)는 중계 기판(10)의 일방(하방)의 면에 1개의 반도체 칩(20) 및 복수개의 포스트 어레이(30)를 리플로우 땜납(40)에 의해 접합하여 패키지화한 것으로, 포스트 어레이(30)를 통하여 유리 에폭시제 등의 유기 재료(수지)를 포함하는 주지의 프린트 배선 기판(50)에 실장되어 있다.
반도체 칩(20)은 실리콘 기판의 일방의 면(도 1의 상면)에 다수의 반도체 소자에 의해 소정의 반도체 집적 회로(도시하지 않음)가 형성된 주지 구성의 것으로, 예를 들면 각 변 5mm의 직사가형판 형상을 이룬다. 반도체 칩(20)의 상면에는 패시베이션막에 설치한 개구를 통과시켜 상기 반도체 집적 회로를 외부 회로에 접속하기 위한 전원 단자, 입출력 단자 등의 외부 접속 패드(21)(도 3 참조)가 형성되어 있다. 이들 외부 접속 패드(21)군은 도 2에 나타내는 배치에서, 반도체 칩(20)의 외주 가장자리를 따르는 정방형의 프레임 형상 영역 내에, 2열로 엇갈려 예를 들면 70μm 피치로 배치되어 있고, 총 수는 예를 들면 512패드이다.
상기 외부 접속 패드(21)군의 구체적인 배치예를 도 3에 나타낸다. 여기서는 64비트의 I/O 단자를 가지는 LSI를 예시하고 있고, 예를 들면 정방형의 프레임 형상 영역의 대향하는 2변(도 3에서는 좌우에 위치하고, 우측의 1변은 생략되어 있음)에 있어서 2개의 I/O 단자를 끼우도록 한 쌍의 I/O 단자용의 전원 단자 VDDQ, VSSQ를 교대로 배치하고 있다. 다른 2변(도 3에서는 상하에 위치함)에는 제어 신호용 단자 CTRL#(#은 임의의 자연수를 나타냄) 및 데이터 입력용 단자 DIN# 및 내부 로직 회로용의 전원 단자 VDD#, VSS# 및 클록 신호 단자 CLK 등이 배치되어 있다.
그런데, 중계 기판(10)은 실리콘 웨이퍼 또는 유리 기판을 분할 절단하여 제조한 것으로, 예를 들면 각 변 7mm의 직사각형판 형상을 이룬다. 이것의 일방의 면에는 주지의 배선 형성 기술에 의해 표면 회로 패턴 및 각종 수동 소자가 형성되어 있다. 우선, 그 표면 회로 패턴에 대해서 상세히 서술하면 다음과 같다. 또한, 도 4에 중계 기판(10)의 표면 회로 패턴(11)과 이것과 함께 형성한 각종 수동 소자군을 등가 회로적으로 그리고 있지만, 실제의 패드수가 매우 많기 때문에(실제로는 도 2에 나타내는 바와 같이 1변 128개), 이것을 1변 4개의 패드수로 간략화하여 나타내고 있다.
중계 기판(10)의 중앙 영역에는, 도 4에 나타내는 바와 같이, 반도체 칩(20)의 외부 접속 패드(21)군에 대응하는 직사각형 프레임 형상 영역에, 그 외부 접속 패드(21)군과 동일한 수, 크기 및 형성 피치로 칩측 패드(12)군이 형성되어 있다. 또, 그 칩측 패드(12)군의 외측으로서, 중계 기판(10)의 외주 가장자리에 붙은 직사각형 프레임 형상 영역에는 외부 접속 패드(21)군과 동일한 수의 중계 패드군(13)이 형성되어 있다. 또한, 중계 패드(13)는 칩측 패드(12)와 동일수이지만, 칩측 패드(12)군이 중계 기판(10)의 내주측에 위치하는 한편 중계 패드(13)군은 외주측의 직사각형 프레임 형상 영역에 위치하고 있으므로, 내주측보다 넓은 면적을 이용할 수 있도록 되어 있고, 따라서 각 중계 패드(13) 사이의 형성 피치는 칩측 패드(12)의 형성 피치에 비해 넓게(예를 들면 직경 125μm의 패드가 250μm 피치로 형성)되어 있다. 그리고, 상기한 각 칩측 패드(12)와 이것에 대응하는 각 중계 패드(13) 사이에는, 칩측 패드(12)군으로부터 중계 기판(10)의 외주측에 전개하여 연장되는 중계 배선(14)이 형성되어 있다.
한편, 중계 기판(10)에는 상기 서술한 바와 같은 표면 회로 패턴(11)이 형성되어 있는 것 외에, 예를 들면 도 4에 나타내는 개략적인 등가 회로와 같이 각종 수동 소자가 박막 형성 가공 및 금속 미세 가공 프로세스에 의해 형성되어 있다. 반도체 칩(20)의 I/O 단자 I/O 0~I/O 3에 접속되는 칩측 패드(12)와 그것에 대응하는 중계 패드(13) 사이에는 임피던스 매칭을 위한 댐퍼 저항(16)이 설치되고, I/O 단자 I/O 0~I/O 3에 접속되는 중계 배선(14)과, I/O 단자용의 전원 단자 VDDQ, VSSQ에 접속되는 중계 배선(14)과의 사이에 클램프 다이오드(15)가 설치되어 있다. 또, I/O 단자 I/O 0~I/O 3에 접속되는 중계 배선(14)과, I/O 단자용의 전원 단자 VDDQ에 접속되는 중계 배선(14) 사이에는 풀업 저항(17)(또는 풀다운 저항)이 설치되어 있다.
댐퍼 저항(16)은 폴리실리콘의 배선 저항이나 금속 저항에 의해 얻어지는 비교적 낮은 저항(10~50Ω)을 사용하는 것이 바람직하다. 클램프 다이오드(15)는 과전압 클램프용의 ESD 보호 회로이며, 비교적 높은 내압과 고속의 응답이 필요하며, 비교적 긴 금속 배선(100~500μm)으로 나란한 PN 정션을 사용하는 것, 또는 2종류의 금속과 SiO2층으로 이루어지는 쇼트키 배리어 다이오드를 구성하여 고속 클램프를 실현하는 것이 바람직하다. 풀업 저항(17)(또는 풀업 저항)은 통상 4.7KΩ 근방의 저항값 또는 그 이상의 고저항이 사용된다. 이러한 종류의 저항은 중계 기판(10)으로서 P-Substrate를 사용하여 N-Well을 구성하고, P+를 확산하여 얻어지는 확산 저항에 의해 구성하는 방법과 비저항의 높은 금속(예를 들면 Ni, Cr 등)을 사용한 금속 플레이팅 등을 사용함으로써 작은 리소스로 고저항이 얻어진다.
또한, I/O 단자용의 전원 단자 VDDQ, VSSQ에 접속되는 칩측 패드(12) 쌍의 사이에는 반도체 칩(20)의 탑재 영역에 겹치도록 즉 반도체 칩(20)의 직상에 위치하여, 복수의 바이패스 콘덴서(18)가 설치되어 있다. 이 바이패스 콘덴서(18)는 모식적으로 나타낸 도 4에서는 4개만을 나타내고 있지만, 실제로는 I/O 단자용의 전원 단자 쌍마다(64비트 I/O로 전원 단자 쌍이 32쌍 있는 경우에는 32개, 또는 전원 단자 1쌍에 대하여 복수인 경우에는 그 복수배 32×n개의) 바이패스 콘덴서(18)가 형성되어 있다.
각 바이패스 콘덴서(18)는 도 5에 나타내는 구조로, 다음과 같이 하여 제조되어 있다. 즉, 중계 기판(10)의 표면(하면)에 제1 면전극(18A)을, 예를 들면 금속의 스퍼터링 수법 또는 도금 수법에 의해 형성한다. 이것은 쌍을 이루는 전원 단자 중 일방의 전원 단자에 접속된다. 또, 도 6a에 나타내는 바와 같이, 이 제1 면전극(18A)과 동시에, 그 제1 면전극(18A)의 인출선부(18B) 및 I/O 단자용의 신호 배선(18C)을 동일 금속에 의해 동일 공정에서 형성하는 것이 공정의 간략화의 면에서 바람직하다.
다음에, 도 6b에 나타내는 바와 같이, 모든 제1 면전극(18A) 위에 씌우도록 하여, ITO나 STO 등의 금속 산화물의 막으로 이루어지는 유전체층(18D)을 각 바이패스 콘덴서(18)에 공통의 1장의 유전체층으로서 형성한다. 또한, 이것은 각 제1 면전극(18A) 위에 개별적으로 형성해도 된다.
이 유전체층(18D)은 예를 들면 본 출원인의 출원에 따른 일본 공개특허공보 2008-141121호에 기재되어 있는 바와 같이, 유전체층의 원료가 되는 금속 산화물을 용해한 용액을 초음파 진동에 의해 에어로졸화하여 캐리어 가스와 함께 가열하면서 실리콘 기판 상 또는 유리 기판 상에 공급하고, 실리콘 기판 또는 유리 기판을 예를 들면 대기중에서 수백도로 가열함으로써 금속 산화물의 박막으로서 성막시키는 에어로졸 디포지션법에 의해 형성하는 것이 바람직하다.
다음에, 유전체층(18D) 위에 씌우도록 하여, 제1 면전극(18A)과 마찬가지로 스퍼터링법이나 도금법에 의해 제2 면전극(18E)을 형성한다. 이 각 제2 면전극(18E)은 상기 서술한 제1 면전극(18A)과 동일 형태·동일 크기의 직사각형 형상을 이루는 전극으로, 제1 면전극(18A)의 경우와 마찬가지로, 단 이것과는 신호 배선(18C)에 관하여 반대측에 위치하도록 하여 인출선부(18F)를 일체로 형성한다(도 6c 참조). 이것에 의해, 도 5에 나타내는 바와 같이, 중계 기판(10) 상에 제1 면전극(18A), 유전체층(18D), 제2 면전극(18E)이 이 순서대로 적층된 바이패스 콘덴서(18)가 I/O 단자용의 각 전원 단자 VDDQ, VSSQ 쌍마다 형성되게 된다.
이와 같이 바이패스 콘덴서(18)를 형성한 후에, 그들 바이패스 콘덴서(18)군에 겹치도록 상기 서술한 반도체 칩(20)을 배치하면, 상기 서술한 바와 같이 바이패스 콘덴서(18)를 구성하는 제1 및 제2 면전극(18A, 18E)에는 각각 인출선부(18D, 18F)가 일체로 형성되어 있고, 이들은 반도체 칩(20)을 중계 기판(10)에 접속하기 위한 랜드를 겸하고 있으므로, 반도체 칩(20)의 외부 접속 패드(21)군 중, I/O 단자 I/O#, I/O#+1 및 그들을 위한 전원 단자 VDDQ, VSSQ 쌍이 신호 배선(18C) 및 제1 면전극(18A)의 인출선부(18B) 및 제2 면전극(18E)의 인출선부(18F)에 대하여 리플로우 납땜에 의해 접속되게 된다.
다음에, 포스트 어레이(30)는 그 제조 방법을 나중에 상세히 서술하지만, 도 7에 나타내는 바와 같이, 절연성 수지(32) 내에 도전로로서의 복수개의 금속선(34)을 메워넣도록 배치하여 형성한 것으로, 절연성 수지(32)가 각 금속선(34)의 둘레에 위치함으로써 각 금속선(34)이 서로 절연된 상태에서 상호 간격(배치 피치)이 대략 일정하게 유지되고, 금속선(34)의 양단면은 절연성 수지(32)의 양단면과 한면으로 되어 있다. 절연성 수지(32)로서는 그 선열팽창계수가 프린트 배선 기판(50)의 선열팽창계수(약 15ppm)보다 작고, 반도체 칩(20)을 구성하는 실리콘 기판의 선열팽창계수(약 4ppm)보다 큰 합성 수지가 선택되어 있다. 또, 절연성 수지(32)는 금속선(34)의 휨 변형을 허용할 정도의 유연성을 가지는 것이다.
포스트 어레이(30) 중, 중계 기판(10)에 접속되는 상면(32A)에는 금속선(34)의 단면에 겹쳐 예를 들면 금의 플래시 도금에 의해 다수의 제1 패드(36)가 형성되고, 프린트 배선 기판(50)의 패드(51)군에 접속되는 하면(32B)에는 마찬가지로 금속선(34)의 단면에 겹쳐 제2 패드(38)가 설치되어 있다. 제1 패드(36) 및 제2 패드(38)는 각 금속선(34)에 1대1로 대응하도록 절연성 수지(32)의 표리 양면에 소정의 피치로 복수개 형성되어 있다. 또한, 제1 패드(36)와 제2 패드(38)의 표면에는 각각 나중에 땜납 볼을 부착·용융시킴으로써 땜납 범프(40)가 형성되어 있다.
상기 서술한 바와 같이, 중계 기판(10)의 하면에는 그 둘레가장자리부의 직사각형 영역에 다수의 중계 패드(13)가 종횡 방향으로 소정의 피치로 형성되어 있다. 그래서, 이 중계 기판(10)의 하면에는 상기 서술한 구조의 포스트 어레이(30)가 예를 들면 직사각형의 각 변에 대응하는 합계 4개의 포스트 어레이(30A~30D)로 나누어 부착되어 있다. 이들 포스트 어레이(30A~30D)는 후술하는 제조 방법에 따라 집합 포스트 어레이로서 일괄 형성된 후에 절단함으로써 낱개화된 것이다.
또한, 중계 기판(10)으로의 각 포스트 어레이(30A~30D) 및 반도체 칩(20)의 실장은 웨이퍼 레벨에서 행해지는 것이다. 즉, 중계 기판(10)을 형성하기 위한 실리콘 웨이퍼(60)에, 소요 개수의 각 중계 기판(10)에 각각 대응하는 배선 패턴 및 수동 소자군이 박막 형성 가공 및 금속 미세 가공 프로세스에 의해 제조된 후이며, 그 실리콘 웨이퍼(60)가 다이싱에 의해 낱개로 분할 절단되기 전에, 도 8에 나타내는 바와 같이 각 포스트 어레이(30A~30D)가 반도체 칩(20)과 함께 실리콘 웨이퍼(60)의 소정 위치에 배치되고, 리플로우 공정을 거쳐 땜납 접속된다. 그 후, 실리콘 웨이퍼(60)의 이면에 테이핑을 시행한 다음, 1장씩의 중계 기판(10)으로 분단하는 다이싱 라인을 따라 절단함으로써, 각각 포스트 어레이(30A~30D) 및 반도체 칩(20)을 일체화한 중계 기판(10), 즉 완성된 다수개의 각 반도체 장치(1)가 한번에 제조된다. 또한, 도 8에 있어서도, 실제로는 반도체 칩(20)의 개수는 매우 많기 때문에, 그것을 간단히 12개로 간략화하여 나타내고 있다.
2. 포스트 어레이(30)의 제조 방법
다음에, 도 9를 사용하여 포스트 어레이(30)의 제조 방법의 일례에 대해서 설명한다. 이 제법예에서는 포스트 어레이(30)를 절연성 수지(32)와 금속선(34)에 의해 제조한다. 절연성 수지(32)는 도 9의 상하 방향에 있어서 금속선(34)을 구획하는 층간 스페이서(32A)와, 좌우 방향에 있어서 금속선(34)을 구획하는 열간 스페이서(32B)로 이루어지고, 열 또는 자외선에 의해 고화하는 주지 타입의 것이 사용 가능하다.
이러한 타입의 수지로 형성한 층간 스페이서(32A)는 표면이 점착성을 가지고 있고, 예를 들면 두께 약400μm의 평탄한 1장의 시트이다. 열간 스페이서(32B)는 예를 들면 두께 400μm, 폭 400μm의 사각기둥 형상을 이룬다. 또한, 다수개의 열간 스페이서(32B) 대신에 다수의 평행 슬릿을 형성한 1장의 수지 시트여도 된다. 금속선(34)은 예를 들면 직경 400μm의 원기둥 형상을 이루고 있고, 구리 또는 구리 합금, 또는 알루미늄 등의 저저항 금속으로 이루어진다.
포스트 어레이(30)를 제조하기 위해서는, 우선, 층간 스페이서(32A)의 표면을 따르게 하여, 금속선(34)과 열간 스페이서(32B)를 교대로 평행하게 빈틈없이 깔아서 단위 구조 시트(35)를 형성한다. 도 8에서는 지면 수직 방향으로 금속선(34)의 축방향이 향한 상태를 그리고 있다. 이 결과, 단위 구조 시트(35)는 층간 스페이서(32A)의 일방의 면에 금속선(34)과 열간 스페이서(32B)에 의해 125μm의 두께의 층을 형성한 것이 된다.
다음에, 복수장의 단위 구조 시트(35)를 층간 스페이서(32A)의 두께 방향으로 복수장 맞붙여 적층 구조체를 형성하여 두께 방향 및 폭 방향으로부터 조금 압축하여 간극을 없애고, 이 적층 구조체에 열을 가하거나 또는 자외선을 조사하여, 층간 스페이서(41) 및 열간 스페이서(42)를 고화시킨다(유연성을 완전히 상실하게 하는 것을 의미하는 것이 아님). 이것에 의해, 다수개의 금속선(34)이 층간 스페이서(32A) 및 열간 스페이서(32B)에 의해, 서로 평행을 유지하도록 간격 유지된 상태로 고정되어, 마치 절연 수지 중에 다수개의 금속선(34)이 메워넣어진 것 같은 상태가 된다. 이 때, 직경 125μm의 각 금속선(34)은 그 축방향과 직교하는 면에 관하여 종횡으로 250μm 피치로 배치되게 된다.
이 다음, 고화한 적층 구조체를 금속선(34)을 횡단하는 면을 따라 예를 들면 200μm 내지 500μm마다의 원하는 간격으로 다수장의 시트 형상으로 슬라이스한다. 이것에 의해, 절연 수지 및 금속선(34)이 절단되어, 그 절단 간격에 상당하는 두께 치수의 절연성 수지(32)를 가지고, 그 수지층 중에 상기한 절단 간격에 상당하는 길이 치수의 금속선(34)을 매설한 형태의 집합 포스트 어레이(도시하지 않음)가 형성된다. 이 다음, 그 집합 포스트 어레이의 양면에 있어서, 금 플래시 도금에 의해 금속선(34)의 양단에 각각 패드를 형성하고, 또한 각 패드에 대응하는 위치에 개구를 설치한 레지스트막을 인쇄 또는 포토리소그래피 수법에 의해 형성한 다음, 그들 개구에 땜납 볼을 두고 가열 처리함으로써, 다수의 땜납 범프가 표면에 부착된 시트 형상의 집합 포스트 어레이로 할 수 있다.
그리고, 이것을 각각 소요수의 금속선(34)을 가지는 낱개로 절단함으로써 상기 서술한 포스트 어레이(30A~30D)를 형성할 수 있다. 또한, 포스트 어레이(30A~30D)는 모두 예를 들면 도 2에 나타낸 바와 같이 4열 32단의 합계 128개의 금속선(34)을 가지도록 소편으로 표준화되어 있고, 소편화된 복수장(도 2에서는 4장)을 각 반도체 칩(20)에 접합하고 있다. 이 때, 각 포스트 어레이(30A~30D)는 도 2에 나타내는 바와 같이 인접하는 것의 배치 방향이 종횡 교대가 되도록 배치되어 있고, 또한, 서로 공극을 가지고 늘어선 형태로 되어 있다. 각 포스트 어레이(30A~30D)는 예를 들면 반도체 칩(20)의 각 전극 단자(14)에 접촉하도록 탑재하고, 그 상태에서 리플로우 납땜에 의해 접합하도록 하면, 리플로우시에 용융한 땜납의 표면 장력에 의해 각 포스트 어레이(30A~30D)가 반도체 칩(20)에 대하여 부상하여 자연스럽게 최적의 접합 위치로 이동하여, 소위 셀프 얼라인먼트가 가능하게 된다.
3. 본 실시형태의 효과
이와 같이, 본 실시형태의 반도체 장치(1)는 중계 기판(10)에 반도체 칩(20)과 포스트 어레이(30)가 일체화된 구조로, 이것을 하나의 패키지화된 독립적인 부품으로서 취급할 수 있다. 이 구성으로 중계 기판(10)의 표면에 형성한 표면 회로 패턴(11) 및 포스트 어레이(30)를 통하여 반도체 칩(20)이 프린트 배선 기판(50)에 접속되게 된다.
표면 회로 패턴(11)은 중계 기판(10)의 중앙에 위치하는 반도체 칩(20)으로부터 그 외주측으로 방사 형상으로 전개하여 연장되어 중계 패드(13)군에 이어지는 형태이므로, 중계 기판(10)의 중앙측에 위치하는 칩측 패드(12)군의 형성 피치는 외주측에 위치하는 중계 패드(13)군의 형성 피치에 비교하여 좁아진다. 따라서, 외주측의 중계 패드(13)군의 형성 피치가 프린트 배선 기판(50)의 배선 피치의 제약을 받아 비교적 넓어진다는 사정이 있어도, 내주측의 칩측 패드(12) 사이의 형성 피치를 충분히 좁은 간격으로 설정할 수 있으므로, 일반적인 파인 피치의 반도체 칩(20)을 사용할 수 있다.
물론, 중계 기판(10)의 표면 회로 패턴(11)은 관통 구멍을 사용하지 않아도 되는 평면 회로이며, 중계 기판(10)의 재질은 실리콘 또는 유리이므로, 일반적인 반도체 프로세스에 의해 미세한 표면 회로 패턴(11)을 고정밀도로 형성할 수 있고, 제조 비용을 저렴하게 할 수 있다.
또, 중계 기판(10)은 반도체 칩(20)의 재질인 실리콘이나 유리 기판 등을 사용하여 형성한다. 반도체 칩은 이 중계 기판의 이면에 회로면을 위로 이면을 아래로 실장된다. 반도체 칩의 이면 전체는 항상 프린트 기판의 근방에 면하고 있고 반도체 칩의 실리콘의 플랫면에서 프린트 배선 기판(50)과 실리콘 고무 등을 통하여 프린트 배선 기판(50)과 대면적의 접점을 가질 수 있기 때문에 반도체 칩(20)의 열의 방산성이 우수하고, 반도체 칩(20)의 온도 상승이 적다는 구조상의 이점을 가지고 있다.
또한, 중계 기판(10)과 반도체 칩(20)은 대략 동등한 선열팽창율을 가지기 때문에, 만일 반도체 칩(20)과 중계 기판(10) 사이에 온도차가 생겼다고 해도, 반도체 칩(20)과 중계 기판(10)의 땜납 접합부에 작용하는 열응력은 중계 기판을 수지제로 한 종래 구조의 것에 비해 대폭 적으므로, 전기적 접합의 신뢰성이 높다.
한편, 실리콘제 또는 유리제의 중계 기판(10)과, 일반적으로 수지제인 프린트 배선 기판(50) 사이에서는 선열팽창율의 차이가 비교적 크다. 그러나, 본 실시형태에서는 이들 사이는 포스트 어레이(30)에 의해 접속하는 것으로 되어 있고, 그 포스트 어레이(30)는 복수개의 금속선(34)이 중계 기판(10)의 표면에 대하여 직교하는 방향으로 연장되어 형성되고, 또한 각 금속선(34)이 절연성 수지(32)에 의해 서로 절연된 상태로 되어 있으므로, 금속선(34)군이 절연성 수지(32)와 함께 중계 기판(10)의 면방향을 따르도록 휨으로써 열응력이 흡수된다. 따라서, 한층 땜납 접합 부분의 신뢰성을 높게 유지할 수 있다.
게다가, 본 실시형태에서는 중계 기판(10)을 박막 형성 가공 및 금속 미세 가공 프로세스에 의해 수동 소자 및 미세 배선 가능한 실리콘 기판 및 유리 기판으로 한 것을 이용하여, 중계 기판(10)에 표면 회로 패턴(11)을 형성함과 아울러, 반도체 칩(20)의 안정 동작을 위해서 필요한 클램프 다이오드(15) 및 저항(17) 등의 수동 소자를 중계 기판(10)에 형성하고 있다. 이 때문에, 본 실시형태의 반도체 장치(1)는 반도체 칩(20)과 함께 그 동작에 필수로 되어 있는 수동 소자군이 패키지화된 1개의 부품으로서 취급할 수 있고, 그 결과, 프린트 배선 기판(50)측의 회로 구성을 간소화할 수 있다. 만일, 이들 수동 소자(15~17)군을 반도체 칩(20) 자체에 집적 회로와 동시에 만들어 넣는다고 하면 수동 소자군의 전유 면적이 크기 때문에 칩 사이즈가 커져 1개당 칩 단가가 높아지지만, 본 실시형태에서는 능동 소자인 트랜지스터군으로 이루어지는 고 집적 회로에 특화함으로써 점유 면적을 줄여 결과적으로 저렴한 반도체 칩(20)을 사용할 수 있다. 또, 프린트 배선 기판(50)측의 회로의 형편에 따라, 상기한 수동 소자군의 특성 변경이 필요한 경우에는 중계 기판(10)만을 변경하면 되므로, 사양 변경에 유연하게 대응할 수 있다.
또, 반도체 칩으로서 반도체 메모리나 화상 처리 칩 등을 사용하는 경우, 그 반도체 칩의 I/O 단자에는 비교적 큰 전류가 유입·유출하기 때문에, 본 실시형태에서 나타내고 있는 바와 같이(도 3 참조), I/O 단자의 양측에 I/O 단자용의 전원 단자(VDDQ, VSSQ)가 내부 로직 회로를 위한 전원 단자(VDD, VSS)와는 별도로 설치되어 있다. 반도체 칩(20)을 고속 동작시키기 위해서는, 이들 모든 전원 단자를 단순히 전원 라인에 접속할 뿐만 아니라, 전원 라인에 바이패스 콘덴서를 접속하여 고속으로 전하를 공급하는 것이 바람직하다. 그래서, 본 실시형태에서는 중계 기판(10)을 박막 형성 가공 및 금속 미세 가공 프로세스에 의해 취급할 수 있는 실리콘제의 기판 및 유리제 기판에 의해 형성하고 있는 것을 이용하여, 중계 기판(10)의 표면이며 반도체 칩(20)과 겹치는 영역에, 하부면 전극(18A)과 유전체층(18D)과 상부면 전극(18E)으로 이루어지는 바이패스 콘덴서(18)를 형성하는 것으로 하고, 그 면전극(18A, 18E)에 반도체 칩(20)의 I/O용 전원(VDDQ, VSSQ)을 위한 외부 접속 패드(21)를 접속하는 구성으로 하고 있으므로, 그들 전원 단자(VDDQ, VSSQ)와 바이패스 콘덴서(18) 사이는 최소 거리로 이어지게 된다. 이 때문에, 배선의 인덕턴스 성분을 최소한으로 하여 바이패스 콘덴서(18)의 용량을 최대한 활용하여 반도체 칩(20)의 응답성을 높일 수 있다.
한편, 본 실시형태의 포스트 어레이(30)는 복수개의 금속선(34)을 축방향을 가지런히 하여 배열하고, 또한 각 금속선(34)이 절연성 수지(32)에 의해 상호의 간격이 유지된 상태로 한 것을 금속선(34)을 횡단하여 절단함으로써 제조한 것을 사용하고 있다. 이 포스트 어레이(30)는 반도체 칩(20)이나 중계 기판(10)과는 별도 부품으로서 제조하고, 이것을 중계 기판(10)에 조합하여 사용하여, 중계 기판(10)의 제조의 스루풋에 전혀 영향을 주지 않고, 반도체 장치(1) 전체의 생산성을 높게 유지할 수 있다. 또, 물론 반도체 칩(20)과는 별도로 제조되므로, 그 사양을 규격화하여 각종 반도체 칩(20)에 적용할 수 있는 범용 부품화가 가능하며, 각종의 반도체 칩(20)에 맞춘 전용 설계가 불필요하게 되어, 개발비나 신뢰성 시험 비용을 대폭 삭감할 수 있다. 또, 반도체 칩(20)의 외부 접속 패드에 리플로우 접속하기만 하면 되는 단순 구조의 부품이므로, 반도체 칩(20)의 패키징 비용을 비약적으로 저감시킬 수 있다.
또한, 복수개의 금속선(34)을 절연 수지(32) 중에 배치한 것을 금속선(34)을 단면이 둥글게 자르도록 절단하여 제조하는 것에서는, 이 포스트 어레이(30)가 두껍게(금속선(34)이 길게) 되도록 제조해도, 도금법에 의해 도전로를 형성하는 경우와 같이 도전로가 길수록 제조 시간이 길어지는 것 같은 일은 없고, 또 수지로 굳어진 포스트 어레이(30)는 핸들링이 용이하기 때문에 생산성이 높다.
게다가, 이 포스트 어레이(30)에서는 절단 간격을 조정함으로써, 원하는 두께 치수(절연성 수지(32)의 두께 치수 내지 금속선(34)의 길이 치수에 상당함)로 설정할 수 있다. 이 때문에, 그 절연성 수지(32)의 두께를 중계 기판(10)과 프린트 배선 기판(50)의 선열팽창율의 차에 기인하여 발생하는 경향이 있는 열응력의 완화에 적합한 치수로 설정함으로써, 땜납 접합부의 신뢰성을 한층 높일 수 있다. 또, 본 실시형태에서는 1장의 중계 기판(10)에 대하여 복수개(4개)의 포스트 어레이(30)를 서로 간격을 두고 접합하는 구성으로 하고 있으므로, 각 포스트 어레이(30)의 변형의 자유도가 높아지고, 열응력의 완화의 면에서 보다 상황이 좋다.
<다른 실시형태>
본 발명은 상기 기술 및 도면에 의해 설명한 실시형태에 한정되는 것은 아니며, 예를 들면 다음과 같은 각종 태양도 본 발명의 기술적 범위에 포함된다.
(1) 상기 실시형태에서는 포스트 어레이(30)로서 금속선(34)을 절연성 수지(32) 내에 메워넣은 형태의 것을 사용했지만, 본 발명은 이것에 한정되지 않고, 절연성 수지에 의해 서로 절연된 상태로 되어 있는 복수의 도전로를 가지는 것이면 되고, 그 도전로로서는 금속선에 한정되지 않고 금속박이어도 된다. 또, 금속선을 사용하는 경우에도 구리, 구리 합금에 한정되지 않고, 알루미늄 등의 저저항의 금속 재료여도 되고, 다심선을 사용해도 된다.
(2) 금속선을 사용하여 포스트 어레이를 제조하는 경우, 상기 실시형태와 같이 금속선(34)을 단위 구조 시트(35)나 층간 스페이서(32A)에 의해 구분하여 배치하는 것에 한정되지 않고, 예를 들면 열융착성의 수지로 금속선을 피복한 전선을 복수개 집합시켜 열융착성 수지를 고화시키고, 그 후에 금속선을 횡단하도록 슬라이스해도 된다.
(3) 또, 상기 실시형태에서는 포스트 어레이(30)의 1개의 금속선(34)에 대하여 각각 하나의 제1 패드(36) 및 제2 패드(38)를 대응시키고 있지만, 이것에 한정되지 않고, 도 10에 나타내는 바와 같이, 각 1개의 제1 패드(36) 및 제2 패드(38)에 대하여, 그들의 직경보다 가는 직경 치수의 복수개의 금속선(34)을 대응시키도록 해도 된다. 이렇게 하면, 포스트 어레이(30)를 제조할 때에, 제1 패드(36) 및 제2 패드(38)를 형성하는 위치가 미리 예정되어 있던 위치로부터 벗어난 경우에도, 적어도 1개의 금속선(34)이 양 패드(36, 38)에 접촉하게 된다. 따라서, 각 패드(35, 36)의 형성 정밀도가 낮아도 되고, 이러한 면에서도 생산성을 높일 수 있다.
(4) 상기 실시형태에서는 포스트 어레이(30)가 반도체 칩(20)과 유리 에폭시제의 프린트 배선 기판(50) 사이를 접속하는 형태를 예로 하여 설명했지만, 회로 기판은 반드시 유리 에폭시 등의 유기 재료계의 회로 기판이 아니어도 되고, 실리콘 기판 및 유리 기판 또는 그 밖의 반도체 등의 무기 재료계의 회로 기판이어도 된다.
(5) 중계 기판(10)의 기판 재질로서는 붕규산 유리, 석영 유리, 소다 유리 등의 유리제여도 되고, 박막 형성 가공 및 금속 미세 가공이 실시 가능하면 된다.
(6) 상기 실시형태에서는 1장의 중계 기판(10)에 1개의 반도체 칩(20)을 탑재한 예를 나타냈지만, 이것에 한정되지 않고 1장의 중계 기판(10)에 복수개의 반도체 칩(20)을 탑재해도 되고, 또, 도 11에 나타내는 바와 같이 중계 기판(10)에 반도체 칩(20) 및 포스트 어레이(30)를 탑재한 반도체 장치(1)를 또한 실리콘 또는 유리제의 보조 중계 기판(200)에 포스트 어레이(30)를 통하여 접속하고, 그 보조 중계 기판(100)에 부착한 포스트 어레이(300)를 통하여 도시하지 않는 프린트 배선 기판에 접속하는 중계 기판의 다단 구성을 채용할 수도 있다. 이렇게 하면, 중계 기판(100)에 박막 형성 가공 및 금속 미세 가공 프로세스에 의해 주변 회로를 형성하여 더욱 다기능화를 도모할 수 있다. 덧붙여서, 도 12에 나타내는 바와 같이, 복수의 중계 기판(10, 100)을 포스트 어레이(30, 300)를 통하여 다단으로 쌓아올려 3차원적으로 구성한 멀티 칩의 반도체 패키지로서 추가적인 다기능화를 도모할 수도 있다. 이 경우, 최상단 이외의 중계 기판에는 상하단의 전기 접속을 위한 스루홀을 형성할 필요가 있기 때문에, 그들 중계 기판을 유리제로 하는 것이 바람직하다.
(7) 상기 실시형태에서는 바이패스 콘덴서(18)를 도 5에 나타내는 바와 같이 전원 단자 VDDQ, VSSQ의 일방에 접속되는 제1 면전극(18A)을 중계 기판(10) 표면에 형성하고, 타방에 접속되는 제2 면전극(18)을 유전체층(18D)을 통하여 제1 면전극(18A)에 적층하는 구성으로 했지만, 이것에 한정되지 않고, 도 13에 나타내는 구조로 바이패스 콘덴서(65)를 구성해도 된다. 이 구조에서는 우선 중계 기판(10)의 표면(바람직하게는 전체면)에 중간 전극(61)을 형성한다. 이 중간 전극(61)은 스퍼터링 수법 또는 도금 수법에 의해 금속면 전극으로서 형성해도 되고, 중계 기판(10)의 재질이 실리콘인 경우에는 비저항이 낮은(수10Ω 이하) P형 또는 N형의 확산층을 형성하여 금속 전극 대신으로 해도 된다. 그리고, 그 중간 전극(61)의 표면(바람직하게는 전체면)에 유전체층(62)을 상기 실시형태와 마찬가지로 형성한다. 이와 같이 전체면에 중간 전극(61) 및 유전체층(62)을 형성하는 것으로 하면, 마스킹 내지 에칭을 위한 포토리소그래피 공정이 불필요하게 된다. 그리고, 또한 마스킹 내지 에칭 수법에 의해 제1 면전극(63) 및 제2 면전극(64)을 형성하고, 이들이 땜납(40)에 의해 각 전원 단자 VDDQ, VSSQ에 접속되도록 하면 된다.
1…반도체 장치
10, 100…중계 기판
11…표면 회로 패턴
12…칩측 패드군
13…중계 패드
14…중계 배선
15…클램프 다이오드
18…바이패스 콘덴서
18A, 18E…면전극
20…반도체 칩
30, 300…포스트 어레이
32…수지층
34…금속선
40…땜납 접합부
50…프린트 배선 기판

Claims (7)

  1. 프린트 배선 기판에 실장되는 반도체 장치로서,
    소정의 반도체 집적 회로 및 그 반도체 집적 회로를 외부 회로에 접속하기 위한 외부 접속 패드를 구비한 반도체 칩과,
    실리콘 또는 유리제의 중계 기판과,
    이 중계 기판의 일방의 표면에 형성되고, 상기 반도체 칩의 상기 외부 접속 패드와 접속된 칩측 패드군, 이 칩측 패드군에 이어져 상기 중계 기판의 외주측에 전개하여 연장되는 중계 배선군 및 각 중계 배선의 상기 칩측 패드와는 반대측의 단부에 이어지는 중계 패드군으로 이루어지는 표면 회로 패턴과,
    복수의 도전로가 상기 중계 기판의 표면에 대하여 교차하는 방향으로 연장되어 형성되고, 또한 상기 각 도전로가 절연성 수지에 의해 서로 절연된 상태가 되고, 상기 도전로의 상기 중계 기판측의 단부가 상기 중계 패드에 접속되고, 상기 도전로의 상기 중계 기판과는 반대측의 단부가 상기 프린트 기판측에 접속되는 포스트 어레이를 구비한 반도체 장치.
  2. 제 1 항에 있어서, 상기 중계 기판의 상기 표면 회로 패턴을 형성한 표면에는, 상기 반도체 칩의 전원계를 위한 바이패스 콘덴서 또는 I/O 단자를 위한 클램프 다이오드가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 중계 기판의 표면에 형성되어 상기 바이패스 콘덴서를 구성하는 면전극에는, 상기 반도체 칩의 I/O용 전원을 위한 상기 외부 접속 패드가 땜납을 통하여 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 반도체 칩에 복수개의 상기 포스트 어레이가 서로 간격을 두고 접합되어 있는 것을 특징으로 하는 반도체 장치.
KR1020137024769A 2012-05-14 2013-02-12 반도체 장치 KR101531552B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2012-110753 2012-05-14
JP2012110753A JP5474127B2 (ja) 2012-05-14 2012-05-14 半導体装置
PCT/JP2013/053218 WO2013172060A1 (ja) 2012-05-14 2013-02-12 半導体装置

Publications (2)

Publication Number Publication Date
KR20140012680A KR20140012680A (ko) 2014-02-03
KR101531552B1 true KR101531552B1 (ko) 2015-06-26

Family

ID=49583485

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137024769A KR101531552B1 (ko) 2012-05-14 2013-02-12 반도체 장치

Country Status (6)

Country Link
US (1) US9153549B2 (ko)
EP (1) EP2704189B1 (ko)
JP (1) JP5474127B2 (ko)
KR (1) KR101531552B1 (ko)
CN (1) CN103582945B (ko)
WO (1) WO2013172060A1 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8810024B2 (en) * 2012-03-23 2014-08-19 Stats Chippac Ltd. Semiconductor method and device of forming a fan-out PoP device with PWB vertical interconnect units
US9842798B2 (en) 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
US9087765B2 (en) * 2013-03-15 2015-07-21 Qualcomm Incorporated System-in-package with interposer pitch adapter
KR20150144416A (ko) * 2014-06-16 2015-12-28 한국전자통신연구원 적층 모듈 패키지 및 그 제조 방법
JP2016039252A (ja) * 2014-08-07 2016-03-22 イビデン株式会社 プリント配線板およびその製造方法
JP5994958B2 (ja) * 2014-09-30 2016-09-21 株式会社村田製作所 半導体パッケージおよびその実装構造
US9536824B2 (en) * 2014-11-06 2017-01-03 Origin Gps Ltd. Dual sided circuit for surface mounting
KR102306719B1 (ko) * 2015-04-22 2021-09-30 삼성전기주식회사 인쇄회로기판, 그 제조방법, 및 전자부품 모듈
US20170179080A1 (en) * 2015-12-18 2017-06-22 Intel Corporation Semiconductor package interposer having encapsulated interconnects
US10104773B2 (en) * 2016-01-27 2018-10-16 Northrop Grumman Systems Corporation Resilient micro lattice electrical interconnection assembly
US10483182B2 (en) 2016-05-24 2019-11-19 Noda Screen Co., Ltd. Intermediate connector, semiconductor device including intermediate connector, and method of manufacturing intermediate connector
US10319694B2 (en) * 2016-08-10 2019-06-11 Qualcomm Incorporated Semiconductor assembly and method of making same
JP6707486B2 (ja) * 2017-03-23 2020-06-10 キオクシア株式会社 半導体デバイス及び電子機器
KR20190018812A (ko) * 2017-08-16 2019-02-26 삼성전기주식회사 반도체 패키지와 이를 구비하는 전자 기기
US11006524B2 (en) * 2017-09-08 2021-05-11 Apple Inc. Circuit board interposer
KR102400748B1 (ko) * 2017-09-12 2022-05-24 삼성전자 주식회사 인터포저를 포함하는 전자 장치
JP6389998B1 (ja) * 2017-11-28 2018-09-19 株式会社野田スクリーン Ｌｃ共振素子および共振素子アレイ
CN108091621A (zh) * 2017-12-21 2018-05-29 乐健科技（珠海）有限公司 内嵌开关芯片的器件模组及其制作方法
JP7316034B2 (ja) * 2018-11-14 2023-07-27 ローム株式会社 ドライバ回路
KR101979265B1 (ko) * 2019-01-28 2019-08-28 이민희 전력 반도체 모듈 패키지 및 이의 제조방법
KR102609138B1 (ko) 2019-04-29 2023-12-05 삼성전기주식회사 인쇄회로기판 어셈블리
JP2022033633A (ja) 2020-08-17 2022-03-02 キオクシア株式会社 半導体装置
CN114501791A (zh) * 2020-11-12 2022-05-13 荣耀终端有限公司 电路板组件及电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003204015A (ja) * 2002-01-10 2003-07-18 Oki Electric Ind Co Ltd 半導体装置、半導体装置の製造方法、及びインターポーザ基板の製造方法
JP2007201188A (ja) * 2006-01-26 2007-08-09 Fujitsu Ltd 構造体および配線基板並びに配線付き構造体の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7247932B1 (en) * 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
JP4004333B2 (ja) * 2001-06-05 2007-11-07 松下電器産業株式会社 半導体モジュール
US7385286B2 (en) 2001-06-05 2008-06-10 Matsushita Electric Industrial Co., Ltd. Semiconductor module
CN100377337C (zh) * 2002-11-21 2008-03-26 日本电气株式会社 半导体装置、布线基板和布线基板制造方法
US7271476B2 (en) * 2003-08-28 2007-09-18 Kyocera Corporation Wiring substrate for mounting semiconductor components
TWI221336B (en) * 2003-08-29 2004-09-21 Advanced Semiconductor Eng Integrated circuit with embedded passive component in flip-chip connection and method for manufacturing the same
JP2006245289A (ja) 2005-03-03 2006-09-14 Casio Micronics Co Ltd 半導体装置及び実装構造体
JP4957163B2 (ja) 2006-10-10 2012-06-20 株式会社村田製作所 複合部品
JP2010103520A (ja) * 2008-09-29 2010-05-06 Hitachi Chem Co Ltd 半導体素子搭載用パッケージ基板とその製造方法
US8168470B2 (en) * 2008-12-08 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure in substrate for IPD and baseband circuit separated by high-resistivity molding compound
JP4833307B2 (ja) * 2009-02-24 2011-12-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体モジュール、端子板、端子板の製造方法および半導体モジュールの製造方法
US8143097B2 (en) * 2009-09-23 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of forming open cavity in TSV interposer to contain semiconductor die in WLCSMP
US8411459B2 (en) * 2010-06-10 2013-04-02 Taiwan Semiconductor Manufacturing Company, Ltd Interposer-on-glass package structures
US9173299B2 (en) * 2010-09-30 2015-10-27 KYOCERA Circuit Solutions, Inc. Collective printed circuit board
KR101069488B1 (ko) * 2011-05-13 2011-09-30 주식회사 네패스 인터포져 블럭이 내장된 반도체 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003204015A (ja) * 2002-01-10 2003-07-18 Oki Electric Ind Co Ltd 半導体装置、半導体装置の製造方法、及びインターポーザ基板の製造方法
JP2007201188A (ja) * 2006-01-26 2007-08-09 Fujitsu Ltd 構造体および配線基板並びに配線付き構造体の製造方法

Also Published As

Publication number Publication date
CN103582945A (zh) 2014-02-12
EP2704189B1 (en) 2018-08-29
KR20140012680A (ko) 2014-02-03
JP5474127B2 (ja) 2014-04-16
WO2013172060A1 (ja) 2013-11-21
EP2704189A4 (en) 2015-10-07
JP2013239530A (ja) 2013-11-28
CN103582945B (zh) 2016-10-12
EP2704189A1 (en) 2014-03-05
US20140070368A1 (en) 2014-03-13
US9153549B2 (en) 2015-10-06

Similar Documents

Publication Publication Date Title
KR101531552B1 (ko) 반도체 장치
US6586274B2 (en) Semiconductor device, substrate for a semiconductor device, method of manufacture thereof, and electronic instrument
JP4674113B2 (ja) 半導体装置及びその製造方法
KR102591624B1 (ko) 반도체 패키지
US20130161836A1 (en) Semiconductor package having interposer comprising a plurality of segments
JP2009044110A (ja) 半導体装置及びその製造方法
CN104851862A (zh) 电子设备
KR20110032711A (ko) 반도체 패키지 및 이의 제조 방법
JP4833307B2 (ja) 半導体モジュール、端子板、端子板の製造方法および半導体モジュールの製造方法
KR20150050404A (ko) 반도체 장치 및 반도체 장치의 제조 방법
WO2014088071A1 (ja) 半導体装置
KR101123804B1 (ko) 반도체 칩 및 이를 갖는 적층 반도체 패키지
KR101096455B1 (ko) 방열 유닛 및 그 제조방법과 이를 이용한 스택 패키지
US9728507B2 (en) Cap chip and reroute layer for stacked microelectronic module
JP2015130492A (ja) 半導体モジュール
JP5531122B1 (ja) 半導体装置
US20140167251A1 (en) Semiconductor device, semiconductor module, and manufacturing method for semiconductor device
TWI578451B (zh) Semiconductor device
JP2011222901A (ja) 半導体装置
JP2020085501A (ja) 湿度検出装置
TW201327699A (zh) 半導體晶片及搭載其之半導體模組
TWI427756B (zh) 封裝結構
KR101088353B1 (ko) 중앙 콘택을 구비하며 접지 또는 배전을 개선한 적층형 마이크로전자 조립체
JP5754249B2 (ja) 樹脂基板配列シート、樹脂基板配列シートからの樹脂基板の個片化方法
KR101078721B1 (ko) 적층 웨이퍼 레벨 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180413

Year of fee payment: 4