JP2022033633A - 半導体装置 - Google Patents

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semiconductor device
semiconductor
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electrode
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一磨 長谷川
Kazuma Hasegawa
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Kioxia Corp
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Kioxia Corp
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2924/181—Encapsulation

Abstract

【課題】ボンディングキャピラリ等の接続手段が他のワイヤと干渉する問題を抑制することが可能となる半導体装置を提供する。【解決手段】積層された複数の半導体チップ２０を備える積層体３０と、一つの半導体チップ２０に接続され、少なくとも積層体３０の上端の高さまで延伸する第１ワイヤＷ１と、二つの半導体チップ２０を互いに接続する第２ワイヤＷ２と、を備える半導体装置１０。【選択図】 図１Ａ

Description

開示される実施形態は、半導体装置に関する。
例えば、半導体装置は、積層された複数の半導体チップを備える。各半導体チップにワイヤをボンディングすることにより、情報の授受を行うことが可能になる。積層する半導体チップ数が多くなると、積層体が厚くなり、それに応じた高さのワイヤが必要となる。ワイヤボンダのボンディングキャピラリの先端形状が円錐型であるため、ボンディングの際に、キャピラリが他のワイヤと干渉する問題が生じ得る。
米国特許第８４０４５２０号明細書 米国特許第９１５３５４９号明細書 国際公開第２０１３／１７２０６０号 特表２０１５－５３３２５８号公報
本開示は、ボンディングキャピラリ等の接続手段が他のワイヤと干渉する問題を抑制することが可能となる半導体装置を提供する。
本開示に係る半導体装置は、積層された複数の半導体チップを備える積層体と、前記積層体を支持する支持体と、一つの前記半導体チップに接続され、少なくとも前記積層体の上端の高さまで延伸する第１ワイヤと、前記支持体に接続され、少なくとも前記積層体の上端の高さまで延伸する第３ワイヤと、を備える。
図１Ａは、第１実施形態に係る半導体装置１０を模式的に示す斜視図である。 図１Ｂは、図１における領域ＡＲの拡大図である。 図２Ａは、半導体装置１０の断面を模式的に示す断面図である。 図２Ｂは、半導体装置１０の断面を模式的に示す断面図である。 図３Ａは、半導体装置１０の製造工程を示す斜視図である。 図３Ｂは、半導体装置１０の製造工程を示す斜視図である。 図３Ｃは、半導体装置１０の製造工程を示す斜視図である。 図３Ｄは、半導体装置１０の製造工程を示す斜視図である。 図３Ｅは、半導体装置１０の製造工程を示す斜視図である。 図３Ｆは、半導体装置１０の製造工程を示す斜視図である。 図３Ｇは、半導体装置１０の製造工程を示す斜視図である。 図３Ｈは、半導体装置１０の製造工程を示す斜視図である。 図３Ｉは、半導体装置１０の製造工程を示す斜視図である。 図３Ｊは、半導体装置１０の製造工程を示す斜視図である。 図４は、第２実施形態に係る半導体装置１０Ａを模式的に示す側面図である。 図５Ａは、第３実施形態に係る半導体装置１０Ｂを模式的に示す斜視図である。 図５Ｂは、第３実施形態に係る半導体装置１０Ｃを模式的に示す斜視図である。 図５Ｃは、第４実施形態に係る半導体装置１０Ｄを模式的に示す斜視図である。
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
図１Ａは、第１実施形態に係る半導体装置１０の一部を模式的に示す斜視図である。図１Ｂは、図１Ａにおける領域ＡＲの拡大図である。図２Ａは、半導体装置１０断面を模式的に示す断面図であり、図２Ｂは、支持体４０の第１電極層４２に形成された開口ＯＰを通過する断面における、半導体装置１０の模式的な断面図である。
半導体装置１０は、積層された複数の半導体チップ２０（以下、積層された複数の半導体チップを「積層体」と呼ぶ場合がある。）を備えている。図１Ａ乃至図２Ｂでは、説明をわかりやすくするために、そのうちの２枚の半導体チップ２０が積層されている様子を示している。さらに半導体装置１０は、一端が半導体チップ２０に接続され、少なくとも積層体３０の上端の高さまで延伸する複数本の第１ワイヤＷ１と、２つの半導体チップ２０同士を互いに接続する複数本の第２ワイヤＷ２を備えている。第１ワイヤＷ１の他端は、後述するように、積層体３０の上方に配設された再配線層５０（「基板」の一例。図３Ｊ）に接続されている。なお、本開示における上方（図２Ａ等における紙面上方向）、下方（同紙面下方向）、水平方向（同紙面左右又は垂直方向）といった方向を示す語句は、相対的な位置関係を示すために便宜的に用いられる。
本実施形態に係る半導体装置１０は、さらに、積層体３０を支持する支持体４０と、一端が支持体４０に接続され、支持体４０の表面に対して略垂直方向に立設され、他端が再配線層５０に接続された複数本の第３ワイヤＷ３と、支持体４０と半導体チップ２０とを接続する複数本の第４ワイヤＷ４とを備える。
半導体チップ２０は、例えば、各辺数ｍｍの矩形板状に形成されたシリコン基板から形成される。半導体チップ２０の上面には、複数の電極２０Ｔが設けられる。各電極２０Ｔは、例えば、半導体チップ２０の表面を覆うパッシベーション膜に形成された開口を介して半導体チップ２０を外部機器と電気的に接続するための外部接続パッドから構成される。複数の電極２０Ｔは、図１Ａに示されるように、上方に積層される半導体チップ２０に覆われていない端部に一列に配列される。
半導体チップ２０は、例えば、三次元に設けられたメモリセルアレイを備える三次元積層型のＮＡＮＤ型フラッシュメモリチップ（以下、「半導体メモリチップ」と呼ぶ場合がある。）である。半導体メモリチップ２０Ｍは、さらに、Ｉ／Ｏインタフェース回路、制御回路、電圧生成回路、センスアンプ、カラムデコーダ、データラッチ、およびロウデコーダ等の周辺回路を備えている。
半導体メモリチップ２０Ｍは、電極２０Ｔとして、Ｉ／Ｏインタフェース回路等に略一定の電位を供給するためのＶＣＣＱ端子２０ＴＣ、接地電位を供給するためのＶＳＳ端子２０ＴＳ、データ入出力のためのＩ／Ｏ端子２０ＴＩ、コマンドラッチイネーブル等の制御信号を供給するための制御端子をそれぞれ複数個備えている。また、少なくとも一部のＩ／Ｏ端子２０ＴＩは、ＶＳＳ端子２０ＴＳ及びＶＣＣＱ端子２０ＴＣに挟まれて設けられている。
このような半導体メモリチップ２０Ｍは、積層されて積層体３０を構成する。半導体メモリチップ２０Ｍは、上面の端部に一列に形成される電極２０Ｔを露出させるように、直下の半導体メモリチップ２０Ｍに対して所定方向に変位して、階段状に積層される。半導体メモリチップ２０Ｍ同士は、例えば、アクリルポリマーとエポキシ樹脂とを含む材料から形成されるダイアタッチフィルム（Die Attach Film）２２によって互いに接着される。なお、ダイアタッチフィルム以外の接着剤等を用いて、半導体メモリチップ２０Ｍ同士を接着してもよい。
さらに、最上層の半導体メモリチップ２０Ｍ上には、複数の半導体メモリチップ２０Ｍを制御するためのコントローラチップ（図３Ｄ。以下、「インタフェースチップ」と呼ばれる場合がある。）２０Ｃが積層される。コントローラチップ２０Ｃは、半導体装置１０が接続されるホスト装置等の外部機器（不図示）からの命令を受け取り、これに従って、半導体メモリチップ２０Ｍに情報を読み取らせ、又は、半導体メモリチップ２０Ｍに情報を記録させる。コントローラチップ２０Ｃの上面には、複数の電極が、例えば、二次元に配列されて形成されている。
積層体３０は、例えば、図３Ｇに示されるように、８枚の半導体メモリチップ２０Ｍと、半導体メモリチップ２０Ｍ上に積層された１枚のコントローラチップ２０Ｃとから構成される。
積層体３０の最上層に積層されたコントローラチップ２０Ｃ上面に設けられる複数の電極には、コントローラチップ２０Ｃの上面（積層体の上面）から上方に突出する円柱状に形成された銅ピラーからなる端子（以下、「銅ピラー端子」という場合がある。）３２(図３Ｄ）が設けられている。コントローラチップ２０Ｃは、銅ピラー端子３２を介して、信号の送受信を行う。チップサイズとパッド数、電極数によって銅ピラーを用いてもよいし、、ワイヤを用いてもよい。また、半導体メモリチップ２０Ｍの電極に接続される第１ワイヤＷ１等と比較して、銅ピラー端子３２は、上下方向に短く形成される。例えば、銅ピラー端子３２の高さは、１０μｍ乃至３００μｍである。
支持体４０は、積層体３０を形成するときに半導体チップ２０を支持する基体である。支持体４０は、図２Ａに示されるように、例えば、第２電極層４４（「電極層」の一例）と、第２電極層４４上に設けられ、誘電体として機能する絶縁層４６と、絶縁層４６上に設けられた第１電極層４２（「電極層」の一例）からなる３層構造を備えることにより、誘電体を介して電位差を有する第１電極層４２及び第２電極層４４を備えるコンデンサ（キャパシタンス）として機能する。第１電極層４２及び第２電極層４４は、支持体４０の全面にわたって形成されてもよいし、その一部に形成されてもよい。例えば、上面視において、積層体３０が設けられた領域と、第１電極層４２及び第２電極層４４が形成された領域とが少なくとも一部において重複するように、形成されることが好ましい。さらに、第１電極層４２には、複数の開口ＯＰが形成され、開口ＯＰには、第２電極層４４が露出する。
第１ワイヤＷ１は、半導体メモリチップ２０Ｍの電極２０Ｔと、積層体３０の上方に配設された再配線層５０（図３Ｊ）とを電気的に接続する。第１ワイヤＷ１は、半導体メモリチップ２０Ｍの表面に対して略垂直方向に立設して設けられており、下端において半導体メモリチップ２０Ｍの電極２０Ｔに接続され、上方向に延在し、上端において再配線層５０に接続されている。例えば、第１ワイヤＷ１の下端と上端を結ぶ直線と、第１ワイヤＷ１が接続される半導体メモリチップ２０Ｍ表面の法線とがなす角度は、２０度以内である。第１ワイヤＷ１は、金等の導電性金属から設けられる。
第２ワイヤＷ２は、隣接する半導体メモリチップ２０Ｍの電極同士を電気的に接続する。第２ワイヤＷ２が接続する２つの電極２０Ｔは共に同じ方向（上方）を向いているため、第２ワイヤＷ２は、図２Ａに示されるように、ループ状に、即ち、上方に延伸した後、湾曲して、下方に延伸するように設けられる。
第３ワイヤＷ３は、支持体４０の電極と、積層体３０よりも上方に配設された再配線層５０とを電気的に接続する。第３ワイヤＷ３は、支持体の表面に対して略垂直方向に立設して設けられる。図１Ａ等に示されるように、複数本の第３ワイヤＷ３のうちの一部である第３ワイヤＷ３１は、下端において支持体４０の電極である第１電極層４２に接続され、上方に延在し、上端において再配線層５０に接続されている。第３ワイヤＷ３１は、再配線層５０上に設けられるバンプ電極７０（図３Ｊ）からＶＣＣＱに相当する電圧を第１電極層４２に供給する。
複数本の第３ワイヤＷ３のうちの他の一部である第３ワイヤＷ３２は、下端において支持体４０の電極である第２電極層４４に接続し、上方に延在し、上端において再配線層５０に接続されている。第３ワイヤＷ３２は、再配線層５０上に設けられるバンプ電極７０からＶＳＳに相当する接地電位を第２電極層４４に供給する。これら第３ワイヤＷ３は、第１ワイヤＷ１よりも径大の導電性金属から形成される。
第４ワイヤＷ４は、支持体４０の電極と、半導体メモリチップ２０Ｍの電極２０Ｔとを電気的に接続する。複数本の第４ワイヤＷ４のうちの一部である第４ワイヤＷ４１は、一端において支持体４０の電極である第１電極層４２に接続され、他端において半導体メモリチップ２０Ｍの電極２０ＴであるＶＣＣＱ端子２０ＴＣに接続される。
複数本の第４ワイヤＷ４のうちの他の一部である第４ワイヤＷ４２は、一端において支持体４０の電極である第２電極層４４に接続され、他端において半導体メモリチップ２０Ｍの電極であるＶＳＳ端子２０Ｓに接続される。これら第４ワイヤＷ４が接続する２つの電極は共に同じ方向（上方）を向いているため、第４ワイヤＷ４は、図２Ｂに示されるように、ループ状に設けられる。
図１Ｂに示されるように、本実施形態に係る半導体装置１０において、同一の半導体メモリチップ２０Ｍに接続される複数本の第１ワイヤＷ１のうち、少なくとも一部の第１ワイヤＷ１とこれに隣接する第１ワイヤＷ１の間には、ループ状に設けられた第２ワイヤＷ２が設けられる。即ち、同一の半導体メモリチップ２０Ｍに設けられる電極２０Ｔのうち、隣接する二本の第１ワイヤＷ１が接続される二つの電極２０Ｔによって、第２ワイヤＷ２が接続される電極２０Ｔが挟まれる。同様に、少なくとも一部の第１ワイヤＷ１とこれに隣接する第１ワイヤＷ１の間に、ループ状に設けられた第４ワイヤＷ４が設けられる。即ち、同一の半導体メモリチップ２０Ｍ上の電極２０Ｔのうち、隣接する二本の第１ワイヤＷ１が接続される二つの電極２０Ｔの間に、第４ワイヤＷ４が接続される電極２０Ｔが挟まれる。例えば、隣接する二本の第１ワイヤＷ１は、半導体メモリチップ２０Ｍの２つのＩ／Ｏ端子２０ＴＩにそれぞれ接続される。また、このＩ／Ｏ端子２０ＴＩの間には、第４ワイヤＷ４が接続されたＶＣＣＱ端子２０ＴＣが設けられる。この第４ワイヤＷ４の他端は、第１電極層４２に接続されている。
このＶＣＣＱ端子２０ＴＣには、さらに第２ワイヤＷ２が接続され、一つ上層の半導体メモリチップ２０ＭのＶＣＣＱ端子２０ＴＣに接続される。このように構成することによって、第３ワイヤＷ３を介して支持体４０に電源が供給され、さらに、支持体４０に接続される第４ワイヤＷ４及び半導体メモリチップ２０Ｍ間を接続する複数の第２ワイヤＷ２によって、各半導体メモリチップ２０ＭのＶＣＣＱ端子２０ＴＣに電源を供給することが可能になる。半導体メモリチップ２０Ｍの近傍には、キャパシタンスとして機能する支持体４０が設けられているため、Ｉ／Ｏ端子２０ＴＩを介して高周波信号が送受信される場合であっても、これに起因してＶＣＣＱ端子２０ＴＣに発生し得る電源ノイズの影響を低減することが可能になる。加えて、第１ワイヤＷ１によって、Ｉ／Ｏ端子２０ＴＩと再配線層５０が接続されるから、ループ状のワイヤを経由する場合と比較して、通信速度の高速化を図ることが可能になる。
さらに、同一の半導体メモリチップ２０Ｍに関し、隣接する第１ワイヤＷ１間に、ループ状の第２ワイヤＷ２又は第３ワイヤＷ３を設けることにより、隣接する第１ワイヤＷ１の間隔を広くすることが可能となるため、第１ワイヤＷ１をボンディングする際に、ボンディングキャピラリ等の接続手段が他のワイヤと干渉する問題を抑制することが可能になる。
例えば、隣接するワイヤの間隔が狭くなると、ワイヤをボンディングする際に、ボンディングキャピラリ等の接続手段が、他のワイヤと干渉するリスクが増加する。干渉を回避するためには、ワイヤの高さを小さくしなければならない。例えば、隣接するワイヤの間隔を７０μｍとすると、ワイヤの高さは、２００μｍ以下にしなければならない。
しかしながら、本実施形態に係る半導体装置１０は、同一の半導体メモリチップ２０Ｍに接続される隣接する２本の第１ワイヤＷ１の間に、ループ状の第２ワイヤＷ２又は第４ワイヤＷ４を接続させることにより、隣接する第１ワイヤＷ１の間隔を広く（例えば、１００μｍ以上）することが可能になる。このため、ボンディングキャピラリ等の接続手段が他のワイヤと干渉する問題を抑制することが可能となる。その結果、第１ワイヤＷ１の高さを大きくし、半導体メモリチップ２０Ｍの積層数を増加させる半導体装置１０を提供することが可能となる。
同様に、隣接する第１ワイヤＷ１が接続される２つのＩ／Ｏ端子２０ＴＩの間には、第４ワイヤＷ４が接続されるＶＳＳ端子２０ＴＳが設けられてよい。また、このＶＳＳ端子２０ＴＳにさらに第２ワイヤＷ２が接続され、一つ上層の半導体メモリチップ２０ＭのＶＳＳ端子２０ＴＳに接続されてよい。このように構成することによって、第３ワイヤＷ３を介して支持体４０に接地電位が供給され、支持体４０に接続される第４ワイヤＷ４及び半導体メモリチップ２０Ｍ間を接続する複数の第２ワイヤＷ２によって、各半導体メモリチップ２０ＭのＶＳＳ端子２０ＴＳに接地電位を供給することが可能になる。半導体メモリチップ２０Ｍの近傍にキャパシタンスとして機能する支持体４０が設けられているため、Ｉ／Ｏ端子２０ＴＩを介して高周波信号が送受信される場合であっても、これに起因してＶＳＳ端子２０ＴＳに発生し得るノイズの影響を低減することが可能になる。
加えて、支持体４０の第１電極層４２及び第２電極層４４は、シールドとしても機能する。特に、上面視において、半導体チップ２０が設けられた領域と、第１電極層４２及び第２電極層４４が形成された領域とが少なくとも一部において重複する場合、半導体チップ２０から発生する電磁波が支持体４０よりも下方に漏れることを好適にシールドすることが可能となる。更に、他の装置等から発生する電磁波から半導体装置１０を好適にシールドすることも可能となる。例えば、半導体装置１０をプリント配線基板に実装する場合、高周波信号に起因して配線等から発生する電磁波に対し、半導体装置１０を好適にシールドすることが可能となる。
半導体装置１０は、封止樹脂６０（図３Ｉ）を備えてもよい。封止樹脂６０は、第１ワイヤＷ１、第２ワイヤＷ２、第３ワイヤＷ３、第４ワイヤＷ４、積層体３０及び銅ピラー端子３２を被覆するように、支持体４０上に設けられる。但し、第１ワイヤＷ１、第３ワイヤＷ３及び銅ピラー端子３２の上端は、再配線層５０と接続されるために封止樹脂６０から露出する。
第１ワイヤＷ１、第３ワイヤＷ３及び銅ピラー端子３２の上端は、再配線層５０に接続されてもよい。本実施形態に係る半導体装置１０において、積層体３０から上方に離間した位置（例えば、積層体３０の上面から、銅ピラー端子３２の高さに相当する数１００μｍ上方に離間した位置）には、再配線層５０が設けられる。再配線層５０は、再配線層５０上に設けられるバンプ電極７０と、第１ワイヤＷ１、第３ワイヤＷ３及び銅ピラー端子３２を、それぞれ電気的に接続する。再配線層５０は、例えば、複数の絶縁層と、各絶縁層内に形成される配線及び配線間を接続するビアとを備える。絶縁層は、例えば、ポリマー材料、配線及びビアは、例えば、銅から設けられる。再配線層は、バンプ電極７０をプリント配線基板等に実装したときに封止樹脂６０及びこれにより被覆される積層体３０を支持する基板として機能する。本実施形態における再配線層５０は、上面視において積層体３０よりも大きく形成されるから、半導体装置１０は、ファンアウト型のウエハレベルチップサイズパッケージ（ＷＬＣＳＰ）構造を有する。
再配線層５０上には、複数のバンプ電極７０（図３Ｊ）が形成される。バンプ電極７０は、例えば、複数のボール状のバンプ電極を二次元に配列したＢＧＡ（Ball Grid Array）である。
このような構成を備える半導体装置１０は、例えば、ホスト装置等の外部機器のプリント配線基板に実装されることにより、ＢＧＡを介して外部機器から受信する命令に従って、半導体メモリチップ２０Ｍから情報を読み取り、又は、外部機器から受信した情報を半導体メモリチップ２０Ｍに記録させることが可能になる。
［半導体装置の製造方法］
以上のような構成を備える半導体装置１０の製造方法を説明する。まず、図３Ａに示されるように、支持体４０が提供される。同図に示されるように、支持体４０の第１電極層４２及び第２電極層４４は、支持体４０の全面に形成されてよい。但し、支持体４０の第１電極層４２及び第２電極層４４の少なくとも一部は、樹脂等で覆われてもよい。
次いで図３Ｂに示されるように、支持体４０の第１電極層４２には、複数の開口ＯＰが形成される。開口ＯＰにより第１電極層４２及び絶縁層４６が除去されるため、第２電極層４４が露出する。
続いて図３Ｃに示されるように、複数の半導体メモリチップ２０Ｍが積層される。上述したように、半導体メモリチップ２０Ｍは、直下の半導体メモリチップ２０Ｍに対して所定方向に変位して積層される。このため、半導体メモリチップ２０Ｍの端部に形成される複数の電極２０Ｔは、上層の半導体メモリチップ２０Ｍに覆われず、半導体メモリチップ２０Ｍ及の表面に垂直な方向から見たときの上面視において視認することが可能である。各半導体メモリチップ２０Ｍは、ダイアタッチフィルム２２により下層の半導体メモリチップ２０Ｍ又は支持体４０に接着される。
そして図３Ｄに示されるように、最上層の半導体メモリチップ２０Ｍの上に、コントローラチップ２０Ｃが積層されて積層体３０が設けられる。コントローラチップ２０Ｃの複数の電極には、上方に突出する円柱状に形成された銅ピラーからなる銅ピラー端子３２が予め設けられている。銅ピラー端子３２は、例えば、めっきプロセスにより形成することが可能である。但し、銅ピラー端子３２に替えて、積層体３０の最上層の半導体チップ２０の電極に、ワイヤその他の導電体を上方に突出するように設けてもよい。なお、コントローラチップ２０Ｃは、ダイアタッチフィルム２２により最上層の半導体メモリチップ２０Ｍに接着される。ここで、半導体メモリチップ２０Ｍの積層数が多くなると、半導体メモリチップ２０Ｍ及びダイアタッチフィルム２２の公差の影響で積層体３０の高さが変動する場合がある。そこで、積層体３０の高さに基づいて、最上層の半導体チップ２０に接続するワイヤ、銅ピラー端子その他の導電体の長さを決定するステップを実行してもよい。このステップを実行する場合、その後に、決定された長さの導電体を最上層の半導体チップ２０の電極上に設けるステップが実行される。
続いて図３Ｅに示されるように、ワイヤボンダにより第２ワイヤＷ２及び第４ワイヤＷ４がボンディングされる。この工程により、各半導体メモリチップ２０ＭのＶＣＣＱ端子が支持体４０の第１電極層４２と電気的に接続される。また、各半導体メモリチップ２０ＭのＶＳＳ端子２０ＴＳが支持体４０の第２電極層４４と電気的に接続される。
その後図３Ｆに示されるように、ワイヤボンダにより第１ワイヤＷ１が半導体メモリチップ２０Ｍの電極２０Ｔ（例えば、Ｉ／Ｏ端子及び制御端子）にボンディングされる。第１ワイヤＷ１は、ワイヤボンダ等を用いて超音波又は熱を加える公知技術を用いて、第１ワイヤＷ１を構成する金属（例えば、金）を拡散させることにより、半導体メモリチップ２０Ｍの電極２０Ｔに接続される。第１ワイヤＷ１は、銅ピラー端子３２の上端に相当する高さまで上方に延伸させた後、例えば、プルカット方式等の公知技術を用いて切断される。
このとき第１ワイヤＷ１は、下端において半導体メモリチップ２０Ｍの電極２０Ｔに接続され、上方向に延伸し、上端において自由端となる。第１ワイヤＷ１の上端は、概ね、銅ピラー端子３２の上端と等しい高さとなる。
第２ワイヤＷ２及び第４ワイヤＷ４は、ループ状に設けられるので、第１ワイヤＷ１のボンディングの際に大きな妨げとならない。また、上述したように、同一の半導体メモリチップ２０Ｍに関し、少なくとも一部の隣接する第１ワイヤＷ１間に、第２ワイヤＷ２又は第４ワイヤＷ４がボンディングされるように構成されているため、隣接する第１ワイヤＷ１の間隔を大きくすることが可能となり、従って、第１ワイヤＷ１のボンディングの際にボンディングキャピラリ等の接続手段が周囲の第１ワイヤＷ１と干渉する問題を抑制することが可能になる。その結果、第１ワイヤＷ１の高さを大きくし、ひいては、半導体メモリチップ２０Ｍの積層数（本実施形態では、８層）を増加させることが可能になる。
次いで図３Ｇに示されるように、第１ワイヤＷ１と同様に、ワイヤボンダにより複数本の第３ワイヤＷ３が支持体４０の第１電極層４２及び第２電極層４４にそれぞれボンディングされる。第３ワイヤＷ３は、銅ピラー端子３２の上端に相当する高さまで上方に延伸させた後、切断される。
このとき第３ワイヤＷ３は、下端において支持体４０に接続され、上方向に延在し、上端において、自由端となる。第３ワイヤＷ３の上端は、概ね、銅ピラー端子３２の上端及び第１ワイヤＷ１の上端と等しい高さとなる。同図に示されるように、第３ワイヤＷ３の直径は、第１ワイヤＷ１の直径よりも大きいことが好ましい。第３ワイヤＷ３の直径を大きくすることによって、安定した電源（又は接地電位）を支持体４０に供給することが可能になる。但し、第３ワイヤＷ３と第１ワイヤＷ１の直径を同一径としてもよい。
その後図３Ｈに示されるように、第１ワイヤＷ１、第２ワイヤＷ２、第３ワイヤＷ３、第４ワイヤＷ４及び積層体３０を被覆するように、支持体４０上に封止樹脂６０が設けられる。封止樹脂６０は、例えば、アルミナ、シリカ、水酸化アルミニウム、窒化アルミニウムのいずれかのフィラーを含有するモールド樹脂である。
続いて、図３Ｉに示されるように、封止樹脂６０を砥石などで研削（グラインディング）して、第１ワイヤＷ１、第３ワイヤＷ３及び銅ピラー端子３２の各上端を露出させる。
その後、図３Ｊに示されるように、封止樹脂６０上に、再配線層５０（「基板」の一例）及び再配線層５０上に設けられたバンプ電極７０が形成される。再配線層５０は、第１ワイヤＷ１、第３ワイヤＷ３及び銅ピラー端子３２の各上端と、ＢＧＡの各バンプ電極７０とを電気的に接続するように設けられる。再配線層５０の配線及びビアは、例えば、銅めっきにより形成される。
以上のような半導体装置１０によれば、一つの半導体チップ２０に接続され、少なくとも積層体３０の上端の高さまで延伸する第１ワイヤＷ１と、二つの半導体チップ２０を互いに接続する第２ワイヤＷ２を備えるため、全ての電極に垂直に伸びるワイヤを設ける場合と比較して、第１ワイヤＷ１をボンディングする際に接続手段が他のワイヤと干渉する問題を抑制することが可能になる。また、第１ワイヤＷ１の上端を、再配線層５０又は他の電極等と接続することにより、通信速度の高速化を図ることが可能となる。
なお、再配線層５０を形成することに替えて、図３Ｉに示される第１ワイヤＷ１等の上端が露出する上面をフェイスダウンさせ、第１ワイヤＷ１、第３ワイヤＷ３、銅ピラー端子３２の上端を配線基板に形成されたバンプ電極等の電極に押し付けた状態で、荷重と超音波をかけることにより電極を溶融させて、第１ワイヤＷ１等を電極に接続させるフリップチップ構造を採用してもよい。あるいは、第１ワイヤＷ１、第３ワイヤＷ３、銅ピラー端子３２の上端にバンプ電極を形成してから、配線基板に形成された電極にバンプ電極を接続させてもよい。
さらに、支持体４０は、他の電位又は信号を供給するようにしてもよい。例えば、第１電極層４２は、ＶＣＣ電源を供給し、第２電極層４４は、ＶＣＣＱ電源を供給するようにしてもよい。更に、支持体４０は、３層以上の構造としてもよい。３層構造とする場合、支持体４０は、第１電極層４２、絶縁層４６及び第２電極層４４に加え、第２絶縁層と、第２絶縁層を第２電極層４４と挟む第３電極層を備えてもよい。各電極層には、異なる電位の電源が供給されてもよい。
なお、積層体３０は、コントローラチップ２０Ｃを備えなくてもよい。その場合、コントローラチップにＢＧＡ等の電極を設け、このＢＧＡ等の電極と第１ワイヤＷ１等を再配線層で接続可能に構成してもよい。さらに、コントローラチップを半導体装置１０の外部に設けてもよい。
また、上述したような半導体装置１０の製造方法は、複数の半導体チップ２０を積層して積層体３０を設けるステップと、第２ワイヤＷ２を用いて二つの半導体チップ２０を互いに接続するステップと、第１ワイヤＷ１を一つの半導体チップ２０に接続し、少なくとも積層体３０の上端の高さまで延伸させるステップとを有する。
このような半導体装置１０の製造方法によれば、全ての電極を第１ワイヤに接続する場合と比較して、第２ワイヤＷ２と第１ワイヤＷ１の双方を併用することにより、第１ワイヤＷ１をボンディングする際に、ボンディングキャピラリ等の接続手段が他のワイヤと干渉する問題を抑制することが可能になる。第２ワイヤＷ２を用いて二つの半導体チップ２０を互いに接続した後に、第１ワイヤＷ１を一つの半導体チップ２０に接続することが好ましい。
なお、再配線層５０を予め形成し、封止樹脂６０上に配設するＲＤＬファースト法を適用して半導体装置１０を製造してもよい。
［第２実施形態］
以下、第２実施形態に係る半導体装置１０Ａを説明する。第１実施形態と異なる部分を中心に説明し、同一又は類似する部分と当業者に理解できる部分については、同一又は類似する符号を付すとともに、説明を省略又は簡略化する。
第２実施形態に係る半導体装置１０Ａは、支持体、第３ワイヤ及び第４ワイヤを備えない。即ち、半導体装置１０Ａは、積層された複数の半導体チップ２０を備える積層体３０と、一つの半導体チップ２０に接続され、少なくとも積層体３０の上端の高さまで延伸する第１ワイヤＷ１と、二つの半導体チップ２０を互いに接続する第２ワイヤＷ２を備える。
このような構成であっても、第１ワイヤＷ１と第２ワイヤＷ２を併用し、本来第１ワイヤＷ１を接続する電極２０Ｔを第２ワイヤＷ２で接続することにより、少なくとも一部の隣接する第１ワイヤＷ１の間隔を広げることが可能になるから、第１ワイヤＷ１が他の第１ワイヤＷ１と干渉する問題を抑制することが可能になる。
このような半導体装置１０Ａは、例えば図４に示されるように、支持体４０Ａ上に複数の半導体チップ２０を積層して積層体３０を設け、第２ワイヤＷ２（不図示）を用いて二つの半導体チップ２０を互いに接続し、その後に、第１ワイヤＷ１を少なくとも一つの半導体チップ２０に接続し、少なくとも積層体３０の上端の高さまで延伸させた後に、支持体４０Ａを研削等で除去することにより製造することが可能である。同図は、支持体４０Ａを支持する積層体３０に第１ワイヤＷ１（第２ワイヤは不図示）が接続され、支持体４０Ａを除去する前の時点における半導体装置１０Ａの側面を模式的に示す。
なお、このような半導体装置１０Ａにおいて、同一の半導体チップ２０に接続する隣接する二本の第１ワイヤＷ１は、その半導体チップ２０に設けられた２つの端子２０Ｔ（例えばＩ／Ｏ端子２０ＴＩ）にそれぞれ接続されてよい。さらに、少なくとも一本の第２ワイヤＷ２は、この２つの端子２０Ｔの間に設けられた他の端子２０Ｔ（例えばＶＣＣＱ端子２０ＴＣ又はＶＳＳ端子２０ＴＳ）に接続されてよい。そして、他の端子２０Ｔは、第２ワイヤＷ２によって接続される他の層（例えば、最上層）の半導体チップ２０の端子２０Ｔに接続される第１ワイヤＷ１を介して、再配線層５０に接続されるように構成してもよい。このような構成によって、第１ワイヤＷ１同士の間隔を広げることが可能になる。
また、ループ状のワイヤである第２ワイヤＷ２又は第４ワイヤＷ４が接続された電極２０Ｔに、更に、第１ワイヤＷ１を接続してもよい。
［第３実施形態］
以下、第３実施形態に係る半導体装置１０Ｂを説明する。第３実施形態に係る半導体装置１０Ｂは、支持体４０Ｂの構成が第１実施形態の支持体４０と異なる。図５Ａは、半導体装置１０Ｂの斜視図である。半導体装置１０Ｂの支持体４０Ｂは、同図に示されるように、一定の電位（例えば、ＶＣＣＱに相当する電位）を供給するための領域４０Ｂ１と、他の一定の電位（例えば、接地電位）を供給するための領域４０Ｂ２とが交互に形成された構成を備える。領域４０Ｂ１と領域４０Ｂ２は、絶縁層（不図示）によって絶縁されている。そして、領域４０Ｂ１には、例えば、第３ワイヤＷ３１が接続され、領域４０Ｂ２には、第３ワイヤＷ３２が接続される。このような半導体装置１０Ｂによれば、支持体４０のような層構造を設けることなく、支持体４０Ｂに異なる電位を供給するための領域を設けることが可能になる。
半導体装置１０Ｂの変形例として、図５Ｂには、コンデンサ４０Ｃ１が支持体４０Ｃ上に設けられた半導体装置１０Ｃが示される。同図に示されるように、半導体装置１０Ｃは、支持体４０Ｃの上に、２つの電極層とこれに挟まれる絶縁層を備えるコンデンサ４０Ｃ１を備えている。このような構成を備えることによっても、支持体４０のような層構造を設けることなく、異なる電位をループ状に設けられるワイヤを用いて各半導体チップ２０に提供することが可能になる。なお、支持体４０Ｃは、樹脂封止後に、一部又は全体を除去されてもよい。
［第４実施形態］
以下、第４実施形態に係る半導体装置１０Ｄを説明する。第４実施形態に係る半導体装置１０Ｄは、ループ状に設けられるワイヤを備えない点で、他の実施形態に示される半導体装置と異なる。具体的には、半導体装置１０Ｄは、積層された複数の半導体チップ２０を備える積層体と、積層体を支持する支持体４０と、一つの半導体チップ２０に接続され、少なくとも積層体の上端の高さまで延伸する第１ワイヤＷ１と、支持体４０に接続され、少なくとも積層体の上端の高さまで延伸する第３ワイヤＷ３とを備える。第１ワイヤＷ１は、ＶＣＣＱ端子２０ＴＣ、ＶＳＳ端子２０ＴＳ、Ｉ／Ｏ端子２０ＴＩを含む各電極２０Ｔに接続される。支持体４０は、図２Ａに例示されるように、第１電極層４２及び第２電極層４４を備えてよい。また、第３ワイヤＷ３は、第１電極層４２に接続される第３ワイヤＷ３１と、第２電極層４４に接続される第３ワイヤＷ３２を備えてもよい。
このような構成の半導体装置１０Ｄによっても、支持体４０をシールドとして機能させることが可能となる。また、支持体４０がコンデンサを構成するため、Ｉ／Ｏ端子２０ＴＩを介して高周波信号が送受信される場合であっても、これに起因してＶＳＳ端子２０ＴＳ等に発生し得るノイズの影響を低減することが可能になる。
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
１０、１０Ａ 半導体装置
２０ 半導体チップ
２０Ｔ 電極
２０ＴＣ ＶＣＣＱ端子
２０ＴＩ Ｉ／Ｏ端子
２０ＴＳ ＶＳＳ端子
２０Ｍ 半導体メモリチップ
２０Ｃ コントローラチップ
２２ ダイアタッチフィルム
３０ 積層体
３２ 銅ピラー端子
４０ 支持体
ＯＰ 開口
４２ 第１電極層
４４ 第２電極層
４６ 絶縁層
５０ 再配線層
６０ 封止樹脂
７０ バンプ電極
Ｗ１ 第１ワイヤ
Ｗ２ 第２ワイヤ
Ｗ３ 第３ワイヤ
Ｗ４ 第４ワイヤ

Claims (8)

  1. 積層された複数の半導体チップを備える積層体と、
    前記積層体を支持する支持体と、
    一つの前記半導体チップに接続され、少なくとも前記積層体の上端の高さまで延伸する第１ワイヤと、
    前記支持体に接続され、少なくとも前記積層体の上端の高さまで延伸する第３ワイヤと、
    を備える半導体装置。
  2. 二つの前記半導体チップを互いに接続する第２ワイヤと、
    前記支持体と一つの前記半導体チップとを接続する第４ワイヤと、
    を更に備える請求項１に記載の半導体装置。
  3. 前記積層体の上方に配設された基板を更に備え、
    前記第１ワイヤは、前記基板と一つの前記半導体チップとを接続し、
    前記第３ワイヤは、前記基板と前記支持体とを接続する、
    請求項２に記載の半導体装置。
  4. 前記支持体は、
    第１電極層と、
    第２電極層と、
    前記第１電極層と前記第２電極層の間に設けられる誘電体とを備え、
    前記基板と前記支持体とを接続する前記第３ワイヤは、
    前記基板と前記第１電極層とを接続するワイヤと、
    前記基板と前記第２電極層とを接続するワイヤと、
    を備える請求項３に記載の半導体装置。
  5. 前記第１電極層は、電源層である、請求項４に記載の半導体装置。
  6. 前記第１電極層には、前記第２電極層を露出させる開口が形成されており、
    前記基板と前記第２電極層とを接続するワイヤは、前記開口により露出される前記第２電極層に接続されている、請求項４に記載の半導体装置。
  7. 前記基板と一つの前記半導体チップとを接続する前記第１ワイヤは、
    前記基板と、この半導体チップの第１電極とを接続するワイヤと、
    前記基板と、この半導体チップの第２電極とを接続するワイヤとを備え、
    前記支持体と一つの前記半導体チップとを接続する前記第４ワイヤは、
    前記第１電極と前記第２電極との間に設けられた第３電極と、前記第１電極層とを接続するワイヤを備える請求項４に記載の半導体装置。
  8. 少なくとも一本の前記第３ワイヤの径は、少なくとも一本の前記第１ワイヤの径より大きい、請求項１に記載の半導体装置。
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