KR101523409B1 - 반도체 기판, 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 기판, 반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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신이치 다카기
마사히코 하타
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고쿠리츠다이가쿠호우진 도쿄다이가쿠
스미또모 가가꾸 가부시키가이샤
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Abstract

실용적으로 간단한 방법으로, 양호한 3-5족 화합물 반도체와 산화층과의 계면을 형성한다. InP에 격자 정합 또는 의사 격자 정합하고, 비소를 함유하지 않는 3-5족 화합물의 제1 반도체층과, 상기 제1 반도체층에 접하여 형성되며, InP에 격자 정합 또는 의사 격자 정합하는 3-5족 화합물의 반도체층으로서, 상기 제1 반도체층에 대하여 선택적으로 산화가 가능한 제2 반도체층을 포함하는 반도체 기판이 제공된다. 또한, InP에 격자 정합 또는 의사 격자 정합하고, 비소를 함유하지 않는 3-5족 화합물의 제1 반도체층과, 제1 반도체층에 접하여 형성되며, InP에 격자 정합 또는 의사 격자 정합하는 3-5족 화합물의 제2 반도체층의 적어도 일부를 제1 반도체층에 대하여 선택적으로 산화하여 형성된 산화층과, 제1 반도체층에 형성되는 채널에 전계를 가하는 제어 전극을 포함하는 반도체 장치가 제공된다.

Description

반도체 기판, 반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR SUBSTRATE, SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은 반도체 기판, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다. 본 발명은 특히 간단한 공정으로 MOS 구조가 형성될 수 있는 화합물 반도체 장치에 적용하기에 유효한 반도체 기판, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
높은 전자 이동도를 갖는다는 특성으로부터, 화합물 반도체에 의한 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터)의 실용화가 요구되고 있다. 예컨대, 비특허문헌 1은 InAlAs의 산화 처리, 및 그 반도체 장치 제조용의 반도체 기판에의 응용에 대해서 개시하고 있다. 즉, InAlAs/InGaAs계의 MOS형 HEMT(고전자 이동도 트랜지스터)에서의 게이트 절연층을 상정하여, 반도체 기판에 형성되고, 채널층으로서 기능할 수 있는 InGaAs층 위의 n형 InAlAs층을 산화하여 이루어지는 반도체 기판이 기재되어 있다.
N. C. Paul 외 저, Jpn.J.Appl.Phys., 제44권(2005년), No.3, 1174 페이지부터 1180 페이지
그러나, 화합물 반도체 예컨대 3-5족 화합물 반도체를 갖는 반도체 기판에 있어서, 양호한 MOS 계면(반도체층과 산화물층과의 계면)을 형성하는 것은 어려우므로, 반도체 장치 제조의 장해가 되고 있다. 따라서, 실용적으로 간단한 방법으로, 3-5족 화합물 반도체와 산화층과의 양호한 계면이 형성된 반도체 기판이 요구되고 있다.
상기 과제를 해결하기 위해, 본 발명의 제1 형태에 있어서는, InP에 격자 정합 또는 의사(擬似) 격자 정합하는 비소를 함유하지 않는 3-5족 화합물의 제1 반도체층과, 상기 제1 반도체층에 접하여 형성되며, InP에 격자 정합 또는 의사 격자 정합하는 3-5족 화합물의 반도체층으로서, 상기 제1 반도체층에 대하여 선택적으로 산화가 가능한 제2 반도체층을 포함하는 반도체 기판이 제공된다. 상기 제1 반도체층은 알루미늄을 함유하지 않는 것일 수도 있다. 상기 제1 반도체층에 접하여 형성되고, InP에 격자 정합 또는 의사 격자 정합하며, 전자 친화력이 InP보다 큰, 3-5족 화합물의 반도체를 포함할 수도 있다. 상기 제2 반도체층은 알루미늄을 함유하지 않을 수 있고, 구체적으로는 상기 제2 반도체층은 InxAl1 - xAs이며, x는 0과 1 사이의 값일 수 있다.
본 발명의 제2 형태에 있어서는, InP에 격자 정합 또는 의사 격자 정합하는 비소를 함유하지 않는 3-5족 화합물의 제1 반도체층과, 상기 제1 반도체층에 접하여 형성되며, InP에 격자 정합 또는 의사 격자 정합하는 3-5족 화합물의 제2 반도체층의 적어도 일부를 상기 제1 반도체층에 대하여 선택적으로 산화하여 형성된 산화층과, 상기 제1 반도체층에 형성되는 채널에 전계를 가하는 제어 전극을 포함하는 반도체 장치가 제공된다. 상기 산화층은 상기 제1 반도체층과 상기 제어 전극 사이에 형성된 제어 전극 절연층, 또는 상기 제1 반도체층으로부터 기판측으로 매립하여 형성된 매립 산화층일 수 있다. 상기 산화층과 동일한 층에, 상기 제2 반도체층의 비산화부가 잔존하고, 상기 제2 반도체층의 상기 비산화부보다 상층에 형성된 오믹층으로서, 상기 산화층이 형성된 부분에 개구부를 갖는 오믹층과, 상기 오믹층보다 상층에 형성되며, 상기 채널에 흐르는 전류를 공급하는 한 쌍의 입출력 전극을 포함할 수 있다. 상기 제어 전극은 상기 개구부 내부의 상기 절연층 위에 형성될 수 있다. 상기 오믹층은 InP에 격자 정합 또는 의사 격자 정합하는, 알루미늄을 함유하지 않는 3-5족 화합물 반도체층일 수 있고, 상기 오믹층은 p형 또는 n형으로 도핑될 수 있다.
본 발명의 제3 형태에 있어서는, InP에 격자 정합 또는 의사 격자 정합하는 비소를 함유하지 않는 3-5족 화합물의 제1 반도체층과, 상기 제1 반도체층에 접하여 형성되며, InP에 격자 정합 또는 의사 격자 정합하는 3-5족 화합물의 제2 반도체층을 갖는 반도체 기판을 준비하는 기판 준비 단계와, 상기 제2 반도체층을 상기 제1 반도체층에 대하여 선택적으로 산화하여 산화층을 형성하는 산화 단계와, 상기 산화 단계에서 형성된 상기 산화층보다 상층에 제어 전극을 형성하는 제어 전극 형성 단계를 포함하는 반도체 장치의 제조 방법이 제공된다. 상기 기판 준비 단계 후에, 상기 제2 반도체층을 덮는 오믹층을 형성하는 단계와, 상기 오믹층에 개구부를 형성하여, 상기 개구부의 바닥면에 상기 제2 반도체층을 노출시키는 단계를 더 포함할 수 있으며, 상기 산화 단계는, 상기 개구부에 노출된 상기 제2 반도체층을 산화하여, 상기 개구부에 선택적으로 상기 산화층을 형성하는 단계일 수 있다. 상기 산화 단계는 상기 오믹층을 마스크로서 하여, 상기 개구부에 노출된 상기 제2 반도체층을 산화 분위기에 노출시킴으로써 상기 산화층을 상기 마스크에 자기 정합적으로 형성하는 단계일 수 있다. 상기 오믹층은 InP에 격자 정합 또는 의사 격자 정합하는, 알루미늄을 함유하지 않는 3-5족 화합물의 p형 반도체층 또는 n형 반도체층일 수 있다. 상기 산화 단계는 습식 산화법에 의해 상기 산화층을 형성하는 단계일 수 있다.
본 발명의 제4 형태에서는, 비소를 함유하지 않는 3-5족 화합물로 이루어지고, 트랜지스터의 채널로서 기능하는 제1 반도체와, 상기 제1 반도체 위에 형성되며, 산화 분위기에서 산화되어 절연체가 되는 제2 반도체를 포함하는 반도체 기판이 제공된다. 상기 제1 반도체 및 상기 제2 반도체는, InP에 격자 정합 또는 의사 격자 정합할 수 있다. 상기 제1 반도체는 산화 분위기에서 산화되지 않는 것일 수 있다. 상기 제2 반도체는 비산화 영역을 덮는 마스크로서 산화 영역을 노출시키는 마스크를 상기 제2 반도체의 표면에 배치함으로써, 선택적으로 산화될 수 있는 것일 수 있다.
도 1은 본 실시형태의 반도체 장치(100)의 단면예를 도시한다.
도 2는 반도체 장치(100)의 제조 과정에서의 단면예를 도시한다.
도 3은 반도체 장치(100)의 제조 과정에서의 단면예를 도시한다.
도 4는 반도체 장치(100)의 제조 과정에서의 단면예를 도시한다.
도 5는 반도체 장치(100)의 제조 과정에서의 단면예를 도시한다.
도 6은 실험 샘플의 전류 전압 특성을 도시한다.
도 7은 습식 산화를 45분간 실시한 샘플의 용량 전압 특성을 도시한다.
도 1은 본 실시형태의 반도체 장치(100)의 단면예를 도시한다. 반도체 장치(100)는 기판(102), 버퍼층(104), 제1 반도체층(106), 제2 반도체층(108), 산화층(110), 제어 전극(112), 오믹층(114) 및 입출력 전극(116)을 구비한다.
기판(102)은 그 표면에 화합물 반도체의 결정층을 형성할 수 있다면, 임의의 재질 등이 선택할 수 있다. 기판(102)으로서, 예컨대 단결정 실리콘 웨이퍼, 사파이어 기판, 단결정 InP 기판 등을 예시할 수 있다.
버퍼층(104)은 제1 반도체층(106)과 격자 정합 또는 의사 격자 정합하는 화합물 반도체층일 수 있고, 제1 반도체층(106)과 기판(102) 사이에 형성된다. 버퍼층(104)은 제1 반도체층(106)의 결정성을 높일 목적으로, 또는 기판(102)으로부터의 불순물의 영향을 저감할 목적으로 형성될 수 있다. 버퍼층(104)으로서, 예컨대 불순물이 도핑된 또는 도핑되지 않은 InP층, InGaAs층 또는 InAlAs층, 또는 이들의 적층을 예시할 수 있다. 이 경우, InP층, InGaAs층 또는 InAlAs층은, 예컨대 유기 금속 가스를 원료 가스로 하는 MOCVD법(유기 금속 기상 성장법)을 이용하여 형성할 수 있다.
제1 반도체층(106)은 InP에 격자 정합 또는 의사 격자 정합하는 비소를 함유하지 않는 3-5족 화합물일 수 있다. 또한 제1 반도체층(106)은 알루미늄을 함유하지 않는 것일 수 있다. 알루미늄을 함유하지 않음으로써, 제2 반도체층(108)을 산화하여 산화층(110)을 형성할 때에, 제1 반도체층(106)이 산화되지 않도록 할 수 있다. 또한, 제1 반도체층(106)은 전자 친화력이 InP보다 큰 것일 수 있다. 전자 친화력을 크게 함으로써, 제1 반도체층(106)과 산화층(110)과의 계면에 형성되는 계면 준위의 깊이를 작게 할 수 있다. 그 결과 디바이스의 성능을 향상시킬 수 있다.
제1 반도체층(106)은 전자 디바이스의 기능층으로서 기능할 수도 있고, 예컨대 MISFET의 채널이 형성되는 채널층일 수 있다. 제1 반도체층(106)으로서, 예컨대 InP층을 예시할 수 있다. 제1 반도체층(106)은 불순물이 도핑되어 있을 수도 있고, 도핑되어 있지 않을 수도 있다. 제1 반도체층(106)은 예컨대 유기 금속 가스를 원료 가스로 하는 MOCVD법을 이용하여 형성될 수 있다.
또한, 버퍼층(104)과 제1 반도체층(106) 사이에, 다른 반도체층을 형성할 수도 있다. 다른 반도체층은 비소를 함유할 수 있다. 비소를 함유하는 반도체층으로서, 예컨대 InGaAs층을 예시할 수 있다. 다른 반도체층은, 예컨대 MISFET의 채널층일 수 있고, 다른 반도체층과 제1 반도체층(106)에서 채널층이 될 수도 있다. 이 경우, 채널은 다른 반도체층과 제1 반도체층(106)과의 계면에 형성될 수도 있고, 제1 반도체층(106)보다 상층에 형성되는 산화층(110)과의 계면으로부터 떨어져 있다. 채널이 산화층(110)과의 계면으로부터 떨어져 있음으로써, 반도체-절연체 계면에 존재하는 계면 준위의 영향을 피할 수 있어, 디바이스의 성능을 향상시킬 수 있다.
제2 반도체층(108)은 제1 반도체층(106)에 접하여 형성되고, 제2 반도체층(108)은 InP에 격자 정합 또는 의사 격자 정합하는 3-5족 화합물의 반도체층일 수 있으며, 제2 반도체층(108)은 제1 반도체층(106)에 대하여 선택적으로 산화 가능한 것일 수록 좋다. 제2 반도체층(108)은 알루미늄을 함유할 수 있으며, 구체적으로는 InxAl1-xAs(단 0<x<1)일 수 있다. 단, 알루미늄은 인듐에 대하여 50% 이상인 것이 바람직하다.
산화층(110)은 제1 반도체층(106)에 접하여 형성되고, 제2 반도체층(108)의 적어도 일부를 제1 반도체층(106)에 대하여 선택적으로 산화하여 형성된다. 제2 반도체층(108)의 선택적인 산화는, 예컨대 제2 반도체층(108) 위에, 산화층(110)이 되는 산화 영역을 노출시키고, 그 외의 비산화 영역을 덮는 마스크를 형성함으로써 실시될 수 있다. 또한, 산화층(110)은 제1 반도체층(106)과 제어 전극(112) 사이에 형성된 제어 전극을 절연하는 절연층, 즉 MOSFET의 경우의 게이트 절연층일 수 있다. 또는, 제1 반도체층(106)으로부터 기판(102)측으로 매립하여 형성된 매립 산화층일 수 있다. 매립 산화층으로서 산화층(110)을 형성하는 경우, 더블 게이트 구조의 MOSFET를 형성할 수 있다.
산화층(110)의 조성은, 제2 반도체층(108)을 산화하여 형성하기 때문에, 제2 반도체층(108)의 조성에 따라 정해진다. 제2 반도체층(108)의 산화 방법으로서, 예컨대 습식법을 예시할 수 있다. 500℃ 이상의 처리 조건에서의 습식법으로 제2 반도체층(108)을 산화하여 산화층(110)을 형성한 경우, 계면 준위의 밀도를 1012대로 감소시킬 수 있다.
제어 전극(112)은 산화층(110) 위에 형성되고, 제1 반도체층(106)에 형성되는 채널에 전계를 가한다. 제어 전극(112)은, 예컨대 MISFET의 게이트 전극으로서 기능할 수 있다. 제어 전극(112)으로서, 예컨대 임의의 금속, 폴리실리콘, 메탈실리사이드 등을 예시할 수 있다. 제어 전극(112)은 제2 반도체층(108)이 산화된 산화층(110)이 형성된 개구 영역(118)에 형성된다.
오믹층(114)은 입출력 전극(116)을 오믹 접합한다. 오믹층(114)은 산화층(110)과 동일층인 제2 반도체층(108)의 비산화부가 잔존한 영역(120)에서 상층에 형성된다. 오믹층(114)은 산화층(110)이 형성된 부분에 개구 영역(118)을 갖는다. 오믹층(114)은 InP에 격자 정합 또는 의사 격자 정합하는, 알루미늄을 함유하지 않는 3-5족 화합물 반도체층일 수 있다. 오믹층(114)은 p형 또는 n형으로 도핑될 수 있다.
입출력 전극(116)은 한 쌍의 전극으로서 오믹층(114)보다 상층에 형성된다. 입출력 전극(116)은 채널에 흐르는 전류를 공급한다. 입출력 전극(116)은, 예컨대 MISFET의 소스 또는 드레인 전극으로서 기능한다. 입출력 전극(116)으로서, 예컨대 니켈, 백금, 금 등의 금속, 헤비 도핑한 폴리실리콘, 메탈실리사이드 등을 예시할 수 있다.
또한, 상기 설명에서는, 반도체 장치(100)를 설명했지만, 기판(102), 버퍼층(104), 제1 반도체층(106) 및 제2 반도체층(108)을 하나의 반도체 기판으로서 파악할 수도 있다. 이러한 반도체 기판은 제2 반도체층(108)을 임의로 산화시켜 제어 전극 산화층을 형성할 수 있어, 조속히 MOSFET 등의 디바이스를 제조할 수 있다. 반도체 기판에는 버퍼층(104)이 필수가 아니며, 제1 반도체층(106) 자체가 기판(102)일 수도 있다.
또한, 상기 설명에서는, 반도체 장치(100)로서 MOSFET를 예시하여 설명했지만, 다른 전자 디바이스일 수도 있다. 예컨대 반도체 장치(100)는, 제2 반도체층(108)을 산화하여 형성된 산화층(110)을 제어 전극(112) 및 제1 반도체층(106) 사이에 둔 콘덴서일 수도 있다.
도 2부터 도 5는 반도체 장치(100)의 제조 과정에서의 단면예를 도시한다. 도 2에 도시하는 바와 같이, 버퍼층(104) 및 제1 반도체층(106)을 갖는 기판(102)을 준비한다. 버퍼층(104) 및 제1 반도체층(106)은, 예컨대 MOCVD법을 이용한 에픽택셜 성장에 의해 형성될 수 있다.
도 3에 도시하는 바와 같이, 제1 반도체층(106)보다 상층에 제2 반도체층(108)을 형성한다. 제2 반도체층(108)은, 예컨대 MOCVD법에 의해 형성될 수 있다. 제2 반도체층(108)은 p형 또는 n형으로 도핑하여 형성될 수 있다.
도 4에 도시하는 바와 같이, 제2 반도체층(108)을 덮는 오믹층(114)을 형성한 후, 오믹층(114)에 개구부를 형성하여, 개구부의 바닥면에 제2 반도체층(108)을 노출시킨다. 그리고 도 5에 도시하는 바와 같이, 오믹층(114)을 마스크로 하여, 개구부에 노출된 제2 반도체층(108)을 산화한다. 산화는 제1 반도체층(106)에 대하여 선택적으로 제2 반도체층(108)에 실시된다. 또한. 산화는 오믹층(114)의 개구부에 선택적으로 제2 반도체층(108)에 실시된다. 제2 반도체층(108)의 산화에 의해 산화층(110)이 형성된다.
제2 반도체층(108)에는 알루미늄이 함유되는 한편, 제1 반도체층(106) 및 오믹층(114)에는 알루미늄이 함유되지 않는다. 이 때문에, 제1 반도체층(106) 및 오믹층(114)은 산화되지 않고, 산화는 제2 반도체층(108)에서 선택적이며 개구부에 대하여 자기 정합적으로 실시된다. 이것에 의해, 산화층(110)을 간단히 형성할 수 있다. 이 경우의 산화 처리는 개구부에 노출된 제2 반도체층(108)을 산화 분위기에 노출시킴으로써 실시될 수 있다.
그 후, 제어 전극(112) 및 입출력 전극(116)을 도전막의 형성 및 패터닝에 의해 형성한다. 그리고, 도 1에 도시하는 반도체 장치(100)를 제조할 수 있다.
상기한 반도체 장치(100)에 의하면, 제2 반도체층(108)을 선택적으로 산화하여 산화층(110)을 형성하기 때문에, MOSFET를 간편히 제조할 수 있다. 또한, 산화는 습식법이 이용될 수 있기 때문에, 계면 준위를 저감시킬 수 있고, 실용적인 화합물 반도체 MOSFET를 형성할 수 있다.
(실험예)
불순물을 도핑하지 않는 InP 기판의 (100)면 위에 InAlAs를 10 ㎚ 형성하였다. 그 후, InAlAs층을 선택적으로 산화하여 절연막을 형성하였다. 산화에는 525℃의 처리 온도에서의 습식법을 이용하였다. 절연막 위에 알루미늄 전극을 증착법으로 형성하여 실험 샘플로 하였다.
도 6은 실험 샘플의 전류 전압 특성을 도시한다. 습식 산화를 45분 실시한 샘플에서는 양호한 절연성을 확인할 수 있었다. 비교를 위해 도시한 습식 산화를 30분 실시한 샘플에서는 절연성의 저하를 확인할 수 있었다. 비교를 위해 추가로 도시한 습식 산화를 실시하지 않는 샘플에서는 절연성의 더 큰 저하를 확인할 수 있었다.
도 7은 습식 산화를 45분간 실시한 샘플의 용량 전압 특성을 도시한다. 전압 변화에 대하여 용량 변화를 5 kHz부터 1 MHz의 범위에서 확인할 수 있었다. 즉, 절연층 하부의 InP층에는 반전층이 형성되고, MOS로서 동작하는 것이 확인되었다. 컨덕턴스법에 의해 계면 준위를 평가한 결과, 1012대의 계면 준위를 측정할 수 있었다.
100: 반도체 장치 102: 기판
104: 버퍼층 106: 제1 반도체층
108: 제2 반도체층 110: 산화층
112: 제어 전극 114: 오믹층
116: 입출력 전극 118: 개구 영역
120: 영역

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  6. InP에 격자 정합 또는 의사 격자 정합하고, 비소를 함유하지 않는 3-5족 화합물의 제1 반도체층과,
    상기 제1 반도체층에 접하여 형성되며, InP에 격자 정합 또는 의사 격자 정합하는 3-5족 화합물의 제2 반도체층과,
    상기 제2 반도체층을 덮어 형성되고, 개구부를 포함하는 오믹층과,
    상기 개구부에 노출된 상기 제2 반도체층의 부분을, 상기 제1 반도체층에 대하여 선택적으로 산화하여 형성된 산화층과,
    상기 제1 반도체층에 형성되는 채널에 전계를 가하는 제어 전극
    을 포함하고,
    상기 오믹층에 상기 개구부를 형성한 후에는, 상기 제2 반도체층을 에칭하지 않고, 상기 산화층이 형성되는 것인 반도체 장치.
  7. 제6항에 있어서, 상기 산화층은, 상기 제1 반도체층과 상기 제어 전극 사이에 형성된 제어 전극 절연층인 것인 반도체 장치.
  8. 제6항 또는 제7항에 있어서, 상기 산화층과 동일한 층에, 상기 제2 반도체층의 비산화부가 잔존하고,
    상기 오믹층은, 상기 제2 반도체층의 상기 비산화부보다 상층에 형성되고, 상기 산화층이 형성된 부분에 개구부를 포함하고,
    상기 오믹층보다 상층에 형성되며, 상기 채널에 흐르는 전류를 공급하는 한 쌍의 입출력 전극을 더 포함하는 반도체 장치.
  9. 제8항에 있어서, 상기 제어 전극은 상기 개구부의 내부의 상기 산화층 위에 형성되는 것인 반도체 장치.
  10. 제8항에 있어서, 상기 오믹층은 InP에 격자 정합 또는 의사 격자 정합하는, 알루미늄을 함유하지 않는 3-5족 화합물 반도체층인 것인 반도체 장치.
  11. 제10항에 있어서, 상기 오믹층은 p형 또는 n형으로 도핑되어 있는 것인 반도체 장치.
  12. InP에 격자 정합 또는 의사 격자 정합하고, 비소를 함유하지 않는 3-5족 화합물의 제1 반도체층과, 상기 제1 반도체층에 접하여 형성되며, InP에 격자 정합 또는 의사 격자 정합하는 3-5족 화합물의 제2 반도체층을 포함하는 반도체 기판을 준비하는 기판 준비 단계와,
    상기 제2 반도체층을 덮는 오믹층을 형성하는 단계와
    상기 오믹층에 개구부를 형성하여, 상기 개구부의 바닥면에 상기 제2 반도체층을 노출하는 단계와,
    상기 개구부를 형성하여 상기 제2 반도체층을 노출하는 단계 후에는, 상기 제2 반도체층을 에칭하지 않고, 상기 제2 반도체층을 상기 제1 반도체층에 대하여 선택적으로 산화하여 산화층을 형성하는 산화 단계와,
    상기 산화 단계에서 형성된 상기 산화층보다 상층에 제어 전극을 형성하는 제어 전극 형성 단계
    를 포함하는 반도체 장치의 제조 방법.
  13. 삭제
  14. 제12항에 있어서, 상기 산화 단계는, 상기 오믹층을 마스크로 하여, 상기 개구부에 노출된 상기 제2 반도체층을 산화 분위기에 노출시킴으로써 상기 산화층을 상기 마스크에 자기 정합적으로 형성하는 단계인 것인 반도체 장치의 제조 방법.
  15. 제12항에 있어서, 상기 오믹층은 InP에 격자 정합 또는 의사 격자 정합하는, 알루미늄을 함유하지 않는 3-5족 화합물의 p형 반도체층 또는 n형 반도체층인 것인 반도체 장치의 제조 방법.
  16. 제12항, 제14항, 제15항 중 어느 한 항에 있어서, 상기 산화 단계는 습식 산화법에 의해 상기 산화층을 형성하는 단계인 것인 반도체 장치의 제조 방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5498662B2 (ja) * 2008-03-26 2014-05-21 国立大学法人 東京大学 半導体装置および半導体装置の製造方法
KR101048987B1 (ko) * 2009-12-10 2011-07-12 삼성모바일디스플레이주식회사 평판 표시 장치 및 그의 제조 방법
KR101680767B1 (ko) * 2010-10-06 2016-11-30 삼성전자주식회사 불순물 주입을 이용한 고출력 고 전자 이동도 트랜지스터 제조방법
JP2012195579A (ja) 2011-03-02 2012-10-11 Sumitomo Chemical Co Ltd 半導体基板、電界効果トランジスタ、半導体基板の製造方法および電界効果トランジスタの製造方法
TWI550828B (zh) * 2011-06-10 2016-09-21 住友化學股份有限公司 半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法
JP2013131650A (ja) * 2011-12-21 2013-07-04 Fujitsu Ltd 半導体装置及びその製造方法
GB201212878D0 (en) 2012-07-20 2012-09-05 Pike Justin Authentication method and system
CN103354243B (zh) * 2013-06-28 2016-01-06 京东方科技集团股份有限公司 一种薄膜晶体管、其制备方法及相关装置
JP6039591B2 (ja) * 2014-01-16 2016-12-07 日本電信電話株式会社 酸化アルミニウム薄膜の形成方法
US9865688B2 (en) 2014-03-14 2018-01-09 International Business Machines Corporation Device isolation using preferential oxidation of the bulk substrate
GB201520760D0 (en) 2015-05-27 2016-01-06 Mypinpad Ltd And Licentia Group Ltd Encoding methods and systems
US10424670B2 (en) 2016-12-30 2019-09-24 Intel Corporation Display panel with reduced power consumption
US10431695B2 (en) 2017-12-20 2019-10-01 Micron Technology, Inc. Transistors comprising at lease one of GaP, GaN, and GaAs
US10825816B2 (en) 2017-12-28 2020-11-03 Micron Technology, Inc. Recessed access devices and DRAM constructions
US10319586B1 (en) 2018-01-02 2019-06-11 Micron Technology, Inc. Methods comprising an atomic layer deposition sequence
US10734527B2 (en) 2018-02-06 2020-08-04 Micron Technology, Inc. Transistors comprising a pair of source/drain regions having a channel there-between
US11038027B2 (en) 2019-03-06 2021-06-15 Micron Technology, Inc. Integrated assemblies having polycrystalline first semiconductor material adjacent conductively-doped second semiconductor material
CN116544315B (zh) * 2023-07-06 2023-09-15 苏州焜原光电有限公司 一种蓝宝石衬底分子束外延红外探测器材料制备方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4622114A (en) * 1984-12-20 1986-11-11 At&T Bell Laboratories Process of producing devices with photoelectrochemically produced gratings
US6326650B1 (en) * 1995-08-03 2001-12-04 Jeremy Allam Method of forming a semiconductor structure
US5726462A (en) * 1996-02-07 1998-03-10 Sandia Corporation Semiconductor structures having electrically insulating and conducting portions formed from an AlSb-alloy layer
JP2000349393A (ja) * 1999-03-26 2000-12-15 Fuji Xerox Co Ltd 半導体デバイス、面発光型半導体レーザ、及び端面発光型半導体レーザ
US6493366B1 (en) * 1999-05-05 2002-12-10 The United States Of America As Represented By The National Security Agency Vertical cavity surface emitting laser with oxidized strain-compensated superlattice of group III-V semiconductor
US6407407B1 (en) * 1999-05-05 2002-06-18 The United States Of America As Represented By The Director Of The National Security Agency Ridge laser with oxidized strain-compensated superlattice of group III-V semiconductor
JP2001044417A (ja) * 1999-07-26 2001-02-16 Fujitsu Ltd 半導体装置
JP2001102691A (ja) * 1999-10-01 2001-04-13 Nec Corp 半導体レーザ及び半導体層の酸化方法
US6647041B1 (en) * 2000-05-26 2003-11-11 Finisar Corporation Electrically pumped vertical optical cavity with improved electrical performance
US6992319B2 (en) * 2000-07-18 2006-01-31 Epitaxial Technologies Ultra-linear multi-channel field effect transistor
WO2002054482A2 (en) * 2000-12-13 2002-07-11 Mario Dagenais Method of efficient controllable and repeatable wet oxidation in a phosphorous-rich iii-v material system
JP2004031861A (ja) * 2002-06-28 2004-01-29 Matsushita Electric Ind Co Ltd 半導体装置
JP2004128415A (ja) * 2002-10-07 2004-04-22 Toshiba Corp トランジスタ、ウェーハ、トランジスタの製造方法、ウェーハの製造方法および半導体層の形成方法
US6831309B2 (en) * 2002-12-18 2004-12-14 Agilent Technologies, Inc. Unipolar photodiode having a schottky junction contact
US20050243889A1 (en) * 2004-04-30 2005-11-03 Honeywell International Inc. Digital alloy oxidation layers
US20050243881A1 (en) * 2004-04-30 2005-11-03 Hoki Kwon InAlAs having enhanced oxidation rate grown under very low V/III ratio
JP2008258563A (ja) * 2007-03-12 2008-10-23 Sony Corp 半導体装置の製造方法、半導体装置および電子機器
US8329541B2 (en) * 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
JP5498662B2 (ja) * 2008-03-26 2014-05-21 国立大学法人 東京大学 半導体装置および半導体装置の製造方法
JP5233535B2 (ja) * 2008-09-11 2013-07-10 住友電気工業株式会社 撮像装置、視界支援装置、暗視装置、航海支援装置および監視装置
CN102498542B (zh) * 2009-09-04 2016-05-11 住友化学株式会社 半导体基板、场效应晶体管、集成电路和半导体基板的制造方法

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
A.Fathimulla et al., A Novel Insulated-Gate InP/InAlAs MODFET, 1993 (5th) International Conference on Indium Phosphide and Related Materials, 1993년, 4월 pp.428~431 *
A.Fathimulla et al., A Novel Insulated-Gate InP/InAlAs MODFET, 1993 (5th) International Conference on Indium Phosphide and Related Materials, 1993년, 4월 pp.428~431*
K.Nakamura et al., Depletion/Enhancement mode InAlAs/InGaAs-MOSHEMTs with nm-Thin Gate Insulating Layers Formed by Oxidation of the InAlAs Layer, 2004년, pp.191~194 *
K.Nakamura et al., Depletion/Enhancement mode InAlAs/InGaAs-MOSHEMTs with nm-Thin Gate Insulating Layers Formed by Oxidation of the InAlAs Layer, 2004년, pp.191~194*
Seong-Ju Bae et al., Characteristics of InAlAs/InP and InAlP/GaAs native oxides, Solid-State Electronics, 2006sus, vol.50, pp.1625~1628 *
Seong-Ju Bae et al., Characteristics of InAlAs/InP and InAlP/GaAs native oxides, Solid-State Electronics, 2006sus, vol.50, pp.1625~1628*

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