JP2004128415A - トランジスタ、ウェーハ、トランジスタの製造方法、ウェーハの製造方法および半導体層の形成方法 - Google Patents

トランジスタ、ウェーハ、トランジスタの製造方法、ウェーハの製造方法および半導体層の形成方法 Download PDF

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Abstract

【課題】安価で素子寿命の長いトランジスタを提供する。
【解決手段】ガリウム砒素(GaAs)基板上にインジウム砒素(InAs)層を設け、インジウム砒素層上にガリウム砒素基板より大きくインジウム砒素層より小さい格子定数を有する半導体層設ける。
【選択図】   図1

Description

【0001】
【発明の属する技術分野】
本発明は、ガリウム砒素(GaAs)基板上にGaAsではない化合物半導体のエピ層を形成する方法に関する。
【0002】
【従来の技術】
III−V族化合物半導体であるGaAs系のトランジスタは、シリコン(Si)トランジスタに比べて、高動作周波数、低雑音、高出力、高利得、低動作電圧、高動作効率、低消費電力など、さまざまな優れた特徴を有している。これらの特徴のために、GaAs系電界効果型トランジスタ(FET)やヘテロ接合バイポーラ型トランジスタ(HBT)は、移動体通信用のデバイスとしてすでに実用化されている。このGaAs系FETやHBTの中で、インジウムガリウム砒素(InGaAs)層をベース層、このベース層に格子整合するインジウムガリウム燐(InGaP)層あるいはインジウム燐(InP)層をエミッタ層として有するHBTは動作電圧を低くすることができるので、注目を浴びつつある。
【0003】
このようなInGaAs層をベース層とするHBTでは、InGaAs層に格子整合するInP層あるいはInGaP層上に形成することが一般的である。従って、形成される基板としては、InP層を用いる場合のInP基板を除いて格子整合する半導体基板が存在しないこともあり、InP基板が用いられる。しかし、InP基板は大口径化が困難であり、口径の小さなInP基板でさえその価格はGaAs基板の5倍以上と高価である。このために、InGaAs層をベース層とするHBTでは、InP基板に比較して大口径で安価なGaAs基板上にInP層あるいはInGaP層を成長する試みがなされている。
【0004】
しかし、例えば、GaAs基板の格子定数に対するGaAs基板とInP層の格子定数の差の比率が約3.8%あることから、GaAs基板上に直接InP単結晶層を成長することは困難である。そこで、従来、GaAs基板からInP層へと格子定数を連続的あるいは段階的に変化させるようなバッファ層を介して成長を行なっている(例えば、非特許文献1参照)。しかし、このようなバッファ層を有するHBTでは、素子寿命が短かった。
【0005】
【非特許文献1】
ルビシェヴ(D.Lubyshev)、外9名,砒素(As)、アンチモン(Sb)と燐(P)をベースとしたメタモルフィックHEMTの比較研究(A Comparative Study of As, Sb and P−based Metamorphic HEMT),2000 GaAsマンテック(2000 GaAs MANTECH),アメリカ合衆国,GaAsマンテック株式会社(GaAs MANTECH, Inc.),2000年,p.85−88
【0006】
【発明が解決しようとする課題】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、安価で素子寿命の長いトランジスタを提供することにある。
【0007】
また、本発明の目的は、安価で素子寿命を長くすることが可能なウェーハを提供することにある。
【0008】
本発明の目的は、安価で素子寿命を長くすることが可能なウェーハの製造方法を提供することにある。
【0009】
本発明の目的は、安価で素子寿命を長くすることが可能なトランジスタの製造方法を提供することにある。
【0010】
本発明の目的は、安価で素子寿命を長くすることが可能な半導体層の形成方法を提供することにある。
【0011】
【課題を解決するための手段】
上記問題点を解決するための本発明の第1の特徴は、ガリウム砒素基板と、このガリウム砒素基板上に設けられるインジウム砒素層と、このインジウム砒素層上に設けられガリウム砒素基板より大きくインジウム砒素層より小さい格子定数を有する半導体層を有するトランジスタにある。
【0012】
本発明の第2の特徴は、ガリウム砒素基板と、このガリウム砒素基板上に設けられるインジウム砒素層と、このインジウム砒素層上に設けられガリウム砒素基板より大きくインジウム砒素層より小さい格子定数を有する半導体層を有するウェーハにある。
【0013】
本発明の第3の特徴は、シリコン基板と、このシリコン基板の上方に設けられるガリウム砒素層と、このガリウム砒素層上に設けられるインジウム砒素層と、このインジウム砒素層上に設けられガリウム砒素層より大きくインジウム砒素層より小さい格子定数を有する半導体層を有するウェーハにある。
【0014】
本発明の第4の特徴は、ガリウム砒素基板上に第1の基板温度でインジウム砒素層を形成することと、このインジウム砒素層上に第1の基板温度でガリウム砒素基板より大きくインジウム砒素層より小さい第1の格子定数を有する第1の半導体層を形成することと、この第1の半導体層上に第1の基板温度より高い第2の基板温度でガリウム砒素基板より大きくインジウム砒素層より小さい第2の格子定数を有する第2の半導体層を形成することを有するウェーハの製造方法にある。
【0015】
本発明の第5の特徴は、ガリウム砒素基板上に第1の基板温度でインジウム砒素層を形成することと、このインジウム砒素層上に第1の基板温度でガリウム砒素基板より大きくインジウム砒素層より小さい第1の格子定数を有する第1の半導体層を形成することと、この第1の半導体層上に第1の基板温度より高い第2の基板温度でガリウム砒素基板より大きくインジウム砒素層より小さい第2の格子定数を有する第2の半導体層を形成することを有するトランジスタの製造方法にある。
【0016】
本発明の第6の特徴は、ガリウム砒素基板上に第1の基板温度でインジウム砒素層を形成することと、このインジウム砒素層上に第1の基板温度でガリウム砒素基板より大きくインジウム砒素層より小さい第1の格子定数を有する第1の半導体層を形成することと、この第1の半導体層上に第1の基板温度より高い第2の基板温度でガリウム砒素基板より大きくインジウム砒素層より小さい第2の格子定数を有する第2の半導体層を形成することを有する半導体層の形成方法にある。
【0017】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【0018】
GaAs基板上に形成されたInP層等を有するトランジスタの素子寿命が短い原因について考察した。この原因は、従来のバッファ層に起因していると考えられた。従来のバッファ層では、GaAs基板とInP層の格子定数の違いによる歪を、コレクタ領域、ベース領域とエミッタ領域の結晶内部も有する。このため、トランジスタ形成後の信頼性試験においては、コレクタ領域等に存在する歪によって素子が劣化したと考えられた。
【0019】
GaAs基板とInP層とでは、GaAs基板の方が格子定数が小さいため、InP層は圧縮歪を受ける。通常HBTでは、厚さ1−2μm程度の厚い積層構造を有するコレクタ領域等をGaAs基板上に有する。このため、素子形成直後は歪んだ結晶構造を積層構造が保持することができても、トランジスタ動作時の通電によりコレクタ領域等の温度が上昇し、積層構造にストレスが加わると歪は素子形成直後より大きくなり、コレクタ領域等に転位が入ると考えられた。素子形成直後のトランジスタのコレクタ領域等の結晶構造の歪みを小さくすることが必要であると考えられた。
【0020】
(第1の実施形態)
本発明の第1の実施形態に係るダブルヘテロ接合型バイポーラトランジスタ(DHBT)は、図1に示すように、半絶縁性GaAs基板1の上に、順にInAsバッファ層3、低温成長InP層4、高温成長InP層5、n型InGaAsコレクタコンタクト層6、アンドープInPコレクタ層7、p型InGaAsベース層8、n型InPエミッタ層9、n型InPエミッタコンタクト層10とn型InGaAsエミッタコンタクト層11が積層されている。
【0021】
InAsバッファ層3の厚さは約1nmとした。InAsバッファ層3がGaAs基板1とInP層4、5の格子不整合に伴って発生する歪を緩和する働きを持つ。InAsバッファ層3の厚さは10nm以下より好ましくは3nm以下であることが望ましい。これは、厚すぎるとInAsバッファ層3自身に入る転位が上層のInP層4、5へ引き継がれるからである。これより、InAsバッファ層3の厚さは、1nmより薄くてもよい。すなわち、GaAs基板1の表面のAsの単原子層の上に設けられるInの単原子層と、このInの単原子層の上に設けられるAsの単原子層とによってInAsバッファ層3が構成されていてもよい。
【0022】
低温成長InP層4の厚さは20nmとした。高温成長InP層5の厚さは0.5μmとした。n型InGaAsコレクタコンタクト層6の厚さは0.5μmとし、キャリア濃度は2×1019cm−3とした。アンドープInPコレクタ層7の厚さは10nmとした。p型InGaAsベース層8の厚さは50nmとし、キャリア濃度は4×1019cm−3とした。n型InPエミッタ層9の厚さは20nmとし、キャリア濃度は3×1017cm−3とした。n型InPエミッタコンタクト層10の厚さは100nmとし、キャリア濃度は2×1018cm−3とした。n型InGaAsエミッタコンタクト層11の厚さは100nmとし、キャリア濃度は3×1019cm−3とした。
【0023】
n型InGaAsコレクタコンタクト層6の上にはコレクタ電極21が設けられている。p型InGaAsベース層8の上にはベース電極22が設けられている。n型InGaAsエミッタコンタクト層11の上にはエミッタ電極23が設けられている。コレクタ電極21、ベース電極22とエミッタ電極23はオーミック電極である。
【0024】
GaAs基板1とInP層4、5あるいはInGaP層との間にInAsバッファ層3を介在させる。ここで、各材料系の格子定数を記述すると、基板1のGaAsの格子定数が0.5653nm、半導体層4、5のInPの格子定数が0.5869nm、InAsバッファ層3のInAsの格子定数が0.6058nmである。InGaPの格子定数はInとGaの組成比xに応じて変化する。ここで、組成比xはInGa1−xP(0<x<1)と表記される。組成比xが0.48において、InGaPの格子定数はGaAsの格子定数と等しくなる。組成比xが0.48より大きいと、InGaPの格子定数はGaAsの格子定数より大きくなる。組成比xが1に近づく程、組成がInPに近づくため、格子定数もInPの格子定数に近づく。
【0025】
GaAs基板1の上にInP層4、5あるいは組成比xが0.48より大きいInGaP層を形成する場合に、InP層4、5あるいはInGaP層に圧縮歪みが発生する。そこで、GaAs基板1とInP層等4、5の間に、GaAsとInPより格子定数の大きなInAsバッファ層3を挿入する。InAsバッファ層3の内部や界面では、大量の転位が発生する。これは圧縮歪みの限界を越える程に格子定数の差があるからである。この転位の発生により、歪みは緩和され、InAsバッファ層3の上に形成されるInP層4、5は、下地であるGaAs基板1の格子定数の影響をほとんど受けない。そして、GaAs基板1の上にInP層等4、5を形成した場合のInP層4、5の圧縮歪みは緩和される。そして、InAsバッファ層3を省いて低温InP層4を設けたDHBTと比較して第1の実施形態のDHBTでは、素子寿命が約30%改善された。そして、素子寿命の長いHBTを安価なGaAs基板1上に形成することができる。
【0026】
次に、第1の実施形態のDHBTの製造方法について述べる。
【0027】
GaAs基板1上に積層した各層3乃至11は有機金属化学気相成長(MOCVD)法で成長した。成長に用いた原料は次の通りである。III族原料としてトリメチルガリウム(TMG、(CHGa)、トリエチルガリウム(TEG、(CGa)とトリメチルインジウム(TMI、(CHIn)を用いた。水素(H)をIII族原料のキャリアガスとした。水素によってIII族原料をバブリングした。V族原料はアルシン(AsH)ガスおよび ホスフィン(PH)ガスを用いた。n型層のドーピング原料にはシラン(SiH)ガスおよびジエチルテルル(DETe、(CTe)を用いた。p型層のドーピング原料には四臭化炭素(CBr)を用いた。V族原料とドーピング原料のキャリアガスにも水素を用いた。各種原料とキャリアガスの反応管内の総流量は0.166(l/s)で、反応管内の圧力は0.1気圧程度の減圧で、各層3乃至11の成長を行った。
【0028】
まず、抵抗率が10Ωcm以上で、主面が(100)面から<110>方向に2°程度傾いた半絶縁性GaAs基板1をメタルオーガニック(MO)CVD装置内の加熱可能なサセプタ上に配置した。加熱方法は抵抗加熱、RFコイルによる誘導加熱、ランプ加熱等があるが、いずれの場合も可能である。本第1の実施形態ではランプ加熱法を用いた。なお、以下に記載する温度は、サセプタに取りつけた熱電対の指示温度いわゆるサセプタ温度であり、GaAs基板1の表面の温度いわゆる基板温度とは異なる。しかし、反応管内の圧力と総流量が一定の条件下では、サセプタ温度が上昇すれば基板温度も上昇する1対1の相関関係にあると考えられる。
【0029】
次に、サセプタ温度を650℃程度に昇温し、反応管内の雰囲気を約10分間AsH雰囲気にした。反応管内の圧力は0.2気圧程度とした。このことにより、GaAs基板1の表面にある酸化膜などを除去した。
【0030】
次に、反応管内の雰囲気をAsH雰囲気のまま、サセプタ温度を350℃まで降温した。サセプタ温度が350℃で、まずAsHの供給を停止し、次にTMIを供給し、次にPHを供給した。このことにより、InAsバッファ層3および低温InP層4を成長させた。AsHの供給停止後にTMIの供給を行なうことによって、As原子で覆われているGaAs基板1の表面に、InAsバッファ層3を形成することができる。なお、低温InP層4の成膜直後は、低温InP層4は多結晶層である。また、「AsH雰囲気」とは、キャリアガスの中に、GaAs基板1などのAsを含む層からAsが蒸発しない程度にAsを供給可能な雰囲気のことで、AsHの熱分解によりAsが供給される。以下に用いる「PH雰囲気」も同等の意味である。AsをPに読み替えればよい。
【0031】
本第1の実施形態においては、InAsバッファ層3をGaAs基板1の表面をInで置換することによって形成した。これに限らず、In原料であるTMIとAs原料であるAsHとを流すことによってもInAsバッファ層3を形成できる。この場合にはより厚いInAsバッファ層3を形成できる。
【0032】
また、このInAsバッファ層3の成長時のサセプタ温度は、450℃以下より望ましくは400℃以下であることが望ましい。これより高い温度、例えば500℃では、InAs表面に起因すると思われる表面状態の荒れが発生するためである。
【0033】
次に、反応管内の雰囲気をPH雰囲気のまま、サセプタ温度を650℃まで昇温する。サセプタ温度が650℃において、TMIを供給し高温InP層5を形成した。昇温過程において多結晶であった低温InP層4の表面が単結晶となり、高温InP層5の形成において種結晶としての働きをする。
【0034】
サセプタ温度を650℃のまま、AsH、PH、TMG、TMI、SiHを用いてn型InGaAsコレクタコンタクト層6とアンドープInPコレクタ層7を形成した。
【0035】
次に、PH雰囲気中で、サセプタ温度を475℃に降温した。サセプタ温度が475℃に安定した後、V族原料ガスをAsHに切り換え、さらにTEG、TMIおよびCBrを供給して p型InGaAs層8を形成した。
【0036】
次に、AsH雰囲気中で、サセプタ温度を560℃に昇温した。サセプタ温度が560℃に安定した後、V族原料ガスをPHに切り換え、さらにTMIおよびSiHを供給してn型InP層9とn型InP層10を形成した。
【0037】
次に、PH雰囲気中でサセプタ温度を450℃に降温した。サセプタ温度が450℃に安定した後、V族原料ガスをAsHに切り換え、さらにTEG、TMIおよびDETeを供給してn型InGaAs層11を形成した。
【0038】
n型InGaAs層11を形成した後、すべての原料を停止し、H雰囲気中でサセプタ温度を室温まで降温し、窒素(N)雰囲気に切り換えた後、結晶成長されたGaAs基板1をMOCVD装置から取り出した。
【0039】
InGaAs層8、11およびGaAs層は、燐酸(HPO)と過酸化水素水(H)と純水(HO)との混合溶液によって、InP層7、9、10に対して選択的にエッチング除去することが可能である。InP層7、9、10は、塩酸(HCl)と純水との混合溶液によって、InGaAs層6、8に対して選択的にエッチング除去することが可能である。n型InGaAsコレクタコンタクト層6とp型InGaAsベース層8を露出させた。なお、各層3乃至11間には製造プロセス上必要となるエッチングストップ層などを適宜配することも可能である。
【0040】
露出したn型InGaAsコレクタコンタクト層6、p型InGaAsベース層8と n型InGaAsエミッタコンタクト層11の上に、リフトオフプロセスを用いて適宜オーミック電極21乃至23を形成する。電極21乃至23に用いる金属材料としては、例えば、コレクタ電極21およびエミッタ電極23については、金(Au)/ゲルマニウム(Ge)/ニッケル(Ni)の積層構造を用いた。ベース電極22については、チタニウム(Ti)/白金(Pt)/Auの積層構造が用いることができる。
【0041】
GaAs基板1上に複数個作製されたDHBTは素子毎に分離・分割される。各素子は、別に用意した窒化アルミニウム(AlN)マウント用支持基板上に配置される。同一のマウント用支持基板上に配置された他の素子と組み合わせ・結線し、モールドなどの処理を施す。以上で半導体装置が完成する。
【0042】
なお、本第1の実施形態においては、GaAs基板1として主面が(100)面から<110>方向に2°程度傾いた半絶縁性GaAs基板を用いたが、主面がほぼ(100)面である傾斜角のないGaAs基板から、主面が(100)面から<110>方向に8°程度傾いたGaAs基板までを用いることが望ましい。また、特に、主面がほぼ(100)面である、すなわち傾斜角度が1°未満であるGaAs基板を用いることが望ましい。これは、低温InP層4が成長直後には多結晶状態であるため、GaAs基板1の表面にテラスが広くサイトのほとんどないGaAs基板1の方が平坦性の高い低温InP層4を形成しやすいためである。一方、傾斜角の範囲が6°以上8°以下であると、ドーピング原料を減らしても所定のキャリア濃度が得られた。ドーピング原料の使用量を減らすことができる。
【0043】
以上述べてきたように、第1の実施形態のDHBTの製造方法を用いることで、比較的安価で大口径化可能なGaAs基板1上に設けられ低電圧動作が可能なInGaAsベース層8を有するHBTを提供することができる。
【0044】
なお、第1の実施形態においては、エミッタ層9をInPとしたが、InGaAsベース層と格子整合するInAlAs層を用いることも可能である。これは、伝導帯と価電子帯とのエネルギー障壁の割合を変えることができるためで、用途によって異なる仕様にデバイス特性を変えることができる。
【0045】
(第2の実施形態)
本発明の第2の実施形態に係るDHBTでは、図2に示すように、図1の第1の実施形態のDHBTの構成に加えて、半絶縁性GaAs基板1とInAsバッファ層3との間にGaAs層2を挿入している。GaAs層2の厚さは40nmとした。これは、InAsバッファ層3との界面となるGaAs表面の改質を目的とする。GaAs表面の結晶性が向上し、均一なInAsバッファ層3を得ることができる。このことにより、素子寿命が第1の実施形態のDHBTに比べて、さらに約30%改善された。
【0046】
次に、第2の実施形態に係るDHBTの製造方法について説明する。原料等については第1の実施形態と同じである。
【0047】
まず、抵抗率が10Ωcm以上で、主面が(100)面から<110>方向に2°程度傾いた半絶縁性GaAs基板1をMOCVD装置内の加熱可能なサセプタ上に配置した。
【0048】
サセプタ温度を650℃程度にまで昇温した。反応管内の雰囲気を約10分間AsH雰囲気にした。反応管内の圧力は0.2気圧程度とした。このことにより、GaAs基板1の表面にある酸化膜などを除去した。続いて、TMGを供給し、GaAs層2を成長した。成長時の反応管内の圧力は0.2気圧程度とした。以下、積層構造の形成方法および素子化プロセスについては第1の実施形態と同じである。
【0049】
(第3の実施形態)
本発明の第3の実施形態に係るシングルヘテロ接合型バイポーラトランジスタ(SHBT)について、図3に示すように、半絶縁性GaAs基板1の上に、順にGaAs層2、InAsバッファ層3、低温成長InP層4、高温成長InGaP層15、n型InGaAsコレクタコンタクト層6、n型InGaAsコレクタ層17、p型InGaAsベース層8、n型InGaPエミッタ層19、n型InGaAsエミッタコンタクト層20、n型InGaAsエミッタコンタクト層11が積層されている。
【0050】
GaAs層2の厚さは約50nmとした。InAsバッファ層3の厚さは約1nmとした。低温成長InP層4の厚さは20nmとした。高温成長InGaP層15の厚さは1μmとした。n型InGaAsコレクタコンタクト層6のInの組成比は15%とし、厚さは0.5μmとし、キャリア濃度は3×1018cm−3とした。n型InGaAsコレクタ層17のInの組成比は15%とし、厚さは0.7μmとし、キャリア濃度は1×1016cm−3とした。p型InGaAsベース層8のInの組成比は15%とし、厚さは80nmとし、キャリア濃度3×1019cm−3とした。n型InGaPエミッタ層19のInの組成比は56%とし、厚さは25nmとし、キャリア濃度は3×1017cm−3とした。n型InGaAsエミッタコンタクト層20のInの組成比は15%とし、厚さは50nmとし、キャリア濃度は2×1018cm−3とした。n型InGaAsエミッタコンタクト層11の表面でのInの組成比は70%とし、厚さは100nmとし、キャリア濃度は3×1019cm−3とした。なお、n型InGaAsエミッタコンタクト層11は、In組成比を15%から70%まで傾斜的に変化させた傾斜領域と組成比が均一な均一領域とを有する。それぞれの領域の厚さは、エミッタ抵抗の仕様によって適宜分配することができる。本第3の実施形態においては、傾斜領域と均一領域の厚さをおのおの50nmとした。
【0051】
n型InGaAsコレクタコンタクト層6の上にはコレクタ電極21が設けられている。p型InGaAsベース層8の上にはベース電極22が設けられている。n型InGaAsエミッタコンタクト層11の上にはエミッタ電極23が設けられている。コレクタ電極21、ベース電極22とエミッタ電極23はオーミック電極である。
【0052】
次に、第3の実施形態のSHBTの製造方法について述べる。原料等については第1の実施形態と同じものを用いた。
【0053】
半絶縁性GaAs基板1の抵抗率は10Ωcm以上で、主面が(100)面から<110>方向に2°程度傾いている。この半絶縁性GaAs基板1をMOCVD装置内の加熱可能なサセプタ上に配置した。サセプタ温度を650℃程度まで昇温し、GaAs基板1を加熱した。反応管内の雰囲気をAsH雰囲気にし、このAsH雰囲気を約10分間維持した。反応管内の圧力は0.2気圧程度とした。このことにより、GaAs基板1の表面にある酸化膜などを除去した。続いて、反応管内にTMGを供給し、GaAs層2を成長した。
【0054】
次に、AsH雰囲気中で成長圧力を0.1気圧程度に減圧するとともに、サセプタ温度を350℃まで降温した。その350℃の温度のまま、まずAsHの供給を停止し、次にTMIを供給し、次にPHを供給した。このことにより、InAsバッファ層3および低温成長InP層4を成長した。以下、積層構造15、6、17、8、19、20、11の形成方法については、第1の実施形態に準じるため詳細については省略する。成長時のサセプタ温度は、高温InGaP層15とn型InGaAs層6、17までが650℃であり、p型InGaAs層8が475℃であり、n型InGaP層19とn型InGaAs層20が560℃であり、n型InGaAs層11が450℃であった。結晶成長後の製造方法は第1の実施形態に準じるため、説明は省略する。
【0055】
本第3の実施形態のSHBTを用いると、ターンオン電圧が、GaAs層2とInAsバッファ層2が無くGaAs基板1に格子整合するInGaP/GaAs系のHBTでは1.1V程度であるのに対して、0.9Vと低電圧化を図ることができた。また、組成傾斜InAlAs層をGaAs基板1上に形成する場合と比較して、本第3の実施形態のSHBTでは、素子の信頼性が改善された。また、本第3の実施形態では、SHBTを紹介したが、n型InGaAsコレクタ層17をn型InGaPコレクタ層としたダブルへテロ構造を有するDHBTであってもよい。このDHBTであれば、逆方向のリーク電流を抑制することができるためターンオン電圧をさらに低減することができる。
【0056】
本第3の実施形態のSHBTの低温InP層4の代わりに、低温InGaP層を用いることもできる。この低温InGaP層を用いることにより、上層の高温InGaP層15とのInの組成比の合わせ込みが困難になる。しかし、組成比を合わせることができれば、低温InGaP層を高温InGaP層15の種結晶とすることができ、高温InGaP層15の単結晶化を促進することができる。この単結晶化の促進により、素子寿命を20%程度改善できた。
【0057】
(第4の実施形態)
本発明の第4の実施形態に係る高電子移動度トランジスタ(HEMT)について、図4に示すように、半絶縁性GaAs基板1の上に、順にGaAs層2、InAsバッファ層3、低温成長InP層4、高温成長InP層5、アンドープInGaAs電子走行層24、n型InP電子供給層25、アンドープInPショットキー層26、n型InGaAsオーミックコンタクト層27、28が積層されている。
【0058】
GaAs層2の厚さは約50nmとした。InAsバッファ層3の厚さは約1nmとした。低温成長InP層4の厚さは20nmとした。高温成長InP層5の厚さは1μmとした。アンドープInGaAs電子走行層24のInの組成比は53%とし、厚さは20nmとした。n型InP電子供給層25の厚さは30nmとし、キャリア濃度は5×1017cm−3とした。アンドープInPショットキー層26の厚さは10nmとした。n型InGaAsオーミックコンタクト層27、28のInの組成比は53%とし、厚さは20nmとし、キャリア濃度は2×1018cm−3とした。
【0059】
n型InGaAsオーミックコンタクト層28の上にはソース電極29が設けられている。n型InGaAsオーミックコンタクト層27の上にはドレイン電極31が設けられている。アンドープInPショットキー層26の上にはゲート電極30が設けられている。
【0060】
このような構成をとることにより、比較的安価なGaAs基板1上に高周波特性にすぐれたInP系HEMTを形成することができる。
【0061】
本第4の実施形態のHEMTにおいては、n型InP電子供給層25とアンドープInGaAs電子走行層24の組み合わせについて説明した。別の組み合わせとして、InGaP層を電子供給層とし、それにおおよそ格子整合するInGaAs層を電子走行層とすることも可能である。電子供給層をInGaP層にすることにより、InGaAs電子走行層中のInの組成比を下げることができ、合金散乱を抑制することができるので、移動度を上昇させることができる。
【0062】
(第5の実施形態)
本発明の第5の実施形態に係るウェーハは、図5に示すように、半絶縁性GaAs基板1上に、順にGaAs層2、InAsバッファ層3、低温成長InP層4と高温成長InP層5が積層されている。GaAs層2の厚さは約50nmとした。InAsバッファ層3の厚さは約1nmとした。低温成長InP層4の厚さは20nmとした。高温成長InP層5の厚さは1μmとした。
【0063】
本第5の実施形態のウェーハの製造方法では、MOCVD法で各層2乃至5を成長させた。GaAs基板1をMOCVD装置内の加熱可能なサセプタ上に配置した。GaAs層2の成長時には、サセプタ温度を650℃まで昇温し、GaAs基板1を加熱した。InAsバッファ層3および低温成長InP層4の成長時には、サセプタ温度を350℃まで降温し、GaAs基板1を加熱した。高温成長InP層5の成長時には、サセプタ温度を560℃まで昇温し、GaAs基板1を加熱した。
【0064】
本第5の実施形態のウェーハと、InAsバッファ層3がない構造のウェーハとで、高温成長InP層5の比較評価を行なった。 本第5の実施形態のウェーハはInAsバッファ層3がない構造のウェーハと比較して、抵抗率が30%大きく、キャリア濃度が30%低く、X線回折の半値幅が30%狭かった。このように評価したすべての項目が改善された。
【0065】
(第6の実施形態)
本発明の第6の実施形態に係るDHBTは、図6に示すように、シリコン(Si)基板32上に、順にGaAsバッファ層33、GaAs層34、InAsバッファ層3、低温成長InP層4、高温成長InP層5、n型InGaAsコレクタコンタクト層6、アンドープInPコレクタ層7、p型InGaAsベース層8、n型InPエミッタ層9、n型InPエミッタコンタクト層10とn型InGaAsエミッタコンタクト層11が積層されている。
【0066】
GaAsバッファ層33の厚さは0.1μm とした。GaAs層34の厚さは2μmとした。InAsバッファ層3の厚さは約1nmとした。低温成長InP層4の厚さは20nmとした。高温成長InP層5の厚さは0.5μmとした。以下各層の厚さとキャリア濃度は第1の実施形態と等しい。コレクタ電極21、ベース電極22とエミッタ電極23の配置も第1の実施形態と等しい。
【0067】
第6の実施形態のDHBTでは、第1の実施形態のDHBTと同等の素子寿命が得られた。素子寿命の長いHBTを安価なSi基板32上に形成することができる。
【0068】
次に、第6の実施形態のDHBTの製造方法について述べる。
【0069】
Si基板32上に積層した各層33、34、3乃至11はMOCVD法で成長した。成長に用いた原料は第1の実施形態と同じである。
【0070】
まず、Si基板32をMOCVD装置内の加熱可能なサセプタ上に配置した。
【0071】
次に、サセプタ温度を650℃程度に昇温し、反応管内の雰囲気を約10分間AsH雰囲気にした。反応管内の圧力は0.2気圧程度とした。続いて、反応管内にTMGを供給し、GaAsバッファ層33を成長した。さらに、TMGの供給量を増やして、GaAs層34を成長した。
【0072】
次に、反応管内の雰囲気をAsH雰囲気のまま、サセプタ温度を350℃まで降温した。サセプタ温度が350℃で、まずAsHの供給を停止し、次にTMIを供給し、次にPHを供給した。このことにより、InAsバッファ層3および低温InP層4を成長させた。以下、各層5乃至11の成長は第1の実施形態と同様に行った。また、コレクタ電極21、エミッタ電極23とベース電極22の形成、素子毎のダイシングやパッケージングも第1の実施形態を同様に行った。
【0073】
以上述べてきたように、第6の実施形態のDHBTの製造方法を用いることで、安価で大口径なSi基板32上に設けられ低電圧動作が可能なInGaAsベース層8を有するHBTを提供することができる。
【0074】
(第7の実施形態)
本発明の第7の実施形態に係るウェーハは、図7に示すように、Si基板32上に、順にGaAsバッファ層33、GaAs層34、GaAsバッファ層2、InAsバッファ層3、低温成長InP層4、高温成長InP層5が積層されている。GaAsバッファ層33の厚さは0.1μmとした。GaAs層34の厚さは2μmとした。GaAsバッファ層2の厚さは40nm とした。InAsバッファ層3の厚さは約1nmとした。低温成長InP層4の厚さは20nmとした。高温成長InP層5の厚さは0.5μmとした。
【0075】
本第7の実施形態のウェーハの製造方法は、第6の実施形態の製造方法での各層33、34と2乃至5の成長方法と同じである。
【0076】
本第7の実施形態のウェーハは、第5の実施形態のウェーハと比較して、高温成長InP層5の抵抗率が同等で、キャリア濃度も等しく、X線回折の半値幅も等しかった。
【0077】
【発明の効果】
以上説明したように、本発明によれば、安価で素子寿命の長いトランジスタを提供することができる。
【0078】
また、本発明によれば、安価で素子寿命を長くすることが可能なウェーハを提供することができる。
【0079】
本発明によれば、安価で素子寿命を長くすることが可能なウェーハの製造方法を提供することができる。
【0080】
本発明によれば、安価で素子寿命を長くすることが可能なトランジスタの製造方法を提供することができる。
【0081】
本発明によれば、安価で素子寿命を長くすることが可能な半導体層の形成方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るHBTの模式的な断面図である。
【図2】本発明の第2の実施形態に係るHBTの模式的な断面図である。
【図3】本発明の第3の実施形態に係るHBTの模式的な断面図である。
【図4】本発明の第4の実施形態に係るHEMTの模式的な断面図である。
【図5】本発明の第5の実施形態に係るウェーハの模式的な断面図である。
【図6】本発明の第6の実施形態に係るHBTの模式的な断面図である。
【図7】本発明の第7の実施形態に係るウェーハの模式的な断面図である。
【符号の説明】
1 GaAs基板
2 GaAs層
3 InAsバッファ層
4 低温InP層
5 高温InP層
6 n型InGaAs層
7 アンドープInP層
8 p型InGaAs層
9 n型InP層
10 n型InP層
11 n型InGaAs層
15 高温InGaP層
17 n型InGaAs層
19 n型InGaP層
20 n型InGaAs層
21 コレクタ電極
22 ベース電極
23 エミッタ電極
24 InGaAs層
25 n型InP層
26 InP層
27、28 n型InGaAs層
29 ソース電極
30 ゲート電極
31 ドレイン電極
32 Si基板
33 GaAsバッファ層
34 GaAs層

Claims (12)

  1. ガリウム砒素(GaAs)基板と、
    前記ガリウム砒素基板上に設けられるインジウム砒素(InAs)層と、
    前記インジウム砒素層上に設けられ、前記ガリウム砒素基板より大きく前記インジウム砒素層より小さい格子定数を有する半導体層を有することを特徴とするトランジスタ。
  2. 前記半導体層がインジウムガリウム燐(InGaP)層であることを特徴とする請求項1に記載のトランジスタ。
  3. 前記半導体層がインジウム燐(InP)層であることを特徴とする請求項1に記載のトランジスタ。
  4. ガリウム砒素基板と、
    前記ガリウム砒素基板上に設けられるインジウム砒素層と、
    前記インジウム砒素層上に設けられ、前記ガリウム砒素基板より大きく前記インジウム砒素層より小さい格子定数を有する半導体層を有することを特徴とするウェーハ。
  5. シリコン(Si)基板と、
    前記シリコン基板の上方に設けられるガリウム砒素層と、
    前記ガリウム砒素層上に設けられるインジウム砒素層と、
    前記インジウム砒素層上に設けられ、前記ガリウム砒素層より大きく前記インジウム砒素層より小さい格子定数を有する半導体層を有することを特徴とするウェーハ。
  6. 前記半導体層がインジウムガリウム燐層であることを特徴とする請求項4又は請求項5に記載のウェーハ。
  7. 前記半導体層がインジウム燐層であることを特徴とする請求項4又は請求項5に記載のウェーハ。
  8. ガリウム砒素基板上に第1の基板温度でインジウム砒素層を形成することと、
    前記インジウム砒素層上に前記第1の基板温度で、前記ガリウム砒素基板より大きく前記インジウム砒素層より小さい第1の格子定数を有する第1の半導体層を形成することと、
    前記第1の半導体層上に前記第1の基板温度より高い第2の基板温度で、前記ガリウム砒素基板より大きく前記インジウム砒素層より小さい第2の格子定数を有する第2の半導体層を形成することを有することを特徴とするウェーハの製造方法。
  9. 前記第1の半導体層がインジウムガリウム燐層又はインジウム燐層であることを特徴とする請求項8に記載のウェーハの製造方法。
  10. 前記第2の半導体層がインジウムガリウム燐層又はインジウム燐層であることを特徴とする請求項8又は請求項9に記載のウェーハの製造方法。
  11. ガリウム砒素基板上に第1の基板温度でインジウム砒素層を形成することと、
    前記インジウム砒素層上に前記第1の基板温度で、前記ガリウム砒素基板より大きく前記インジウム砒素層より小さい第1の格子定数を有する第1の半導体層を形成することと、
    前記第1の半導体層上に前記第1の基板温度より高い第2の基板温度で、前記ガリウム砒素基板より大きく前記インジウム砒素層より小さい第2の格子定数を有する第2の半導体層を形成することを有することを特徴とするトランジスタの製造方法。
  12. ガリウム砒素基板上に第1の基板温度でインジウム砒素層を形成することと、
    前記インジウム砒素層上に前記第1の基板温度で、前記ガリウム砒素基板より大きく前記インジウム砒素層より小さい第1の格子定数を有する第1の半導体層を形成することと、
    前記第1の半導体層上に前記第1の基板温度より高い第2の基板温度で、前記ガリウム砒素基板より大きく前記インジウム砒素層より小さい第2の格子定数を有する第2の半導体層を形成することを有することを特徴とする半導体層の形成方法。
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