JP2004031861A

JP2004031861A - 半導体装置

Info

Publication number: JP2004031861A
Application number: JP2002189325A
Authority: JP
Inventors: Takayuki Nakano; 中野　貴之; Takeshi Tanaka; 田中　毅
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-06-28
Filing date: 2002-06-28
Publication date: 2004-01-29

Abstract

【課題】ヘテロ接合バイポーラトランジスタのベース層におけるコンタクト抵抗を低減する。
【解決手段】ＩｎＰ基板を用いた半導体装置において、ベース領域に疑似格子整合層として引っ張り歪みを持ったｐ−ＧａＡｓコンタクト層６を挿入することにより応力がかかり、価電子帯がシフトすることによりショットキー障壁が小さくなり良好なオーミック電極とトランジスタ特性に優れたｐｎ接合を形成することができる。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、高速動作が可能な化合物半導体装置、とりわけヘテロ接合バイポーラトランジスタに関するものである。
【０００２】
【従来の技術】
ヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ、以下ＨＢＴという）は、エミッタにベースよりもバンドギャップの大きな半導体材料を用いるためエミッタ注入効率が高く、高速動作が可能なデバイスである。
【０００３】
高速動作を可能とするために重要となってくる要素としてベース抵抗の低減やベース・コレクタ間のヘテロ接合の伝導帯には障壁の低減があげられる。
【０００４】
ベース抵抗の低減方法としてオーミック接合による抵抗低減があるが、近年、素子の高速化や微細化により低抵抗化の要請は更に高まっている。
【０００５】
オーミック接合を実現する従来技術としては、例えば特開平８−５１１１８号公報に記載されている。これを図３および図４を用いて説明する。なお、以下ＩｎＧａＡｓＰとはＩｎ_ｘＧａ_１−ｘＡｓ_ｙＰ_１−ｙ（０≦ｘ≦１、０≦ｙ≦１）のことを表し、ｐ型導電型をｐ−と表記する。
【０００６】
従来のＨＢＴは、図３に示すようにＩｎＰ基板１上に順次ｎ−ＩｎＧａＡｓサブコレクタ層２、ＩｎＰコレクタ層３、ｎ−ＩｎＧａＡｓ層４、ｐ−ＩｎＧａＡｓＰあるいはｐ−ＩｎＧａＡｓベース層５を積層している。さらにエミッタ領域ではｎ−ＩｎＰ層７あるいはｎ−ＩｎＧａＡｓ層８、金属電極１１を順次堆積させている。同様にオーミック・コンタクト領域では金属層１０を堆積させている。
【０００７】
ここでｐ−ＩｎＧａＡｓＰあるいはｐ−ＩｎＧａＡｓベース層５には熱的に安定なノンアロイ・オーミック・コンタクト構造を形成する方法がある。図４に示すようにＩｎＧａＡｓをコンタクト層に用いると金属層とｐ−ＩｎＧａＡｓ層とのショットキー障壁の高さは０．４７ｅＶとなる。
【０００８】
ベース・エミッタ間のｐｎ接合においてもベース層の材料にＩｎＧａＡｓを用いてエミッタ層の材料にＩｎＰを使用し伝導帯の障壁により正孔の移動を抑えてトランジスタ特性を実現している。
【０００９】
【発明が解決しようとする課題】
しかしながら、更に高速動作を必要とする場合にはコンタクト層にｐ−ＩｎＧａＡｓを用いた従来のノンアロイ・オーミック・コンタクトではショットキー障壁の高さを更に小さくすることは難しく、低抵抗化を望めないという問題がある。
【００１０】
また、ベース・エミッタ間のｐｎ接合においても同様に更なる高速動作を望む場合に特性を向上するには限界がある。
【００１１】
上記課題に鑑み、本発明は、ショットキー障壁の高さを小さくすることによりコンタクト抵抗が低減したオーミック電極、さらにはｐｎ接合での価電子帯バンドオフセット（Ｅｖ）を大きくすることによりベース・エミッタ間のトランジスタ特性を向上した半導体素子を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するために本発明の半導体装置は、第１の半導体層と、前記第１の半導体層の上に形成されかつ前記第１の半導体層より引っ張り歪を受ける第２の半導体層と、前記第２の半導体層の上に形成されかつ前記第２の半導体層に対してオーミック接触をする金属層とを有するものである。
【００１３】
この構成により、第２の半導体層は引っ張り歪を受けているので、バンドオフセットがシフトして第２の半導体層と金属層との間の障壁高さが低下して第２の半導体層と金属層との間の接触抵抗を低減させることができる。
【００１４】
また、本発明の半導体装置は、さらに前記第１の半導体層がｐ型ＩｎＧａＡｓＰよりなる層であり、前記第２の半導体層がｐ型ＧａＡｓよりなる層であることが好ましい。
【００１５】
本発明の半導体装置は、さらに前記金属層が、バイポーラトランジスタのベースに関するオーミック電極であることが好ましい。
【００１６】
【発明の実施の形態】
以下に、本発明でのＨＢＴ構造について図面を参照しながら説明する。
【００１７】
図１に示すように本発明の実施形態として、ＨＢＴの断面図が示されている。ＩｎＰ基板１上に順次ｎ−ＩｎＧａＡｓサブコレクタ層２、ＩｎＰコレクタ層３、ｎ−ＩｎＧａＡｓ層４、ｐ−ＩｎＧａＡｓＰあるいはｐ−ＩｎＧａＡｓベース層５を積層した後にｐ−ＧａＡｓベース層６を積層している。ｐ−ＧａＡｓ層上にはエミッタ領域ではｎ−ＩｎＰ層７あるいはｎ−ＩｎＧａＡｓ層８、金属電極１１を順次堆積させている。同様にオーミック・コンタクト領域では金属層１０を堆積させている。
【００１８】
ｐ−ＧａＡｓベース層６はｐ−ＩｎＧａＡｓＰ層あるいはｐ−ＩｎＧａＡｓベース層５に疑似格子整合している。また、ｐ−ＧａＡｓベース層６には結晶成長方向と同一方向に一軸性の引っ張り歪みが発生している。
【００１９】
次に本発明によるオーミック接合の接触抵抗率低減の原理を説明する。ｐ−ＩｎＧａＡｓＰ層あるいはｐ−ＩｎＧａＡｓベース層５上に格子定数が異なるｐ−ＧａＡｓベース層６を形成するとｐ−ＧａＡｓベース層６の格子は歪む。この一軸性の歪みにより価電子帯の縮退が解ける。特に面内引っ張り歪みの場合には、価電子帯は伝導帯側にシフトする。これにより、前記のｐ−ＧａＡｓベース層６のショットキー障壁高さは低下する。
【００２０】
また、ｐ−ＩｎＧａＡｓＰ層あるいはｐ−ＩｎＧａＡｓベース層５にｐ−ＧａＡｓベース層６が疑似格子整合しているため、界面での界面準位はｐ−ＧａＡｓベース層６が格子緩和した場合と比較して十分少ない。よって、接合界面においてのフェルミレベルのピニング効果に起因するポテンシャル障壁は小さい。ｐ−ＩｎＧａＡｓＰあるいはｐ−ＩｎＧａＡｓベース層５とｐ−ＧａＡｓベース層６のバンド不連続によりポテンシャル障壁が形成されるがこの障壁の高さはｐ−ＧａＡｓベース層６と金属層１０を接合することによって生じる接触抵抗よりも十分に小さく、この系のオーミック抵抗はｐ−ＧａＡｓベース層６と金属層１０の接触抵抗により支配される。以上の理由から、金属層１０とｐ−ＩｎＧａＡｓＰあるいはｐ−ＩｎＧａＡｓベース層５との間に疑似格子整合をしたｐ−ＧａＡｓベース層６を挿入することによりオーミック抵抗の低減を図ることができる。
【００２１】
次に、本発明の半導体装置に関する、製造方法について説明する。
【００２２】
ＩｎＰ基板１上に順次半導体層を積層した後にｐ−ＩｎＧａＡｓＰあるいはｐ−ＩｎＧａＡｓベース層５としてｐ−Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層を堆積する。このときの半導体層の表面の格子定数は０．５８７ｎｍである。さらにｐ−Ｉｎ_０．５３Ｇａ_０．４７Ａｓ層上に格子定数０．５６５ｎｍのｐ−ＧａＡｓベース層６を４ｎｍ以下で堆積させる。このときの格子不整合率は約４％である。
【００２３】
ｐ−ＧａＡｓベース層６の膜厚設定は格子不整合率による臨界膜厚により導きだしたものである。格子不整合率が大きくなれば臨界膜厚は小さくなる。ｐ−ＧａＡｓベース層６は疑似格子整合をしており、かつ格子が引っ張り歪みを受けた状態を保つにはｐ−ＧａＡｓ層７は４ｎｍ以下に設定する必要がある。
【００２４】
次に格子歪みにより価電子帯のバンドオフセットがシフトすることについて述べる。格子常数の異なる半導体層を堆積すると格子には歪みが生じる。この歪みにより正孔が存在する縮退が応力により解ける。面内が引っ張り歪みの場合には軽い正孔を形成するバンドが伝導帯側にシフトするため、歪みにより価電子帯は伝導帯側にシフトしショットキー障壁高さが低下する。ＩｎＰ基板やそれと同様の格子定数をもつ半導体層上にＧａＡｓを成長させた場合には格子歪みは約４％であり、価電子帯のシフト量は約０．２３ｅＶになり、ショットキー障壁の高さは約０．３３ｅＶに低下する。この障壁高さはｐ型ＩｎＧａＡｓのショットキー障壁の高さである約０．４７ｅＶより低い。
【００２５】
次に本発明によるエミッタ・ベース間のバンドギャップ改善について原理を説明する。前述と同様にｐ−ＩｎＧａＡｓＰ層あるいはｐ−ＩｎＧａＡｓベース層５上にｐ−ＧａＡｓベース層６を疑似格子整合させることにより格子歪みが発生し正孔の縮退が応力により解けるため、価電子帯のバンドギャップが伝導帯側にシフトする。同時に正孔の移動が起こるため伝導帯のバンドギャップも同様に価電子帯側にシフトする現象が起こる。これによりＧａＡｓのバンドギャップは約０．９ｅＶと狭くなりＩｎＰのバンドギャップよりも小さくなり、ベース層として疑似格子整合したＧａＡｓ層を挿入することが可能となる。
【００２６】
前述したようにｐ−ＩｎＧａＡｓＰあるいはｐ−ＩｎＧａＡｓベース層５よりも疑似格子整合をしたｐ−ＧａＡｓベース層６の方が価電子帯のシフトによりｎ−ＩｎＰとのΔＥｖが大きくなる。したがって、価電子帯でのバンドギャップによる障壁が大きくなり正孔の移動が起こりにくくなり、さらにトランジスタ特性の改善が図れる。
【００２７】
【発明の効果】
以上説明したように、本発明によれば抵抗の低減化を行うことができる。また、本発明によればベース・エミッタ間のｐｎ接合においても伝導帯でのΔＥｃが大きくなるため価電子帯での障壁が大きくなってトランジスタ特性を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体装置の構成図
【図２】図１に示した半導体装置のバンドダイアグラムを示す図
【図３】従来の実施の形態における半導体装置の構成図
【図４】図３に示した半導体装置のバンドダイアグラムを示す図
【符号の説明】
１　ＩｎＰ半導体基板
２　ｎ−ＩｎＧａＡｓサブコレクタ層
３　ｎ−ＩｎＰコレクタ層
４　ｎ−ＩｎＧａＡｓ／ｎ−ＩｎＧａＡｓＰコレクタ層
５　ｐ−ＩｎＧａＡｓあるいはｐ−ＩｎＧａＡｓＰベース層
６　ｐ−ＧａＡｓベース層
７　ｎ−ＩｎＰエミッタ層
８　ｎ−ＩｎＧａＡｓエミッタ・コンタクト層
９、１０、１１　金属層

Claims

第１の半導体層と、前記第１の半導体層の上に形成されかつ前記第１の半導体層より引っ張り歪を受ける第２の半導体層と、前記第２の半導体層の上に形成されかつ前記第２の半導体層に対してオーミック接触をする金属層とを有することを特徴とする半導体装置。
前記第１の半導体層がｐ型ＩｎＧａＡｓＰよりなる層であり、前記第２の半導体層がｐ型ＧａＡｓよりなる層であることを特徴とする請求項１記載の半導体装置。
前記金属層が、バイポーラトランジスタのベースに関するオーミック電極であることを特徴とする請求項１記載の半導体装置。