KR101486764B1 - 에피택셜 웨이퍼를 제조하는 방법 및 에피택셜 웨이퍼 - Google Patents

에피택셜 웨이퍼를 제조하는 방법 및 에피택셜 웨이퍼 Download PDF

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Abstract

본 발명은 에피택셜 막을 형성시킨 후의 에피택셜 웨이퍼의 상부 표면 및 배면의 연마 없이 고도로 평탄한 배면을 지닌 에피택셜 웨이퍼를 생산하는 방법을 제공한다. 본 발명에 따라서 에피택셜 웨이퍼(100)를 생산하는 방법은 단부 상에 형성된 사면부(11), 제 1 표면(12b), 제 1 표면(12b)의 반대쪽의 제 2 표면(12a), 및 제 1 표면(12b)과 제 2 표면(12a) 둘 모두 상에서 사면부(11)와 각각 경계를 이루고 있는 에지들(13b 및 13a)을 지니는 반도체 웨이퍼(10)를 제조하는 단계; 롤-오프 영역을 형성시키기 위해서 제 1 표면(12b)의 외주부(14)를 롤링 오프(rolling off)하는데, 제 1 표면(12b)상의 에지(13b)의 위치보다 안쪽의 소정의 위치 P로부터 웨이퍼의 바깥쪽으로 연장되는 외주부를 롤링 오프하는 단계; 및 제 2 표면(12a)상에 제 1 에피택셜 막(20)을 형성시키는 단계를 포함한다.

Description

에피택셜 웨이퍼를 제조하는 방법 및 에피택셜 웨이퍼{METHOD OF PRODUCING EPITAXIAL WAFER AND THE EPITAXIAL WAFER}
본 발명은 에피택셜 웨이퍼를 제조하는 방법 및 에피택셜 웨이퍼에 관한 것이다. 본 발명은 특히, 에피택셜 막을 형성시킨 후에 에피택셜 웨이퍼의 상부 표면 및 배면을 연마하지 않으면서도 고도로 평탄한 배면을 지니는 에피택셜 막을 생성시킬 수 있는, 에피택셜 웨이퍼를 제조하는 방법 및 이에 의해서 제조된 에피택셜 웨이퍼에 관한 것이다.
에피택셜 웨이머는 전형적인 기상 성장에 의해서, 예컨대, 실리콘 기판상에 수 마이크로미터의 두께를 지니는 단결정 실리콘 층(에피택셜 막)를 형성시키는 고품질 웨이퍼이다. 에피택셜 실리콘 웨이퍼는 도펀트, 예컨대, 붕소(B) 또는 인(P)으로 고농도로 도핑된 웨이퍼가 디바이스 제조자의 요청 등에 대응하여 생성될 수 있다는 점이 이점이다.
에피택셜 웨이퍼를 생산하는 종래의 일반적인 방법이 도 8을 참조로 하여 기재될 것이다. 도 8의 (a)는 단부에 사면부(41)가 형성된 반도체 웨이퍼(40)의 단부 근처를 도시하고 있다. 에피택셜 막(50)은 이러한 반도체 웨이퍼(40)(도 8의 (b))의 상부 표면(42a)상에 형성되어 에피택셜 웨이퍼(200)를 형성시킨다. 최근의 에피택셜 성장 기술은 반도체 웨이퍼(40)의 상부 표면(42a)에 대해서 전체에 걸쳐 균일한 두께를 지니는 에피택셜 막(50)을 형성시키는 것을 가능하게 하였다.
그러나, 반도체 웨이퍼(40)의 배면(42b)과 관련하여, 에피택셜 성장이 수행될 때에, 에피택셜 막을 형성시키기 위해서 사용된 반응성 가스가 배면(42b)에 도달하여, 에피택셜 막(60)이 반도체 웨이퍼의 배면(42b)의 외주부(44)에 부착되게 한다. 따라서, 에피택셜 막(50) 자체의 두께가 일정하지만, 웨이퍼 직경 방향에서의 반도체 웨이퍼(40)를 포함한 에피택셜 웨이퍼(200)의 두께 분포는 외주부(44)에 부착된 에피택셜 막(60)의 추가 두께를 포함한 두께 분포이다. 그 결과, 전체 에피택셜 웨이퍼의 평탄도가 악화되는 점에서 문제가 있었다. 특히, 형성된 에피택셜 막(50)의 두께가 증가함에 따라서, 배면(42b)의 외주부(44)에 부착된 에피택셜 막(60)의 두께는 증가한다. 이는 평탄도를 추가로 악화시킨다. 본 명세서에서, 주된 에피택셜 막이 성장하는 벤도체 웨이퍼의 표면 중 하나는 반도체 웨이퍼의 "상부 표면"으로 일컬어지고, 그 반대쪽의 다른 표면은 상기된 바와 같이 반도체 웨이퍼의 "배면"으로 일컬어짐을 주지해야 한다.
최근의 반도체 디바이스의 고집적화와 함께 디자인 룰(design rule)이 더 작아짐에 따라서, 에피택셜 실리콘 웨이퍼와 관련하여 더 심한 평탄도가 요구되고 있다. 추가로, 하나의 웨이퍼로부터 가능한 한 많은 디바이스를 얻는 것이 요망되고, 웨이퍼가 더 큰 직경을 지님에 따라, 웨이퍼의 표면 전체에 걸쳐서, 특히, 웨이퍼의 에지(웨이퍼 단부)에서도 평탄한 모양이 요구되고 있다. 웨이퍼 표면의 평탄도의 측정 제외 범위(에지 제외)는 통상적으로 웨이퍼 에지로부터 3mm이었으며, 계속해서 더 짧아져서 현재는 2mm이고, 1mm로의 추가의 감소도 대체로 요구되고 있다.
이러한 환경하에서, 에피택셜 웨이퍼의 평탄도를 향상시키기 위해서, 특허 문헌 1은 에피텍셜 웨이퍼의 상부 표면 또는 양면을 경면-연마(mirror-polishing)하는 단계가 에피택셜 막을 형성시킨 후에 수행되는 생산 방법을 개시하고 있다. 추가로, 특허 문헌 2 및 특허 문헌 3은 에피택셜 막을 형성시킨 후에 에피택셜 막 표면을 경면-연마하는 기술을 기재하고 있다.
인용 문헌 목록
특허 문헌
특허 문헌 1: JP 04-122023
특허 문헌 2 : JP 2005-209862
특허 문헌 3 : JP 2006-190703
발명의 요약
발명이 해결하고자 하는 과제
사실, 상기 세 개의 종래 특허 문헌에서 개시된 발명은 에피택셜 웨이퍼의 상부 표면 또는 상부 표면과 배면 둘 모두의 기계적인 연마를 가능하게 하고, 이는 에피택셜 웨이퍼의 표면(들)의 평탄도를 향상시킬 수 있다. 특히, 특허 문헌 1에서 언급된 바와 같이, 에피택셜 웨이퍼의 양면이 에피택셜 막을 형성시킨 후에 경면 연마되는 경우에, 도 8의 (b)에 도시된 에피택셜 막(60)은 제거될 수 있으며, 높은 평탄도를 지닌 상부 표면과 배면 둘 모두를 지니는 에피택셜 웨이퍼가 얻어질 수 있다.
그러나, 에피택셜 막 표면은 아주 활성이기 때문에, 에피택셜 막 표면의 연마는 에피택셜 막 표면을 처리함에 의해서 유발되는 결함인 스크레치 또는 PID(연마 유도된 결함: Polishing Induced Defect)을 생성시킬 것이다. 추가로, 에피택셜 웨이퍼를 연마하는 공정 단계는 생산 비용의 증가를 초래한다. 게다가, 에피택셜 웨이퍼의 배면을 경면-연마하기 위해서, 에피택셜 웨이퍼의 배면 상의 표면은 진공 흡착 부재 등을 사용한 흡착에 의해서 에피택셜 막의 상부 표면을 고정시키면서 연마되는 것이 요구된다. 따라서, 흠 또는 접촉 마크가 에피택셜 막의 상부 표면상에 생성되며, 이는 에피택셜 막의 품질의 저하를 초래할 것이다. 따라서, 에피택셜 막을 형성시킨 후에 에피택셜 웨이퍼의 양 표면, 특히 배면을 연마하지 않으면서 외주부를 포함한 배면에 대한 높은 평탄도를 실현시키는 방법에 대한 요구가 있다.
상기 문제를 고려하여, 본 발명의 목적은 에피택셜 막을 형성시킨 후에 에피택셜 웨이퍼의 상부 표면 및 배면을 연마하지 않으면서 얻어질 수 있는 고도로 평탄한 배면을 지닌 에피택셜 웨이퍼를 생산하는 방법을 제공하고, 그에 의해서 얻어질 수 있는 에피택셜 웨이퍼를 제공하는 것이다.
과제를 해결하기 위한 수단
본 발명자들은 다양한 연구를 수행한 후에, 자신들의 사고방식을 바꿔서, 에피택셜 막을 형성시킨 후에 반도체 웨이퍼의 배면의 외주부에 부착된 에피택셜 막을 제거하는 대신에, 반도체 웨이퍼의 배면의 외주부를 인위적으로 미리 롤링 오프(rolling off)시킴으로써 예상된 목적을 달성할 수 있는 가능성에 도달하였다. 그와 같이 하여, 본 발명자들은 본 발명을 완성하였다.
본 발명은 상기 지식 및 연구를 기반으로 하며, 본 발명은 주로 하기 구성요소를 포함한다.
(1) 에피택셜 웨이퍼를 생산하는 방법은 단부 상에 형성된 사면부(beveled portion), 제 1 표면, 제 1 표면의 반대쪽의 제 2 표면, 및 제 1 표면과 제 2 표면 둘 모두 상에서 사면부와 각각 경계를 이루고 있는 에지들을 지니는 반도체 웨이퍼를 제조하는 단계; 롤오프 영역(rolloff region)을 형성시키기 위해서 제 1 표면상의 에지의 위치보다 안쪽의 소정의 위치로부터 웨이퍼의 바깥쪽으로 연장되는 제 1 표면의 외주부를 롤링 오프하는 단계; 제 2 표면상에 제 1 에피택셜 막을 형성시키는 단계를 포함한다.
(2) 상기 (1)번에 따라 에피택셜 웨이퍼를 생산하는 방법에서, 외주부의 롤-오프 양은, 제 1 에피택셜 막이 제 2 표면상에 형성되는 때에, 제 1 표면의 외주부에 부착되는 제 2 에피택셜 막의 막 두께를 기준으로 하여 결정될 수 있다.
(3) 상기 (1)번 또는 (2)번에 따라 에피택셜 웨이퍼를 생산하는 방법에서, 롤링-오프 단계는 연마 공정에 의해서 수행될 수 있다.
(4) 상기 (3)번에 따라 에피택셜 웨이퍼를 생산하는 방법은 반도체 웨이퍼의 제 1 표면과 제 2 표면 중 하나 이상의 표면을 조악-연마(rough-polishing)하는 단계를 추가로 포함할 수 있으며, 그러한 방법에서, 외주부를 연마하는 공정은 조악 연마 단계 후에 수행된다.
(5) 상기 (3)번 또는 (4)번에 따라 에피택셜 웨이퍼를 생산하는 방법은 제 1 에피택셜 막을 형성시키는 단계 전에 반도체 웨이퍼의 적어도 제 2 평면을 마무리-연마(finish-polishing)하는 단계를 추가로 포함할 수 있고, 그러한 방법에서, 외주부를 연마하는 공정은 마무리-연마 단계 전에 수행된다.
(6) 상기 (3)번 내지 (5)번 중 어느 하나에 따라 에피택셜 웨이퍼를 생산하는 방법에서, 외주부를 연마하는 공정은 제 1 표면의 외주부에 상응하는 크기를 지니는 고리형 연마포(ring-shaped polishing cloth)를 사용함으로써 수행될 수 있다.
(7) 상기 (3)번에 따라 에피택셜 웨이퍼를 생산하는 방법은 반도체 웨이퍼의 제 1 표면과 제 2 표면 중 하나 이상을 조악-연마하는 단계, 및 제 1 에피택셜 막을 형성시키는 단계 전에 반도체 웨이퍼의 제 1 표면과 제 2 표면 중 하나 이상을 마무리-연마하는 단계를 추가로 포함할 수 있으며, 그러한 방법에서, 사면부의 경면 연마 공정과 외주부의 연마 공정은 동시에 조악-연마 단계와 마무리-연마 단계 사이에서 수행될 수 있다.
(8) 에피택셜 웨이퍼는 단면부상에 형성된 사면부, 제 1 표면, 제 1 표면의 반대쪽의 제 2 표면, 및 제 1 표면과 제 2 표면 둘 모두 상에서 사면부와 각각 경계를 이루고 있는 에지를 지니는 반도체 웨이퍼; 반도체 웨이퍼의 제 2 표면상에 형성된 3㎛ 이상의 두께를 지니는 제 1 에피택셜 막; 및 제 1 표면의 외주부상에 형성된 제 2 에피택셜 막을 포함하며, 그러한 에피택셜 웨이퍼에서, 적어도 제 1 표면상의 제 2 에피택셜 막의 표면을 포함하는 표면의 평탄도를 나타내는 ESFQR mean 값은 100nm 이하이다.
발명의 유리한 효과
본 발명에 따르면, 에피택셜 막을 형성시키기 전에, 반도체 웨이퍼의 배면의 외주부가 미리 의도적으로 롤링 오프되고, 이어서, 에피택셜 막이 형성된다. 따라서, 본 발명은 에피택셜 막을 형성시킨 후에 웨이퍼의 상부 표면 및 배면을 연마하지 않고도 고도로 평탄한 배면을 지닌 에피택셜 웨이퍼를 제공할 수 있으며, 그러한 에피택셜 웨이퍼를 생산하는 방법을 제공할 수 있다.
도 1은 본 발명에 따라서 에피택셜 웨이퍼를 생산하는 대표적인 방법을 예시하는 개략적인 횡단면도이다.
도 2는, 고리형 연마포를 사용함으로써 연마가 수행되는, 본 발명에 따라서 에피택셜 웨이퍼를 생산하는 방법에서 웨이퍼 배면의 외주부를 연마하는 방법의 예를 예시하는 개략적인 횡단면도이다.
도 3의 (a )및 도 3의 (b)는, 사면부의 경면-연마 공정과 배면의 외주부의 연마 공정이 동시에 수행되는, 본 발명에 따라서 에피택셜 웨이퍼를 생산하는 방법에서 웨이퍼 배면의 외주부를 연마하는 방법의 또 다른 예의 경우를 예시하는 도면이고; 특히, 도 3의 (a)는 웨이퍼의 외주부 인접부의 개략적인 횡단면도이고, 도 3의 (b)는 웨이퍼 및 연마 패드의 개략적인 평면도이다.
도 4의 (a)는 본 발명에 따른 대표적인 에피택셜 웨이퍼를 예시하는 개략적인 횡단면도이고, 도 4의 (b)는 ESFQR을 설명하는 도면이다.
도 5의 (a) 및 도 5의 (b)는 에피택셜 웨이퍼의 배면의 외주부 인접부에서의 높이 프로필(height profile)을 나타내는 그래프이고; 특히, 도 5의 (a)는 실험예 1(비교예)에 의해서 얻은 에피택셜 웨이퍼를 예시하고 있으며; 도 5의 (b)는 실험예 3(실시예)에 의해서 얻은 에피택셜 웨이퍼를 예시하고 있다.
도 6은, 실험예 2에 따른, 반도체 웨이퍼의 상부 표면상에 형성시키고자 하는 제 1 에피택셜 막의 두께와 배면의 외주부에 부착되는 제 2 에피택셜 막의 두께 사이의 관계를 나타내는 그래프이다.
도 7은, 반도체 웨이퍼의 상부 표면상에 형성되는 제 1 에피택셜 막의 두께가 2㎛, 3㎛, 4㎛, 또는 5㎛일 때의, 배면의 외주부의 ESFQR(실험예 1)(비교예), 및 실험예 4에 따라서, 본 발명의 롤-오프 공정(실시예)을 수행한 후에 유사한 방식으로 2㎛, 3㎛, 4㎛, 또는 5㎛의 두께를 지니는 제 1 에피택셜 막이 형성되는 때의, 배면의 외주부의 ESFQR을 나타내는 그래프이다
도 8은 에피택셜 웨이퍼를 생산하는 통상적인 방법을 예시하는 개략적인 횡단면도이다.
구체예의 설명
본 발명이 첨부된 도면을 참조로 하여 이하 더욱 상세히 기재될 것이다. 원칙적으로, 동일한 부품은 동일한 참조 번호로 표시되며, 설명은 반복되지 않을 것이다.
(에피택셜 웨이퍼를 생산하는 방법)
도 1은, 단지 에피택셜 웨이퍼의 단부의 인접부를 예시하면서, 본 발명에 따라서 에피택셜 웨이퍼를 생산하는 대표적인 방법을 예시하는 개략적인 횡단면도이다. 먼저, 반도체 웨이퍼(10)가 제조된다(도 1의 (a)). 반도체 웨이퍼(10)의 예는 와이어 톱(wire saw) 등을 사용하여 단결정 실리콘 잉곳을 슬라이스(slice)로 절단함으로써 얻어진 다음 평탄화 공정, 예컨대, 래핑(lapping) 또는 그라인딩(grinding)으로 처리된 실리콘 웨이퍼를 포함할 수 있다. 이러한 반도체 웨이퍼(10)는 단부에 형성된 사면부(11), 제 2 표면으로서의 상부 표면(12a), 상부 표면(12a)의 반대쪽의 제 1 표면으로서의 배면(12b) 및 사면부(11)과 표면(12a 및 12b) 사이에서 각각 경계를 형성하는 표면 (12a 및 12b)상의 에지(13a 및 13b)를 지닌다. 단부를 사면화(beveling)한 후에, 반도체 웨이퍼(10)는 조악-연마될 수 있다.
반도체 웨이퍼의 표면(12a 및 12b) 중 하나 이상, 바람직하게는 둘 모두가 조악-연마될 수 있다. 조악-연마는 래핑 또는 그라인딩에 의해서 도입된 가공 변형층(working strain layer)을 제거하고 표면 상태(평탄도)를 조절할 목적으로 수행되는 경면-연마 공정이다. 예를 들어, 반도체 웨이퍼를 수용하기 위한 캐리어, 및, 그러한 캐리어가 샌드위치되고 폴리우레탄과 같은 경질 연마포가 각각 부착되어 있는 상부 플레이트와 하부 플레이트를 포함하는 양면 연마 장치가 사용되어 웨이퍼의 두 표면 모두를 경면-연마하여 평탄한 모양을 생성시킨다. 경면-연마 동안에, 30nm 내지 100nm의 평균 입경을 지니는 유리 연마 입자(free abrasive grain)(콜로이드성 실리카, 다이아몬드 연마 입자, 또는 알루미나 연마 입자 등)을 함유하는 연마 슬러리가 연마되는 표면상에 공급된다. 조악-연마 단계는 다양한 종류의 연마포 및 다양한 크기를 지니는 유리 연마 입자를 함유하는 조악-연마 용액을 사용하여 수행될 수 있으며, 연마되는 실리콘 웨이퍼의 표면상의 연마량은, 예를 들어, 2 또는 3 단계로 분리되어 처리된다.
그 후에, 사면부(11)가 경면-연마될 수 있다. 사면부(11)는 조악-연마 단계 전에 경면-연마될 수 있음을 주지해야 한다. 에칭된 웨이퍼는 그러한 웨이퍼를 회전시킬 뿐만 아니라 연마 용액을 공급하면서, 에칭된 웨이퍼의 단부를 연마포상에 지지시킴으로써 경면 연마된다. 연마포의 종류는 제한되지 않는다. 예를 들어, 단층 연마포, 또는 스펀지층이 연마포 층의 배면에 형성되어 있는 이층 연마포가 사용될 수 있다. 단층 연마포와 이층 연마포의 연마포층으로서, 예를 들어, 합성 수지 발포체, 예컨대, 우레탄 발포체로 구성된 연마포, 폴리에스테르 섬유로 제조된 부직포가 우레탄 수지에 함침된 경질 벨루어(velour) 타입의 연마포, 또는 우레탄 수지가 부직포 기재 섬유상에 발포된 스웨이드 패드(suede pad)가 있다. 연마포에 공급되는 연마액(연마제)로서, 유리 연마 입자, 예컨대, 발열 실리카 또는 콜로이드성 실리카가 분산된 알칼리 용액이 사용될 수 있다.
다음으로, 반도체 웨이퍼(10)의 표면 중 한 표면인 배면(12b)의 외주부(14)가 롤링 오프되고; 그에 따라서, 이러한 외주부(14)는 롤-오프 영역으로서 정의된다(도 1의 (b)). 배면(12b)의 외주부(14)는, 도 1의 (a)에 도시된 바와 같이, 배면(12b)상의 에지(13b)의 위치보다 안쪽의 소정의 위치 P로부터 웨이퍼의 바깥쪽으로 연장되는 영역이다. 롤 오프 영역으로서 정의된 외주부(14)의 크기 및 롤-오프 양이 이하 기재될 것이다. 본원에서 "롤 오프 양"은 도 1의 (b)에 도시된 바와 같이 웨이퍼를 롤링 오프시킨 후의 웨이퍼의 배면(12b)의 에지(13c)의 위치와 롤-오프되지 않은 평탄한 배면(12b)의 에지(13b)의 위치(도 1의 (a) 참조) 사이의 두께 방향에서의 차이의 크기(차이 t)을 의미한다.
후속하여, 제 1 에피택셜 막(20)을 형성시키는 단계 전에, 마무리-연마가 수행되어 롤 오프된 반도체 웨이퍼(10)의 상부 표면의 표면 조도를 감소시킬 수 있다. 마무리-연마는 실리콘 웨이퍼의 평탄도를 조절하기 위한 연마, 예컨대, 조악-연마와는 다르며, 웨이퍼 표면상의 약간의 기복(undulation) 및 헤이즈 수준(haze level)을 감소시키기 위해서 수행된다. 마무리 연마는 연마되는 표면에 연마 슬러리를 공급하면서 회전하는 연질 연마포상에 연마되는 반도체 웨이퍼(10)의 표면을 지지시킴으로써 수행되는 경면 연마에 상응한다. 예를 들어, 단일 웨이퍼 연마 장치가 사용될 수 있거나, 복수의 실리콘 웨이퍼를 동시에 연마하는 회분식(batch) 연마 장치가 사용될 수 있다. 자연적으로, 반도체 웨이퍼 표면(12a) 만을 위한 단면 연마 또는 상부 표면(12a)과 배면(12b)을 동시에 가공하는 양면 연마가 수행될 수 있다. 추가로, 마무리-연마는 다양한 종류의 연마포 또는 다양한 조성을 지니는 연마 슬러리를 사용하는 복수의 스테이지로 수행될 수 있다. 마무리-연마에서, 유리 연마 입자를 함유하는 알칼리 수용액이 마무리 연마액으로서 사용될 수 있다. 예를 들어, 유리 연마 입자, 예컨대, 콜로이드성 실리카(연마 입자), 다이아몬드 연마 입자, 또는 알루미나 연마 입자가 혼합된 알칼리 수용액이 사용될 수 있다. 따라서, 연마되는 실리콘 웨이퍼의 표면은 주로 유리 연마 입자에 기인한 기계적인 그라인딩 작용에 의해서, 그리고, 알칼리의 화학적 작용에 의해서 연마된다. 마무리 연마액을 위해서 사용된 알칼리 수용액에 첨가된 유리 연마 입자의 평균 입자 크기는 연마 입자 응집체를 형성하지 않는 입자 크기의 범위에서 선택될 수 있으며, 평균 입자 크기는 바람직하게는 10nm 내지 50nm일 수 있다. 마무리-연마를 위한 연마포로서, 폴리우레탄과 같은 조악-연마를 위한 경질 연마포와는 달리, 연질 연마포가 적합하다. 특히, 벨루어 타입 또는 스웨이드 타입이 사용될 수 있다. 벨루어 타입 연마포는 다공성 시트 재료의 입체적 구조를 지니는 단층 구조를 지닌 소위 부직포이다. 스웨이드 타입 연마포는 합성 섬유와 특수 합성 고무의 입체 구조를 지닌 부직포의 기본 층과, 많은 미세 기공이 형성된 우수한 마모 내성의 폴리머 수지, 예컨대, 폴리에스테르 수지, 폴리에테르 수지 또는 폴리카르보네이트 수지의 표면층으로 구성되는, 어떤 의미에서는, 산업 재료용의 인조 피혁이다.
이어서, 제 1 에피택셜 막(20)은 배면(12b)의 반대쪽의 다른 표면인 상부 표면(12a)상에 형성된다(도 1의 (c)). 에피택셜 성장에서, 실리콘 웨이퍼는 웨이퍼의 상부 표면과 배면이 수평이 되도록 서셉터(susceptor)에 횡으로 세팅된다. 다음으로, 실리콘 웨이퍼의 표면상의 자연 산화막 또는 입자를 제거하기 위해서, 수소 가스가 챔버에 공급되어 1150℃에서 60초 동안 수소 베이크(hydrogen bake)을 수행한다. 그 후에, 캐리어 가스(H2 가스), 공급원 가스(예컨대, 실리콘 테트라클로라이드, 모노실란(SiH4), 트리클로로실란(SiHCl3), 또는 디클로로실란(SiH2Cl2)), 및 도펀트 가스(예컨대, 디보란(B2H6) 또는 포스핀(PH3))이 챔버내로 공급되어, 1000℃ 내지 1150℃에서 가열된 실리콘 웨이퍼의 표면상에 2 내지 100 ㎛ 두께의 에피택셜 막을 설장시킨다.
이러한 시점에서, 제 1 에피택셜 막(20)을 형성시키기 위해서 사용된 반응성 가스는 반도체 웨이퍼(10)의 배면(12b)에 도달하여, 제 2 에피택셜 막(30)이 롤-오프 영역으로 정의되는 반도체 웨이퍼의 배면(12b)의 외주부(14)에 부착된다. 통상적으로, 도 8의 (b)에 도시된 바와 같이, 에피택셜 막(60)이 배면의 외주부(44)상에 형성되는 때에, 에피택셜 웨이퍼(200)의 배면의 평탄도는 악화됨을 주지해야 한다. 그러나, 본 발명의 생산 방법에서, 반도체 웨이퍼의 배면(12b)의 외주부(14) 만이 제 1 에피택셜 막(20)을 형성시키기 전에 미리 의도적으로 롤링 오프되고, 그 후에 제 1 에피택셜 막(20)이 형성된다. 따라서, 제 2 에피택셜 막(30)이 롤-오프 영역인 외주부(14)에 부착된다. 이는 제 1 에피택셜 막(20)을 형성시킨 후에 웨이퍼의 배면(12b)을 연마하지 않으면서도 에피택셜 웨이퍼(100)의 배면에 대한 높은 평탄도를 제공한다. 따라서, 외주부 상에서도, 균일한 두께 상태, 즉, 높은 평탄도를 지니는 에피택셜 웨이퍼(100)가, 에피택셜 웨이퍼(100)의 상부 표면 및 배면을 연마하지 않으면서도, 얻어질 수 있다.
외주부(14)의 롤-오프 양은 바람직하게는, 제 1 에피택셜 막(20)이 반도체 웨이퍼(10)의 상부 표면(12a)상에 형성되는 때에, 배면(12b)의 외주부(14)에 부착되는 제 2 에피택셜 막의 막 두께를 기준으로 하여 결정된다. 이는 제 2 에피택셜 막(30)의 표면(31)이 반도체 웨이퍼의 배면(12b)과 같은 높이가 되게 하고, 이는 또한 에피택셜 웨이퍼(100)의 배면의 평탄도를 증가시킬 수 있다.
구체예가 이하 기재될 것이다. 도 8의 (b)에 도시된 바와 같이, 에피택셜 막은 배면의 외주부를 롤링 오프시키지 않으면서 형성되는 때에, 배면의 외주부(44)에 부착되는 에피택셜 막(60)의 최대 막 두께는 최대 막 두께 s로 일컬어진다. 반응성 가스가 상부 표면으로부터 배면에 도달하고 그 위를 흘러가기 때문에, 배면의 외주부(44)에 부착되는 에피택셜 막의 최대 막 두께 s는 웨이퍼 배면의 외주부(44)의 에지 위치에서 관찰된다. 이를 고려하여, 롤-오프 양 t는 최대 막 두께 s와 동일하게 설정된다. 달리 표현하면, 상기 최대 막 두께 s는 에피택셜 웨이퍼를 생산하는데 있어서 제 1 에피택셜 막(20)의 에피택셜 조건하에 사전에 실험적으로 밝혀지며, 배면(12b)의 외주부(14)가 실험적으로 밝혀진 최대 막 두께 s와 동일한 롤-오프 양으로 롤링 오프된다. 참조 번호(43a 및 43b)는 반도체 웨이퍼(40)의 표면(42a 및 42b)의 에지를 나타내며, Q는 에피택셜 막(60)이 부착되는 외주부의 가장 안쪽 위치를 나타낸다.
구체예를 더욱 상세히 설명하자면, 반도체 웨이퍼(10)의 상부 표면(12a)상에 형성되는 제 1 에피택셜 막(20)의 막 두께와, 제 1 에피택셜 막(20)이 형성되는 때에 배면(12b)의 외주부에 부착되는 제 2 에피택셜 막(30)의 최대 막 두께 s 사이에는 직접적인 상관관계가 있다. 따라서, 그러한 상관관계는 사전에 밝혀지며 표로 만들어져서, 에피택셜 웨이퍼(100)를 생산하는데 있어서 형성되는 제 1 에피택셜 막(20)의 막 두께에 따라 적합한 롤-오프 양이 선택될 수 있게 한다.
추가로, 에피택셜 막(60)이 부착되는 외주부의 가장 안쪽 위치 Q는 일반적으로, 에피택셜 성장 조건에 좌우되기도 하지만, 배면상의 에지(13b)로부터 5mm 이하 떨어진 영역에 있다. 그에 따라서, 롤-오프 영역으로서 정의되는 외주부(14)는 배면상의 에지(13b)로부터 5mm 이하 떨어진 영역일 수 있다. 따라서, 도 1의 (a)에서의 배면(12b)의 소정의 내부 위치 P는 배면측 상의 에지(13b)로부터 5mm 이하 떨어진 영역에 있다. 그러한 이유는, 일반적인 에피택셜 조건에 따르면, 제 2 에피택셜 막(30)이 배면측 상의 에지(13b)로부터 5mm 이하 떨어진 영역에 부착되며, 만약, 제 2 에피택셜 막(30)이 부착되지 않은 영역이 또한 롤링 오프되면, 배면(12b)의 평탄도가 악화되고, 이것이 디바이스에 악영향을 줄 것이기 때문이다. 반드시 그러한 것은 아니지만, 보다 정밀한 평탄도가 요망되는 경우에, 소정의 장치내의 에피택셜 조건하에 Q의 위치가 롤-오프 양과 유사하게 사전에 미리 실험적으로 밝혀져서 위치 P가 실험적으로 밝혀진 Q의 위치에 상응하도록 롤링 오프될 수 있음을 주지해야 한다.
롤-오프 영역은 반도체 웨이퍼의 배면(12b) 상의 사면부(11)에 인접하여 형성됨을 주지해야 한다. 여기서, 사면부(11)은 웨이퍼의 직경 방향 및 두께 방향으로 수백 마이크로미터 정도의 범위로 연장되어 있다. 한편, 롤-오프 영역은 상기 기재된 바와 같이 직경 방향으로 수 밀리미터 정도인 5mm 이하의 폭을 지니면서, 롤-오프 양은 약 50nm 내지 500nm 범위에 있다. 따라서, 웨이퍼 직경 방향에 관한 사면부(11)의 경사는 롤-오프 영역인 외주부(14)의 경사보다 실제로 휠씬 더 크다. 이러한 상황을 고려하여, 도 1을 포함한 모든 횡단면도에서, 가시적 방법으로 웨이퍼 직경 방향에 관해서 외주부(14)의 경사를 보이게 하기 위해서, 웨이퍼는 두께 방향에서 상당히 확대된다. 따라서, 사면부(11)가 웨이퍼 직경 방향에 거의 수직인 것으로 예시된다. 사면부(11)는 디바이스 제작을 위해서 사용되지 않는 영역이기 때문에, 도 1을 포함한 모든 도면에서, 사면부(11)에 부착되는 에피택셜 막은 생략된다.
(롤링-오프 공정 방법)
롤링-오프 공정은 바람직하게는 외주부를 연마하는 공정에 의해서 수행된다. 이러한 공정은 반도체 웨이퍼(10)의 배면(12b)에 가공 손상 등을 유발시키지 않으면서 상기 기재된 나노미터 정도 범위의 롤-오프 양으로 롤-오프 영역이 형성되게 한다. 롤-오프 공정에 사용되는 연마포는 상기 사면부의 경면-연마에 사용되는 연마포와 동일할 수 있다.
예를 들어, 반도체 웨이퍼(10)는 회전 중심으로서 웨이퍼의 중심에 대해서 회전하는 스테이지 상에 고정된다. 반도체 웨이퍼(10)를 회전시키는 동안에, 연마 부재가 배면(12b)의 외주부(14)상에 지지되어 외주부만을 연마한다. 반도체 웨이퍼(10)의 회전은 웨이퍼의 전체 외주부가 동일한 폭으로 균일하게 연마되게 한다. 추가로, 롤-오프 양 t는 반도체 웨이퍼상의 연마 부재를 지지함으로써 가해진 압력 및 연마 시간에 의해서 조절될 수 있다. 또한, 롤-오프 영역의 폭은 압력과 연마 시간 외에 반도체 웨이퍼(10)에 대한 연마 부재의 각도에 의해서 조절될 수 있다.
바람직하게는, 본 발명에서, 상기 기재된 공정 단계의 순서에서와 같이, 반도체 웨이퍼(10)의 표면(12a 및 12b) 중 하나 이상, 바람직하게는 그들 둘 모두를 조악-연마하는 단계 후에, 외주부(14)를 연마하는 공정, 즉, 롤-오프 공정이 수행된다. 그 이유는 조악-연마의 그라인딩 양은 5mm 내지 30mm 만큼 아주 크지만 롤-오프 양은 약 50nm 내지 500nm이므로, 롤-오프 영역이 상기 공정 순서에서 조악-연마에 의해서 제거되지 않기 때문이다.
추가로, 상기 언급된 공정 순서에서와 같이, 반도체 웨이퍼(10)의 적어도 상부 표면(12a) 또는 상부 표면과 배면(12a와 12b) 둘 모두를 마무리-연마하는 단계가 제 1 에피택셜 막(20)을 형성시키는 단계 전에 수행될 수 있고(도 1의 (c)), 롤-오프 공정인 외주부(14)를 연마하는 공정이 바람직하게는 마무리-연마 단계 전에 수행된다. 이러한 공정 순서가 바람직한데, 그 이유는 상기 순서가 최종 마무리-연마에 주어지는 웨이퍼 표면(에피택셜 성장에 주어지는 표면)에 대한 연마 슬러리의 비산으로 인한 품질 저하를 유발시키지 않을 것이기 때문이다. 대안적으로, 반도체 웨이퍼 표면은 그에 슬러리 비산 방지 판 등을 부착시켜서 최종 마무리 연마 후에 외주부(14)를 연마하는 공정을 수행하도록 고안될 수 있다.
이하, 배면의 외주부(14)를 연마하는 공정 방법의 두 가지 구체예가 기재될 것이다.
도 2는 본 발명에 따라서 에피택셜 웨이퍼를 생산하는 방법에서 웨이퍼 배면의 외주부를 연마하는 방법의 예를 예시하는 개략적인 횡단면도이다. 도 2에 도시된 장치는, 반도체 웨이퍼(10)의 외주부(14)를 연마하기 위해서, 반도체 웨이퍼(10)를 고정하고 중심축에 대해서 회전하는 회전 스테이지(2) 및 외주부(14)에 상응하는 크기를 지니는 고리형 연마포(1)를 포함한다. 고리형 연마포(1)는 배면의 에지로부터 약 2mm 내지 5mm의 영역만을 연마한다. 고리형 연마포(1)는 웨이퍼(10)의 회전 방향과 반대 방향으로 회전한다. 고리형 연마포(1)를 사용하면, 고리형 연마포(1)가 웨이퍼의 외주부상에 균일하게 지지되며, 이는 웨이퍼(1)의 일부상의 응력 집중을 방지한다.
도 3은 본 발명에 따라서 에피택셜 웨이퍼를 생산하는 방법에서 웨이퍼 배면의 외주부를 연마하는 또 다른 예를 예시하는 도면이다. 상기 기재된 방법에서, 사면부(11)의 경면-연마는, 본 발명의 롤-오프 공정과는 별도로, 반도체 웨이퍼를 조악-연마하는 단계 전에 또는 그 후에 수행된다. 도 3에 도시된 장치를 사용하는 방법에서, 사면부(11)의 경면-연마 공정과 외주부(14)의 연마 공정, 즉, 롤-오프 공정이 동시에 반도체 웨이퍼를 조악-연마하는 단계와 마무리-연마 단계 사이에서 수행된다.
도 3의 (a) 및 도 3의 (b)는 이러한 방법을 개략적으로 나타내는 도면이다. 연마 패드(3)는 배면(12b)의 외주부(14)를 연마(롤링 오프)하는 연마 패드이다. 연마 패드(4, 5, 및 6)는 사면부(11)의 경면-연마를 위한 연마 패드이다. 연마 패드(4)는 반도체 웨이퍼(10)의 상부 표면을 연마하기 위한 것이고, 연마 패드(6)는 반도체 웨이퍼(10)의 하부 표면을 연마하기 위한 것이고, 연마 패드(5)는 반도체 웨이퍼(10)의 정점(최외각 단부)을 연마하기 위한 것이다. 도 3의 (a)는 반도체 웨이퍼에 대한 각각의 연마 패드의 각도를 더 이해하기 쉽게 하는 예시이다. 실제로, 이들 4개의 연마 패드는 외주부(14)상에 상이한 원주 위치로, 예를 들어, 도 3의 (b)에 도시된 바와 같이 반도체 웨이퍼의 외각 주변부를 4등분으로 나눔으로써 얻어진 영역들의 각각에 배열되어서, 4개의 연마 패드(3, 4, 5 및 6)가 반도체 웨이퍼(10)의 배면의 외주부(14)와 접촉되게 한다. 그래서, 사면부(11)의 가공, 사면부(11)의 경면-연마, 및 배면의 외주부(14)의 연마가 회전 스테이지를 사용하여 반도체 웨이퍼를 회전시킴으로써 동시에 수행될 수 있다. 추가로, 그러한 장치가 또한 바람직한데, 그 이유는 그러한 장치가 웨이퍼의 사면부(11)를 경면-연마하는 통상의 장치의 작은 변경에 의해서 얻어질 수 있기 때문이다.
(에피택셜 웨이퍼)
앞서 기재한 생산 방법에 의해서 얻어질 수 있는 에피택셜 웨이퍼(100)가 도 4를 참조로 하여 기재될 것이다. 에피택셜 웨이퍼(100)는 단부에 형성된 사면부(11), 제 2 표면으로서의 상부 표면(12a), 상부 표면(12a)의 반대쪽의 제 1 표면으로서의 배면(12b), 및 표면(12a 및 12b) 상에서 사면부(11)와 각각의 표면(12a 및 12b) 사이의 경계를 형성하는 에지(13a 및 13b)를 지닌 반도체 웨이퍼(10); 반도체 웨이퍼(10)의 상부 표면(12a)상에 형성되는 3㎛ 이상의 두께를 지닌 제 1 에피택셜 막(20); 및 배면(12b)상의 외주부(14)상에만 형성되는 제 2 에피택셜 막(30)을 포함한다. 배면(12b)상에 부착된 제 2 에피택셜 막(30)의 존재에도 불구하고, 배면(12b)상의 적어도 제 2 에피택셜 막 표면(31)을 포함하는 표면의 평탄도인 ESFQRmean 값이 특징적으로 100nm 이하인데, 그 이유는 외주부(14)가 롤-오프 영역을 포함하기 때문이다.
여기서, 표면(12a)상에 형성된 제 1 에피택셜 막(20)의 막 두께가 아주 얇은 경우에, 그에 따라서 소량의 제 2 에피택셜 막(30)이 배면의 외주부(14)에 부착된다. 따라서, 비교적 평탄한 배면이 본 발명의 생산 방법의 적용 없이 얻어질 수 있다. 그러나, 제 1 에피택셜 막(20)이 3㎛ 이상의 두께로 그 위에 형성될지라도, 에피택셜 웨이퍼(100)는 특징적으로 100nm 이하의 ESFQRmean 값을 지닌다.
ESFQR(Edge flatness metric, Sector based, Front surface referenced, least sQuares fit reference plane, Range of the data within sector)은 여기서 웨이퍼의 전체 외주 영역 상에 형성된 팬(fan)-모양 영역(섹터) 내부에서 측정된 SFQR을 의미한다. ESFQRmax는 웨이퍼상의 모든 섹터의 ESFQR 중 최대치를 의미한다. ESFQRmean는 모든 섹터의 ESFQR의 평균값이다. 본 발명에 의해서 설정된 ESFQR은 평탄도 측정 장치(KLA-Tencor corporation에 의해서 제작된 Wafer Sight)를 사용하여 웨이퍼의 전체 주변부를 직경 방향으로 30mm의 섹터 길이를 지니는 72개의 섹터로 고르게 나눔으로써 얻어진 섹터에서 측정한 값(사이트 크기)이다. 측정 배제 범위(에지 배제: Edge Exclusion)는 여기서 1mm임을 주지해야 한다(도 4의 (a) 참조). 도 4의 (b)는 ESFQR을 계산하기 위한 섹터들의 모양을 예시하는 평면도이다. 외주부의 팬-모양 영역은 ESFQR를 측정하기 위한 영역이다. ESFQRmean은 사면부(11)를 제외한 반도체 웨이퍼의 외주부의 평탄도를 나타내는 지표이다.
SFQR (Site Front Least Squares Range: 형상오차)는 사이트의 각각에 대해서 얻은 값이며, 이는 설정된 사이트에서 최소제곱 방법을 사용한 데이터 계산에 의해서 얻어지는 사이트내의 기준 평면으로부터의 양(+)의 측과 음(-)의 측 둘 모두의 최대 변위량의 절대값의 합임을 주지해야 한다. 양의 측은 주 표면을 위로 향하게 하여 수평으로 놓인 웨이퍼의 상부 측을 의미하며, 음의 측은 유사한 방식으로 놓인 웨이퍼의 하부 측을 의미한다.
본 발명은 상기 설명에서 단지 전형적인 구체예의 예를 나타내기 위해서 기재되었다. 본 발명은 이들 구체예로 한정되는 것이 아니며, 다양한 변화가 본 발명의 범위내에서 이루어질 수 있다.
실시예
(실험예 1: 비교예)
본 실험예에서는, 에피택셜 성장에 의해서 야기된 웨이퍼의 배면의 평탄도에서의 악화 정도를 검사하기 위해서 하기 실험을 수행하였다. 먼저, 직경이 300mm이고 상부 표면 및 배면 그리고 사면부가 경면-연마된 실리콘 웨이퍼(결정 배향(100), p-타입)을 제조하였다. 특히, 양면 연마 장치를 사용하여 실리콘 웨이퍼의 상부 표면 및 배면을 경면-연마(조악-연마)한 후에, 단면 연마 장치를 사용하여 실리콘 웨이퍼의 상부 표면으로부터 0.5mm의 실리콘 웨이퍼를 제거하는 마무리-연마를 수행하였다.
먼저, 실리콘 웨이퍼를 단일의 웨이퍼 에피택셜 장치 내의 서셉터상에 올려 놓고 수소 가스를 챔버내로 공급하여 1150℃의 온도에서 60초 동안 수소 베이크(hydrogen bake)를 수행하였다. 이어서, 성장 공급원 가스(트리클로로실란) 및 도펀트 가스(디보란)을 캐리어 가스인 수소 가스와 함께 챔버내로 공급하여, 실리콘 웨이퍼 표면상에 5㎛ 두께의 제 1 에피택셜 막을 형성시키기 위해서 1150℃의 온도에서 에피택셜 성장을 수행하였다. 그에 따라서, 에피택셜 실리콘 웨이퍼가 형성되었다.
다음으로, 도 5의 (a)는 평탄도 측정 장치(KLA-Tencor Corporation에 의해서 제작된 WaferSight)를 사용하여, 제작 생산된 에피택셜 실리콘 웨이퍼의 배면의 평탄도를 측정한 결과를 도시하고 있다. 기준면은 반경 방향으로 배면의 중심으로부터 139mm 내지 143mm 영역에서의 기판의 높이로서 결정되었다. 도 5의 (a)는 평탄도가 에피택셜 웨이퍼의 배면의 외주부에서 악화됨을 나타내고 있다(웨이퍼 중심으로부터의 거리가 145mm 이상인 경우)
(실험예 2)
다음으로, 본 실험예에서, 반도체 웨이퍼의 표면상에 형성된 제 1 에피택셜 막의 막 두께와 제 1 에피택셜 막을 형성시킴으로써 배면의 외주부에 부착되는 제 2 에피택셜 막의 막 두께 사이의 관계를 시험하였다. 실험예 1에서, 5㎛ 두께의 에피택셜 막이 실리콘 웨이퍼 표면상에 형성되었고; 본 실험예에서는, 에피택셜 막을 형성시키는 시간을 조절함으로써 다양한 막 두께를 지니는 제 1 에피택셜 막을 지니는 에피택셜 웨이퍼를 생성시켰다. 이때, 막 형성 시간을 제외한 에피택셜 조건은 실험예 1과 동일한 것으로 설정하였다.
각각의 에피택셜 웨이퍼의 배면의 외주부에 부착된 제 2 에피택셜 막의 막 두께는 배면상의 에지 위치보다 각각 1mm 및 2mm 안쪽의 웨이퍼 내부 위치에서 측정하였다. 도 6은 반도체 웨이퍼의 상부 표면상에 형성된 제 1 에피택셜 막의 막 두께와 배면의 외주부에 부착되는 제 2 에피택셜 막의 막 두께 사이에서 얻은 관계를 도시하고 있다. 도 6은 배면의 외주부에 부착되는 제 2 에피택셜 막의 막 두께는 반도체 웨이퍼의 상부 표면상에 형성된 제 1 에피택셜 막의 막 두께와 직접적인 상관관계가 있음을 나타내고 있다.
배면의 외주부에 부착되는 제 2 에피택셜 막의 두께는 수십 내지 수백 나노미터 정도이기 때문에, FT-IR(푸리에 변환 적외선) 계측 막 두께 측정 장치를 사용하여 두께를 측정하는 것은 어렵다는 것을 주지해야 한다. 따라서, 본 실험예에서, 측정은 이하 기재된 바와 같이 수행된다. 먼저, FT-IR 계측 막 두께 측정 장치(Nanometrics Incorporated에 의해서 제작된 QS3300 EG)를 사용하여 실리콘 웨이퍼의 상부 표면 측 상의 제 1 에피택셜 막의 막 두께 분포를 측정하고, 이를 최초 값으로 설정한다. 그 후에, 에피택셜 웨이퍼를 역전시켜서 제 1 에피택셜 막의 성장 조건과 동일한 조건하에 실리콘 웨이퍼의 배면 측 상에 에피택셜 막을 형성시켰다. 이는 제 2 에피택셜 막이 실리콘 웨이퍼의 상부 표면상에서 성장한 제 1 에피택셜 막의 외주부상에 또한 형성되게 한다. 실리콘 웨이퍼의 상부 표면상에서 성장한 제 1 에피택셜 막과 제 2 에피택셜 막의 두께를 포함한 에피택셜 막의 두께를 측정하였으며, 제 2 에피택셜 막(30)의 두께는 생성된 값과 최초 값 사이의 차이를 계산함으로써 얻을 수 있다.
(실험예 3: 실시예)
본 실험예에서, 다음 실험을 수행하여 본 발명의 롤-오프 공정에 의한 평탄도를 개선시키는 효과를 평가하였다. 먼저, 실험예 2의 측정 결과로부터, 실험예 1과 동일한 조건하에서 에피택셜 성장(도 8의 (b)에서 도시된 최대 막 두께 s)이 수행되었을 때의 배면의 에지 위치상에서 성장한 제 2 에피택셜 막의 막 두께가 밝혀졌다. 이어서, 롤-오프 양(도 1의 (b)에 도시된 롤-오프 양 t)이 두께 s와 동일하게 되는 연마 조건하에, 배면의 외주부만을 롤링 오프하는 연마-공정이 수행되었다.
특히, 실리콘 웨이퍼의 배면이 도 3의 (a) 및 도 3의 (b)에 도시된 바와 같은 사면부를 경면-연마하기 위한 경면-연마 장치를 사용하여 흡착에 의해서 실리콘 웨이퍼의 배면을 고정하였다. 웨이퍼를 소정의 속도로 회전시키고, 동시에, 연마 헤드의 각도를 조절하면서, 콜로이드성 실리카를 함유하는 알칼리 수용액의 연마제를 공급하여 실리콘 웨이퍼의 배면상의 외주부상에 연마포로 피복된 연마 헤드를 지지시킴으로써 경면-연마를 수행하였다. 여기서, 연마 조건은 다음과 같다. 경면-연마 공정은 연마포를 웨이퍼의 수평 표면에 대해서 15°의 각도로 경사지게 함으로써 에지 위치로부터 실리콘 웨이퍼의 배면 상의 5mm 내부 위치에 이르는 영역에 대해서 2분 동안 수행되었다.
다음으로, 롤링 오프된 실리콘 웨이퍼의 표면이 경면 연마 공정에 의해서 마무리-연마되고 세정(RCA 세정)되었다. 그 후에, 실험예 1과 동일한 조건하에 에피택셜 성장을 수행하여 실리콘 웨이퍼 표면상에 5mm 두께의 에피택셜 막을 형성시켰다. 도 5의 (b)는 실험예 1과 동일한 조건하에 평탄도를 측정한 결과를 나타내고 있다. 따라서, 실험예 3(실시예)에 의해서 제작된 에피택셜 실리콘 웨이퍼의 배면은 실험예 1(비교예)에 의해서 제작된 에피택셜 실리콘 웨이퍼의 평탄도보다 더 평탄한 것으로 밝혀짐이 입증하고 있다. 게다가, 이러한 생산 방법은 에피택셜 막의 상부 표면 및 배면의 연마를 포함하지 않기 때문에, 연마 공정에 의해서 유발된 배면상의 PID 결함뿐만 아니라 표면상에 남는 흠 또는 흡착 마크가 없는 높은 등급의 에피택셜 실리콘 웨이퍼를 제공할 수 있다.
(실험예 4)
본 실험예에서, 이하 실험을 수행하여 본 발명의 롤-오프 공정이 있거나 없는 경우의 제 1 에피택셜 막의 두께 변화에 따른 배면의 외주부의 평탄도 차이를 시험하였다.
먼저, 비교예로서, 실험예 1(비교예)에서 사용된 실리콘 웨이퍼와 동일한 명세를 지니는 실리콘 웨이퍼에 대해서, 에피택셜 막을 형성시키는 시간을 조절하여 다양하게 변화된 두께를 지니는 제 1 에피택셜 막을 지닌 에피택셜 웨이퍼를 형성시켰다. 본 경우에, 막 형성 시간을 제외하고는, 실험예 1과 동일한 에피택셜 조건이 이용되었다. 특히, 2㎛, 3㎛, 4㎛ 및 5㎛의 제 1 에피택셜 막의 4 가지의 막 두께 표준 각각에 대해서 25개의 에피택셜 실리콘 웨이퍼를 생산하였다.
다음으로, 실시예로서, 제 1 에피택셜 막의 막 두께가 2㎛, 3㎛, 4㎛ 및 5㎛인 경우의 롤-오프 양은 실험예 2에서 밝혀진 상관관계를 기준으로 하여 밝혀졌으며, 각 두께당 25개의 실리콘 웨이퍼를 실험예 3과 동일한 가공 공정으로 배면에 대한 롤-오프 공정에 가하였다. 그 후에, 에피택셜 실리콘 웨이퍼를 형성시키기 위한 상기 비교예와 유사한 방식으로 제 1 에피택셜 막을 형성시켰다.
실시예에 의해서 얻은 100개의 에피택셜 웨이퍼와 비교예에 의해서 얻은 100개의 에피택셜 웨이퍼에 대해서, 배면의 외주부의 ESFQR을 상기 방법에 의해서 측정하였다. 결과를 도 7에 도시한다. 도 7로부터 자명한 바와 같이, 실시예에 의해서 얻은 에피택셜 실리콘 웨이퍼는 제 1 에피택셜 막의 두께와 무관하게 100nm 이하의 ESFQRmean 값을 달성하는 것으로 밝혀졌다. 반면, 비교예에 의해서 얻은 에피택셜 실리콘 웨이퍼는 제 1 에피택셜 막의 막 두께에 상당히 영향을 받았다. 이들 중 일부는 2㎛ 두께 에피택셜 설정에서 100nm 이하의 ESFQRmean 값을 달성하였지만, 3㎛ 이상의 두께에 대한 에피택셜 성장에서는 100nm 이하의 ESFQRmean 값을 달성하는 것이 불가능한 것으로 밝혀졌다.
산업상 이용 가능성
본 발명에 따르면, 반도체 웨이퍼의 배면의 외주부가 에피택셜 막을 형성시키기 전에 미리 의도적으로 롤링 오프되고, 에피택셜 막이 형성된다. 따라서, 본 발명은 에피택셜 막을 형성시킨 후의 웨이퍼의 상부 표면 및 배면의 연마 없이 고도로 평탄한 배면을 지닌 에피택셜 웨이퍼 및 이를 생산하는 방법을 제공할 수 있다.
도면 부호에 대한 간단한 설명
1: 고리형 연마포
2: 회전 스테이지
3: 연마 패드(외주부의 연마 공정용)
4, 5, 6: 연마 패드(사면부의 경면-연마용)
10: 반도체 웨이퍼
11: 사면부
12a: 반도체 웨이퍼의 상부 표면
12b: 반도체 웨이퍼의 배면
13a: 상부 표면 측 상의 에지
13b: 배면 측 상의 에지(롤링-오프 전)
13c: 배면 측 상의 에지(롤링-오프 후)
14: 외주부
20: 제 1 에피택셜 막
20a: 제 1 에피택셜 막의 표면
30: 제 2 에피택셜 막
31: 제 2 에피택셜 막의 표면
100: 에피택셜 웨이퍼

Claims (8)

  1. 에피택셜 웨이퍼(epitaxial wafer)를 생산하는 방법으로서,
    단부 상에 형성된 사면부(beveled portion), 제 1 표면, 제 1 표면의 반대쪽의 제 2 표면, 및 제 1 표면과 제 2 표면 둘 모두 상에서 사면부와 각각 경계를 이루고 있는 에지들을 지니는 반도체 웨이퍼를 제조하는 단계;
    롤-오프 영역(roll-off region)을 형성시키기 위해서 제 1 표면의 외주부를 롤링 오프(rolling off)하는데, 제 1 표면상의 에지의 위치보다 안쪽의 소정의 위치로부터 웨이퍼의 바깥쪽으로 연장되는 외주부를 롤링 오프하는 단계; 및
    제 2 표면상에 제 1 에피택셜 막을 형성시키는 단계를 포함하고,
    제 1 에피택셜 막이 제 2 표면상에 형성되는 때에 제 1 표면의 외주부에 부착되는 제 2 에피택셜 막의 막 두께를 기준으로 하여, 외주부의 롤-오프 양(roll-off amount)이 결정되며,
    제 2 표면상에 형성된 제 1 에피택셜 막이 3㎛ 이상의 두께를 지니고,
    적어도 제 1 표면상의 제 2 에피택셜 막의 표면을 포함한 표면의 평탄도를 나타내는 ESFQRmean 값이 100nm 이하인, 에피택셜 웨이퍼를 생산하는 방법.
  2. 삭제
  3. 제 1항에 있어서, 롤링-오프 단계가 외주부를 연마하는 공정에 의해서 수행되는, 에피택셜 웨이퍼를 생산하는 방법.
  4. 제 3항에 있어서, 반도체 웨이퍼의 제 1 표면과 제 2 표면 중 하나 이상을 조악-연마하는 단계를 추가로 포함하며, 외주부를 연마하는 공정이 조악-연마 단계 후에 수행되는, 에피택셜 웨이퍼를 생산하는 방법.
  5. 제 3항에 있어서, 제 1 에피택셜 막을 형성시키는 단계 전에 반도체 웨이퍼의 적어도 제 2 표면을 마무리-연마(finish-polishing)하는 단계를 추가로 포함하며, 외주부를 연마하는 공정이 마무리-연마 단계 전에 수행되는, 에피택셜 웨이퍼를 생산하는 방법.
  6. 제 3항에 있어서, 외주부를 연마하는 공정이 제 1 표면의 외주부에 상응하는 크기를 지닌 고리형 연마포를 사용함으로써 수행되는, 에피택셜 웨이퍼를 생산하는 방법.
  7. 제 3항에 있어서, 반도체 웨이퍼의 제 1 표면과 제 2 표면 중 하나 이상을 조악-연마하는 단계 및 제 1 에피택셜 막을 형성시키는 단계 전에 반도체 웨이퍼의 제 1 표면과 제 2 표면 중 하나 이상을 마무리-연마하는 단계를 추가로 포함하며, 사면부를 경면-연마하는 공정과 외주부를 연마하는 공정이 동시에 조악-연마 단계와 마무리-연마 단계 사이에 수행되는, 에피택셜 웨이퍼를 생산하는 방법.
  8. 단부 상에 형성된 사면부, 제 1 표면, 제 1 표면의 반대쪽의 제 2 표면, 및 제 1 표면과 제 2 표면 둘 모두 상에서 사면부와 각각 경계를 이루고 있는 에지들을 지니는 반도체 웨이퍼;
    반도체 웨이퍼의 제 2 표면상에 형성된 3㎛ 이상의 두께를 지닌 제 1 에피택셜 막; 및
    제 1 표면의 외주부상에 형성된 제 2 에피택셜 막을 포함하는 에피택셜 웨이퍼로서,
    적어도 제 1 표면상의 제 2 에피택셜 막의 표면을 포함한 표면의 평탄도를 나타내는 ESFQRmean 값이 100nm 이하인 에피택셜 웨이퍼.
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