KR101470396B1 - 에피택셜 실리콘 웨이퍼의 제조 방법 및, 이 제조 방법으로 제조된 에피택셜 실리콘 웨이퍼 - Google Patents

에피택셜 실리콘 웨이퍼의 제조 방법 및, 이 제조 방법으로 제조된 에피택셜 실리콘 웨이퍼 Download PDF

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Abstract

인이 첨가된 실리콘 웨이퍼의 표면에 에피택셜막이 형성된 에피택셜 실리콘 웨이퍼의 제조 방법으로서, 에피택셜 성장 처리 전의 상기 실리콘 웨이퍼의 면내 저항 분포에 기초하여, 그 표면 상에 형성하는 상기 에피택셜막의 면내 두께 분포를 조정한다.

Description

에피택셜 실리콘 웨이퍼의 제조 방법 및, 이 제조 방법으로 제조된 에피택셜 실리콘 웨이퍼{METHOD OF MANUFACTURING EPITAXIAL SILICON WAFER AND EPITAXIAL SILICON WAFER MANUFACTURED BY THE METHOD}
본 발명은, 에피택셜 실리콘 웨이퍼의 제조 방법 및, 이 제조 방법으로 제조된 에피택셜 실리콘 웨이퍼에 관한 것이다.
예를 들면, 파워 MOS 트랜지스터용의 에피택셜 실리콘 웨이퍼에는, 그 실리콘 웨이퍼의 기판 저항률이 매우 낮은 것이 요구된다. 실리콘 웨이퍼의 기판 저항률을 충분히 낮게 하기 위해, 실리콘 웨이퍼의 소재인 단결정의 잉곳(이하, 단결정이라고 함)의 인상 공정에서(즉, 실리콘 결정의 육성시에), 용융 실리콘에 저항률 조정용의 n형 도펀트로서 비소(As)나 안티몬(Sb)을 도프하는 기술이 알려져 있다. 그러나, 이들 도펀트는 매우 증발되기 쉽기 때문에, 실리콘 결정 중의 도펀트 농도를 충분히 높게 하는 것이 어려워, 요구되는 정도로 낮은 저항률을 갖는 실리콘 웨이퍼를 제조하는 것이 어렵다.
그래서, 비소(As)나 안티몬(Sb)보다 비교적 휘발성이 낮은 성질을 갖는 n형 도펀트로서 인(P)을 고농도로 도프한 기판 저항률이 매우 낮은 실리콘 웨이퍼가 사용되고 있다.
그러나, 이러한 에피택셜 실리콘 웨이퍼로는, 반도체 디바이스 형성시의 열처리 프로세스에 있어서, 실리콘 웨이퍼에 포함되는 고농도의 도펀트가 에피택셜막으로 확산하는 고체층 확산 현상이 발생한다.
특히, 도펀트가 인인 경우에는, 그 확산 속도는 다른 도펀트에 비해 빠르기 때문에, 반도체 디바이스 형성시의 열처리 프로세스에 있어서, 전이폭(transition width; 상이한 도펀트 농도를 갖는 실리콘 웨이퍼와 에피택셜막과의 계면 부근에 있어서 도펀트 농도가 전이하는 영역의 폭)이 넓어지는 현상이 현저하게 발생한다.
이러한 전이폭의 확산은, 반도체 디바이스에 있어서의 브레이크 다운 전압 등의 본래 필요한 디바이스 특성에 악영향을 발생시키기 때문에, 반도체 디바이스 형성시의 열처리 프로세스 후에 있어서도, 전이폭이 좁고, 실리콘 웨이퍼와 에피택셜막과의 사이에 가파른 저항 분포를 갖는 에피택셜 실리콘 웨이퍼가 요망되고 있다. 그래서, 이러한 에피택셜 실리콘 웨이퍼를 제공하기 위한 검토가 이루어지고 있다(예를 들면, 문헌 1: 일본공개특허공보 2011-155130호 참조).
이 문헌 1에는, 실리콘 웨이퍼의 산소 농도를, 0.8×1018∼1.3×1018atoms/㎤로 함으로써, 반도체 디바이스 형성시의 열처리 프로세스에 있어서, 실리콘 웨이퍼에 포함되는 고농도의 도펀트가 에피택셜막에 확산하는 것을 억제할 수 있는 것이 개시되어 있다.
그러나, 문헌 1에 기재된 바와 같은 방법을 이용한 1매의 에피택셜 실리콘 웨이퍼로부터 복수의 반도체 디바이스를 제조하면, 각 반도체 디바이스 간의 내압(BVdss)의 편차가 커지는 경우가 있는 것을 알 수 있었다. 이 점에서, 반도체 디바이스의 내압의 편차가 작은 에피택셜 실리콘 웨이퍼가 요망되고 있다.
일본공개특허공보 2011-155130호
본 발명의 목적은, 반도체 디바이스의 내압의 편차를 억제할 수 있는 에피택셜 실리콘 웨이퍼를 제조 가능한 에피택셜 실리콘 웨이퍼의 제조 방법 및, 이 제조 방법으로 제조된 에피택셜 실리콘 웨이퍼를 제공하는 것에 있다.
본 발명자들은, 예의 연구를 거듭한 결과, 반도체 디바이스의 내압의 편차는, 사용하는 실리콘 웨이퍼의 면내 저항 분포에 크게 의존하고, 반도체 디바이스 형성시의 열처리 프로세스에 있어서, 실리콘 웨이퍼에 포함되는 고농도의 인이 에피택셜막에 확산될 때의 인 확산량이, 면내에서 불균일한 경우에 반도체 디바이스의 내압의 편차를 발생시키는 것을 지견했다.
통상, CZ법(Czochralski(초크랄스키)법)에 의해 단결정 잉곳을 인상할 때, 단결정 잉곳의 지름 방향의 온도 분포는 중앙부의 온도가 높고, 외주(outer periphery)부의 온도가 낮아진다는 온도 구배(gradient)가 존재하기 때문에, CZ 인상 조건을 조정하여, 항상 안정적으로 지름 방향의 저항 분포가 균일한 단결정 잉곳을 육성하는 것이 곤란한 상황에 있다.
예를 들면, 도 1은 도가니 내의 실리콘 용융액에 자장(magnetic field)을 인가하지 않는 CZ법에 의해, 이하의 조건으로 단결정 잉곳을 제조하고, 제조한 단결정 잉곳으로부터 절출한 실리콘 웨이퍼의 면내 저항 분포를 조사했을 때의 결과이다.
(실험 조건)
극성: n형
도펀트: 적린(red phosphorus)
기판 저항률: 1.1mΩ·㎝ 이상 1.3mΩ·㎝ 이하
도펀트 농도 : 4.79×1019atoms/㎤ 이상 6.63×1019atoms/㎤ 이하
직경: 200㎜
도 1로부터 분명한 바와 같이, 단결정 잉곳 육성 과정에 있어서, 도가니 내의 실리콘 용융액에 자장을 인가하지 않는 CZ법을 채용한 경우에는, 중앙의 도펀트 농도가, 외주부의 도펀트 농도보다도 높아지는 경향이 있는 것을 알 수 있다. 한편, 도가니 내의 실리콘 용융액에 자장을 인가한 MCZ(Magnetic field applied CZ)법을 채용한 경우에는, 이유는 확실하지 않지만, 역으로, 중앙부의 도펀트 농도가, 외주부의 도펀트 농도보다도 낮아지는 경향이 있는 것이 확인되었다.
한편, 실리콘 웨이퍼 표면에 형성하는 에피택셜막의 면내 두께 분포는, 그 용도에 따라서도 상이하지만, 통상, 사용하는 웨이퍼 표면 형상에 따라서 면내의 에피택셜막 두께 분포를 조정하거나, 일률적으로, 에피택셜막 두께 분포가 면내 균일해지도록 에피택셜막이 형성된다.
그러나, 도 1에 나타내는 바와 같은 중앙의 저항률이 외주부의 저항률보다도 낮은 실리콘 웨이퍼의 표면에, 면내의 두께 분포가 균일한 에피택셜막을 형성한 경우, 반도체 디바이스 형성시의 열처리 프로세스가 시행되면, 에피택셜막의 중앙부의 저항률이 외주부의 저항률보다도 낮은 분포가 되어, 에피택셜 실리콘 웨이퍼 중앙부의 반도체 디바이스의 내압이 악화되는 것이 분명해졌다.
역으로, 에피택셜막의 중앙부의 저항률이 외주부의 저항률보다도 높은 실리콘 웨이퍼의 표면에, 에피택셜막을 형성한 경우는, 중앙의 저항률이 외주부의 저항률보다도 높은 분포가 되어, 웨이퍼 외주 부근의 반도체 디바이스의 내압이 악화되는 것이 분명해졌다.
본 발명자들은, 반도체 디바이스 형성시의 열처리 프로세스 후에 있어서, 에피택셜막의 면내 저항 분포가 균일해지는 바와 같은 에피택셜 실리콘 웨이퍼의 제공이 유효하다고 생각하여, 에피택셜 성장 조건의 최적화에 대해서 검토를 행한 결과, 실리콘 웨이퍼의 면내 저항 분포에 따라서 에피택셜막의 막두께 분포를 제어함으로써, 반도체 디바이스 형성시의 열처리 프로세스에 있어서, 에피택셜막의 면내 저항 분포를 균일화할 수 있고, 이에 따라 반도체 디바이스에 있어서의 내압 특성의 편차를 해소시킬 수 있는 것을 발견했다.
구체적으로는, 우선, 도 1에 나타내는 저항 분포를 갖는 실리콘 웨이퍼에 대하여, 매엽식 에피택셜 장치를 이용하여, 1100℃의 수소 가스 분위기에서 70초간의 열처리(프리베이킹)를 행했다. 이 프리베이킹에 이어서, 이하의 성장 조건으로 에피택셜막을 형성했다.
원료 소스 가스: 트리클로로실란(SiHCl3) 가스
성장 온도: 1100℃
이때, 로(爐) 내에 공급하는 실리콘 웨이퍼의 지름 방향의 가스의 흐름을 제어하여, 도 2∼도 4에 나타내는 바와 같은 막두께 분포를 갖는 에피택셜막을 형성했다.
즉, 지름 방향 전체에 걸쳐 동일한 두께의 실험예 1의 에피택셜막, 외주부보다 중앙 쪽이 두꺼운 실험예 2의 에피택셜막, 중앙보다 외주부 쪽이 두꺼운 실험예 3의 에피택셜막을 형성했다. 또한, 실험예 1∼실험예 3의 에피택셜막의 막두께 분포는, 기준 두께 Te(㎛)에 대하여, 일반적인 허용 오차인 ±0.05㎛의 조건을 충족하고 있다.
그리고, 실험예 1∼실험예 3의 에피택셜막을 갖는 에피택셜 실리콘 웨이퍼에 대해서, 반도체 디바이스 형성시의 열처리 조건과 동일한 조건(1050℃의 드라이 산소 100％의 분위기하에서 2시간의 열처리)으로 모의 열처리를 행하여, 에피택셜막 중의 인의 밀쳐오름(diffusion) 양을 평가했다.
여기에서, 밀쳐오름 양이란, 전이폭에 대응하는 양이며, 이하의 방법에 의해 구해지는 지표이다.
우선, FTIR(Fourier Transform Infrared)법을 이용하여, 에피택셜 실리콘 웨이퍼에 있어서의 적린의 농도가, 에피택셜막 중의 농도보다도 높고, 그리고, 실리콘 웨이퍼 중의 농도보다도 낮은 부분의 두께(저농도 부분 막두께)를 측정했다.
이러한 측정 방법을 이용함으로써, 모의 열처리 전의 에피택셜 실리콘 웨이퍼에 대해서는, 출력된 적외선이, 에피택셜막을 투과하여, 에피택셜막과 실리콘 웨이퍼와의 계면 근방에서 반사하기 때문에, 저농도 부분 막두께가 에피택셜막의 막두께와 거의 동일해진다.
한편, 모의 열처리 후의 에피택셜 실리콘 웨이퍼에 대해서는, 열처리에 의해 실리콘 웨이퍼로부터 에피택셜막으로 적린이 확산되기 때문에, 모의 열처리 전에 비해 에피택셜막의 내측에 있어서 적외선이 반사한다. 이 때문에, 도 5에 나타내는 바와 같이, 저농도 부분의 막두께는, 모의 열처리 전보다도 얇아진다.
그리고, 이 모의 열처리 전의 저농도 부분 막두께와 모의 열처리 후의 저농도 부분 막두께와의 차분을, 밀쳐오름 양으로 정의했다.
이 밀쳐오름 양의 값은, 에피택셜막으로의 적린의 확산량이 많고 전이폭이 큰 경우에 커지고, 확산량이 적고 전이폭이 작은 경우에 작아진다. 이 점에서, 에피택셜 실리콘 웨이퍼에 있어서의 밀쳐오름 양의 편차가 작은 경우에는, 이 에피택셜 실리콘 웨이퍼로부터 제조되는 반도체 디바이스 간의 내압의 편차가 작아진다고 생각된다.
실험예 1∼실험예 3의 에피택셜 실리콘 웨이퍼에 있어서의 밀쳐오름 양의 분포를, 도 6∼도 8에 나타낸다.
도 6에 나타내는 바와 같이, 에피택셜막의 막두께가 균일한 실험예 1에서는, 중앙의 밀쳐오름 양이 외주부에 비해 크고, 편차가 큰 것을 알 수 있었다. 또한, 도 7에 나타내는 바와 같이, 중앙의 에피택셜막의 막두께가 외주부보다 두꺼운 실험예 2에서는, 밀쳐오름 양이 거의 일정해져, 편차가 작은 것을 알 수 있었다. 또한, 도 8에 나타내는 바와 같이, 외주부의 에피택셜막의 막두께가 중앙보다 두꺼운 실험예 3에서는, 실험예 1에 비해, 중앙의 밀쳐오름 양이 외주부보다 커지는 경향이 강해져, 편차가 커지는 것을 알 수 있었다.
또한, 실시예 1∼실시예 3의 에피택셜 실리콘 웨이퍼로 복수의 반도체 디바이스를 제조하여, 그 내압을 평가했다. 평가 결과를 도 9∼도 11에 나타낸다.
도 9에 나타내는 바와 같이, 에피택셜막의 막두께가 균일한 실험예 1에서는, 중앙으로부터 얻어진 반도체 디바이스의 내압이 외주부의 반도체 디바이스에 비해 작고, 편차가 큰 것을 알 수 있었다. 또한, 도 10에 나타내는 바와 같이, 중앙의 에피택셜막의 막두께가 외주부보다 두꺼운 실험예 2에서는, 반도체 디바이스의 위치에 상관없이 내압이 거의 일정해져, 편차가 작은 것을 알 수 있었다. 또한, 도 11에 나타내는 바와 같이, 외주부의 에피택셜막의 막두께가 중앙보다 두꺼운 실험예 3에서는, 실험예 1에 비해, 중앙의 반도체 디바이스의 내압이 외주부의 반도체 디바이스보다도 작아지는 경향이 강해져, 편차가 커지는 것을 알 수 있었다.
이상의 점에서, 내압의 편차가 작은 반도체 디바이스를 제조하기 위해서는, 중앙의 에피택셜막의 막두께를 외주부보다 두껍게 하면 좋은 것을 알 수 있었다.
본 발명은, 전술한 바와 같은 지견에 기초하여 완성된 것이다.
즉, 본 발명의 에피택셜 실리콘 웨이퍼의 제조 방법은, 인이 첨가된 실리콘 웨이퍼의 표면에 에피택셜막이 형성된 에피택셜 실리콘 웨이퍼의 제조 방법으로서, 에피택셜 성장 처리 전의 상기 실리콘 웨이퍼의 면내 저항 분포에 기초하여, 그 표면 상에 형성하는 상기 에피택셜막의 면내 두께 분포를 조정하는 것을 특징으로 한다.
본 발명에 의하면, 에피택셜 성장 처리 전의 실리콘 웨이퍼의 면내 저항 분포에 기초하여, 에피택셜막의 면내 두께 분포를 조정함으로써, 반도체 디바이스의 내압의 편차를 억제할 수 있는 에피택셜 실리콘 웨이퍼를 제조할 수 있다.
본 발명의 에피택셜 실리콘 웨이퍼의 제조 방법에서는, 상기 실리콘 웨이퍼에는, 당해 실리콘 웨이퍼의 저항률이 0.9mΩ·㎝ 이하가 되도록 상기 인이 첨가되어 있는 것이 바람직하다. 또한, 0.6mΩ·㎝ 미만이 되도록 인을 첨가한 경우, 단결정 잉곳의 육성 자체를 행할 수 없게 되기 때문에, 0.6mΩ·㎝ 이상으로 하는 것이 바람직하다.
본 발명에 의하면, 고객의 요구에 부응한 저항률의 반도체 디바이스를 제조 가능한 에피택셜 실리콘 웨이퍼를 제공할 수 있다.
본 발명의 에피택셜 실리콘 웨이퍼의 제조 방법에서는, 중앙의 저항률이 외주부의 저항률보다도 낮은 실리콘 웨이퍼에 대하여, 상기 중앙에 있어서의 상기 에피택셜막의 막두께가, 상기 외주부의 막두께보다도 두꺼워지도록 상기 에피택셜막을 형성하는 에피택셜막 형성 공정을 갖는 것이 바람직하다.
본 발명에 의하면, 실리콘 웨이퍼에 중앙에 있어서의 에피택셜막의 막두께를 외주부의 막두께보다 두껍게 함으로써, 반도체 디바이스의 내압의 편차를 억제할 수 있는 에피택셜 실리콘 웨이퍼를 제조할 수 있다.
본 발명의 에피택셜 실리콘 웨이퍼의 제조 방법에서는, 상기 에피택셜막 형성 공정은, 상기 에피택셜막을 형성하기 위한 반응 가스를 상기 실리콘 웨이퍼의 표면을 따라 흘릴 때에, 상기 실리콘 웨이퍼의 중앙에 있어서의 상기 반응 가스의 유량이 외주부의 유량보다 많아지도록 제어하는 반응 가스 제어 공정을 갖는 것이 바람직하다.
본 발명의 에피택셜 실리콘 웨이퍼의 제조 방법에서는, 상기 에피택셜막 형성 공정은, 상기 실리콘 웨이퍼를 가열할 때에, 상기 실리콘 웨이퍼의 중앙에 있어서의 온도가 외주부의 온도보다 높아지도록 제어하는 가열 제어 공정을 갖는 것이 바람직하다.
본 발명에 의하면, 반응 가스의 유량이나 실리콘 웨이퍼의 가열 조건을 제어할 뿐인 간단한 방법으로, 에피택셜막의 막두께를 제어할 수 있어, 반도체 디바이스의 내압의 편차를 억제 가능한 에피택셜 실리콘 웨이퍼를 제조할 수 있다.
본 발명의 에피택셜 실리콘 웨이퍼의 제조 방법에서는, 중앙의 저항률이 외주부의 저항률보다도 높은 실리콘 웨이퍼에 대하여, 상기 중앙에 있어서의 상기 에피택셜막의 막두께가, 상기 외주부의 막두께보다도 얇아지도록 상기 에피택셜막을 형성하는 에피택셜막 형성 공정을 갖는 것이 바람직하다.
본 발명의 에피택셜 실리콘 웨이퍼의 제조 방법에서는, 상기 에피택셜막 형성 공정은, 상기 에피택셜막을 형성하기 위한 반응 가스를 상기 실리콘 웨이퍼의 표면을 따라 흘릴 때에, 상기 실리콘 웨이퍼의 중앙에 있어서의 상기 반응 가스의 유량이 외주부의 유랑보다 적어지도록 제어하는 반응 가스 제어 공정을 갖는 것이 바람직하다.
본 발명의 에피택셜 실리콘 웨이퍼의 제조 방법에서는, 상기 에피택셜막 형성 공정은, 상기 실리콘 웨이퍼를 가열할 때에, 상기 실리콘 웨이퍼의 중앙에 있어서의 온도가 외주부의 온도보다 낮아지도록 제어하는 가열 제어 공정을 갖는 것이 바람직하다.
본 발명에 의하면, 실리콘 웨이퍼의 중앙에 있어서의 에피택셜막의 막두께를 외주부의 막두께보다 얇게 함으로써, 반도체 디바이스의 내압의 편차를 억제할 수 있는 에피택셜 실리콘 웨이퍼를 제조할 수 있다.
또한, 반응 가스의 유량이나 실리콘 웨이퍼의 가열 조건을 제어할 뿐인 간단한 방법으로, 에피택셜막의 막두께를 제어할 수 있어, 반도체 디바이스의 내압의 편차를 억제 가능한 에피택셜 실리콘 웨이퍼를 제조할 수 있다.
본 발명의 에피택셜 실리콘 웨이퍼는, 전술의 에피택셜 실리콘 웨이퍼의 제조 방법에 의해 제조된 것을 특징으로 한다.
도 1은 본 발명에 있어서의 에피택셜 실리콘 웨이퍼의 제조 조건을 유도하기 위한 실험의 결과이며 실리콘 웨이퍼의 저항 분포를 나타내는 그래프이다.
도 2는 상기 실험에 있어서의 실험예 1의 에피택셜막의 막두께 분포를 나타내는 그래프이다.
도 3은 상기 실험에 있어서의 실험예 2의 에피택셜막의 막두께 분포를 나타내는 그래프이다.
도 4는 상기 실험에 있어서의 실험예 3의 에피택셜막의 막두께 분포를 나타내는 그래프이다.
도 5는 상기 실험에 있어서의 밀쳐오름 양의 설명도이다.
도 6은 상기 실험예 1의 에피택셜 실리콘 웨이퍼에 있어서의 밀쳐오름 양의 분포를 나타내는 그래프이다.
도 7은 상기 실험예 2의 에피택셜 실리콘 웨이퍼에 있어서의 밀쳐오름 양의 분포를 나타내는 그래프이다.
도 8은 상기 실험예 3의 에피택셜 실리콘 웨이퍼에 있어서의 밀쳐오름 양의 분포를 나타내는 그래프이다.
도 9는 상기 실험예 1의 에피택셜 실리콘 웨이퍼로부터 얻은 반도체 디바이스의 내압 분포를 나타내는 그래프이다.
도 10은 상기 실험예 2의 에피택셜 실리콘 웨이퍼로부터 얻은 반도체 디바이스의 내압 분포를 나타내는 그래프이다.
도 11은 상기 실험예 3의 에피택셜 실리콘 웨이퍼로부터 얻은 반도체 디바이스의 내압 분포를 나타내는 그래프이다.
도 12는 본 발명의 일 실시 형태에 따른 에피택셜 장치의 개략 구성을 나타내는 단면도이다.
도 13은 상기 에피택셜 장치의 개략 구성을 나타내는 평면도이다.
(발명을 실시하기 위한 형태)
이하, 본 발명의 실시 형태를 도면을 참조하여 설명한다.
[에피택셜 장치의 구성]
우선, 에피택셜 장치의 구성에 대해서 설명한다.
에피택셜 장치(10)는, 도 12에 나타내는 바와 같이, 오목면을 갖는 원형의 상측 돔(3)과, 동일한 원형의 하측 돔(4)을 구비한다. 상측 돔(3) 및 하측 돔(4)은, 석영 등의 투명한 소재로 형성되어 있다. 그리고, 상측 돔(3)과 하측 돔(4)을 상하로 대향하여 설치하고, 이들의 주연단부(peripheral end)부는 원환상의 돔 부착체(6)의 상하면에 각각 고정된다. 이에 따라, 평면에서 보았을 때 대략 원형의 밀폐된 반응실(2)이 형성된다. 반응실(2)의 상방 및 하방에는, 반응실(2) 내를 가열하는 할로겐 램프(9)가, 원주 방향으로 대략 균등 간격으로 이간하여 복수개 각각 설치된다.
반응실(2)에는, 실리콘 웨이퍼(W)를 탑재하는 서셉터(20)가 설치되어 있다. 서셉터(20)는, 반응실(2) 내의 고온에 견딜 수 있도록, 탄소 기재(基材)의 표면에 SiC 피막을 코팅한 것이 채용되고 있다. 서셉터(20)는, 소정 두께의 원판 형상이다. 서셉터(20)의 반경은, 탑재하는 실리콘 웨이퍼(W)의 그것보다 크다.
서셉터(20)의 이면(裏面)측(하방)에는, 이것을 지지하기 위한 서셉터 지지 부재(8)가 설치되어 있다. 서셉터 지지 부재(8)는, 하방에 축부(7)가 고착되어 설치된다. 축부(7)는, 도시하지 않는 구동 기구에 의해 회전이 자유롭게 설치되고, 그 결과, 원통 형상의 서셉터 지지 부재(8) 및 서셉터(20)도, 수평면 내에 있어서 소정 속도로 회전이 자유롭게 설치된다.
그리고, 반응실(2)의 돔 부착체(6)의 소정 위치에는, 반응실(2)에 가스를 유입하는 가스 공급구(31)가 형성된다. 또한, 돔 부착체(6)의 대향 위치(가스 공급구(31)와 180° 이간한 위치)에는, 반응실(2) 내의 가스를 외부로 배출하는 가스 배출구(32)가 형성되어 있다. 반응 가스는, 하기의 가스 공급부로부터 생성되어 가스 공급부(31)로부터 반응실(2)에 공급된다.
다음으로, 가스 공급부에 대해서 도 13도 참조하여 상세하게 설명한다.
가스 공급부에는, 반응 가스를 발생하는 가스 공급원(14)이 설치된다. 그리고, 이 발생한 반응 가스를 반응실(2)에 송류하는 가스관(15a)이 형성된다. 가스관(15a)은 도중, 실리콘 웨이퍼(W)의 중앙부와 주변부와의 가스관(15b, 15c)으로 이분된다. 2개의 가스관(15b, 15c)에는, 가스 공급원(14)으로부터의 가스량을 조절하는 가스 밸브(16a, 16b)가 각각 설치된다. 그리고, 이분된 가스관(15b)은, 추가로 이분된다. 그리고, 반응 가스(G1, G2a, G2b, G3)를 배출하는 가스 송입구(17a∼17c)가 3개 대략 수평으로 병렬하여 형성된다.
그리고, 각 가스 송입구(17a∼17c)와 대향하여, 대략 수평으로 인젝트캡(33)이 형성된다. 인젝트캡(33)은, 상판, 하판 및 한 쌍의 측판으로 형성된 가스 유로를 갖고 있다. 그리고, 이 가스 유로는, 상판 및 하판에 연결된 칸막이판(34a, 34b)에 의해, 3개로 분할되어 있다.
또한, 인젝트캡(33)에 대향하여 배플(13)이 대략 수평으로 형성된다. 배플(13)에는, 가스 송입구(17a∼17c)와의 대향면에, 도시하지 않는 가스 도입공이 대략 수평으로 복수 형성되어 있다.
그리고, 배플(13)과 인접하여 가스 정류 부재(11)가 설치된다. 가스 정류 부재(11)는, 소정 폭과 가스 흐름 방향에 소정 길이를 갖는 수평한 상판과, 소정 간격 이간하여 하방에 위치하는 하판과, 이들 상판과 하판과의 폭방향의 양단(兩端)끼리를 연결하는 한 쌍의 측판을 구비한다. 또한, 상판의 폭방향의 중심 위치에는, 상판과 하판을 연결하는 칸막이판(12)이 설치되어 있다. 이들 상판, 하판, 칸막이판(12), 한 쌍의 측판의 내부에, 가스 유통로(18)가 형성되어 있다.
가스 정류 부재(11)의 가스 유통로(18)는, 소정의 고저 차이를 갖는 도시하지 않는 단차부를 거쳐 반응실(2)의 가스 공급구(31)와 연통하고 있다. 그리고, 가스 정류 부재(11)를 통하여, 반응 가스(G1, G2a, G2b, G3)가 반응실(2) 내로 공급된다.
[에피택셜 실리콘 웨이퍼의 제조 방법]
다음으로, 에피택셜 장치(10)를 이용한 에피택셜 실리콘 웨이퍼의 제조 방법에 대해서 설명한다.
우선, 직경 200㎜, 저항률 1.1mΩ·㎝ 이상 1.3mΩ·㎝인 실리콘 웨이퍼(W)(편면 연마 웨이퍼)를 준비한다. 실리콘 웨이퍼(W)의 저항률은, n형의 적린의 첨가에 의해 조정되어 있다. 또한, 실리콘 웨이퍼(W)는, 예를 들면, 도 1에 나타내는 바와 같이, 중앙의 저항률이 외주부의 저항률보다도 낮은 저항 분포를 갖고 있다.
이어서, 이 실리콘 웨이퍼(W)를, 그 연마면을 상방으로 하여 반응실(2) 내의 도시하지 않는 이재(移載) 기구에 의해, 서셉터(20)의 표면에 올려놓는다. 이 후, 반응실(2)을 밀폐한다. 그리고, 서셉터 지지 부재(8)의 축부(7)를 소정 속도로 회전시켜, 서셉터(20)에 탑재된 실리콘 웨이퍼(W)를 회전시킨다.
다음으로, 실리콘 웨이퍼(W)의 표면에 부착한 자연 산화막이나 파티클을 제거하기 위해, 프리베이킹 공정을 행한다. 이 프리베이킹 처리는, 가스 공급원(14)에 의해 수소 가스만을 반응실(2) 내에 공급함과 함께, 할로겐 램프(9)에 의해 실리콘 웨이퍼(W)를 1100℃로 가열한 상태를 70초간 유지함으로써 행한다.
다음으로, 에피택셜막을 성장시키기 위한 에피택셜막 성장 공정을 행한다. 우선, 가스 공급원(14)에 의해, 원료 소스 가스인 트리클로로실란(SiHCl3) 가스 및 포스핀(PH3) 가스를 수소 가스로 희석하여 혼합한 반응 가스를 발생시킨다. 그리고, 이 반응 가스를 가스관(15a)에 송입한다.
이어서, 가스관(15b, 15c)에 설치된 가스 밸브(16a, 16b)를 통하여, 각 가스 송입구(17a∼17c)로부터 반응 가스(G1, G2a, G2b, G3)를 배출한다.
이때, 가스 밸브(16a, 16b)를 조절함으로써, 실리콘 웨이퍼(W)의 중앙에 대하여 배출하는 반응 가스(G2a, G2b)의 유량을, 실리콘 웨이퍼(W)의 주변부에 대하여 배출하는 반응 가스(G1, G3)의 유량보다 많게 하는 반응 가스 제어 공정을 행한다.
이 후, 각 가스 송입구(17a∼17c)로부터 배출된 반응 가스(G1, G2a, G2b, G3)는, 가스 정류 부재(11)의 가스 유통로(18)에 송입되어, 단차부를 타고 넘어 가스 공급구(31)로부터 반응실(2) 내로 송류된다.
동시에, 반응실(2) 내에서 실리콘 웨이퍼(W)와 반응시키기 위해 사용된 상기 반응 가스를, 가스 배출구(32)를 통하여 가스 정류 부재(11)로부터 배출한다. 그리고, 반응실(2)의 상방 및 하방에 설치된 할로겐 램프(9)에 의해, 열을 복사(輻射)시켜 실리콘 웨이퍼(W)의 온도를 1100℃로 보존유지한다.
이때, 실리콘 웨이퍼(W)를 보유지지하는 서셉터(20)는, 하방의 할로겐 램프(9)에 의해, 서셉터 지지 부재(8)를 통하여 균일하게 그 복사열을 받는다. 그리고, 가스 공급원(14)으로부터의 가스는, 가스 정류 부재(11)를 통하여 가스 공급구(31)로부터 배출되어, 실리콘 웨이퍼(W)의 중앙의 유량이 외주부의 유량보다도 많아지도록 공급된다.
이러한 반응 가스의 유량 조절에 의해, 예를 들면, 도 3에 나타내는 바와 같이, 중앙의 막두께가 외주부의 막두께보다도 두꺼운 에피택셜막이 형성된 에피택셜 실리콘 웨이퍼를 제조할 수 있다. 즉, 실리콘 웨이퍼(W)의 중앙에 있어서의 에피택셜막의 막두께가, 외주부의 막두께보다도 두꺼워지도록 에피택셜막을 형성하는 에피택셜막 형성 공정이 행해진다.
이상의 방법에 의해 제조된 에피택셜 실리콘 웨이퍼를 이용하여, 반도체 디바이스를 제조하면, 도 1에 나타내는 바와 같이, 중앙의 저항률이 외주부의 저항률보다도 낮은 저항 분포를 갖는 실리콘 웨이퍼(W)를 이용해도, 도 10에 나타내는 바와 같이, 각 반도체 디바이스 간에서의 내압의 편차를 억제할 수 있다.
[다른 실시 형태]
또한, 본 발명은 상기 실시 형태에만 한정되는 것은 아니고, 본 발명의 요지를 일탈하지 않는 범위 내에 있어서 여러 가지의 개량 그리고 설계의 변경 등이 가능하다.
예를 들면, 에피택셜막의 막두께를 제어하기 위한 방법으로서, 반응 가스 제어 공정 대신에, 할로겐 램프(9)의 조사 상태를 제어함으로써, 실리콘 웨이퍼(W)의 중앙에 있어서의 온도가 외주부의 온도보다 높아지도록 제어하는 가열 제어 공정을 행해도 좋다. 이러한 가열 제어 공정에 의해서도, 실리콘 웨이퍼(W)의 중앙에 있어서의 에피택셜막의 막두께를, 외주부의 막두께보다도 두껍게 할 수 있다.
또한, 반응 가스 제어 공정과 가열 제어 공정의 양방을 행함으로써, 실리콘 웨이퍼(W)의 중앙에 있어서의 에피택셜막의 막두께를 외주부의 막두께보다도 두껍게 해도 좋다.
또한, 상기 실시 형태에서는, 실리콘 웨이퍼(W)의 중앙의 저항률이 외주부의 저항률보다도 낮은 경우를 예시했지만, 중앙의 저항률이 외주부의 저항률보다도 높은 실리콘 웨이퍼(W)를 이용해도 좋다. 이 경우, 상기 실시 형태와는 역으로, 실리콘 웨이퍼(W)의 중앙에 있어서의 에피택셜막의 막두께가, 외주부의 막두께보다도 얇아지도록 에피택셜막을 형성함으로써, 각 반도체 디바이스 간에서의 내압의 편차를 억제할 수 있다.
그리고, 중앙에 있어서의 에피택셜막의 막두께가, 외주부의 막두께보다도 얇아지도록 에피택셜막을 형성하는 방법으로서는, 실리콘 웨이퍼(W)의 중앙의 유량이 외주부의 유량보다도 적어지도록 반응 가스를 공급하는 반응 가스 제어 공정과, 실리콘 웨이퍼(W)의 중앙에 있어서의 온도가 외주부의 온도보다 낮아지도록 제어하는 가열 제어 공정 중 적어도 한쪽을 행해도 좋다.
나아가서는, 면내의 저항률(농도) 분포가 상이한 여러 가지의 실리콘 웨이퍼(W)에 대해서, 이하와 같은 처리를 행해도 좋다.
즉, 우선, 형성하는 에피택셜막의 막두께 분포와, 형성한 에피택셜 실리콘 웨이퍼에 대하여 소정의 디바이스 의사(疑似) 열처리를 시행한 후의 에피택셜막으로의 밀쳐오름 양 분포 형상의 관계를 미리 실험적으로 구해 두고, 실리콘 웨이퍼(W)의 저항률(농도) 분포마다 마스터 테이블을 작성해 둔다.
그리고, 실제로 사용하는 실리콘 웨이퍼(W)의 면내 저항률(농도) 분포를 마스터 테이블과 조합(照合)시켜, 밀쳐오름 양의 불균일을 해소시키도록 에피택셜막 두께 분포 형상을 설정하고, 에피택셜 실리콘 웨이퍼를 생산해도 좋다.
또한, 본 발명의 제조 방법을, 저항률이 0.9mΩ·㎝를 초과하는 바와 같은 실리콘 웨이퍼를 이용한 에피택셜 실리콘 웨이퍼의 제조에 적용해도 좋다.

Claims (9)

  1. 인이 첨가된 실리콘 웨이퍼의 표면에 에피택셜막이 형성된 에피택셜 실리콘 웨이퍼의 제조 방법으로서,
    에피택셜 실리콘 웨이퍼를 반도체 디바이스 형성시의 열처리와 동일한 조건으로 열처리한 후에 있어서 상기 에피택셜 실리콘 웨이퍼로부터 제조되는 반도체 디바이스 간의 내압 특성이 균일해지도록, 에피택셜 성장 처리 전의 상기 실리콘 웨이퍼의 면내 저항 분포에 기초하여, 그 표면 상에 형성하는 상기 에피택셜막의 면내 두께 분포를 조정하는 것을 특징으로 하는 에피택셜 실리콘 웨이퍼의 제조 방법.
  2. 제1항에 있어서,
    상기 실리콘 웨이퍼에는, 당해 실리콘 웨이퍼의 저항률이 0.9mΩ·㎝ 이하가 되도록 상기 인이 첨가되어 있는 것을 특징으로 하는 에피택셜 실리콘 웨이퍼의 제조 방법.
  3. 제1항에 있어서,
    중앙의 저항률이 외주(outer periphery)부의 저항률보다도 낮은 실리콘 웨이퍼에 대하여, 상기 중앙에 있어서의 상기 에피택셜막의 막두께가, 상기 외주부의 막두께보다도 두꺼워지도록 상기 에피택셜막을 형성하는 에피택셜막 형성 공정을 갖는 것을 특징으로 하는 에피택셜 실리콘 웨이퍼의 제조 방법.
  4. 제3항에 있어서,
    상기 에피택셜막 형성 공정은, 상기 에피택셜막을 형성하기 위한 반응 가스를 상기 실리콘 웨이퍼의 표면을 따라 흘릴 때에, 상기 실리콘 웨이퍼의 중앙에 있어서의 상기 반응 가스의 유량이 외주부의 유량보다 많아지도록 제어하는 반응 가스 제어 공정을 갖는 것을 특징으로 하는 에피택셜 실리콘 웨이퍼의 제조 방법.
  5. 제3항에 있어서,
    상기 에피택셜막 형성 공정은, 상기 실리콘 웨이퍼를 가열할 때에, 상기 실리콘 웨이퍼의 중앙에 있어서의 온도가 외주부의 온도보다 높아지도록 제어하는 가열 제어 공정을 갖는 것을 특징으로 하는 에피택셜 실리콘 웨이퍼의 제조 방법.
  6. 제1항에 있어서,
    중앙의 저항률이 외주부의 저항률보다도 높은 실리콘 웨이퍼에 대하여, 상기 중앙에 있어서의 상기 에피택셜막의 막두께가, 상기 외주부의 막두께보다도 얇아지도록 상기 에피택셜막을 형성하는 에피택셜막 형성 공정을 갖는 것을 특징으로 하는 에피택셜 실리콘 웨이퍼의 제조 방법.
  7. 제6항에 있어서,
    상기 에피택셜막 형성 공정은, 상기 에피택셜막을 형성하기 위한 반응 가스를 상기 실리콘 웨이퍼의 표면을 따라 흘릴 때에, 상기 실리콘 웨이퍼의 중앙에 있어서의 상기 반응 가스의 유량이 외주부의 유량보다 적어지도록 제어하는 반응 가스 제어 공정을 갖는 것을 특징으로 하는 에피택셜 실리콘 웨이퍼의 제조 방법.
  8. 제6항에 있어서,
    상기 에피택셜막 형성 공정은, 상기 실리콘 웨이퍼를 가열할 때에, 상기 실리콘 웨이퍼의 중앙에 있어서의 온도가 외주부의 온도보다 낮아지도록 제어하는 가열 제어 공정을 갖는 것을 특징으로 하는 에피택셜 실리콘 웨이퍼의 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 기재된 에피택셜 실리콘 웨이퍼의 제조 방법에 의해 제조된 것을 특징으로 하는 에피택셜 실리콘 웨이퍼.
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