JP2011029440A

JP2011029440A - 半導体装置の製造方法および条件出力システム

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Publication number: JP2011029440A
Application number: JP2009174283A
Authority: JP
Inventors: Yukihiro Yoshikawa; 幸宏吉川
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-07-27
Filing date: 2009-07-27
Publication date: 2011-02-10

Abstract

【課題】エピタキシャル層にトレンチゲートおよびベース領域を形成する構成の半導体装置において、電界集中を防ぎ、リーク不良の発生を抑える。
【解決手段】半導体装置の製造方法は、ウェハの表面に形成された第１導電型のエピタキシャル層の抵抗率の値を取得する工程（ステップＳ１００）と、エピタキシャル層表面にトレンチを形成する工程（ステップＳ１０２）と、エピタキシャル層の抵抗率に基づき、当該エピタキシャル層の表面に形成する第２導電型のベース領域の形成条件を決定する工程（ステップＳ１０６）と、決定する工程で決定された形成条件で、エピタキシャル層に、第２導電型の不純物イオンを注入してエピタキシャル層表面に第２導電型のベース領域を形成する工程（ステップＳ１０８）と、トレンチ内に導電性材料を埋め込み、トレンチゲートを形成する工程と、を含む。
【選択図】図５

Description

本発明は、半導体装置の製造方法および条件出力システムに関する。

特許文献１（特開２００２−１７６１７７号公報）には、高濃度ｐ型基板上に高濃度ｎ型エピタキシャル層および低濃度ｎ型エピタキシャル層を積層した基板を用い、チャネル層および高濃度ｎ型領域を形成し、これらの層を貫通するようにしてトレンチを形成し、ゲート絶縁膜を形成した後多結晶シリコンを充填してトレンチゲート電極を形成した構成が記載されている。ここで、トレンチゲート電極の深さ寸法が、チャネル層の最も深い部分の深さ寸法よりも浅くなるように形成している。これにより、トレンチゲート電極底部での電界集中を防止して耐圧の向上を図れると共に電流能力の向上を図れるようになるとされている。

特開２００２−１７６１７７号公報

しかし、従来、エピタキシャル層にトレンチゲートおよびベース領域を形成する構成において、エピタキシャル層の抵抗率の規定値からのばらつきが考慮されていなかった。図８は、抵抗率がある規定値を有するように設計されたエピタキシャル層の抵抗率のばらつきを模式的に示す図である。図中横軸はエピタキシャル層の抵抗率を示し、縦軸は頻度を示す。このように、エピタキシャル層は、製造限界や製造環境等によって、抵抗率にばらつきが生じる。

一方、ベース領域は、エピタキシャル層に反対導電型の不純物イオンを注入することにより形成される。そのため、たとえば、同じ条件でベース領域を形成した場合でも、エピタキシャル層の抵抗率が規定値よりも高い場合（つまりエピタキシャル層の不純物濃度が低い場合）は、ベース領域の深さが規定値よりも深くなってしまう。また、たとえば、同じ条件でベース領域を形成した場合、エピタキシャル層の抵抗率が規定値よりも低い場合（つまりエピタキシャル層の不純物濃度が高い場合）は、ベース領域の深さが規定値よりも浅くなってしまう。そのため、トレンチゲートの深さとベース領域の深さとが等しくなるように設計しても、エピタキシャル層の抵抗率によって、これらの深さに格差が生じ、空乏層がいびつに延びることにより、部分的に電界集中を起こしリーク不良が発生する。そのため、安定した電気的特性を得るための製造手法が望まれている。

本発明によれば、
ウェハの表面に形成された第１導電型のエピタキシャル層の抵抗率の値を取得する工程と、
前記エピタキシャル層表面にトレンチを形成する工程と、
前記エピタキシャル層の抵抗率に基づき、当該エピタキシャル層の表面に形成する第２導電型のベース領域の形成条件を決定する工程と、
前記決定する工程で決定された前記形成条件で、前記エピタキシャル層に、前記第２導電型の不純物イオンを注入して前記エピタキシャル層表面に前記第２導電型のベース領域を形成する工程と、
前記トレンチ内に導電性材料を埋め込み、トレンチゲートを形成する工程と、
を含む半導体装置の製造方法が提供される。

本発明によれば、
ウェハの表面に形成された第１導電型のエピタキシャル層の表面に、トレンチを形成する工程と、
所定の形成条件で、前記エピタキシャル層に、第２導電型の不純物イオンを注入して前記エピタキシャル層表面に前記第２導電型のベース領域を形成する工程と、
前記トレンチ内に導電性材料を埋め込み、トレンチゲートを形成する工程と、
を含む半導体装置の製造手順で用いられるシステムであって、
エピタキシャル層の抵抗率と当該エピタキシャル層に所定の深さのベース領域を形成するための形成条件との対応関係を複数記憶する条件記憶部と、
処理対象のエピタキシャル層の抵抗率の入力を受け付ける深さ受付部と、
前記抵抗率受付部が入力を受け付けた前記抵抗率に基づき、前記条件記憶部を参照して、前記処理対象のエピタキシャル層に前記所定の深さのベース領域を形成するための形成条件を決定する条件決定部と、
を含む条件出力システムが提供される。

この構成によれば、エピタキシャル層にトレンチゲートおよびベース領域を形成する構成の半導体装置において、処理対象のエピタキシャル層の抵抗率に基づき、ベース領域の形成条件が決定されるので、エピタキシャル層の抵抗率のばらつきを緩和してトレンチの深さとベース領域の深さとをほぼ同じにすることができる。そのため、電界集中を防ぎ、リーク不良の発生を抑えることができる。

なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、エピタキシャル層にトレンチゲートおよびベース領域を形成する構成の半導体装置において、電界集中を防ぎ、リーク不良の発生を抑えることができる。

本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。本発明の実施の形態における条件出力システムの構成を示すブロック図である。図３の条件記憶部の内部構成の一例を示す図である。本発明の実施の形態における半導体装置の製造手順の一例を示すフローチャートである。本発明の実施の形態における半導体装置の製造手順の他の例を示すフローチャートである。本発明の実施の形態における半導体装置の効果を示す図である。エピタキシャル層の抵抗率のばらつきを模式的に示す図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１および図２は、本実施の形態における半導体装置の製造手順を示す工程断面図である。
ここでは、半導体装置１００がパワーＭＯＳＦＥＴである場合を例として説明する。

まず、基板１０２（サブストレート）上にエピタキシャル層１０４が形成されたウェハ１０１を準備する（図１（ａ））。基板１０２は、ｎ型不純物を含むシリコン基板とすることができる。エピタキシャル層１０４は、ｎ型不純物を含むシリコン層とすることができる。ここで、エピタキシャル層１０４は、基板１０２よりも高抵抗とすることができる。すなわち、エピタキシャル層１０４は、基板１０２よりもｎ型不純物濃度が低い構成とすることができる。エピタキシャル層１０４は、基板１０２上に、基板１０２よりもｎ型不純物濃度が低いシリコン層をエピタキシャル成長させることにより形成することができる。

このような構成のウェハ１０１のエピタキシャル層１０４に、トレンチ１０６を形成する（図１（ｂ））。トレンチ１０６は、リソグラフィ技術を用いてエピタキシャル層１０４をエッチングすることにより形成することができる。

次いで、エピタキシャル層１０４上の全面に所定濃度のｐ型不純物イオン１０８を注入する（図１（ｃ））。ここで、ｐ型不純物は、たとえばＡｌやＢ等とすることができる。

この後、ｐ型不純物イオン１０８の活性化のために、半導体装置１００を所定温度で所定時間加熱してｐ型不純物イオン１０８をエピタキシャル層１０４中に押し込み、ベース領域１１０を形成する（図２（ａ））。ここで、エピタキシャル層１０４のベース領域１１０以外の領域は、ドレイン領域１１１となる。

次いで、エピタキシャル層１０４上の所定の領域にｎ型不純物イオンを注入し、ソース領域１１２を形成する（図２（ｂ））。この後、トレンチ１０６内に導電性材料を埋め込み、トレンチゲート１１４を形成する（図２（ｃ））。以上によりパワーＭＯＳＦＥＴが形成される。

本実施の形態において、予めエピタキシャル層１０４の抵抗率のデータを得ておき、その抵抗率を考慮してベース領域１１０の形成条件、すなわち不純物イオン注入条件を決定する。つまり、エピタキシャル層１０４の抵抗率のデータをベース領域１１０の形成条件にフィードバックする。ベース領域１１０の形成条件は、図２（ａ）におけるトレンチ１０６の深さｄ_１とベース領域１１０の深さｄ_２とが等しくなるように設定された条件とすることができる。ここで、トレンチ１０６の深さｄ_１とベース領域１１０の深さｄ_２との差が、たとえば５０ｎｍ以内となるようにすることが好ましい。

図３は、このようなフィードバック処理を行う条件出力システム２００の構成を示すブロック図である。
条件出力システム２００は、抵抗率受付部２０２と、条件決定部２０４と、深さ受付部２０６と、条件記憶部２０８とを含む。
抵抗率受付部２０２は、処理対象のウェハ１０１のエピタキシャル層１０４の抵抗率を示すデータの入力を受け付ける。深さ受付部２０６は、ベース領域１１０の深さの目的値を示すデータの入力を受け付ける。エピタキシャル層１０４の抵抗率およびベース領域１１０の深さの目的値は、図示しない操作部を用いてユーザが入力することができる。エピタキシャル層１０４の抵抗率は、たとえばエピタキシャル層１０４の製造メーカからエピタキシャル層１０４毎に取得することができる。また、たとえばＣＶ法により測定することもできる。なお、ベース領域１１０の深さの目標値は、所定条件で複数の処理対象のウェハ１０１にトレンチ１０６を形成し、各トレンチ１０６の深さを測定した場合のトレンチ１０６深さのばらつきを考慮して決定することができる。ベース領域１１０の深さの目標値は、たとえばトレンチ１０６深さのばらつきの最小値や平均値等とすることができる。

条件記憶部２０８は、エピタキシャル層１０４の抵抗率と所定の深さのベース領域１１０を形成するためのベース領域１１０の形成条件とを対応付けて記憶する。条件決定部２０４は、抵抗率受付部２０２が入力を受け付けた処理対象のエピタキシャル層１０４の抵抗率と深さ受付部２０６が入力を受け付けたベース領域１１０の深さの目標値に基づき、条件記憶部２０８を参照して、ベース領域１１０の形成条件を決定する。

図４は、条件記憶部２０８の内部構成の一例を示す図である。
条件記憶部２０８は、エピタキシャル層１０４の複数の異なる抵抗率（たとえば抵抗率の低いＲ１や抵抗率の高いＲ５）に対してそれぞれ、複数の異なる所定の深さ（たとえば浅いａ１や深いａ５）のベース領域１１０を形成するための形成条件を記憶する。ここで、ベース領域１１０の形成条件は、ｐ型不純物イオン１０８の濃度、ｐ型不純物イオン１０８を押し込む時間、ｐ型不純物イオン１０８を押し込む温度等とすることができる。ここでは、ｐ型不純物イオン１０８の濃度、ｐ型不純物イオン１０８を押し込む時間、ｐ型不純物イオン１０８を押し込む温度をすべて示しているが、これらのうち、一部の条件のみ可変として、他の条件は、エピタキシャル層１０４の抵抗率にかかわらず一定とするようにすることもできる。たとえば、ｐ型不純物イオン１０８の濃度と温度は一定にしておき、ベース領域１１０の形成条件を押し込む時間をエピタキシャル層１０４の抵抗率に応じて異ならせることにより、ベース領域１１０の深さを所望の値とするようにすることができる。

ここで、具体的な数値は示していないが、たとえばベース領域１１０の深さを同じａ１とするためには、エピタキシャル層１０４の抵抗率が高いＲ５の場合の方が、不純物イオンの濃度をより低く、不純物イオンを押し込む時間をより短く、不純物イオンを押し込む温度をより低く設定することになる。

図３に戻り、たとえば、処理対象のエピタキシャル層１０４の抵抗率がＲ１で、ベース領域１１０の深さの目標値がａ１の場合、条件決定部２０４は、これらに対応づけられたベース領域１１０の形成条件を、当該エピタキシャル層１０４にベース領域１１０を形成する際の条件として決定する。

図５は、本実施の形態における半導体装置１００の製造手順の一例を示すフローチャートである。
まず、処理対象のエピタキシャル層１０４の抵抗率を取得しておく（ステップＳ１００）。つづいて、処理対象の基板１０２にトレンチ１０６を形成する（ステップＳ１０２）。次いで、ステップＳ１００で取得したエピタキシャル層１０４の抵抗率に基づき、ベース領域１１０の形成条件を決定する（ステップＳ１０６）。その後、ステップＳ１０６で決定された条件でベース領域１１０を形成する（ステップＳ１０８）。つづいて、ベース領域１１０にソース領域１１２を形成する（ステップＳ１１４）。この後、トレンチ１０６に導電性材料を埋め込み、トレンチゲートを形成する。

図６は、本実施の形態における半導体装置１００の製造手順の他の例を示すフローチャートである。
本例では、トレンチ１０６を形成した後、トレンチ１０６の深さを測定し、実際のトレンチ１０６の深さも考慮してベース領域１１０の形成条件を決定する点で、図５に示した例と異なる。
ここで、図５のステップＳ１００とステップＳ１０２と同様の手順でウェハ１０１にトレンチ１０６を形成した後、トレンチ１０６の深さを測定する（ステップＳ１０４）。トレンチ１０６の深さは、表面測定顕微鏡により測定することができる。

つづいて、ステップＳ１０６において、エピタキシャル層１０４の抵抗率およびトレンチ１０６の深さに基づきベース領域１１０の形成条件を決定する。この場合、図３に示した深さ受付部２０６は、複数のトレンチ１０６の深さをベース領域１１０の深さの目標値として受け付ける。条件決定部２０４は、深さ受付部２０６が受け付けたトレンチ１０６の深さおよびエピタキシャル層１０４の抵抗率に基づき、条件記憶部２０８を参照して、ベース領域１１０の形成条件を決定する。本例においても、ステップＳ１０８とステップＳ１１４の処理は、図５を参照して説明したのと同様とすることができる。

次に、本実施の形態における半導体装置１００の製造手順の効果を説明する。
以上の半導体装置１００の製造手順により、トレンチ１０６の深さとベース領域１１０の深さとをほぼ同じにすることができる。これにより、空乏層のいびつさを低減することができ、リーク不良の発生を抑止できる。図７を参照して説明する。

図７（ａ）には、トレンチの深さｄ_３がベース領域の深さｄ_４に比べて深くなった場合を例として示す。このようにトレンチの深さｄ_３とベース領域の深さｄ_４とに格差が生じると、空乏層がいびつに延びてしまう。そのため、部分的に電界集中を起こしリーク不良が発生する。

一方、本実施の形態における半導体装置１００の製造方法によれば、エピタキシャル層１０４の抵抗率のばらつきによるベース領域１１０深さのばらつきが緩和される。そのため、図７（ｂ）に示したように、トレンチ１０６深さｄ_１とベース領域１１０深さｄ_２とをほぼ等しくすることができる。これにより、空乏層が均一に延びるようにすることができる。従って、部分的な電界集中を起こさないようにでき、リーク不良が発生しなくなる。

また、図６を参照して説明したように、エピタキシャル層１０４の抵抗率に加えてトレンチ１０６深さの実測値データを考慮することにより、トレンチ１０６深さとベース領域１１０深さの差を小さくするように制御でき、リーク不良の発生を一層小さくできる。

なお、図３に示した条件出力システム２００の各構成要素は、ハードウエア単位の構成ではなく、機能単位のブロックを示している。条件出力システム２００の各構成要素は、任意のコンピュータのＣＰＵ、メモリ、メモリにロードされた本図の構成要素を実現するプログラム、そのプログラムを格納するハードディスクなどの記憶ユニット、ネットワーク接続用インタフェースを中心にハードウエアとソフトウエアの任意の組合せによって実現される。そして、その実現方法、装置にはいろいろな変形例があることは、当業者には理解されるところである。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

以上の実施の形態においては、条件出力システム２００により、ベース領域１１０の形成条件が決定される例を示したが、図４に示した条件記憶部２０８に記憶されたのと同様の対応関係を示す情報を準備しておき、当該情報を参照して人為的にベース領域１１０の形成条件を決定することもできる。

以上の実施の形態においては、半導体装置１００がパワーＭＯＳＦＥＴである場合を例として説明したが、半導体装置１００は、エピタキシャル層にトレンチゲートおよびベース領域を形成する手順を含む種々の半導体装置とすることができる。たとえば、半導体装置１００は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）とすることもできる。

以上の実施の形態においては、ｎ型のエピタキシャル層１０４にｐ型のベース領域１１０を形成する例を示したが、導電型が逆の構成に適用することもできる。

１００半導体装置
１０１ウェハ
１０２基板
１０４エピタキシャル層
１０６トレンチ
１０８ｐ型不純物イオン
１１０ベース領域
１１１ドレイン領域
１１２ソース領域
１１４トレンチゲート
２００条件出力システム
２０２抵抗率受付部
２０４条件決定部
２０６深さ受付部
２０８条件記憶部

Claims

ウェハの表面に形成された第１導電型のエピタキシャル層の抵抗率の値を取得する工程と、
前記エピタキシャル層表面にトレンチを形成する工程と、
前記エピタキシャル層の抵抗率に基づき、当該エピタキシャル層の表面に形成する第２導電型のベース領域の形成条件を決定する工程と、
前記決定する工程で決定された前記形成条件で、前記エピタキシャル層に、前記第２導電型の不純物イオンを注入して前記エピタキシャル層表面に前記第２導電型のベース領域を形成する工程と、
前記トレンチ内に導電性材料を埋め込み、トレンチゲートを形成する工程と、
を含む半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法において、
前記ベース領域の形成条件を決定する工程において、前記トレンチの深さと前記ベース領域の深さとが等しくなるように前記形成条件を決定する半導体装置の製造方法。
請求項１または２に記載の半導体装置の製造方法において、
前記ベース領域の形成条件を決定する工程において、予め準備された、前記エピタキシャル層の抵抗率と所定の深さのベース領域を形成するためのベース領域の形成条件との対応関係を示す情報を参照して、前記形成条件を決定する半導体装置の製造方法。
請求項１から３いずれかに記載の半導体装置の製造方法において、
前記ベース領域の形成条件は、前記不純物イオンの濃度、前記不純物イオンを活性化するための処理時間、または前記不純物イオンを活性化するための処理温度であって、
前記ベース領域の形成条件を決定する工程において、前記形成条件は、前記エピタキシャル層の抵抗率が高いほど、前記不純物イオンの濃度が低く、前記処理時間が短く、または前記処理温度が低く設定される半導体装置の製造方法。
請求項１から４いずれかに記載の半導体装置の製造方法において、
前記トレンチを形成する工程で形成された前記トレンチの深さを測定する工程をさらに含み、
前記ベース領域の形成条件を決定する工程において、当該トレンチの深さも考慮して前記形成条件を決定する半導体装置の製造方法。
請求項３に記載の半導体装置の製造方法において、
前記トレンチを形成する工程で形成された前記トレンチの深さを測定する工程をさらに含み、
前記ベース領域の形成条件を決定する工程において、前記対応関係を示す情報を参照して、前記トレンチの深さを測定する工程で測定された前記トレンチの深さと前記ベース領域の深さとが等しくなるように前記形成条件を決定する半導体装置の製造方法。
ウェハの表面に形成された第１導電型のエピタキシャル層の表面に、トレンチを形成する工程と、
所定の形成条件で、前記エピタキシャル層に、第２導電型の不純物イオンを注入して前記エピタキシャル層表面に前記第２導電型のベース領域を形成する工程と、
前記トレンチ内に導電性材料を埋め込み、トレンチゲートを形成する工程と、
を含む半導体装置の製造手順で用いられる条件出力システムであって、
エピタキシャル層の抵抗率と当該エピタキシャル層に所定の深さのベース領域を形成するための形成条件との対応関係を複数記憶する条件記憶部と、
処理対象のエピタキシャル層の抵抗率の入力を受け付ける抵抗率受付部と、
前記抵抗率受付部が入力を受け付けた前記抵抗率に基づき、前記条件記憶部を参照して、前記処理対象のエピタキシャル層に前記所定の深さのベース領域を形成するための形成条件を決定する条件決定部と、
を含む条件出力システム。
請求項７に記載の条件出力システムにおいて、
形成するベース領域の深さの目的値の入力を受け付ける深さ受付部をさらに含み、
前記条件記憶部は、エピタキシャル層の抵抗率と、当該エピタキシャル層に異なる深さのベース領域を形成するための形成条件をそれぞれ記憶し、
前記条件決定部は、前記深さ受付部が受け付けた前記深さの目的値にも基づき、前記条件記憶部を参照して、前記処理対象のエピタキシャル層に前記目的値の深さと深さが等しいベース領域を形成するための前記形成条件を決定する条件出力システム。
請求項７に記載の条件出力システムにおいて、
前記トレンチを形成する工程で形成された前記トレンチの深さの入力を受け付ける深さ受付部をさらに含み、
前記条件記憶部は、エピタキシャル層の抵抗率と、当該エピタキシャル層に異なる深さのベース領域を形成するための形成条件をそれぞれ記憶し、
前記条件決定部は、前記深さ受付部が受け付けた前記トレンチの深さにも基づき、前記条件記憶部を参照して、前記処理対象のエピタキシャル層に前記トレンチの深さと深さが等しいベース領域を形成するための前記形成条件を決定する条件出力システム。
ウェハの表面に形成された第１導電型のエピタキシャル層の表面に、トレンチを形成する工程と、
所定の形成条件で、前記エピタキシャル層に、第２導電型の不純物イオンを注入して前記エピタキシャル層表面に前記第２導電型のベース領域を形成する工程と、
前記トレンチ内に導電性材料を埋め込み、トレンチゲートを形成する工程と、
を含む半導体装置の製造手順で用いられるプログラムであって、
コンピュータを、
エピタキシャル層の抵抗率と当該エピタキシャル層に所定の深さのベース領域を形成するための形成条件との対応関係を複数記憶する条件記憶手段、
処理対象のエピタキシャル層の抵抗率の入力を受け付ける抵抗率受付手段、
前記抵抗率受付手段が入力を受け付けた前記抵抗率に基づき、前記条件記憶手段を参照して、前記処理対象のエピタキシャル層に前記所定の深さのベース領域を形成するための形成条件を決定する条件決定手段、
として機能させるプログラム。
請求項１０に記載のプログラムにおいて、
コンピュータを、さらに、
形成するベース領域の深さの目的値の入力を受け付ける深さ受付手段として機能させ、
前記条件記憶手段は、エピタキシャル層の抵抗率と、当該エピタキシャル層に異なる深さのベース領域を形成するための形成条件をそれぞれ記憶し、
前記条件決定手段は、前記深さ受付手段が受け付けた前記深さの目的値にも基づき、前記条件記憶手段を参照して、前記処理対象のエピタキシャル層に前記目的値の深さと深さが等しいベース領域を形成するための前記形成条件を決定するプログラム。
請求項１０に記載のプログラムにおいて、
コンピュータを、さらに、
前記トレンチを形成する工程で形成された前記トレンチの深さの入力を受け付ける深さ受付手段として機能させ、
前記条件記憶手段は、エピタキシャル層の抵抗率と、当該エピタキシャル層に異なる深さのベース領域を形成するための形成条件をそれぞれ記憶し、
前記条件決定手段は、前記深さ受付手段が受け付けた前記トレンチの深さにも基づき、前記条件記憶手段を参照して、前記処理対象のエピタキシャル層に前記トレンチの深さと深さが等しいベース領域を形成するための前記形成条件を決定するプログラム。