KR101441776B1 - 기판-관통 상호연결부들을 갖는 마이크로전자 장치들 및 연관된 제조 방법들 - Google Patents

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Abstract

기판-관통 상호연결부들을 갖는 마이크로전자 장치들 및 연관된 제조 방법들이 본원에 개시된다. 일실시예에서, 반도체 장치는 제 1 및 제 2 금속배선층들을 탑재한 반도체 기판을 포함한다. 제 2 금속배선층은 제 1 금속배선층을 사이에 두고 반도체 기판으로부터 이격되어 있다. 또한, 반도체 장치는 반도체 기판을 적어도 부분적으로 관통하여 확장하는 도전성 상호연결부를 포함한다. 제 1 금속배선층은 제 2 금속배선층을 통해 도전성 상호연결부와 전기적으로 접촉한다.

Description

기판-관통 상호연결부들을 갖는 마이크로전자 장치들 및 연관된 제조 방법들{MICROELECTRONIC DEVICES WITH THROUGH-SUBSTRATE INTERCONNECTS AND ASSOCIATED METHODS OF MANUFACTURING}
본 기술은 일반적으로 기판-관통 상호연결부들을 갖는 마이크로전자 장치들 및 연관된 제조 방법들에 관한 것이다.
반도체 다이들은 전형적으로 복수의 집적회로들, 집적회로들에 결합된 본드-패드들, 및 본드-패드들과 외부 콘택들 간에 전기신호들을 라우팅하기 위한 금속 라우팅 층들을 포함한다. 이러한 반도체 다이들을 제조 및 패키지하는 것은 본드-패드들 및/또는 금속 라우팅 층들을 외부에 디바이스들(예를 들면, 리드 프레임, 인쇄회로기판, 등)에 전기적으로 결합하기 위한 상호연결부들을 형성하는 것을 포함한다.
몇몇 응용들에서, 상호연결부들은 반도체 다이들의 상당한 부분을 완전히 관통 또는 관통하여 확장한다(일반적으로 "기판-관통 상호연결부들"이라 함). 기판-관통 상호연결부들을 형성하기 위한 하나의 종래의 공정은 대응하는 본드-패드들에 정렬하여 다이의 앞면 및/또는 뒷면 상에 깊은 비아들을 형성하는 것을 포함할 수 있다. 이어서, 비아들은 도전성 물질(예를 들면, 구리)로 채워진다. 이어서, 땜납 볼(solder ball)들 및/또는 다른 외부의 전기적 콘택들이 기판-관통 상호연결부들에 부착된다.
기판-관통 상호연결부들은 (1) 집적화 가공 전에(일반적으로 "선-비아(via-first)" 공정이라 함), 혹은 (2) 집적화 가공이 실질적으로 완료된 후에(일반적으로 "후-비아(via-last)" 공정이라 함) 형성될 수 있다. 그러나, 선-비아 및 후-비아 공정들 둘 다는 후에 더 상세히 논의되는 바와 같이, 어떤 결점들이 있다. 따라서, 기판-관통 형성의 공정에 대한 몇가지 개선들이 바람직할 수 있다.
도 1은 기술의 실시예들에 따른 적층된 다이들을 갖는 마이크로전자 패키지의 개략적 단면도이다.
도 2a 내지 도 2n은 기술의 실시예들에 따라 도 1에 도시된 반도체 다이들의 몇몇 실시예들을 형성하는데 유용한 공정이 적용된 반도체 기판의 부분의 개략적 단면도이다.
도 3a 내지 도 3f는 기술의 추가적인 실시예들에 따라 도 1에 도시된 반도체 다이들의 몇몇 실시예들을 형성하는데 유용한 공정이 적용된 반도체 기판의 부분의 개략적 단면도이다.
도 4a 내지 도 4f는 기술의 추가적인 실시예들에 따라 도 1에 도시된 반도체 다이들의 몇몇 실시예들을 형성하는데 유용한 공정이 적용된 반도체 기판의 부분의 개략적 단면도이다.
반도체 기판들 내에 관통 비아들 및 도전성 라우팅 층들을 형성하기 위한 공정들에 관련하여 본 기술의 몇몇 실시예들이 이하 기술된다. 어떤 실시예들의 많은 상세한 내용들이 반도체 다이들에 관련하여 이하 기술된다. "반도체 기판"이라는 용어는 예를 들면, 개개의 집적회로 다이들, 이미저 다이들, 센서 다이들, 및/또는 그외 반도체 피처(feature)들을 갖는 다이들을 포함한, 다양한 제조 물품들을 포함하기 위해 도처에서 사용된다.
이하 기술되는 공정들 중 몇가지는 웨이퍼 상에 혹은 웨이퍼의 부분 상에, 개개의 다이 내에 혹은 복수의 다이들 내에, 관통 비아들 및 도전성 라우팅 층들을 형성하기 위해 사용될 수 있다. 웨이퍼 또는 웨이퍼 부분(예를 들면, 웨이퍼 형태)은 싱귤레이팅되지 않은(unsingulated) 웨이퍼 또는 웨이퍼 부분, 또는, 재실장된(repopulated) 캐리어 웨이퍼를 포함할 수 있다. 재실장된 캐리어 웨이퍼는 싱귤레이팅되지 않은 웨이퍼와 비슷한 주변 형상을 갖는 대체로 단단한 프레임에 의해 둘러싸인 접착물질(예를 들면, 가요성 접착제)을 포함할 수 있고 접착제에 의해 둘러싸인 싱귤레이팅된 소자들(예를 들면, 다이들)을 포함할 수 있다.
어떤 실시예들의 많은 구체적인 상세한 내용들은 이들 실시예들의 철저한 이해를 제공하기 위해 도 1 내지 도 4f 및 다음의 본문에 개시된다. 몇가지 다른 실시예들은 이하 기술되는 것들과는 다른 구성들, 부품들, 및/또는 공정들을 가질 수 있다. 그러므로, 당업자는 도 1 내지 도 4f에 도시된 실시예들의 상세한 내용 중 몇개 없이 실시될 수도 있음을 알 것이다.
도 1은 기술의 실시예들에 따른 마이크로전자 패키지(100)의 부분의 개략적 단면도이다. 도 1에 도시된 바와 같이, 마이크로전자 패키지(100)는 복수의 도전성 커플러(conductive coupler)들(104)(예를 들면, 땜납 볼들)과 직렬로 적층된 복수의 반도체 다이들(102)을 포함할 수 있다. 예시 목적을 위해 도 1에 4개의 반도체 다이들(102)(개별적으로 각각 제 1, 제 2, 제 3, 및 제 4 반도체 다이들(102a ~ 102d)로서 확인됨)이 도시되었다. 다른 실시예들에서, 마이크로전자 패키지(100)는 와이어본드들, 땜납 볼들, 도전성 테이프들, 및/또는 그외 적합한 전기적 연결부들과 서로 결합되는 임의의 다른 희망하는 수의 반도체 다이들(102)을 포함할 수 있다.
반도체 다이들(102)은 개별적으로, 반도체 기판(106)의 제 1 면(106a)에 근접한 신호 라우팅 구조(108)를 탑재한 반도체 기판(106), 신호 라우팅 구조(108) 상의 복수의 본드-패드들(112)(개별적으로 각각 제 1 내지 제 5 본드-패드들(112a ~ 112e)로서 식별됨), 및 반도체 기판(106)의 제 1 면(106a) 및 제 2 면(106b) 사이에 확장하는 복수의 기판-관통 상호연결부들(110)(개별적으로 각각 제 1 내지 제 4 상호연결부들(110a ~ 110d)로서 식별됨)을 포함할 수 있다. 또한, 반도체 다이들(102)은 기판-관통 상호연결부(110a)에 연관된 입력/출력("I/O") 버퍼(114) 및 제 2, 제 3, 제 4 기판-관통 상호연결부들(110b ~ 110d)에 연관된 칩-선택("C/S") 버퍼(116)를 포함할 수 있다.
기판-관통 상호연결부들(110)은 반도체 다이들(102)의 제 1 면(106a)과 제 2 면(106b) 간에 전기신호들을 수송하기 위해 신호 라우팅 구조들(108) 내의 어떤 금속배선층(metallization layer)들(도 1에 도시되지 않음)에 선택적으로 연결될 수 있다. 신호 라우팅 구조들(108) 및 기판-관통 상호연결부들(110)을 형성하기 위한 공정의 몇몇 실시예들의 상세한 내용이 도 2a 내지 도 4f를 참조하여 이하 상세히 논의된다.
도전성 커플러들(104)은 희망하는 신호 라우팅 방식에 기초하여 대응하는 본드-패드들(112)과 인터페이스할 수 있다. 도 1에 도시된 바와 같이, 본드-패드들(112) 모두가 도전성 커플러들(104) 중 하나에 전기적으로 결합되는 것은 아니다. 예를 들면, 제 1 반도체 다이(102a)의 제 1 기판-관통 상호연결부(110a)는 제 1 반도체 다이(102a)의 도전성 커플러들(104) 및 제 1 본드-패드(112a)를 통해 전기적으로 결합된다. 반대로, 모든 반도체 다이들(102)의 제 2 본드-패드(112b), 제 3 반도체 다이(102c)의 제 3 본드-패드(112c), 및 제 4 반도체 다이(102d)의 제 3 및 제 4 본드-패드들(112c 및 112d)은 도전성 커플러들(104) 중 어느 것에도 전기적으로 결합되지 않는다. 대신에, 신호 라우팅 구조(108)는 제 1 반도체 다이(102a)의 제 2 본드-패드(112b)에서 수신된 칩-선택 신호(및/또는 그외 다른 적합한 신호들)를 제 1 반도체 다이(102a)의 제 2 기판-관통 상호연결부(110b), 제 2 반도체 다이(102b)의 제 3 기판-관통 상호연결부(110c), 및 제 3 반도체 다이(102c)의 제 4 기판-관통 상호연결부(110d)를 통해 제 4 반도체 다이(102d)의 C/S 버퍼(116)에 라우팅한다.
동작에서, 반도체 다이들(102)의 전기적으로 결합된 제 1 기판-관통 상호연결부(110a)는 입력/출력 신호들을 모든 반도체 다이들(102)에 수송하기 위한 전기적 경로를 형성한다. 개개의 반도체 다이들(102)의 신호 라우팅 구조들(108)은 입력/출력 신호들을 전기적 경로로부터 반도체 다이들(102)의 개개의 I/O 버퍼들(114)에 라우팅한다. 또한, 신호 라우팅 구조(108)는 I/O 버퍼(114)에서 수신된 입력/출력 신호들을 선택된 반도체 다이(102)에서 처리할 수 있게 하기 위해 칩-선택 신호(및/또는 그외 다른 적합한 신호들)를 선택된 반도체 다이(102)에 라우팅할 수 있다. 예를 들면, 신호 라우팅 구조(108)는 제 1 반도체 다이(102a)가 수신된 입력/출력 신호들을 처리할 수 있게 하기 위해 제 5 본드-패드(112e)에서 수신된 칩-선택 신호를 제 1 반도체 다이(102a)의 C/S 버퍼(116)에 라우팅한다. 또 다른 예에서, 신호 라우팅 구조(108)는 제 4 본드-패드(112d)에서 수신된 칩-선택 신호를 제 1 반도체 다이(102a)의 제 4 기판-관통 상호연결부(110d)를 통해 제 2 반도체 다이(102b)에 라우팅할 수도 있다.
종래의 기술들에 따르면, 기판-관통 상호연결부들(110)은 선-비아 공정 또는 후-비아 공정에 기초하여 형성될 수 있다. 그러나, 발명자들은 선-비아 및 후-비아 공정들 모두 어떤 결점들이 있음을 알았다. 예를 들면, 후-비아 공정은 칩-선택 신호들을 라우팅하는 것을 적합히 수용하지 않을 수 있는데 이러한 수정은 제조공정에 비용 및/또는 복잡성을 현저하게 추가할 수 있기 때문이다. 예를 들면, 마지막 금속배선층에서 신호들을 라우팅하기 위해 사용될 수 있는 기술들은 (1) 이웃한 반도체 다이(102)로의 도전성 범프들의 형성(또는 무형성)을 제어하는 것, (2) 신호들을 하측 금속배선층들에 내려 보내는 것, (3) 신호 라우팅 구조(108)에 제어 게이트들(예를 들면, MOSFET)을 추가하는 것, (4) 반도체 다이들(102) 각각을 다르게 패터닝하는 것; 및 (5) 반도체 다이들(102) 상에 재분배층(도시되지 않음)을 추가하는 것을 포함할 수 있다.
또한, 발명자들은 반도체 다이들(102) 내의 신호 라우팅 구조들(108) 및 집적회로들(도시되지 않음) 간에 전기적 콘택들이 신호 라우팅 구조들(108)의 형성 동안 손상을 입을 수 있기 때문에, 선-비아 공정이 반도체 다이들(102)의 전기적 신뢰성에 부정적으로 영향을 미칠 수 있음을 알았다. 선-비아 및 후-비아 공정들의 전술한 결점들의 적어도 몇몇을 해결하기 위한 공정의 몇몇 실시예들이 도 2a 내지 도 2n을 참조하여 이하 논의된다.
도 2a 내지 도 2n은 기술의 실시예들에 따라 도 1에 도시된 반도체 다이들(102)의 몇몇 실시예들을 형성하기 위한 공정이 적용된 반도체 기판(106)의 부분 의 개략적 단면도들이다. 앞에 설명에서, 유사한 가공 동작들은 전반적으로 유사한 가공 기술들을 이용할 수도 있다. 따라서, 가공 동작들을 수행하기 위한 적합한 기술들(예를 들면, 증착된 물질을 패터닝, 유전체 물질들의 부분들을 제거, 도전성 물질을 증착, 등)은 간략성을 위해 단지 한번만 기술된다.
도 2a에 도시된 바와 같이, 공정은 반도체 기판(106)의 제 1 면(106a) 내에 및/또는 위에 집적회로(118)를 형성하는 것을 포함할 수 있다. 예시된 실시예에서, 집적회로(118)는 예시 목적을 위해 소스(120a), 드레인(120b), 및 게이트(122)를 갖는 전계효과 트랜지스터로서 개략적으로 도시되었다. 다른 실시예들에서, 집적회로(118)는 수직 트랜지스터들, 3차원 트랜지스터들, 캐패시터들, 및/또는 동적 랜덤 액세스 메모리(DRAM) 및/또는 그외 다른 적합한 전자장치들을 형성하는 다른 적합한 전기적 부품들을 포함할 수 있다.
공정은 반도체 기판(106) 상에 절연체(124)를 형성하는 것을 포함할 수 있다. 예시된 실시예에서, 절연체(124)는 산화실리콘, 질화실리콘, 및/또는 그외 적합한 유전체들(개별적으로 각각 제 1 내지 제 4 절연물질들(124a ~ 124d)로서 식별됨)의 4개의 층들을 포함한다. 다른 실시예들에서, 절연체(124)는 또 다른 희망하는 수의 유전체 및/또는 다른 적합한 절연물질들을 포함할 수도 있다. 절연체(124)를 형성하기 위한 기술들은 열산화, 화학기상증착("CVD : chemical vapor deposition"), 원자층증착("ALD : atomic layer deposition"), 스핀-온 글래스(spin-on glass), 및/또는 그외 적합한 기술들을 포함할 수 있다.
또한, 공정은 집적회로(118)에 전기적으로 연결된 절연체(124) 내에 도전성 링크(126)를 형성하는 것을 포함할 수 있다. 일실시예에서, 도전성 링크(126)를 형성하는 것은 사진식각 및/또는 그외 적합한 기술들로 절연체(124)를 패터닝하는 것, 및 애퍼처(aperture)(127)를 형성하기 위해 패터닝된 절연체(124)의 부분을 습식 에칭, 건식 에칭, 반응성 이온 에칭, 및/또는 그외 적합한 기술들을 통해 제거하는 것을 포함한다. 이어서, 애퍼처(127)는 물리기상증착(PVD), CVD, ALD, 전기도금, 및/또는 그외 적합한 기술들을 통해 도전성 물질(129)(예를 들면, 구리, 알루미늄, 금, 및/또는 그외 적합한 도전성 물질들)로 충전질 수 있다. 다른 실시예들에서, 도전성 링크(126)를 형성하는 것은 전술한 동작들에 더하여 혹은 이들 대신에 다른 가공 동작들을 포함할 수 있다.
공정은 절연체(124) 상에 제 1 유전체(130)를 형성함으로써 제 1 금속배선층(128a)을 형성하는 것과, 희망하는 금속 라우팅 프로파일에 따라 제 1 유전체(130)를 패터닝하는 것과, 제 1 유전체(130) 내에 트렌치(trench)들, 채널(channel)들, 및/또는 다른 개구들(135)을 형성하기 위해 제 1 유전체(130)의 부분을 제거하는 것과, 개구들(135) 내에 도전성 물질(137)(예를 들면, 구리, 알루미늄, 금, 및/또는 그외 적합한 도전성 물질들)을 증착하는 것을 포함할 수 있다. 이어서, 공정은 제 1 금속배선층(128a) 상에 제 1 장벽(132)(예를 들면, California, Santa Clara, Applied Materials, Inc.에 의해 제공되는 BLOK)을 형성하는 것과, 제 1 장벽(132) 상에 제 2 유전체(134)(예를 들면, 산화실리콘)를 증착하는 것을 포함할 수 있다. 제 2 유전체(134)는 제 1 장벽(132)에 근접한 제 1 표면(134a) 및, 제 1 표면(134a)에 대향한 제 2 표면(134b)을 포함한다.
제 1 금속배선층(128a)을 형성한 후에, 도 2b 내지 도 2h는 반도체 기판(106)내에 기판-관통 상호연결부(110)(도 1)를 형성하기 위한 기판-관통 상호연결부 형성 공정 모듈(이하, "TSV 모듈"이라 함)을 예시한다. 도 2b에 도시된 바와 같이, TSV 모듈은 스핀 코팅 및/또는 그외 적합한 기술들을 통해 제 2 유전체(134) 상에 제 1 포토레지스트(photoresist)(136)를 증착하는 것을 포함할 수 있다. 이어서, 제 1 포토레지스트(136)는 제 1 개구(138)를 형성하기 위해 패터닝될 수 있다. 본원에서 사용되는 바와 같이, "포토레지스트"라는 용어는 일반적으로 전자기 방사에 노출되었을 때 화학적으로 변성될 수 있는 물질을 일컫는다. 상기 용어는 전자기 방사에 의해 활성화되었을 때 용해될 수 있게 구성되는 포지티브 포토레지스트(positive photoresist), 및 광에 의해 활성화되었을 때 용해되지 않게 구성되는 네거티브 포토레지스트(negative photoresist) 둘 다를 포함한다.
도 2c에 도시된 바와 같이, TSV 모듈은 반도체 기판(106) 내에 상호연결부 애퍼처(interconnect aperture)(140)를 형성하는 것을 포함할 수 있다. 상호연결부 애퍼처(140)는 연속된 동작에서, 제 1 유전체(130), 제 1 장벽(132), 제 2 유전체(134), 절연체(124), 및 반도체 기판(106)의 적어도 일부분으로부터 개구(138)를 통해 물질을 제거함으로써 형성될 수 있다. 다른 실시예들에서, 상호연결부 애퍼처(140)를 형성하는 것은 제 1 유전체(130), 제 1 장벽(132), 제 2 유전체(134), 및 절연체(124)의 부분을 제거하기 위한 제 1 물질 제거 동작(예를 들면, 습식 에칭을 사용함), 및 반도체 기판(106)의 부분을 제거하기 위한 제 2 물질 제거 동작(예를 들면, 반응성 이온 에칭을 사용함)을 포함할 수 있다.
도 2d에 도시된 바와 같이, TSV 모듈은 제 1 포토레지스트(136)를 제거하고, 순차적으로 상호연결부 애퍼처(140) 내에 애퍼처 절연체(142), 애퍼처 장벽(144), 및 시드 물질(seed material)(146)을 형성하는 것을 더 포함할 수 있다. 애퍼처 절연체(142)는 열산화, CVD, ALD, 및/또는 그외 적합한 기술들을 통해 형성된 산화실리콘, 질화실리콘, 및/또는 그외 적합한 절연물질들을 포함할 수 있다. 애퍼처 장벽(144)은 펄스 화학기상증착("pCVD"), 이온 물리기상증착("iPVD"), ALD, 및/또는 그외 적합한 기술들을 통해 형성된 탄탈(Ta), 텅스텐(W), 질화티탄(TiN), 및/또는 그외 적합한 장벽 물질들을 포함할 수 있다. 시드 물질(144)은 pCVD, iPVD, ALD, 및/또는 그외 적합한 기술들을 통해 증착된 구리, 텅스텐, 및/또는 그외 적합한 도전성 물질들을 포함할 수 있다.
도 2e에 도시된 바와 같이, TSV 모듈은 시드 물질(146) 상에 제 2 포토레지스트(148)를 증착하는 것을 포함할 수 있다. 이어서, 제 2 포토레지스트(148)는 제 2 개구(150)를 형성하기 위해 패터닝될 수 있다. 도 2f에 도시된 바와 같이, TSV 모듈은 기판-관통 상호연결부(110)를 형성하기 위해 상호연결부 애퍼처(140)를 제 2 개구(150)를 통해 제 1 도전성 물질(152)로 충전하는 것을 포함할 수 있다. 제 1 도전성 물질(152)은 상호연결부 애퍼처(140) 내에 제 1 부분(152a) 및 제 2 유전체(134)를 넘어 확장하는 제 2 부분(152b)을 포함한다. 제 1 도전성 물질(152)은 구리, 알루미늄, 텅스텐, 금, 및/또는 전술한 구성성분의 합금들을 포함할 수 있다. 특정 실시예들에서, 제 1 도전성 물질(152)은 상호연결부 애퍼처(140)에 도입된 전해질 구리를 포함한다. 전해질 구리는 무전해 배치된 물질들과 비교했을 때, 그리고 땜납과 비교했을 때 향상된 순도를 갖는다. 예를 들면, 제 1 도전성 물질(152)은 적어도 90% 구리 및 어떤 경우들에 있어선 99% 구리일 수 있다. 이어서, 제 2 포토레지스트(148)가 제거될 수 있다.
도 2g에 도시된 바와 같이, 이어서, 제 1 도전성 물질(152)의 제 1 부분(152a)이 제 2 유전체(134)의 제 2 표면(134b)과 대체로 평면이 되도록 제 1 도전성 물질(152)의 제 2 부분(152b)(도 2f)이 제거될 수 있다. 제 1 도전성 물질(152)의 제 2 부분(152b)을 제거하기 위한 기술들은 화학기계식 연마 ("CMP : chemical-mechanical polishing"), 전기화학기계식 연마("ECMP : electrochemical-mechanical polishing"), 및/또는 그외 적합한 기술들을 포함할 수 있다. 도 2h에 도시된 바와 같이, TSV 모듈은 선택적으로, 제 2 유전체(134)의 제 2 표면(134b) 및 제 1 도전성 물질(152)의 제 1 부분(152a) 상에 제 2 장벽(154)(예를 들면, California, Santa Clara, Applied Materials, Inc.에 의해 제공되는 BLOK)을 증착하는 것을 포함할 수 있다. 다른 실시예들에서, 제 2 장벽(154)을 증착하는 것은 생략될 수도 있다.
위에 논의된 TSV 모듈이 제 2 포토레지스트(148)를 증착 및 패터닝하는 것을 포함할지라도, 어떤 실시예들에서, 제 2 포토레지스트(148)는 생략될 수도 있다. 대신에, TSV 모듈은 상호연결부 애퍼처(140) 내의 제 1 부분(152a) 및 제 2 유전체(134)의 제 2 표면(134b)을 실질적으로 덮는 제 2 부분(152b)을 갖는 제 1 도전성 물질(152)을 증착하는 것을 포함할 수 있다. 이어서, 도 2g에 도시된 바와 같이, 기판-관통 상호연결부(110)를 만들기 위해 제 2 부분(152b)의 적어도 일부분이 제거될 수 있다.
TSV 모듈에 이어, 공정은 제 2 금속배선층을 형성하는 것을 포함할 수 있다. 도 2i에 도시된 바와 같이, 공정은 선택적인 제 2 장벽(154) 상에 제 3 유전체(156)를 형성하는 것을 포함할 수 있다. 제 3 유전체(156)는 선택적인 제 2 장벽(154)에 근접한 제 1 표면(156a) 및 제 1 표면(156a)에 대향한 제 2 표면(156b)을 포함한다. 이어서, 제 1 금속배선층(128a)으로의 복수의 제 1 비아(via)들(159)은 제 3 유전체(156), 선택적인 제 2 장벽(154), 및 제 2 유전체(134)를 통해 형성될 수 있다.
이어서, 공정은 제 3 유전체(156) 상에 제 3 포토레지스트(158)를 증착하는 것과, 제 2 금속배선층(128b)(도시되지 않음)을 위한 희망하는 라우팅 프로파일에 대응하는 제 3 개구들(160)을 형성하기 위해 제 3 포토레지스트(158)를 패터닝하는 것을 포함할 수 있다. 도 2j에 도시된 바와 같이, 공정은 개구들(162)을 형성하기 위해 제 3 유전체(156)의 부분 및 선택적으로 제 2 장벽(154)의 부분을 제거하는 것을 포함할 수 있다. 개구들(162)은 적어도 제 2 유전체(134)의 제 2 표면(134b)의 부분 및 제 1 도전성 물질(152)의 제 1 부분(152a)의 상측 표면을 노출시킨다.
도 2k에 도시된 바와 같이, 공정은 제 2 도전성 물질(164)로 개구들(162) 및 제 1 비아들(159)을 충전하는 것과, 이어서 제 2 도전성 물질(164)이 제 3 유전체(156)의 제 2 표면(156b)과 전반적으로 평면이 되도록 개구들(162) 외부에 있는 과잉의 제 2 도전성 물질(164)을 제거하는 것을 포함할 수 있다. 예시된 실시예에서, 제 2 도전성 물질(164)은 제 1 부분(164a), 제 1 부분(164a)으로부터 측방으로 멀리 확장하는 제 2 부분(164b), 및 제 1 비아들(159) 내의 제 3 부분(164c)을 포함한다. 제 2 도전성 물질(164)의 제 1 부분(164a)은 기판-관통 상호연결부(110)의 제 1 도전성 물질(152)의 제 1 부분(152a)과 직접 물리적으로 접촉한다. 제 2 도전성 물질(164)의 제 3 부분(164c)은 제 2 부분(164b) 및 제 1 금속배선층(128a)을 전기적으로 연결한다.
일실시예에서, 제 2 도전성 물질(164)은 제 1 도전성 물질(152)과 동일한 조성(예를 들면, 구리)을 포함한다. 결국, 제 1 및 제 2 도전성 물질들(152 및 164)은 전반적으로 동질일 수 있다(제 1 및 제 2 도전성 물질들(152 및 164) 간에 인위적 구분을 보이기 위해 도 2k에서 가상선이 사용됨). 다른 실시예들에서, 제 2 도전성 물질(164)은 제 1 도전성 물질(152)과는 적어도 부분적으로 다른 조성을 포함할 수 있다. 결국, 제 1 금속배선층(128a)은 제 2 도전성 물질(164)을 통해 기판-관통 상호연결부(110)에 전기적으로 연결된다.
제 2 금속배선층(128b)을 형성한 후에, 공정은 반도체 기판(106) 상에 추가의 금속배선층들을 형성하는 것을 포함할 수 있다. 예를 들면, 도 2l 및 도 2m은 제 3 금속배선층(128c)을 형성하는 동작들을 도시한다. 도 2l에 도시된 바와 같이, 공정은 제 3 유전체(156)의 제 2 표면(156b) 및 제 2 금속배선층(128b) 상에 제 4 유전체(166)를 증착하는 것을 포함할 수 있다. 증착된 제 4 유전체(166)는 제 3 유전체(156)에 근접한 제 1 표면(166a) 및 제 1 표면(166a)에 대향한 제 2 표면(166b)을 갖는다. 이어서, 공정은 제 4 유전체(166)의 제 2 표면(166b)으로부터 제 2 금속배선층(128b)까지 확장하는 복수의 제 2 비아들(168)을 형성하기 위해 제 4 유전체(166)의 부분을 패터닝하고 제거하는 것을 포함할 수 있다.
이어서, 도 2i 및 도 2j를 참조하여 기술된 것들과 전반적으로 유사한 동작들에 따라 제 3 금속배선층(128c)이 형성될 수 있다. 도 2m에 도시된 바와 같이, 제 3 금속배선층(128c)은 제 2 비아들(168)을 통해 제 2 금속배선층(128b)에 전기적으로 연결된 제 3 도전성 물질(170)을 포함한다. 예시된 실시예에서, 제 3 도전성 물질(170)은 제 1 및 제 2 도전성 물질들(152 및 164)과 동일한 조성(예를 들면, 구리)을 갖는다. 다른 실시예들에서, 제 3 유전체 물질(170)은 제 1 및/또는 제 2 유전체 물질들(152 및 164)과는 다른 조성을 가질 수 있다.
어떤 실시예들에서, 공정은 또한 반도체 기판(106) 내에 및/또는 위에 추가의 피처들을 형성하기 위해 반도체 기판(106)을 가공하는 것을 포함할 수 있다. 예를 들면, 도 2n에 도시된 바와 같이, 반도체 기판(106)의 부분은 기판-관통 상호연결부(110)를 노출시키기 위해 기계식 또는 화학기계식 기술을 사용하여 제 2 면(106b)으로부터 제거될 수 있다. 이어서, 도전성 부품(172)(예를 들면, 도전성 필라, 땜납 볼, 땜납 범프, 재분배층, 실리콘-관통 비아 스터드(through-silicon via stud), 및/또는 그외 적합한 상호연결부 디바이스들)은 외부 부품(도시되지 않음)에 상호연결하기 위한 기판-관통 상호연결부(110)에 부착될 수 있다.
제 1, 제 2 및 제 3 금속배선층들(128a, 128b, 128c)만이 도 2a 내지 도 2m에 도시되었을지라도, 어떤 실시예들에서, 공정은 도 2l 및 도 2m을 참조하여 위에 논의된 동작들 중 적어도 몇몇을 반복함으로써 4, 5, 또는 임의의 희망하는 수의 금속배선층들을 형성하는 것을 포함할 수 있다. 이들 실시예들에서, 기판-관통 상호연결부(110)는 제 2 금속배선층(128b), 제 3 금속배선층(128c), 또는 N-1 금속배선층(도시되지 않음)에 전기적으로 연결될 수 있다.
전술한 공정의 몇몇 실시예들은 제 1 금속배선층(128a)과 도전성 링크(126) 간의 전기적 연결에 손상을 가할 위험을 감소시킬 수 있다. 발명자들은 제 1 금속배선층(128a)을 형성하기 전에 기판-관통 상호연결부(110)를 형성하는 것은 제 1 금속배선층(128a)과 도전성 링크(126) 간에 결함이 있는 전기전 연결을 초래할 수 있음을 관찰하였다. 이론에 의해 구속됨이 없이, 제 1 금속배선층(128a)(예를 들면, 도전성 물질의 증착, 과잉 도전성 물질의 제거, 등)의 형성 동안 몇몇 동작들은 제 1 금속배선층(128a)과 도전성 링크(126) 간에 전기적 연결을 물리적으로 약화 및/또는 손상을 입힐 수 있는 것으로 생각된다. 결국, 제 1 금속배선층(128a)을 형성하는 것에 이어 기판-관통 상호연결부(110)를 형성함으로써, 결함이 있는 전기적 연결을 생성할 위험이 낮아질 수 있다.
또한, 전술한 공정의 몇몇 실시예들은 종래의 기술들과 비교했을 때 더욱 비용효율적이고 융통성이 있다. 예를 들면, 기판-관통 상호연결부(110)와 금속배선층들 간에 전기적 연결의 선택은 선-비아 공정보다 나중 가공 단계들까지 연기될 수 있다. 결국, 반도체 다이들(102)의 최종의 연결 구성에 관해 결정하기 전에 생산 관리자가 반도체 다이들(102)을 계속하여 생산할 수 있게 하기 위해 일반적인 중간 제품들(즉, 부분적으로 형성된 금속배선층들을 갖는 반도체 다이들)의 수가 증가될 수 있다.
제 2 금속배선층(128b)을 형성하고 기판-관통 상호연결부(110)에 연결하기 위해 도 2a 내지 도 2n을 참조로 위에서 구체적 동작들이 논의되었을지라도, 다른 실시예들에서, 추가의 및/또는 다른 공정 동작들을 사용하여 제 2 금속배선층(128b)이 형성되어 기판-관통 상호연결부(110)에 연결될 수 있다. 예를 들면, 도 3a 내지 도 3f는 기술의 추가의 실시예들에 따라 도 1에 도시된 반도체 다이들(102)의 몇몇 실시예들을 형성하는데 유용한 공정이 적용된 반도체 기판의 부분의 개략적 단면도들이다. 도 3a에 도시된 바와 같이, 공정은 도 2a를 참조하여 위에 논의된 바와 같이, 반도체 기판(106) 내에 및/또는 위에 집적회로(118)를 형성하는 것과, 제 1 금속배선층(128a) 상에 도전성 링크(126), 제 1 금속배선층(128a), 및 제 1 장벽(132)을 형성하는 것을 포함할 수 있다.
도 2a에 도시된 실시예와는 달리, 도 3b에 도시된 공정은 제 1 장벽(132) 상에 제 2 유전체(134)를 증착하기 전에, 도 2b 내지 도 2h를 참조하여 위에 논의된 바와 같이, TSV 모듈을 이용하는 것을 포함할 수 있다. 이어서, 제 2 유전체(134)는 제 1 장벽(132) 및 기판-관통 상호연결부(110) 상에 형성될 수 있다. 결국, 기판-관통 상호연결부(110)는 제 1 장벽(132)과 전반적으로 평면이 될 수 있고, 제 2 유전체(134)의 제 1 표면(134a)과 직접 접촉할 수 있다.
도 3c에 도시된 바와 같이, 공정은 제 2 유전체(134) 상에 제 3 유전체(156)를 증착하는 것을 포함할 수 있다. 결국, 제 3 유전체(156)의 제 1 표면(156a)은 제 2 유전체(134)의 제 2 표면(134b)과 직접 접촉할 수 있다. 공정은 제 3 유전체(156), 제 2 유전체(134), 및 장벽(132)을 관통하여 제 2 및 제 3 유전체들(134 및 156) 내에 복수의 액세스 비아(access via)들(180)을 형성하는 것을 포함할 수 있다. 액세스 비아들(180)은 (1) 전반적으로 기판-관통 상호연결부(110)에 대응하는 제 1 그룹(180a)의 액세스 비아들(180) 및 (2) 전반적으로 제 1 금속배선층(128a)에 대응하는 제 2 그룹(180b)의 액세스 비아들(180)을 포함한다.
이어서, 공정은 제 2 금속배선층(128b)을 위한 희망하는 라우팅 프로파일에 대응하는 개구들(184)을 형성하기 위해 제 3 유전체(156) 상에 포토레지스트(182)를 증착하고 포토레지스트(182)를 패터닝하는 것을 포함할 수 있다. 도 3e에 도시된 바와 같이, 공정은 개구들(186)을 형성하기 위해 제 3 유전체(156)의 부분을 제거하는 것을 포함할 수 있다. 개구들(186)은 제 2 유전체(134)의 제 2 표면(134b)의 적어도 일부분을 노출시키고 액세스 비아들(180)의 적어도 일부와 연통한다.
도 3f에 도시된 바와 같이, 공정은 제 2 도전성 물질(164)로 개구들(186) 및 액세스 비아들(180)을 충전하는 것을 포함할 수 있다. 이어서, 제 2 도전성 물질(164)이 제 3 유전체(156)의 제 2 표면(156b)과 전반적으로 평면이 되도록 개구들(186) 외부의 과잉의 제 2 도전성 물질(164)이 제거될 수 있다. 제 2 도전성 물질(164)은 제 1 부분(164a), 제 1 부분(164a)으로부터 측방으로 확장하는 제 2 부분(164b), 액세스 비아들(180)의 제 1 그룹(180a) 내의 제 3 부분(164c) 및 액세스 비아들(180)의 제 2 그룹(180b) 내의 제 4 부분(164d)을 포함한다. 제 2 도전성 물질(164)의 제 3 부분(164c)은 제 2 도전성 물질(164)의 제 1 부분(164a)을 기판-관통 상호연결부(110)에 전기적으로 연결한다. 제 2 도전성 물질(164)의 제 4 부분(164d)은 제 2 도전성 물질(164)의 제 2 부분(164b)을 제 1 금속배선층(128a)에 전기적으로 연결한다. 이어서, 공정은 도 2l 내지 도 2n을 참조하여 논의된 바와 같이 추가의 금속배선층들을 형성하는 것과, 후속 가공을 수행하는 것을 포함할 수 있다.
도 4a 내지 도 4f는 기술의 추가의 실시예들에 따라 도 1에 도시된 반도체 다이들(102)의 몇몇 실시예들을 형성하는데 유용한 공정이 적용된 반도체 기판(100)의 부분의 개략적 단면도들이다. 도 4a에 도시된 바와 같이, 공정은 도 2a를 참조하여 위에 논의된 바와 같이, 반도체 기판(106) 내에 및/또는 위에 집적회로(118)를 형성하는 것과, 제 1 금속배선층(128a) 상에 도전성 링크(126), 제 1 금속배선층(128a), 및 제 1 장벽(132)을 형성하는 것을 포함할 수 있다. 또한, 공정은 도 2h 내지 도 2k를 참조하여 위에 논의된 바와 같이, 제 2 금속배선층(128b)을 형성하는 것을 포함할 수 있다. 이어서, 공정은 선택적으로, 제 2 금속배선층(128b) 상에 제 2 장벽(154)을 증착하는 것을 포함할 수 있다.
도 4b에 도시된 바와 같이, 공정은 제 2 장벽(154) 상에 제 4 유전체(166)를 형성하는 것과, 제 4 유전체(166) 상에 포토레지스트(190)를 증착하는 것을 포함할 수 있다. 이어서, 포토레지스트(190)는 제 2 금속배선층(128b)의 부분 및 기판-관통 상호연결부(110)(도시되지 않음)에 대응하는 개구들(192)을 형성하기 위해 패터닝될 수 있다. 결국, 제 4 유전체(166) 및 하부에 놓이는 제 2 장벽(154)의 부분이 개구(192)(이하, 노출된 부분(194)이라 함)에서 노출된다.
도 4c에 도시된 바와 같이, 공정은 반도체 기판(106) 내에 상호연결부 애퍼처(140)를 형성하는 것과, 노출된 부분(194)(도 4b)을 제거하는 것을 포함할 수 있다. 일실시예에서, 위상-시프트 마스크(phase-shift mask), 리키-크롬 마스크(leaky-chrome mask), 및/또는 그외 적합한 기술들을 사용하여 하나의 연속된 동작으로 상호연결부 애퍼처(140)가 형성될 수 있고, 노출된 부분(194)이 제거될 수 있다. 또 다른 실시예에서, 상호연결부 애퍼처(140)는 전반적으로 상호연결부 애퍼처(140)에 대응하는 제 1 마스크(도시되지 않음)를 사용하여 에칭함으로써 형성될 수도 있다. 노출된 부분(194)은 전반적으로 노출된 부분(194)에 대응하는 제 2 마스크(도시되지 않음)를 사용하여 제거될 수 있다. 다른 실시예들에서, 노출된 부분(194)은 다른 적합한 기술들을 통해 제거될 수도 있다.
도 4d에 도시된 바와 같이, 공정은 상호연결부 애퍼처(140) 내에 애퍼처 절연체(142)를 형성하는 것을 포함할 수 있다. 예시된 실시예에서, 애퍼처 절연체(142)는 상호연결부 애퍼처(140) 내의 제 1 부분(142a) 및 상호연결부 애퍼처(140) 외부의 제 2 부분(142b)을 포함한다. 제 2 부분(142b)은 적어도 부분적으로 제 2 금속배선층(128b)과 중첩하여 직접 접촉하고 있다. 다른 실시예들에서, 애퍼처 절연체(142)는 예를 들면, 일반적으로 애퍼처 절연체(142)를 형성할 때 사용되었던 상호연결부 애퍼처(140)에 대응하는 포토마스크를 사용함으로써 제 1 부분(142a)만을 포함할 수 있다.
도 4e에 도시된 바와 같이, 공정은 적어도 부분적으로 애퍼처 절연체(142)의 제 2 부분(142b)을 제거하고 제 2 금속배선층(128b)을 노출시키는 것을 포함할 수 있다. 일실시예에서, 제 2 부분(142b)은 스페이서 에치를 통해 부분적으로 제거될 수 있다. 결국, 제 2 부분(142b)의 부분(142c)은 제 2 금속배선층(128b) 상에 남는다. 다른 실시예들에서, 제 2 부분(142b)은 레이저 연마 및/또는 그외 적합한 기술들을 통해 부분적으로 제거될 수 있다. 다른 실시예들에서, 제 2 부분(142b)은 완전히 제거될 수 있다.
이어서, 공정은 도 2c를 참조로 위에 논의된 바와 같이, 상호연결부 애퍼처(140) 내에 애퍼처 장벽(144) 및 시드 물질(146)을 증착하는 것을 포함할 수 있다. 이어서, 공정은 상호연결부 애퍼처(140)를 제 1 도전성 물질(152)로 충전하는 것과, 제 4 유전체(166)로부터 과잉의 제 1 도전성 물질(152)을 제거하는 것을 포함할 수 있다.
도 4f에 도시된 바와 같이, 기판-관통 상호연결부(110)는 상호연결부 애퍼처(140) 내의 수직 구역(110a)과, 상호연결부 애퍼처(140) 외부의 수평 구역(110b)을 포함한다. 수평 구역(110b)은 수평 구역(110b)의 적어도 일부분이 제 2 금속배선층(128b)의 상면과 직접 접촉하도록 제 2 금속배선층(128b) 쪽으로 측방으로 확장한다. 공정은 선택적으로, 제 4 유전체(166) 및 기판-관통 상호연결부(110) 상에 제 3 장벽(196)을 형성하는 것을 포함할 수 있다. 이어서, 공정은 도 4e에 도시된 반도체 다이(102)를 만들기 위해서 추가의 금속배선층들을 형성하는 것과, 이어서 도 2l 내지 도 2n을 참조로 논의된 바와 같은 후속 가공을 수행하는 것을 포함할 수 있다.
전술한 바로부터, 기술의 구체적 실시예들은 본원에 예시 목적을 위해 기술되었고 다양한 수정들이 기술 내에서 행해질 수 있음을 알 것이다. 일실시예의 대다수의 요소들은 다른 실시예들의 요소들에 더하여 혹은 이들 대신에 다른 실시예들과 결합될 수 있다. 따라서, 기술은 첨부된 청구항들에 의한 것을 제외하고 제한되지 않는다.

Claims (30)

  1. 반도체 기판;
    제 1 금속배선층을 사이에 두고 제 2 금속배선층이 반도체 기판으로부터 이격되어 있는 상기 제 1 및 제 2 금속배선층들; 및
    상기 반도체 기판을 적어도 부분적으로 관통하여 확장하는 도전성 상호연결부를 포함하고,
    상기 제 1 금속배선층은 상기 제 2 금속배선층을 통해 상기 도전성 상호연결부와 전기적으로 접촉하는, 반도체 장치.
  2. 청구항 1에 있어서,
    상기 반도체 기판은 제 1 면 및 제 2 면을 포함하고;
    상기 제 2 금속배선층은 상기 도전성 상호연결부에 대응하는 제 1 부분 및 상기 제 1 부분으로부터 측방으로 확장하는 제 2 부분을 포함하고;
    상기 반도체 장치는,
    상기 반도체 기판의 상기 제 1 면과 상기 제 1 금속배선층 사이의 절연물;
    상기 반도체 기판 상의 혹은 상기 반도체 기판 내의 집적회로;
    적어도 부분적으로 상기 절연물 내에 있고 상기 집적회로와 상기 제 1 금속배선층 사이에 있는 도전성 링크;
    상기 제 1 금속배선층과 제 2 금속배선층 사이의 유전체로서, 상기 유전체는 상기 제 1 금속배선층과 상기 제 2 금속배선층의 상기 제 2 부분 바로 사이에 도전성 비아를 포함하는, 상기 유전체를 더 포함하고,
    상기 도전성 상호연결부는 제 1 단부 및 제 2 단부를 포함하고, 상기 도전성 상호연결부의 상기 제 1 단부는 상기 제 2 금속배선층의 상기 제 1 부분과 직접 접촉하고;
    상기 반도체 기판의 상기 제 2 면에 상기 도전성 상호연결부의 상기 제 2 단부에 땜납 볼(solder ball)이 부착되는, 반도체 장치.
  3. 청구항 1에 있어서,
    상기 반도체 기판은 제 1 면 및 제 2 면을 포함하고;
    상기 제 2 금속배선층은 상기 도전성 상호연결부에 대응하는 제 1 부분 및 상기 제 1 부분으로부터 측방으로 확장하는 제 2 부분을 포함하고;
    상기 반도체 장치는,
    상기 반도체 기판의 상기 제 1 면과 상기 제 1 금속배선층 사이의 절연물;
    상기 반도체 기판 상의 혹은 상기 반도체 기판 내의 집적회로;
    적어도 부분적으로 상기 절연물 내에 있고 상기 집적회로와 상기 제 1 금속배선층 사이에 확장하는 도전성 링크; 및
    상기 제 1 금속배선층과 제 2 금속배선층 사이의 유전체를 더 포함하고;
    상기 도전성 상호연결부는 제 1 단부 및 상기 제 1 단부에 대향한 제 2 단부를 포함하고;
    상기 유전체는 제 1 도전성 비아 및 상기 제 1 도전성 비아로부터 이격된 제 2 도전성 비아를 포함하고, 상기 제 1 도전성 비아는 상기 제 1 금속배선층과 상기 제 2 금속배선층의 상기 제 2 부분 바로 사이에 있고, 상기 제 2 도전성 비아는 상기 제 2 금속배선층의 상기 제 1 부분과 상기 도전성 상호연결부의 상기 제 1 단부 바로 사이에 있으며;
    상기 반도체 기판의 상기 제 2 면에 상기 도전성 상호연결부의 상기 제 2 단부에 땜납 볼이 부착되는, 반도체 장치.
  4. 청구항 1에 있어서,
    상기 반도체 기판은 제 1 면 및 제 2 면을 포함하고;
    상기 제 2 금속배선층은 제 2 금속배선 표면에 대향한 제 1 금속배선 표면을 포함하고;
    상기 반도체 장치는,
    상기 반도체 기판의 상기 제 1 면과 상기 제 1 금속배선층 사이의 절연물;
    상기 반도체 기판 상의 혹은 상기 반도체 기판 내의 집적회로;
    적어도 부분적으로 상기 절연물 내에 있고 상기 집적회로와 상기 제 1 금속배선층 사이에 있는 도전성 링크;
    상기 제 1 금속배선층과 제 2 금속배선층 사이의 유전체를 더 포함하고;
    상기 유전체는 상기 제 1 금속배선층과 상기 제 2 금속배선층 바로 사이에 도전성 비아를 포함하고;
    상기 도전성 상호연결부는,
    상기 반도체 기판의 적어도 부분적으로 상기 제 1 면과 상기 제 2 면 사이에 확장하는 애퍼처(aperture);
    상기 애퍼처 내의 도전성 물질의 제 1 구역;
    상기 애퍼처 외부의 상기 도전성 물질의 제 2 구역을 포함하고;
    상기 도전성 물질의 상기 제 2 구역은 상기 제 1 구역 상에서 측방으로 확장하고;
    상기 제 2 구역은 상기 제 2 금속배선층의 상기 제 2 금속배선 표면의 적어도 일부분과 직접 접촉하고 있으며;
    상기 반도체 기판의 상기 제 2 면에 상기 도전성 상호연결부의 상기 제 2 단부에 땜납 볼이 부착되는, 반도체 장치.
  5. 청구항 1에 있어서,
    상기 반도체 장치는 상기 제 1 금속배선층과 상기 제 2 금속배선층 사이에 유전체를 더 포함하고;
    상기 도전성 상호연결부는 제 1 단부 및 제 2 단부를 포함하며, 상기 도전성 상호연결부의 상기 제 1 단부는 상기 유전체의 상기 제 2 표면과 평면이며, 상기 제 2 단부는 상기 제 1 단부에 대향하는, 반도체 장치.
  6. 청구항 1에 있어서,
    상기 반도체 장치는 상기 제 1 금속배선층과 상기 제 2 금속배선층 사이에 유전체를 더 포함하고;
    상기 도전성 상호연결부는 제 1 단부 및 제 2 단부를 포함하며, 상기 도전성 상호연결부의 상기 제 1 단부는 상기 제 2 금속배선층과 직접 접촉하며, 상기 제 2 단부는 상기 제 1 단부에 대향하는, 반도체 장치.
  7. 청구항 1에 있어서,
    상기 제 2 금속배선층은 상기 도전성 상호연결부에 대응하는 제 1 부분 및 상기 제 1 부분으로부터 측방으로 확장하는 제 2 부분을 포함하고;
    상기 반도체 장치는 상기 제 1 금속배선층과 상기 제 2 금속배선층 사이에 유전체를 더 포함하고, 상기 유전체는 상기 제 1 금속배선층과 직접 접촉하고 있는 제 1 표면 및 상기 제 2 금속배선층의 상기 제 2 부분과 직접 접촉하고 있는 제 2 표면을 가지고;
    상기 도전성 상호연결부는 제 1 단부 및 제 2 단부를 포함하고, 상기 도전성 상호연결부의 상기 제 1 단부는 상기 제 2 금속배선층의 상기 제 1 부분과 직접 접촉하고, 상기 제 2 단부는 상기 제 1 단부에 대향하는, 반도체 장치.
  8. 청구항 1에 있어서,
    상기 제 1 금속배선층은 상기 반도체 기판에 근접한 제 1 금속배선 표면 및 상기 제 1 금속배선 표면에 대향한 제 2 금속배선 표면을 포함하고;
    상기 도전성 상호연결부는 제 1 단부 및 제 2 단부를 포함하고, 상기 도전성 상호연결부의 상기 제 1 단부는 상기 제 1 금속배선층의 상기 제 2 금속배선 표면과 동일 평면이며, 상기 제 2 단부는 상기 제 1 단부에 대향하는, 반도체 장치.
  9. 청구항 1에 있어서,
    상기 반도체 장치는 상기 제 1 금속배선층과 상기 제 2 금속배선층 사이에 유전체를 더 포함하고, 상기 유전체는 상기 제 1 금속배선층과 직접 접촉한 제 1 표면 및 상기 제 1 표면에 대향한 제 2 표면을 가지며, 상기 제 2 표면은 상기 제 2 금속배선층과 직접 접촉하고 있고;
    상기 유전체는 제 1 도전성 비아 및 상기 제 1 도전성 비아로부터 이격된 제 2 도전성 비아를 포함하고;
    상기 제 1 도전성 비아는 상기 제 1 금속배선층과 상기 제 2 금속배선층 바로 사이에 있으며;
    상기 제 2 도전성 비아는 상기 제 2 금속배선층과 상기 도전성 상호연결부 바로 사이에 있는, 반도체 장치.
  10. 청구항 1에 있어서,
    상기 도전성 상호연결부는,
    적어도 부분적으로 상기 반도체 기판 내에서 확장하는 애퍼처;
    상기 애퍼처 내의 도전성 물질의 제 1 구역;
    상기 애퍼처 외부의 상기 도전성 물질의 제 2 구역을 포함하고,
    상기 도전성 물질의 상기 제 2 구역은 상기 애퍼처로부터 측방으로 확장하고 상기 제 2 금속배선층과 직접 접촉하고 있는, 반도체 장치.
  11. 반도체 기판;
    상기 반도체 기판에 의해 탑재되고, N 개의(N은 3 이상의 양의 정수) 금속 라우팅 층을 포함하는 복수의 금속 라우팅 층들; 및
    상기 반도체 기판을 적어도 부분적으로 관통하여 확장하고, 상기 금속 라우팅 층들에 근접한 단부를 포함하는 도전성 상호연결부를 포함하고,
    상기 도전성 상호연결부의 상기 단부는 적어도 제 1 금속 라우팅 층을 넘어 확장하거나 이와 동일 평면인, 반도체 장치.
  12. 청구항 11에 있어서,
    상기 도전성 상호연결부의 상기 단부는 제 N-2 금속 라우팅 층을 넘어 확장하거나 이와 동일 평면인, 반도체 장치.
  13. 청구항 11에 있어서,
    상기 도전성 상호연결부의 상기 단부는 제 N-2 금속 라우팅 층을 넘어 확장하거나 이와 동일 평면이며;
    제 N-1 금속 라우팅 층은 제 N-2 금속 라우팅 층을 상기 도전성 상호연결부에 전기적으로 연결하는, 반도체 장치.
  14. 청구항 11에 있어서,
    상기 도전성 상호연결부의 상기 단부는 제 N-1 금속 라우팅 층과 직접 접촉하고 있는, 반도체 장치.
  15. 청구항 11에 있어서,
    상기 도전성 상호연결부의 상기 단부와 제 N-1 금속 라우팅 층 사이에 도전성 비아를 더 포함하는, 반도체 장치.
  16. 청구항 11에 있어서,
    상기 도전성 상호연결부의 상기 단부는 제 1 구역 및 상기 제 1 구역으로부터 측방으로 확장하는 제 2 구역을 포함하고; 상기 제 2 구역은 제 N-1 금속 라우팅 층과 직접 접촉하는, 반도체 장치.
  17. 반도체 기판 상에 제 1 금속배선층을 형성하는 단계;
    상기 제 1 금속배선층이 형성된 후에 적어도 부분적으로 상기 반도체 기판 내에 상호연결부 애퍼처를 형성하는 단계;
    도전성 물질로 상기 상호연결부 애퍼처를 충전하는 단계; 및
    상기 제 1 금속배선층 상에, 상기 상호연결부 애퍼처 내의 상기 도전성 물질과 전기적으로 접촉하는 제 2 금속배선층을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  18. 청구항 17에 있어서,
    상기 상호연결부 애퍼처를 형성하는 단계는,
    상기 제 1 금속배선층 상에 제 1 유전체를 증착하는 단계;
    상기 제 1 유전체를 패터닝하고 상기 상호연결부 애퍼처에 대응하는 개구를 형성하는 단계; 및
    상기 개구를 통해 상기 제 1 유전체 및 상기 반도체 기판을 에칭하는 단계를 포함하고;
    상기 상호연결부 애퍼처를 충전하는 단계는,
    제 1 도전성 물질을 상기 상호연결부 애퍼처 내에 도입하는 단계; 및
    상기 상호연결부 애퍼처 외부의 과잉의 제 1 도전성 물질을 제거하는 단계를 포함하고;
    상기 제 2 금속배선층을 형성하는 단계는,
    상기 제 1 유전체 및 상기 상호연결부 애퍼처 내의 상기 도전성 물질 상에 제 2 유전체를 증착하는 단계;
    상기 제 2 금속배선층의 희망하는 프로파일에 기초하여 상기 증착된 제 2 유전체를 패터닝하는 단계;
    상기 패터닝된 제 2 유전체 내에 비아 및 요부(depression)를 형성하는 단계로서, 상기 비아는 상기 제 1 금속배선층의 적어도 일부분을 노출하며, 상기 요부는 상기 상호연결부 애퍼처 내의 상기 제 1 도전성 물질의 적어도 일부분을 노출하는, 상기 비아 및 요부를 형성하는 단계;
    제 2 도전성 물질로 상기 비아 및 상기 요부를 충전하는 단계로서, 상기 제 2 도전성 물질은 상기 상호연결부 애퍼처 내의 상기 제 1 도전성 물질과 직접 접촉한 제 1 부분 및 상기 제 1 금속배선층과 직접 접촉한 상기 비아 내의 제 2 부분을 갖는, 상기 비아 및 상기 요부를 충전하는 단계를 포함하는, 반도체 장치 제조 방법.
  19. 청구항 17에 있어서,
    상기 상호연결부 애퍼처를 형성하는 단계는,
    상기 제 1 금속배선층으로 상기 반도체 기판을 패터닝하고, 상기 상호연결부 애퍼처에 대응하는 개구를 형성하는 단계; 및
    상기 개구를 통해 상기 반도체 기판을 에칭하는 단계를 포함하고;
    상기 상호연결부 애퍼처를 충전하는 단계는,
    제 1 도전성 물질을 상기 상호연결부 애퍼처 내에 도입하는 단계; 및
    상기 상호연결부 애퍼처 외부의 과잉의 제 1 도전성 물질을 제거하는 단계를 포함하며;
    상기 제 2 금속배선층을 형성하는 단계는,
    상기 제 1 금속배선층 및 상기 상호연결부 애퍼처 내의 상기 도전성 물질 상에 제 1 유전체를 증착하는 단계;
    상기 제 1 유전체 내에 제 1 비아 및 제 2 비아를 형성하는 단계로서, 상기 제 1 비아는 상기 제 1 금속배선층의 적어도 일부분을 노출하며, 상기 제 2 비아는 상기 상호연결부 애퍼처 내의 상기 제 1 도전성 물질의 적어도 일부분을 노출하는, 상기 제 1 비아 및 제 2 비아를 형성하는 단계;
    상기 제 1 유전체 상에 제 2 유전체를 증착하는 단계;
    상기 증착된 제 2 유전체를 상기 제 2 금속배선층의 희망하는 프로파일에 기초하여 패터닝하는 단계;
    상기 패터닝된 제 2 유전체 내에 요부를 형성하는 단계로서, 상기 요부는 상기 제 2 금속배선층의 희망하는 프로파일에 대응하는, 상기 요부를 형성하는 단계; 및
    상기 제 1 비아 및 상기 제 2 비아 및 상기 요부를 제 2 도전성 물질로 충전하는 단계를 포함하는, 반도체 장치 제조 방법.
  20. 청구항 17에 있어서,
    상기 제 2 금속배선층을 형성하는 단계는,
    상기 제 1 금속배선층 상에 제 1 유전체를 증착하는 단계;
    상기 제 1 유전체를 상기 제 2 금속배선층의 희망하는 프로파일에 기초하여 패터닝하는 단계;
    상기 제 1 유전체 내에 비아 및 요부를 형성하는 단계로서, 상기 요부는 상기 제 2 금속배선층의 상기 희망하는 프로파일에 대응하는, 상기 비아 및 요부를 형성하는 단계; 및
    상기 비아 및 상기 요부를 제 1 도전성 물질로 충전하는 단계를 포함하며;
    상기 상호연결부 애퍼처를 형성하는 단계는,
    상기 제 2 금속배선층 및 상기 제 1 유전체 상에 제 2 유전체를 증착하는 단계;
    상기 제 2 유전체를 패터닝하고 상기 상호연결부 애퍼처 및 상기 제 2 금속배선층의 적어도 일부분에 대응하는 개구를 형성하는 단계;
    상기 개구를 통해 상기 제 1 및 제 2 유전체들 및 상기 반도체 기판을 에칭하는 단계;
    상기 상호연결부 애퍼처 내에 그리고 상기 제 2 금속배선층 상에 절연 물질을 증착하는 단계;
    상기 제 2 금속배선층 상의 상기 절연 물질의 적어도 일부분을 제거하는 단계; 및
    상기 개구를 통해 제 2 도전성 물질로 상기 상호연결부 애퍼처를 충전하는 단계로서, 상기 제 2 도전성 물질의 적어도 일부분은 상기 제 2 금속배선층과 직접 접촉하는, 상기 상호연결부 애퍼처를 충전하는 단계를 포함하는, 반도체 장치 제조 방법.
  21. 청구항 17에 있어서,
    상기 도전성 물질은 제 1 도전성 물질이며;
    상기 제 2 금속배선층을 형성하는 단계는,
    상기 상호연결부 애퍼처 내의 상기 도전성 물질 상에 유전체를 증착하는 단계;
    상기 유전체 내에 요부를 형성하는 단계로서, 상기 요부는 상기 상호연결부 애퍼처 내의 상기 도전성 물질의 적어도 일부분을 노출시키는, 상기 요부를 형성하는 단계; 및
    제 2 도전성 물질로 상기 요부를 충전하는 단계로서, 상기 제 2 도전성 물질은 상기 상호연결부 애퍼처 내의 상기 제 1 도전성 물질과 직접 접촉하는 제 1 부분 및 상기 제 1 부분으로부터 측방으로 확장하는 제 2 부분을 갖는, 상기 요부를 충전하는 단계를 포함하는, 반도체 장치 제조 방법.
  22. 청구항 17에 있어서,
    상기 도전성 물질은 제 1 도전성 물질이며;
    상기 제 2 금속배선층을 형성하는 단계는,
    상기 제 1 금속배선층 및 상기 상호연결부 애퍼처 내의 상기 제 1 도전성 물질 상에 유전체를 증착하는 단계;
    상기 유전체 내에 제 1 비아 및 제 2 비아를 형성하는 단계로서, 상기 제 1 비아는 상기 제 1 금속배선층의 적어도 일부분을 노출하고, 상기 제 2 비아는 상기 상호연결부 애퍼처 내의 상기 제 1 도전성 물질의 적어도 일부분을 노출하는, 상기 제 1 비아 및 제 2 비아를 형성하는 단계; 및
    제 2 도전성 물질로 상기 제 1 및 제 2 비아들을 충전하는 단계를 포함하는, 반도체 장치 제조 방법.
  23. 청구항 17에 있어서,
    상기 도전성 물질은 제 1 도전성 물질이며;
    상기 상호연결부 애퍼처를 형성하는 단계는,
    상기 제 2 금속배선층 상에 유전체를 증착하는 단계;
    상기 유전체 및 상기 반도체 기판을 관통하여 상기 상호연결부 애퍼처를 형성하는 단계;
    상기 제 2 금속배선층의 적어도 일부분을 노출시키는 단계; 및
    상기 상호연결부 애퍼처 내에 그리고 상기 제 2 도전성 물질의 상기 노출된 부분 상에 제 2 도전성 물질을 증착하는 단계를 포함하는, 반도체 장치 제조 방법.
  24. 반도체 기판 상에 N 개의 금속배선층을 형성하는 단계(N은 3 이상의 양의 정수);
    적어도 제 1 금속배선층이 형성된 후에 적어도 부분적으로 상기 반도체 기판 내에 상호연결부 애퍼처를 형성하는 단계; 및
    도전성 물질로 상기 상호연결부 애퍼처를 충전하는 단계로서, 상기 도전성 물질은 상기 금속배선층들 중 적어도 하나와 전기적으로 접촉하는, 상기 상호연결부 애퍼처를 충전하는 단계를 포함하는, 반도체 장치 제조 방법.
  25. 청구항 24에 있어서,
    상기 상호연결부 애퍼처를 형성하는 단계는, 제 N-2 금속배선층이 형성된 후에 적어도 부분적으로 상기 반도체 기판 내에 상기 상호연결부 애퍼처를 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  26. 청구항 24에 있어서,
    상기 상호연결부 애퍼처를 형성하는 단계는, 제 N-2 금속배선층이 형성된 후에 적어도 부분적으로 상기 반도체 기판 내에 상기 상호연결부 애퍼처를 형성하는 단계를 포함하고,
    상기 N 개의 금속배선층을 형성하는 단계는, 상기 도전성 물질로 상기 상호연결부 애퍼처를 충전한 후에 제 N-1 금속배선층을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  27. 청구항 24에 있어서,
    상기 상호연결부 애퍼처를 형성하는 단계는, 제 N-2 금속배선층이 형성된 후에 적어도 부분적으로 상기 반도체 기판 내에 상기 상호연결부 애퍼처를 형성하는 단계를 포함하고,
    상기 N 개의 금속배선층을 형성하는 단계는, 상기 도전성 물질로 상기 상호연결부 애퍼처를 충전한 후에 제 N-1 금속배선층을 형성하는 단계를 포함하고,
    상기 방법은 제 N-1 금속배선층을 상기 상호연결부 애퍼처 내의 상기 도전성 물질과 직접 접촉시키는 단계를 더 포함하는, 반도체 장치 제조 방법.
  28. 청구항 24에 있어서,
    상기 상호연결부 애퍼처를 형성하는 단계는, 제 N-2 금속배선층이 형성된 후에 적어도 부분적으로 상기 반도체 기판 내에 상기 상호연결부 애퍼처를 형성하는 단계를 포함하고,
    상기 N 개의 금속배선층을 형성하는 단계는, 상기 도전성 물질로 상기 상호연결부 애퍼처를 충전한 후에 제 N-1 금속배선층을 형성하는 단계를 포함하고,
    상기 방법은 제 N-1 금속배선층과 상기 상호연결부 애퍼처 내의 상기 도전성 물질 바로 사이에 도전성 비아를 형성하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  29. 청구항 24에 있어서,
    상기 상호연결부 애퍼처를 형성하는 단계는, 제 N-1 금속배선층이 형성된 후에 적어도 부분적으로 상기 반도체 기판 내에 상기 상호연결부 애퍼처를 형성하는 단계를 포함하고;
    상기 상호연결부 애퍼처를 충전하는 단계는, 제 N-1 금속배선층과 직접 접촉하는 제 1 부분 및 상기 상호연결부 애퍼처 내의 제 2 부분을 갖는 상기 도전성 물질로 상기 상호연결부 애퍼처를 충전하는 단계를 포함하는, 반도체 장치 제조 방법.
  30. 청구항 24에 있어서,
    상기 상호연결부 애퍼처를 형성하는 단계는, 제 N-1 금속배선층이 형성된 후에 적어도 부분적으로 상기 반도체 기판 내에 상기 상호연결부 애퍼처를 형성하는 단계를 포함하고;
    상기 방법은 제 N-1 금속배선층의 적어도 일부분을 노출시키는 단계를 더 포함하고;
    상기 상호연결부 애퍼처를 충전하는 단계는, 상기 상호연결부 애퍼처를 상기 상호연결부 애퍼처 내에 그리고 제 N-1 금속배선층의 상기 노출된 부분 상에 도입하는 단계를 포함하는, 반도체 장치 제조 방법.
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