KR101437203B1

KR101437203B1 - 과열 보호 회로 및 전원용 집적 회로

Info

Publication number: KR101437203B1
Application number: KR1020100056952A
Authority: KR
Inventors: 다카시 이무라; 다카오 나카시모; 마사카즈 스기우라; 아츠시 이가라시; 마사히로 미타니
Original assignee: 세이코 인스트루 가부시키가이샤
Priority date: 2009-06-17
Filing date: 2010-06-16
Publication date: 2014-09-03
Also published as: JP5491223B2; CN101931211B; US8451571B2; TW201112558A; CN101931211A; JP2011024405A; US20100321845A1; TWI586062B; KR20100135667A

Abstract

[과제] 검출 정밀도가 양호한 과열 보호 회로를 구비한 전원용 집적 회로를 제공하는 것.
[해결 수단] 게이트 단자와 드레인 단자를 접속하고, 약반전 영역에서 동작하는 제 1 MOS 트랜지스터와, 게이트 단자를 제 1 MOS 트랜지스터의 게이트 단자에 접속하고, 제 1 MOS 트랜지스터와 동일 도전형이고, 약반전 영역에서 동작하는 제 2 MOS 트랜지스터와, 제 2 MOS 트랜지스터의 소스 단자에 접속된 제 1 저항 소자를 구비한 전류 발생 회로의 전류에 의해 얻어지는, 정의 온도 특성을 갖는 기준 전압과, 부의 온도 특성을 갖는 온도 전압을 콤퍼레이터로 비교하는 구성으로 하였다.

Description

과열 보호 회로 및 전원용 집적 회로{OVERHEAT PROTECTION CIRCUIT AND POWER SUPPLY INTEGRATED CIRCUIT}

본 발명은, 전원용 집적 회로의 과열시에 회로 동작을 정지시키는 과열 보호 회로에 관한 것이다.

시리즈 레귤레이터 그리고 스위칭 레귤레이터로 대표되는 전원용 집적 회로는, 대전류를 흘리는 출력 트랜지스터를 내부에 갖는다. 이 때문에, 출력 트랜지스터의 전력 손실이 크며, 또한 집적 회로의 방열이 충분하지 않은 경우, 과열 에 의한 발연 및 발화의 위험성이 있다. 이 때문에, 대전류를 취급하는 전원용 집적 회로에는 안전성 확보를 위해 과열 보호 회로를 내장하고 있다.

전원 회로에 내장되는 과열 보호 회로로서 예를 들어, 특허문헌 1 에 나타내는 바와 같은 회로가 널리 사용되고 있다.

과열 보호 회로는, 감열 (感熱) 소자에 다이오드를 사용하여 다이오드의 순방향 전압의 온도 특성을 사용한 것이 일반적이다. 다이오드의 순방향 전압은, CMOS 프로세스에서 기생 다이오드를 사용한 경우에는, 실리콘의 밴드 갭 전압으로 정해지고, 그 온도 계수도 프로세스에 관계없이 거의 -2 mV/℃ 정도이기 때문에, 집적 회로 상의 감열 소자로서 적합하다.

이 감열 소자의 출력을, 온도 계수를 갖지 않는 기준 전압과 비교함으로써, 감열 소자가 어느 온도를 초과했는지 여부를 검출할 수 있게 된다. 기준 전압은, 과열로 간주하는 온도에 있어서 감열 소자가 출력하는 전압과 동일해지도록 설정한다. 과열 보호 회로는, 감열 소자의 출력 전압과 기준 전압의 대소 관계에 의해 과열을 검출하면 출력 트랜지스터를 OFF 시키는 구성으로 하고 있다.

도 2 에, 종래의 과열 보호 회로를 구비한 전원용 집적 회로의 회로도를 나타낸다. 전원용 집적 회로는, 볼티지 레귤레이터 (100) 와, 과열 보호 회로 (101) 를 구비한다.

과열 보호 회로 (101) 는, E/D 형 기준 전압 회로 (102) 와, 기준 전압 조정 회로 (103) 와, 온도 검출 회로를 구비한다. E/D 형 기준 전압 회로 (102) 로부터 출력되는 기준 전압 (Vref0) 은 기준 전압 조정 회로 (103) 에 입력된다. 기준 전압 (Vref0) 은, 기준 전압 조정 회로 (103) 를 거쳐 기준 전압 (Vref) 으로서 콤퍼레이터 (comparator; 21) 의 반전 입력 단자에 입력된다. 한편, 정전류원 (23) 에서 바이어스된 다이오드 (20) 의 순방향 전압 (Vf) 은, 콤퍼레이터 (21) 의 비반전 입력 단자에 입력된다. 정전류로 바이어스된 다이오드의 순방향 전압은, -2 mV/℃ 정도의 부 (負) 의 온도 계수를 갖는다. 온도 (Tj) (정션 온도) 에 대한 이들 전압의 관계를 도 3 에 나타낸다.

온도 (Tj) 가 낮고 Vf>Vref 의 경우에는, 콤퍼레이터 (21) 의 검출 신호 (VDET) 는 하이 레벨이 되고, PMOS 트랜지스터 (22) 는 OFF 된다. 따라서, 볼티지 레귤레이터 (100) 는 통상 동작이 된다.

온도 (Tj) 가 상승하여 Vf<Vref 가 된 경우, 콤퍼레이터 (21) 의 출력은 로우 레벨이 되고, PMOS 트랜지스터 (22) 는 ON 된다. 그 결과, 볼티지 레귤레이터 (100) 는 셧다운 상태가 된다.

여기에서, 기준 전압 조정 회로 (103) 에 의해 기준 전압을 조정함으로써, 원하는 과열 검출 온도에서 볼티지 레귤레이터 (100) 를 셧다운시킬 수 있게 된다.

일본 공개특허공보 2005-100295호 (도 3)

그러나, 상기 구성으로 과열 보호 회로를 구성한 경우, 검출 온도 정밀도를 향상시키기 위해서는 이하와 같은 과제가 있다.

기준 전압 회로가 면적 증가의 원인이 된다. E/D 형 기준 전압 회로를 기준 전압 회로로 사용한 경우에는, MOS 트랜지스터의 임계값 편차에서 기인된 기준 전압 편차가, 100 mV 정도 존재한다. 따라서, 제조 공정에 있어서, 기준 전압이 원하는 전압이 되도록 트리밍할 필요가 있다. 이 때문에, 기준 전압을 조정하기 위한 기준 전압 조정 수단을 별도 형성할 필요가 있어 면적이 증가된다. 전압 정밀도가 양호한 밴드 갭 레퍼런스를 기준 전압 회로에 사용하였다고 하더라도, 많은 다이오드 소자 그리고 오차 증폭기가 필요해져, 면적은 증가된다.

또, 콤퍼레이터 (21) 의 랜덤 오프셋은 검출 온도의 편차 요인이 된다. MOS 프로세스로 구성한 경우, 콤퍼레이터에는 10 mV 정도의 랜덤 오프셋이 존재한다.

만일 콤퍼레이터의 랜덤 오프셋이 ±12 mV 존재하는 것으로 하고, 감열 소자의 온도 계수가 -2 mV/℃ 라고 하면, 콤퍼레이터의 랜덤 오프셋에서 기인되는 검출온도 편차는 ±6 ℃ 가 된다. 콤퍼레이터의 랜덤 오프셋에서 기인되는 검출 온도 편차를 작게 하려면, 콤퍼레이터의 랜덤 오프셋을 작게 하거나, 감열 소자의 온도 계수를 크게 하면 된다. 콤퍼레이터의 랜덤 오프셋을 작게 하기 위해서는 콤퍼레이터를 구성하는 트랜지스터의 사이즈를 크게 해야 하기 때문에, 면적이 증가된다. 한편, 감열 소자의 온도 계수를 크게 하면, 상온에서 과열을 검출하는 고온까지에서의 감열 소자의 출력 전압의 변화폭이 커져, 저전압 동작에 있어서 불리해진다.

본 발명의 목적은, 제조 후의 기준 전압의 조정이 불필요하고, 점유 면적이 작으며, 저전압 동작에 적합하여, 검출 온도의 편차가 작은 과열 보호 회로 및 전원용 집적 회로를 구성하는 것에 있다.

본 발명의 과열 보호 회로는, 상기 목적을 달성하기 위해, 게이트 단자와 드레인 단자를 접속하고, 약반전 영역에서 동작하는 제 1 MOS 트랜지스터와, 게이트 단자를 제 1 MOS 트랜지스터의 게이트 단자에 접속하고, 제 1 MOS 트랜지스터와 동일 도전형이고, 약반전 영역에서 동작하는 제 2 MOS 트랜지스터와, 제 2 MOS 트랜지스터의 소스 단자에 접속된 제 1 저항 소자를 구비한 전류 발생 회로의 전류에 의해 얻어지는 정 (正) 의 온도 특성을 갖는 기준 전압과, 부의 온도 특성을 갖는 온도 전압을 콤퍼레이터로 비교하는 구성으로 하였다.

본 발명의 과열 보호 회로를 구비한 전원용 집적 회로에 의하면, 기준 전압의 편차를 줄일 수 있고, 또한 정의 온도 특성을 갖게 할 수 있으므로, 검출 온도의 편차를 줄일 수 있다는 효과가 있다. 또한, 기준 전압 회로에, 감열 소자와는 역의 온도 특성을 갖게 함으로써, 실효적인 온도 계수를 크게 할 수 있기 때문에, 콤퍼레이터의 랜덤 오프셋에서 기인되는 검출 전압 편차를 작게 할 수 있게 된다.

도 1 은 제 1 실시형태의 과열 보호 회로를 구비한 전원용 집적 회로를 나타낸 회로도.
도 2 는 종래의 과열 보호 회로를 구비한 전원용 집적 회로의 회로도.
도 3 은 종래의 과열 보호 회로의 온도 특성과 검출 온도의 편차를 나타낸 도면.
도 4 는 제 1 실시형태의 과열 보호 회로의 온도 특성과 검출 온도의 편차를 나타낸 도면.
도 5 는 제 1 실시형태의 과열 보호 회로의 다른 예를 나타낸 회로도.
도 6 은 제 2 실시형태의 과열 보호 회로를 구비한 전원용 집적 회로를 나타낸 회로도.
도 7 은 도 6 의 과열 보호 회로의 온도 특성과 검출 온도의 관계를 나타낸 도면.
도 8 은 제 2 실시형태의 과열 보호 회로의 다른 예를 나타낸 회로도.
도 9 는 도 8 의 과열 보호 회로의 온도 특성과 검출 신호의 관계를 나타낸 도면.
도 10 은 제 3 실시형태의 과열 보호 회로를 구비한 전원용 집적 회로를 나타낸 회로도.
도 11 은 제 4 실시형태의 과열 보호 회로를 구비한 전원용 집적 회로를 나타낸 회로도.

이하, 본 발명의 실시형태를 볼티지 레귤레이터를 구비한 전원용 집적 회로를 예로 설명한다.

[제 1 실시형태]

도 1 은, 본 실시형태의 과열 보호 회로를 구비한 전원용 집적 회로의 회로도이다.

본 실시형태의 전원용 집적 회로는, 볼티지 레귤레이터 (100) 와, 과열 보호 회로 (101) 를 구비한다.

볼티지 레귤레이터 (100) 는, 오차 증폭기 (1) 와, 출력 트랜지스터 (2) 와,분압 저항 (3) 과, 기준 전압 회로 (4) 를 구비한다. 과열 보호 회로 (101) 는 기준 전압 회로와 온도 검출 회로를 구비하고 있다.

과열 보호 회로 (101) 의 기준 전압 회로는 이하와 같은 구성으로 되어 있다. NMOS 트랜지스터 (11) 는, 게이트 단자와 드레인 단자가 접속되고, 소스 단자가 접지되어 있다. NMOS 트랜지스터 (12) 는, 게이트가 NMOS 트랜지스터 (11) 의 게이트 단자에 접속되어 있다. 저항 (19) 은, NMOS 트랜지스터 (12) 의 소스 단자와 접지 사이에 접속되어 있다. PMOS 트랜지스터 (13, 14, 15) 는 커런트 미러 회로를 구성하고 있다. 저항 (18) 은, PMOS 트랜지스터 (15) 의 드레인과 접지 사이에 접속되어 있다. 그리고, 저항 (18) 과 PMOS 트랜지스터 (15) 의 접속점 (제 1 온도 전압 출력 단자) 으로부터 기준 전압 (Vref) 을 출력한다. 여기에서, 저항 (18) 과 저항 (19) 은 동일한 온도 계수를 갖는다.

과열 보호 회로 (101) 의 온도 검출 회로는, 이하와 같은 구성으로 되어 있다. PMOS 트랜지스터 (16) 는, PMOS 트랜지스터 (13) 와 커런트 미러 회로를 구성하고 있다. 감열 소자인 다이오드 (20) 는, PMOS 트랜지스터 (16) 의 드레인과 접지 사이에 접속되어 있다. 그리고, 다이오드 (20) 와 PMOS 트랜지스터 (16) 의 접속점 (제 2 온도 전압 출력 단자) 으로부터 다이오드 (20) 의 순방향 전압 즉 온도 전압 (Vf) 을 출력한다. 콤퍼레이터 (21) 는, 반전 입력 단자에 기준 전압 (Vref) 이 입력되고, 비반전 입력 단자에 온도 전압 (Vf) 이 입력된다.

PMOS 트랜지스터 (22) 는, 게이트가 콤퍼레이터 (21) 의 출력 단자에 접속되고, 드레인이 볼티지 레귤레이터 (100) 의 출력 트랜지스터 (2) 의 게이트에 접속되어 있다.

이상과 같은 구성의 전원용 집적 회로는, 이하와 같은 동작을 하여 회로를 과열로부터 보호하는 기능을 갖는다.

NMOS 트랜지스터 (12) 의 드레인 전류에 기초한 전류는, 커런트 미러 회로에 의해, NMOS 트랜지스터 (11) 와 저항 (18) 및 다이오드 (20) 에 공급된다. 콤퍼레이터 (21) 는, 기준 전압 (Vref) 과 온도 전압 (Vf) 을 비교하여, 그 대소 관계에 따라 PMOS 트랜지스터 (22) 를 제어한다.

온도 전압 (Vf) 이 기준 전압 (Vref) 보다 높은 경우에는, 콤퍼레이터 (21) 의 출력은 하이 레벨이 되고, PMOS 트랜지스터 (22) 는 OFF 된다. 결과적으로, 볼티지 레귤레이터 (100) 는 통상 동작이 된다. 또, 온도 전압 (Vf) 이 기준 전압 (Vref) 보다 낮은 경우에는, 콤퍼레이터 (21) 의 출력은 로우 레벨 (과열 검출 상태) 이 되고, PMOS 트랜지스터 (22) 는 ON 된다. 결과적으로, 볼티지 레귤레이터 (100) 는 셧다운 상태가 된다.

다음으로, 콤퍼레이터 (21) 에서 비교를 실시하는 기준 전압 (Vref) 과 온도 전압 (Vf) 에 관계하는 저항 (18) 과 다이오드 (20) 의 온도 특성에 대해 설명한다.

여기에서, NMOS 트랜지스터 (11) 및 NMOS 트랜지스터 (12) 는 약반전 영역에서 동작하고 있다. 이들 트랜지스터에 있어서, W 는 게이트 폭, L 은 게이트 길이, Vth 는 임계값 전압, Vgs 는 게이트·소스간 전압, q 는 전자의 전하량, k 는 볼츠만 상수, T 는 절대 온도, Id₀ 및 n 은 프로세스에 의해 정해지는 상수로 하면, 드레인 전류 (Id) 는,

식 1 에 의해 산출된다.

Id=Id₀(W/L)exp{(Vgs-Vth)q/nkT} … (1)

nkT/q 는 열 전압 (U_T) 으로 하면, 식 2 가 성립된다.

Id=Id₀(W/L)exp{(Vgs-Vth)/U_T} … (2)

따라서, NMOS 트랜지스터 (11) 및 NMOS 트랜지스터 (12) 의 게이트·소스간 전압 (Vgs) 은 식 3 에 의해 산출된다.

Vgs=U_Tln[Id/{Id₀(W/L)}]+Vth … (3)

PMOS 트랜지스터 (13, 14 및 15) 는, 커런트 미러 접속되어 있기 때문에, 각각의 애스펙트비 (W/L) 가 동등하면 PMOS 트랜지스터 (13, 14 및 15) 의 드레인 전류 (Id3, Id4 및 Id5) 는 동일하다. 또, 저항 (18) 에 흐르는 전류 (Ir18) 및 다이오드 (20) 에 흐르는 전류 (If) 도 또한 동일하다.

약반전 동작하는 NMOS 트랜지스터 (11) 의 게이트·소스간 전압 (Vgs11) 으로부터 약반전 동작하는 NMOS 트랜지스터 (12) 의 게이트·소스간 전압 (Vgs12) 을 감산한 전압 (Vgs11-Vgs12) 이 저항 (19) 에 발생한다. 따라서, 이 전압 (Vgs11-Vgs12) 및 저항 (19) 의 저항값 (R19) 에 기초하여, 드레인 전류 (Id12), 및 저항 (18) 에 흐르는 전류 (Ir18) 가 식 4 에 의해 산출된다.

Ir18=Id12=(Vgs11-Vgs12)/R19 … (4)

따라서, 저항 (18) 의 저항값을 R18 로 하면, 저항 (18) 에 발생하는 출력 전압, 즉 기준 전압 (Vref) 은, 식 5 에 의해 산출된다.

Vref=R18Ir18

=(R18/R19) (Vgs11-Vgs12) … (5)

NMOS 트랜지스터 (11) 의 게이트 폭을 W11, NMOS 트랜지스터 (11) 의 게이트 길이를 L11, NMOS 트랜지스터 (11) 의 임계값 전압을 Vth1, NMOS 트랜지스터 (12) 의 게이트 폭을 W12, NMOS 트랜지스터 (12) 의 게이트 길이를 L12, NMOS 트랜지스터 (12) 의 임계값 전압을 Vth2 로 하고, NMOS 트랜지스터 (11) 와, NMOS 트랜지스터 (12) 의 임계값 전압은 동등하다 (Vth1=Vth2) 고 하면, 식 3 으로부터 기준 전압 (Vref) 은, 식 6 에 의해 산출된다.

Vref=(R18/R19)U_Tln{(W12/L12)/(W11/L11)} … (6)

즉 기준 전압 (Vref) 은, 저항 (18) 과 저항 (19) 에 동일한 온도 계수를 갖는 저항을 사용하고 있기 때문에, 프로세스에서 일의적으로 정해지는 열 전압 (U_T), 저항비 (R18/R19), NMOS 트랜지스터 (11) 와 NMOS 트랜지스터 (12) 의 애스펙트비 (W/L) 로 결정된다. 이 때문에, 기준 전압에 E/D 형 기준 전압을 사용한 경우와 비교하여, 상온에서의 제조 편차에 의한 기준 전압 (Vref) 의 편차는 작아진다. 또, 기준 전압 (Vref) 은, 프로세스에서 일의적으로 결정되는 정의 온도 계수를 갖는다.

한편, 다이오드의 전압 - 전류식은, 식 7 로 표현된다.

I=Is{exp(Vf/mV_T)-1} … (7)

여기에서, Is 는 다이오드의 포화 전류, m 은 다이오드 고유의 값, V_T 는 다이오드의 열 전압이다. 다이오드의 포화 전류 Is 와 비교하여, 충분히 큰 정전류 (If) 를 가한 경우의 다이오드의 순방향 전압, 즉 온도 전압 (Vf) 은, 식 8 에 의해 산출된다.

Vf=ln(If/Is)/(mV_T) … (8)

따라서, 다이오드에 흐르는 전류 (If) 는, 식 9 에 의해 산출된다.

If=(1/R19) U_Tln{(W12/L12)/(W11/L11)} … (9)

전류 (If) 는, 식 9 로부터 저항값 (R19) 의 절대값 편차의 영향을 받는다. 그러나, 순방향 전압 (Vf) 은, If 의 로그의 관계가 되므로, 저항값 편차의 영향은 적다.

콤퍼레이터 (21) 는, 제조 편차에 의한 전압의 영향을 받지 않는 기준 전압 (Vref) 과 온도 전압 (Vf) 을 비교하여, 이들 전압의 대소 관계에 의해 2 값 전압을 출력하게 된다.

도 4 는, 도 1 의 과열 보호 회로 (101) 의, 기준 전압 (Vref) 과 온도 전압 (Vf) 및 검출 신호 (VDET) 의 온도 특성을 도시한 것이다. 도 1 의 과열 보호 회로 (101) 에 있어서, 기준 전압 (Vref) 은 정의 온도 계수, 온도 전압 (Vf) 은 부의 온도 계수를 갖는다. 이 때문에, 낮은 전원 전압으로, 외관상의 감열 소자의 온도 계수를 크게 취할 수 있고, 도 3 과 비교하여 분명한 바와 같이, 검출 온도 편차를 작게 할 수 있게 된다.

예를 들어, 기준 전압 (Vref) 의 온도 계수를 1 mV/℃, 온도 전압 (Vf) 의 온도 계수를 -2 mV/℃, 콤퍼레이터 (21) 의 랜덤 오프셋 전압을 ±12 mV 로 하면, 감열 소자의 외관상의 온도 계수는 3 mV/℃ 가 되기 때문에, 랜덤 오프셋에서 기인되는 검출 온도 편차는 ±4 ℃ 로 작게 할 수 있게 된다.

도 5 는, 본 실시형태의 과열 보호 회로의 다른 예를 나타내는 회로도이다.

도 5 의 과열 보호 회로는, 전류 발생부에 NMOS 트랜지스터 (11) 와, NMOS 트랜지스터 (12) 와, 저항 (28) 을 구비하고 있다. 저항 (28) 은, PMOS 트랜지스터 (14) 의 드레인과 NMOS 트랜지스터 (11) 의 드레인 사이에 접속되어 있다. NMOS 트랜지스터 (11) 는, 게이트가 PMOS 트랜지스터 (14) 의 드레인과 접속되고 소스가 접지되어 있다. NMOS 트랜지스터 (12) 는, 게이트가 NMOS 트랜지스터 (11) 의 드레인에 접속되고, 드레인이 PMOS 트랜지스터 (13) 의 드레인과 접속되고 소스가 접지되어 있다.

기판의 극성에 관계없이, 소스와 백 게이트가 동일 전위인 경우에는, NMOS 트랜지스터의 임계값 전압은 프로세스 편차에만 의존한다.

NMOS 트랜지스터 (11) 와 NMOS 트랜지스터 (12) 는, 소스와 백 게이트가 동일 전위이므로, NMOS 트랜지스터 (11) 의 임계값 전압 (Vth1) 및 NMOS 트랜지스터 (12) 의 임계값 전압 (Vth2) 은 프로세스 편차에만 의존한다. 따라서, 기준 전압 (Vref) 이 보다 안정된다.

과열 보호 회로의 전류 발생부를 이와 같이 구성해도, 도 1 의 회로와 동일한 효과가 얻어진다.

[제 2 실시형태]

도 6 은, 과열 보호 회로 (101) 에 있어서, 검출 온도와 해제 온도에 히스테리시스를 갖게 한 회로의 일례이다.

도 6 의 과열 보호 회로 (101) 는, 저항 (18) 대신에, 저항 (25 와 26) 을 직렬로 접속하고, 저항 (26) 과 병렬로 NMOS 트랜지스터 (27) 를 형성하고 있다. NMOS 트랜지스터 (27) 는, 게이트 단자에 콤퍼레이터 (21) 의 출력 단자를 접속하고 있다.

콤퍼레이터 (21) 가 통상 상태의 하이 레벨을 출력하고 있으면, NMOS 트랜지스터 (27) 는 ON 된다. 따라서, 이 때의 기준 전압 (Vref) 은 식 10 에 의해 산출된다.

Vref=(R25/R19) (Vgs11-Vgs12) … (10)

한편, 콤퍼레이터 (21) 가 과열 검출 상태의 로우 레벨을 출력하고 있으면, NMOS 트랜지스터 (27) 는 OFF 된다. 이 때의 기준 전압 (Vref) 은 식 11 에 의해 산출된다.

Vref={(R25+R26)/R19} (Vgs11-Vgs12) … (11)

따라서, 도 7 에 나타내는 바와 같이, 온도 상승시의 검출 온도와, 온도 하강시의 해제 온도에 히스테리시스를 형성할 수 있게 된다. 도 6 과 같이 과열 보호 회로 (101) 를 구성한 전원용 집적 회로여도, 도 1 의 전원용 집적 회로와 동일한 효과가 있다.

도 8 은, 검출 온도와 해제 온도에 히스테리시스를 갖게 한 과열 보호 회로의 다른 예이다.

도 8 의 과열 보호 회로 (101) 는, 직렬로 접속한 저항 (30 과 31) 과, 각 저항의 전압, 즉 기준 전압 (Vref1 및 Vref2) 과 온도 전압 (Vf) 을 비교하는 콤퍼레이터 (32 및 33) 와, 각 콤퍼레이터의 신호를 입력하는 래치 회로 (34) 를 구비한다.

콤퍼레이터 (32) 는, NMOS 트랜지스터 (12) 의 드레인 전류에 기초한 전류에 의해 저항 (30) 에서 발생하는 기준 전압 (Vref2) 을 비반전 입력 단자에 입력하고, 온도 전압 (Vf) 을 반전 입력 단자에 입력하고 있다.

콤퍼레이터 (33) 는, NMOS 트랜지스터 (12) 의 드레인 전류에 기초한 전류에 의해 저항 (31) 과 저항 (30) 에서 발생하는 기준 전압 (Vref1) 을 반전 인력 단자에 입력하고, 온도 전압 (Vf) 을 비반전 입력 단자에 입력하고 있다.

콤퍼레이터 (32) 는, 비교 결과를 래치 회로 (34) 의 셋 단자 (S) 에 출력한다. 콤퍼레이터 (33) 는, 비교 결과를 래치 회로 (34) 의 리셋 단자 (R) 에 출력한다.

저항 (30 및 31) 에서 발생하는 기준 전압 (Vref1 및 Vref2) 은 다음 식이 된다.

Vref1={(R30+R31)/R19} (Vgs11-Vgs12) … (12)

Vref2=(R30/R19) (Vgs11-Vgs12) … (13)

도 9 는, 도 8 의 과열 보호 회로 (101) 의 온도 특성과 래치 회로 (34) 가 출력하는 검출 신호의 관계를 나타낸 도면이다. 온도가 상승하여 Vf<Vref2 가 되는 경우에, 래치 회로 (34) 는 셋 상태가 되고, 출력 (Qx) 은 로우 레벨이 된다. 그 상태에서 온도가 저하되어, Vf>Vref1 이 되는 경우에 래치 회로 (34) 는 리셋 상태가 되고, 출력 (Qx) 은 하이 레벨이 된다. 따라서, 도 9 에 나타내는 바와 같이, 온도 상승시의 검출 온도와, 온도 하강시의 해제 온도에 히스테리시스를 형성할 수 있게 된다. 도 8 과 같이 과열 보호 회로 (101) 를 구성한 전원용 집적 회로여도, 도 1 의 전원용 집적 회로와 동일한 효과가 있다.

[제 3 실시형태]

도 10 은, 제 3 실시형태의 과열 보호 회로를 구비한 전원용 집적 회로의 회로도이다.

도 1 과의 차이는 PMOS 트랜지스터 (16) 를 삭제하고, 정전류원 (1001) 을 추가한 점이다. 접속으로서는, 정전류원 (1001) 은 콤퍼레이터 (21) 의 비반전 입력 단자 및 다이오드 (20) 에 접속되어 있다.

다음으로, 제 3 실시형태의 과열 보호 회로를 구비한 전원용 집적 회로의 동작에 대해 설명한다.

정전류원 (1001) 은 온도에 의한 편차가 발생하지 않는 바이어스 전류를 발생시키고 있다. 다이오드에 흐르는 정전류에 온도에 의한 편차가 발생하지 않기 때문에, 온도 전압 (Vf) 은 온도에 관계없이 기울기가 일정해진다. 이 때문에 콤퍼레이터 (21) 는, 제조 편차에 의한 전압의 영향을 받지 않는 기준 전압 (Vref) 과, 온도에 관계없이 기울기가 일정한 온도 전압 (Vf) 을 비교하고, 이들 전압의 대소 관계에 의해 2 값 전압을 출력하게 된다. 따라서 기준 전압 (Vref), 온도 전압 (Vf) 모두 온도의 영향을 받지 않기 때문에, 검출 온도 편차를 더욱 작게 할 수 있게 된다.

이상 기재한 바와 같이, 제 3 실시형태의 과열 보호 회로를 구비한 전원용 집적 회로는, 다이오드 (20) 에 흐르게 하는 정전류에, 온도에 의한 편차가 발생하지 않는 정전류원을 사용함으로써, 검출 온도 편차를 더욱 작게 할 수 있게 된다.

[제 4 실시형태]

도 11 은, 제 4 실시형태의 과열 보호 회로를 구비한 전원용 집적 회로의 회로도이다.

도 1 과의 차이는, PMOS 트랜지스터 (15) 와 저항 (18) 을 삭제하고, 콤퍼레이터 (21) 의 반전 인력 단자를 NMOS 트랜지스터 (12) 의 소스에 접속한 점이다.

다음으로, 제 4 실시형태의 과열 보호 회로를 구비한 전원용 집적 회로의 동작에 대해 설명한다.

저항 (19) 에서 발생하는 Vref3 은 다음 식이 된다.

Vref3=(Vgs11-Vgs12) … (14)

식 (14) 에 나타내는 바와 같이 Vref3 은, 저항에 관계없이 프로세스에서 일의적으로 정해지는 열 전압 (U_T), NMOS 트랜지스터 (11) 와 NMOS 트랜지스터 (12) 의 애스펙트비 (W/L) 로 결정된다. 이 때문에, Vref3 은 NMOS 트랜지스터 (11) 와 NMOS 트랜지스터 (12) 의 애스펙트비 (W/L) 를 조정함으로써, 정의 온도 계수를 갖고, 편차가 적은 전압을 출력할 수 있다. 정의 온도 계수를 갖는 Vref3 과, 부의 온도 계수를 갖는 온도 전압 (Vf) 은 콤퍼레이터 (21) 에서 비교된다. 이 때문에 검출 온도 편차를 작게 할 수 있게 된다.

이상 기재한 바와 같이, 제 4 실시형태의 과열 보호 회로를 구비한 전원용 집적 회로는, 콤퍼레이터 (21) 의 반전 입력 단자를 NMOS 트랜지스터 (12) 의 소스에 접속함으로써, 검출 온도 편차를 작게 할 수 있게 된다.

또한, 본 발명의 실시형태에서는 감열 소자를 다이오드로서 설명했는데, 동일한 온도 특성을 나타내는 소자이면, 다이오드에 한정되는 것은 아니다. 예를 들어, 다이오드 접속한 바이폴라 트랜지스터를 사용해도 된다.

1 오차 증폭 회로
4 기준 전압 회로
21, 32, 33 콤퍼레이터
34 래치 회로
100 볼티지 레귤레이터
101 과열 보호 회로
102 E/D 형 기준 전압 회로
103 기준 전압 조정 회로

Claims

온도의 상승을 검출하여, 회로를 과열로부터 보호하는 과열 보호 회로로서,
온도에 비례한 순방향 전압을 출력하는 PN 접합 소자와,
약반전 영역에서 동작하는 트랜지스터를 갖는 기준 전압 회로와,
상기 PN 접합 소자의 순방향 전압과 상기 기준 전압 회로의 출력 전압을 비교하는 전압 비교 회로를 구비한 것을 특징으로 하고,
상기 기준 전압 회로는,
게이트 단자와 드레인 단자를 접속하고, 소스 단자를 접지 단자에 접속한 제 1 MOS 트랜지스터와, 게이트 단자를 상기 제 1 MOS 트랜지스터의 게이트 단자에 접속한, 상기 제 1 MOS 트랜지스터와 동일 도전형의 제 2 MOS 트랜지스터와, 상기 제 2 MOS 트랜지스터의 소스 단자와 상기 접지 단자 사이에 접속된 제 1 저항 소자를 구비한 전류 발생 회로와,
상기 전류 발생 회로의 제 1 MOS 트랜지스터의 드레인 단자 및 제 2 MOS 트랜지스터의 드레인 단자에 접속된 커런트 미러 회로와,
일방의 단자를 상기 커런트 미러 회로에 접속하고, 타방의 단자를 상기 접지 단자에 접속하고, 상기 제 1 저항 소자와 동일한 온도 계수를 갖고, 상기 일방의 단자를 제 1 온도 전압 출력 단자로 하는 제 2 저항 소자를 구비하고,
상기 제 1 MOS 트랜지스터와 상기 제 2 MOS 트랜지스터는 약반전 영역에서 동작하는 것을 특징으로 하고,
상기 PN 접합 소자는, 애노드 단자를 상기 커런트 미러 회로에 접속하고, 캐소드 단자를 상기 접지 단자에 접속하고, 상기 애노드 단자를 제 2 온도 전압 출력 단자로 하는 다이오드인 것을 특징으로 하는, 과열 보호 회로.
삭제
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온도의 상승을 검출하여, 회로를 과열로부터 보호하는 과열 보호 회로로서,
온도에 비례한 순방향 전압을 출력하는 PN 접합 소자와,
약반전 영역에서 동작하는 트랜지스터를 갖는 기준 전압 회로와,
상기 PN 접합 소자의 순방향 전압과 상기 기준 전압 회로의 출력 전압을 비교하는 전압 비교 회로를 구비한 것을 특징으로 하고,
상기 기준 전압 회로는,
소스 단자를 접지 단자에 접속한 제 1 MOS 트랜지스터와, 소스 단자를 상기 접지 단자에 접속하고, 게이트 단자를 상기 제 1 MOS 트랜지스터의 드레인 단자에 접속한, 상기 제 1 MOS 트랜지스터와 동일 도전형의 제 2 MOS 트랜지스터와, 상기 제 1 MOS 트랜지스터의 게이트 단자와 드레인 단자 사이에 접속된 제 1 저항 소자를 구비한 전류 발생 회로와,
상기 전류 발생 회로의 제 1 MOS 트랜지스터의 게이트 단자와 제 2 MOS 트랜지스터의 드레인 단자에 접속된 커런트 미러 회로와,
일방의 단자를 상기 커런트 미러 회로에 접속하고, 타방의 단자를 상기 접지 단자에 접속하고, 상기 제 1 저항 소자와 동일한 온도 계수를 갖고, 상기 일방의 단자를 제 1 온도 전압 출력 단자로 하는 제 2 저항 소자를 구비하고,
상기 제 1 MOS 트랜지스터와 상기 제 2 MOS 트랜지스터는 약반전 영역에서 동작하는 것을 특징으로 하고,
상기 PN 접합 소자는, 애노드 단자를 상기 커런트 미러 회로에 접속하고, 캐소드 단자를 상기 접지 단자에 접속하고, 상기 애노드 단자를 제 2 온도 전압 출력 단자로 하는 다이오드인 것을 특징으로 하는, 과열 보호 회로.
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온도의 상승을 검출하여, 회로를 과열로부터 보호하는 과열 보호 회로로서,
온도에 비례한 순방향 전압을 출력하는 PN 접합 소자와,
약반전 영역에서 동작하는 트랜지스터를 갖는 기준 전압 회로와,
상기 PN 접합 소자의 순방향 전압과 상기 기준 전압 회로의 출력 전압을 비교하는 전압 비교 회로를 구비한 것을 특징으로 하고,
상기 기준 전압 회로는,
게이트 단자와 드레인 단자를 접속하고, 소스 단자를 접지 단자에 접속한 제 1 MOS 트랜지스터와, 게이트 단자를 상기 제 1 MOS 트랜지스터의 게이트 단자에 접속한, 상기 제 1 MOS 트랜지스터와 동일 도전형의 제 2 MOS 트랜지스터와, 상기 제 2 MOS 트랜지스터의 소스 단자와 상기 접지 단자 사이에 접속된 제 1 저항 소자를 구비한 전류 발생 회로와,
상기 전류 발생 회로의 제 1 MOS 트랜지스터의 드레인 단자 및 제 2 MOS 트랜지스터의 드레인 단자에 접속된 커런트 미러 회로를 구비하고,
상기 제 1 MOS 트랜지스터와 상기 제 2 MOS 트랜지스터는 약반전 영역에서 동작하는 것을 특징으로 하고,
상기 PN 접합 소자는, 애노드 단자를 상기 커런트 미러 회로에 접속하고, 캐소드 단자를 상기 접지 단자에 접속하고, 상기 애노드 단자를 제 2 온도 전압 출력 단자로 하는 다이오드인 것을 특징으로 하는, 과열 보호 회로.
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제 1 항, 제 4 항 또는 제 8 항 중 어느 한 항에 있어서,
상기 전압 비교 회로는, 온도 상승시에 출력 전압이 반전하는 온도와, 온도 하강시에 출력 전압이 반전하는 온도에, 히스테리시스 특성을 갖는 것을 특징으로 하는 과열 보호 회로.
제 1 항, 제 4 항 또는 제 8 항 중 어느 한 항에 기재된 과열 보호 회로를 구비한 전원용 집적 회로.