JP2005100295A - サーマルシャットダウン回路 - Google Patents

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JP2005100295A JP2003335853A JP2003335853A JP2005100295A JP 2005100295 A JP2005100295 A JP 2005100295A JP 2003335853 A JP2003335853 A JP 2003335853A JP 2003335853 A JP2003335853 A JP 2003335853A JP 2005100295 A JP2005100295 A JP 2005100295A
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Tadashi Kurokura
忠 黒蔵
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Abstract

【目的】 入力電源電圧が変動しても誤動作しないサーマルシャットダウン回路を提供すること。
【構成】 入力電圧の急激な変化に対してノード１１２電圧Ｖｋが変化し、コンパレータ１０４が誤動作することを防止するために、（１）電圧比較回路の入力端子間に容量を設けることによりノード１１２の電圧Ｖｋが入力電圧に依存しないようにする、又は、（２）電圧比較回路の基準電圧入力ノード１１２とＧＮＤ間に容量を設けて、電圧Ｖｋの変動によりコンパレータ１０４の動作が変化しないようにした構成とした。
【選択図】 図１

Description

この発明は，高温時にボルテージレギュレータの動作を停止させるサーマルシャットダウン回路に関する。
電源Ｖｄｄを与えるとＶｄｄ以下の一定な電圧を出力する機能を持つボルテージレギュレータに内蔵されるサーマルシャットダウン回路として、図３に示すような回路が一般的に知られている。図３は高温時に端子１０１の電圧がＬｏｗになるＡｃｔｉｖｅＬｏｗの場合の例である。例えば，特許文献１にこのような構造が開示されている。
端子１００に入力電圧を印加すると定電流源１０２に一定の電流が流れ、ダイオード１０３の両端に電圧差Ｖｆが生じている。またダイオード１０３の温度特性により、高温環境におかれるほど電圧差Ｖｆは低下する。一方、基準電圧１１０がボルテージフォロワ１０５を介してノード１１１に印加されており、抵抗１０７と直列抵抗１０８及び１０９によってノード１１１の電圧を分割した電圧Ｖｋがノード１１２にかかる電圧となる。コンパレータ１０４によって、ダイオード１０３の両端間電圧Ｖｆと基準電圧１１０の抵抗分割電圧Ｖｋが比較され、Ｖｆ＞Ｖｋの場合は端子１０１の電圧はＨｉｇｈレベルに、Ｖｆ＜Ｖｋの場合は端子１０１の電圧はＬｏｗレベルに変更される。ボルテージレギュレータはこのような端子１０１から出力される電圧によって制御される。
ＮｃｈＭＯＳトランジスタ１０６は、基準電圧１１０の抵抗分割電圧に対し、周囲温度上昇による検出時と周囲温度降下による解除時とにヒステリシスを持たせるためにある（例えば、特許文献１参照。）。
特許公開２００２−１０８４６５
上の図３の回路は、端子１００にかかる入力電圧が急激に変化するとボルテージフォロワ１０５が応答できずノード１１２の電圧も同様に変化する。このため、周囲温度が検出温度より低い場合においても、入力電圧が急激に上昇するとノード１１２の電圧Ｖｋが上昇し、端子１０１の電圧をＬｏｗレベルに変更し、サーマルシャット動作を働かせてしまう。逆に、周囲温度が解除温度より高い場合においても、入力電圧が急激に降下するとノード１１２の電圧Ｖｋが降下し、端子１０１の電圧をＨｉｇｈレベルに変更し、サーマルシャット動作を解除させてしまう。このように、急激な入力電圧変化に対しサーマルシャットダウン回路が誤動作してしまう現象を防止することが、この発明の目的である。
問題となる上述の現象は、入力電圧の急激な変化に対してノード１１２電圧Ｖｋが変化し、コンパレータ１０４が誤動作することによって生じている。この発明は主に、次の2点の方法に着目し、課題の解決を図る。（１）ノード１１２の電圧Ｖｋが入力電圧に依存しないようにする。（２）ノード１１２の電圧Ｖｋの変動によりコンパレータ１０４の動作が変化しないようにする。
この発明によりサーマルシャットダウンの誤動作を防止でき、ボルテージレギュレータの正常なサーマルシャットダウン動作を行うことができる。
図１は本発明の第一の実施例を示す。温度検出回路は定電流源１００とダイオード１０３により構成される。端子１００に入力電圧を印加すると定電流源１０２に一定の電流が流れ、ダイオード１０３の両端に電圧差Ｖｆが生じている。またダイオード１０３の温度特性により、高温環境におかれるほど電圧差Ｖｆは低下する。一方、基準電圧発生手段は、基準電圧１１０、ボルテージフォロワ１０５、抵抗１０７、１０８、１０８が直列接続したブリーダ回路１０７により構成されている。基準電圧１１０がボルテージフォロワ１０５を介してノード１１１に印加されており、抵抗１０７と直列抵抗１０８及び１０９によってノード１１１の電圧を分割した電圧Ｖｋがノード１１２にかかる電圧となる。ヒステリシス手段はＮｃｈＭＯＳトランジスタ１０６により構成される。
図1に示すように、本発明においてはノード１１２にコンデンサ１１４を接続する。これにより、ノード１１２の電位が基準電源１１０の変動やその他の要因により急激に変化した場合であってもその電圧変化を減衰させることができる。これにより、コンパレータ１０４ではダイオード１０３の両端間電圧Ｖｆとノード１１２にかかる入力電圧の急激な変化の影響を減衰させた電圧Ｖｆが比較されるので、入力電圧が急激に上昇した場合でもＶｋは急激に上昇せずＶｆ＞Ｖｋの場合は端子１０１の電圧にＨｉｇｈレベルが、入力電圧が急激に低下した場合でもＶｋは急激に低下せずＶｆ＜Ｖｋの場合は端子１０１の電圧にＬｏｗレベルが出力され、正常なサーマルシャットダウン動作をさせることができる。
図2は本発明の第二の実施例を示す。ノード１１２及びノード１１３の間にコンデンサ１１４を接続する。これにより、入力電圧の急激な変化によってノード１１２の電圧が一時的に変化すると、ノード１１３の電圧も同様に変化しようとする。これにより、入力電圧の急激な変化によって生じるコンパレータ１０４の２つの入力電圧の差を打ち消す効果が得られ、誤動作を防止することができる。入力電圧の一時的な変化によってＶｋが変化すると、Ｖｆにも同じ変化量が加わるため、コンパレータ１０４では、入力電圧が変化しＶｋが変化してもＶｋとＶｆを比較する動作と等価であると言える。コンデンサ１１４の働きは過渡的なものであり、定常時におけるコンパレータ１０４の動作には影響しないため、サーマルシャットダウン回路は正常に動作する。
本発明の実施形態の実施例1を示す回路のブロック図である 本発明の実施形態の実施例2を示す回路のブロック図である 従来の技術におけるサーマルシャットダウン回路の実施例を示す図である
符号の説明
１００ 入力電源端子
１０１ 出力信号端子
１０２ 定電流源
１０３ ダイオード
１０４ コンパレータ
１０５ ボルテージフォロワ
１０６ スイッチ
１０７ 分割抵抗
１０８ 分割抵抗
１０９ ヒステリシス用抵抗
１１０ 基準電圧
１１１ ボルテージフォロワ１０５の出力端子
１１２ コンパレータ１０４の−側入力端子
１１３ コンパレータ１０４の＋側入力端子
１１４ コンデンサ

Claims (4)

  1. 電圧比較手段は基準電圧入力端子と温度検出入力端子とを有し、基準電圧発生手段から基準電圧入力端子が信号を受け、温度検出回路から温度検出入力端子が信号を受け、前記温度検出回路が所定の温度に達したときに前記電圧比較手段が出力信号を発生するサーマルシャットダウン回路において、
    前記基準電圧入力端子とＧＮＤとの間に、又は、前記基準電圧入力端子と前記温度検出入力端子との間に容量を設けたことを特徴とするサーマルシャットダウン回路。
  2. 前記温度検出回路は定電流源とダイオードを有し、前記定電流源と前記ダイオードの接続ノードの電圧を前記温度検出入力端子に与えることを特徴とする請求項１に記載のサーマルシャットダウン回路。
  3. 基準電圧発生回路は基準電源、ボルテージフォロワ回路、及び、電圧を抵抗により分圧するブリーダ回路を含み、ヒステリシス手段を前記電圧比較手段と前記ブリーダ回路との間に設け、前記ヒステリシス手段は、前記所定の温度に達したとき前記電圧検出手段により発生される出力の状態を維持する機能を有することを特徴とする請求項１又は２に記載のサーマルシャットダウン回路。
  4. 前記ヒステリシス手段は、前記ブリーダ回路を構成する複数の抵抗のうちの少なくとも一部の抵抗と並列接続したスイッチング回路により構成し、前記スイッチング回路は前記電圧比較手段からの出力信号に応じて前記基準電圧発生回路から前記基準電圧入力端子に与える電圧を制御することを特徴とする請求項３に記載のサーマルシャットダウン回路。
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