KR101432863B1 - 연마 반도체 웨이퍼 제조 방법 - Google Patents

연마 반도체 웨이퍼 제조 방법 Download PDF

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Abstract

본 발명은 다음 단계, 즉
- 반도체 재료로 이루어진 로드(rod)로부터 반도체 웨이퍼를 슬라이싱(slicing)하는 단계와,
- 반도체 웨이퍼의 적어도 하나의 면에서 재료 제거 처리를 실시하는 단계, 그리고
- 반도체 웨이퍼의 적어도 하나의 면을 연마하는 단계
를 이 순서대로 포함하고, 상기 반도체 웨이퍼는 재료 제거 처리 후에 연마 대상인 적어도 하나의 면을 연마하기 전에 그 가장자리를 따라 최대 높이가 적어도 0.1 ㎛인 링 형상의 국부적인 융기부를 갖고, 이 국부적인 융기부는 반도체 웨이퍼의 가장자리에 있는, 폭이 10 mm인 링 내에서 그 최대 높이에 도달하는 것인 연마 반도체 웨이퍼 제조 방법에 관한 것이다.

Description

연마 반도체 웨이퍼 제조 방법{METHOD FOR PRODUCING A POLISHED SEMICONDUCTOR WAFER}
본 발명은 아래의 단계, 즉
- 반도체 재료로 이루어진 로드(rod)로부터 반도체 웨이퍼를 슬라이싱(slicing)하는 단계와,
- 반도체 웨이퍼의 적어도 하나의 면에서 재료 제거 처리를 실시하는 단계, 그리고
- 반도체 웨이퍼의 적어도 하나의 면을 연마하는 단계
를 이 순서대로 포함하는 연마 반도체 웨이퍼 제조 방법에 관한 것이다.
반도체 웨이퍼는 일반적으로 디바이스가 가공되는 연마 정면을 갖는다. 정면의 평탄도에 대한 요건이 점점 엄격해지고 있다. 반도체 웨이퍼 상에서 가능한 한 최대 개수의 디바이스를 제조하는 것이 가능하도록 하기 위해, 정면의 에지에 가능한 한 근접한 곳까지 필요한 평탄도가 보장되어야 한다.
통상적으로 반도체 웨이퍼의 측면, 구체적으로 정면의 평탄도를 증가시키고자 하는 대부분의 시도는, 평탄도에 영향을 미치는, 반도체 웨이퍼의 재료 제거 처리 단계에 줄곧 집중해 왔다. 상기 재료 제거 처리 단계는 구체적으로 하나의 측면 또는 양측면의 래핑(lapping), 연삭 또는 연마와 같은 단계를 포함한다. 단면 연마 또는 양면 연마로서 구현되는 적어도 하나의 연마 처리는 사실상 항시 일어난다. 그러나 DE10302611A1에 의해 예시되어 있는 바와 같이, 측면을 에칭하는 것과 같은 처리 단계도 역시 평탄도, 구체적으로는 측면의 에지 영역에서의 평탄도에 영향을 미칠 수 있다. 선행 성형 처리, 예컨대 반도체 웨이퍼의 연삭 또는 래핑(또는 이들 방법의 조합)에 의해 남겨진 표면 손상을 제거하기 위해, 반도체 웨이퍼는 대개 제1 연마 처리 이전에 에칭된다. 인용된 특허 출원은 에칭 중에 반도체 웨이퍼의 가장자리에 대해 안내되는 에칭액의 흐름에 반도체 웨이퍼를 노출시키는 에칭 방법을 개시하고 있다. 에칭 중에 최외측 에지까지 반도체 웨이퍼의 측면의 가능한 최대의 평탄도를 얻기 위해, 반도체 웨이퍼의 가장자리는 에칭 중에 특별한 쉴드(shield)에 의해 흐르는 에칭액에 대해 차폐된다. 연마 이전에 최외측 에지까지 가능한 한 평평한 반도체 웨이퍼의 측면은, 역시 에지 영역에서 매우 양호한 형상을 갖는 연마 반도체 웨이퍼에 대한 필수 조건으로 간주된다. 그러나, DE10302611A1의 교시가 채택된 경우에도, 여전히 에지 영역의 형상을 개선할 필요가 있다는 것이 확인되었다.
본 발명의 목적은 에지 영역에서의 연마 반도체 웨이퍼의 형상을 더욱 개선하는 것이다.
상기 목적은 아래의 단계, 즉
- 반도체 재료로 이루어진 로드로부터 반도체 웨이퍼를 슬라이싱하는 단계와,
- 반도체 웨이퍼의 적어도 하나의 면에서 재료 제거 처리를 실시하는 단계, 그리고
- 반도체 웨이퍼의 적어도 하나의 면을 연마하는 단계
를 이 순서대로 포함하고, 반도체 웨이퍼는 재료 제거 처리 후에 연마 대상인 적어도 하나의 면을 연마하기 전에 그 가장자리를 따라 최대 높이가 적어도 0.1 ㎛인 링 형상의 국부적인 융기부를 갖고, 이 국부적인 융기부는 반도체 웨이퍼의 가장자리에 있는, 폭이 10 mm인 링 내에서 그 최대 높이에 도달하는 것인 연마 반도체 웨이퍼 제조 방법에 의해 달성된다.
본 발명자들은, DE10302611A1의 교시와 달리, 연마 이전에 가능한 한 평평한 반도체 웨이퍼는 연마 이후에 웨이퍼 에지에서의 우수한 형상을 얻기 위한 최적의 필수 조건을 구성하지 않는다는 것을 확인하였다. 본 발명에 따르면, 오히려 연마 대상인 반도체 웨이퍼의 적어도 하나의 면 상에서 가장자리 영역에, 연마 중에 제거되는 경미한 국부적인 융기부가 마련된다. 그 후, 연마를 통해 반도체 웨이퍼는 상당한 에지 롤오프(roll-off) 없이 최외측 에지까지 우수한 평탄도를 갖는다. 바람직하게는, 상기 융기부는 후속하여 연마 처리되는 각각의 면, 즉 단면 연마의 경우에는 단지 하나의 면 상에서 그리고 양면 연마의 경우에는 양면 상에서 반도체 웨이퍼의 가장자리에 생성된다.
융기부의 최대 높이, 그리고 또한 최대 높이의 위치는 후속하는 연마 단계의 공정 파라메터에 따라 선택된다. 이러한 공정 파라메터는 주로 접촉압, 연마 패드 품질(경도), 연마 슬러리의 조성, 연마 플레이트 및 캐리어의 회전 속도, 그리고 주로 실시되는 연마 제거의 높이를 포함한다. 연마 처리되는 반도체 웨이퍼의 각 면 상에서의 연마에 의해 야기되는 재료 제거는 통상 3 내지 30 ㎛이다. 연마 제거가 보다 많을수록, 요구되는 효과를 얻기 위해 본 발명에 따른 융기부의 높이는 보다 높아져야만 한다.
본 발명에 따르면, 국부적인 융기부의 높이는 에지로부터 내측 방향으로 10 mm만큼 연장되는, 반도체 웨이퍼의 가장자리를 따른 링 형상의 영역에서 최대이다. 바람직하게는, 국부적인 융기부의 높이는 반도체 웨이퍼의 최외측으로부터 5 mm인 위치, 다시 말하면 반도체 웨이퍼 에지로부터 내측 방향으로 5 mm만큼 연장되는 링의 표면에서 최대이다.
본 발명에 따르면, 국부적인 융기부의 높이는 적어도 0.1 ㎛이다. 0.1 ㎛ 미만의 높이에서는, 후속하는 연마 중에 매우 소량의 재료가 제거되는 경우에도 더 이상 소망하는 효과를 얻을 수 없다. 바람직하게는, 본 발명에 따른 융기부는 10 ㎛ 이하인데, 그 이유는 그렇지 않은 경우에 연마에 의해 가장자리 융기부가 없는 평평한 반도체 웨이퍼의 가장자리를 얻기 위해서는 매우 많은 연마 제거가 요구되기 때문이다. 이러한 이유로, 연마 이전의 융기부의 높이는 매우 바람직하게는 0.5 내지 5 ㎛의 범위이다.
아래에서 도면을 참고하여 본 발명과 또한 바람직한 실시예를 보다 상세히 설명한다.
본 발명의 반도체 웨이퍼 제조 방법에 따르면, 에지 영역에서의 연마 반도체 웨이퍼의 형상을 더욱 개선할 수 있다.
도 1은 반도체 웨이퍼의 가장자리 영역에서의 본 발명에 따른 융기부를 묘사하기 위한 파라메터를 예시한 도면.
도 2a, 도 2b 및 도 2c는 컵 연삭 디스크를 이용하여 반도체 웨이퍼를 가공함으로써 본 발명에 따른 융기부를 생성하는 것을 개략적으로 보여주는 도면.
도 3은 반도체 웨이퍼의 가장자리를 차폐하는 쉴드를 이용하여 에칭함으로써 본 발명에 따른 융기부를 생성하는 것을 개략적으로 보여주는 도면.
도 4는 반도체 웨이퍼의 정면과 후면 상에서의 반도체 웨이퍼의 가장자리 영역에 융기부를 생성하는 에칭 방법에 이용 가능한 쉴드와 반도체 웨이퍼를 포함하는 구성을 개략적으로 보여주는 도면.
도 5는 반도체 웨이퍼의 단지 하나의 면의 가장자리 영역에 융기부를 생성하는 에칭 방법에 이용 가능한 쉴드와 반도체 웨이퍼를 포함하는 구성을 개략적으로 보여주는 도면.
도 6은 다양한 쉴드를 이용하는 에칭 방법과 쉴드를 이용하지 않는 에칭 방법에 의해 생성된 다양한 에지 형상을 보여주는 도면.
본 발명에 관한 추가의 설명에 대한 기초로, 우선 원형 반도체 웨이퍼(도 1 내지 도 5도 또한 참고)의 예를 이용하여 기하학적 파라메터를 도입할 것이다. 그러나, 본 발명은 원칙적으로 원형 형태에서 벗어난 반도체 웨이퍼에도 적용 가능하다. 반도체 웨이퍼(1)의 물리적인 경계(R)는 반도체 웨이퍼(1)의 중심으로부터 반경(r)에 상응하는 거리에 위치되며, 반도체 웨이퍼의 원주를 형성한다. 소위 에지 라운딩 단계에서 성형 툴, 예컨대 프로파일 연삭 디스크에 의해 기계적으로 생성된 프로파일이 마련되는 부분은 반도체 웨이퍼(1)의 에지(4) 부분이다. 반도체 웨이퍼의 프로파일형 에지의 내측 단부, 즉 가장자리 프로파일의 패싯(facet)으로부터 반도체 웨이퍼의 실질적으로 평평한 면으로의 천이부는 E로 나타내며 물리적인 경계(R) 내에서 거리 ρ의 위치에 있다. 반도체 웨이퍼의 에지(4)는 대칭 또는 비대칭 원형일 수 있다. 특별한 관심 대상인 본 발명에 따른 반도체 웨이퍼의 에지 영역은 반도체 웨이퍼(1)의 정면(2)과 후면(3) 상에서 반도체 웨이퍼(1)의 물리적인 경계(R)로부터 0 내지 10 mm의 거리에 있다. 반도체 웨이퍼(1)의 두께(d)는 반도체 웨이퍼의 정면(2)과 후면(3) 사이의 거리에 대응한다.
국부적인 융기부의 높이(hR)와 또한 국부적인 융기부의 최대 높이의 위치는 에지 롤오프(ERO)로 설명될 수 있다. ERO는, 경사광 위상 변위 간섭 측정의 측정 원리에 따라 작동하는, Kobelco Research Institute, Inc.로부터의 디바이스 LER-310과 같은 시판중인 측정 장치에 의해 측정될 수 있다. 이러한 측정을 통해 반도체 웨이퍼의 토포그래피(topography)의 반경 방향 프로파일[h(x)]이 생성된다. 이 경우, 반도체 웨이퍼의 정면, 후면 또는 양면이 동시에 측정될 수 있다.
본 발명에 있어서 필수적인 변수(국부적인 융기부의 최대 높이 및 이 최대 높이의 위치)를 측정하기 위해, 표준 SEMI M69에 설명되어 있는 알고리즘이 사용된다(도 1 참고). 미리 규정된 반경 방향 위치에서만 측정되는, 표준 SEMI M69에 기술되어 있는 파라메터 ["위치 x에서의 3차 다항식 피팅 및 디트렌딩 이후의 롤오프 양(ROA; Roll-Off Amount)"; 3차 다항식 피팅 및 그 감산 이후에 위치 x에서의 에지 롤오프의 크기]와 달리, 본 발명의 설명을 위해 연속적인 높이 프로파일이 이용되며, 이 높이 프로파일의 측정은 아래에서 설명된다. 이 경우, x는 반도체 웨이퍼(1)의 물리적인 경계(R)에서부터의 거리(단위: mm)인 반경 방향 위치를 나타낸다.
국부적인 융기부에 관한 설명에 대한 기초는 SEMI M69에 따라 측정된 반도체 웨이퍼의 토포그래피의 반경 방향 프로파일[h(x)]에 3차 다항식을 피팅하는 것에 의한 기준 곡선[RL(x)]의 정의이다. 본 발명의 목적을 위해, 반도체 웨이퍼 에지로부터 x = 11 mm인 거리로부터 x = 30 mm인 거리까지 연장되는 반경 방향 영역(11)에서 측정된 반경 방향 프로파일[h(x)]에 기준 곡선[RL(x)]을 피팅한다. 3개의 상이한 반경 방향 프로파일[h(x)]이 도 1에 도시되어 있으며, 도 1에서 이들 프로파일은 P1, P2 및 P3로 나타낸다.
얻어진 3차 다항식[RL(x)]은 이어서 반도체 웨이퍼(1)의 에지(위치 x = 0 mm)까지 외삽되고, 외삽된 곡선[RL(x)]으로부터 0 내지 10 mm의 가장자리 영역에서 측정된 반경 방향 프로파일[h(x)]의 높이 편차[hR(x)]는 감산 공식, 즉 hR(x) = h(x) - RL(x)에 의해 결정된다. 이러한 감산은 반도체 웨이퍼의 전체적인 기하학적 형상(오목부, 볼록부)을 제거하기 때문에, hR(x)는 실제적으로 단지 전체적인 기하학적 형상으로부터의 국부적인 편차만을 반영하며, 이러한 국부적인 편차는 본 발명에 있어서 결정적이다. 이 설명에서, 반경 방향 위치의 함수인 편차의 크기는 "융기부의 높이"[hR(x)]로 지칭되며, 실제 반경 방향 프로파일과 외삽된 곡선 간의 양의 최대 편차는 "융기부의 최대 높이"(hR , max)로 지칭된다. 융기부가 그 최대 높이에 도달하는 반경 방향 위치는 이하에서 축약하여 "최대 위치"(xmax)라고 지칭한다. 임의의 경우에, 본 발명은 적어도 반도체 웨이퍼의 최외측 10 mm의 부분적인 영역에서 양의 편차를 요구한다. 그 최대 높이(hR , max)는 적어도 0.1 ㎛이다.
hR(x)는 반도체 웨이퍼(1)의 정면(2)과 후면(3) 양자에 대해서 특정될 수 있으며, 양의 값은 항시 융기부를 나타낸다.
융기부(xmax)의 최대 높이의 위치는 반도체 웨이퍼(1)의 중심 방향으로부터 멀리 떨어져, 바로 반도체 웨이퍼(1)의 평탄면에서부터 에지 라운딩의 패싯으로의 천이점(E)에 있을 수 있다. 평탄역(plateau)도 또한 가능하다. 도 1에는 예로서 3개의 상이한 형태가 나타나는데, 프로파일 P1은 본 발명에 따른 것이 아닌 프로파일을 나타낸다. 프로파일 P2 및 P3는 가장자리 영역에서의 본 발명에 따른 국부적인 융기부의 가능한 변형예이다. 가장자리 영역에 있는 융기부로 인해, hR(x)가 이미 다시 에지를 향할 때에도 연마 후에 국부적인 형상이 개선됨을 확인하였다. 이 경우, hR , max는 또한 음의 값일 수도 있다. 상기 형태(최대 높이 및 최대 높이 위치, 경사도)는 가장자리 영역에서의 링 형상의 국부적인 융기부를 위한 상이한 제조 변수에 의해 설정될 수 있으며, 이에 따라 후속하는 연마 단계에 대해 최적으로 조정될 수 있다. 그러나, 그것은 임의의 경우에 도 1에 예시한 영역(12) 내에서, 즉 반도체 웨이퍼의 최외측 10 mm 상에서 구현되어야만 한다.
반도체 웨이퍼의 최외측 가장자리에서의 본 발명에 따른 국부적인 융기부는, 종래 기술로부터 알려져 있고 마찬가지로 후속하는 연마 공정 이후에 평탄도를 개선하도록 되어 있는 전체적으로 오목한 형상과 혼동되어서는 안 된다. 후속하는 양면 연마 공정을 위한 초기 형상인 전체적으로 오목한 형상은 예로서 EP0750967A1에 설명되어 있다. 본 발명에 따르면, 이와 달리 연마 이전에 에지에 근접한 영역에 국부적인 융기부가 마련된다. 이로 인해 반도체 웨이퍼의 전체적인 형상과는 무관하게 후속하는 연마 단계 이후에 에지 롤오프가 최소화된다는 것을 확인하였다. 이는 연마 이후에, 예컨대 SFQR, SFQD, SBIR[SEMI M1 부록 1 및 SEMI MF1530-0707에 따름], PSFQR(SEMI M70-1108), ESFQR, ESFQD, ESBIR, ESBID(SEMI M67-1108) 및 ZDD(SEMI M68-1108)과 같은 형상 파라메터의 개선에서 분명해진다. 본 발명에 따라 준비된 반도체 웨이퍼는, 예컨대 연마 이후의 GBIR(SEMI 부록 1 및 SEMI MF1530-0707)과 같은 전체적인 파라메터에도 긍정적인 영향을 미친다. 반도체 웨이퍼의 가장자리 영역에서의 본 발명에 따른 융기부는, 후속하는 연마 단계의 요건에 따라, 즉 상기 연마 단계에 의해 유발되는 웨이퍼 형상의 변화에 따라 전체적으로 오목하거나 평평하거나 또는 대안으로서 볼록한 기본적인 형태와 조합될 수 있다. 따라서, 후속하는 연마 단계에 대해 최적화된 반도체 웨이퍼를 제조하는 것이 가능하다.
가장자리 영역에 융기부를 생성하기 위한 시작 재료는, 예컨대 멀티 와이어 갱 소우(multi wire gang saw)를 이용하여 일반적으로 단결정인 반도체 로드로부터 슬라이싱된 반도체 웨이퍼이다. 상기 반도체 웨이퍼는 후속하여, 통상 복수 개의 단계로 이루어진 재료 제거 처리를 겪는다. 예로서, 상기 반도체 웨이퍼는 소잉 홈을 제거하기 위해 기계적으로 처리되는데, 예컨대 양면이 연삭되거나 래핑된다. 본 발명에 따른 국부적인 융기부는 재료 제거 처리의 적절한 단계에서 생성된다. 재료 제거 처리는, 예컨대 연삭이나 에칭에 의해 실시될 수 있다.
본 발명의 제1 실시예에서, 융기부는 도 2에 개략적으로 예시한 바와 같이 연삭에 의해 생성된다.
융기부는, 단면 연삭에 의해 반도체 웨이퍼(1)의 하나의 면에 생성될 수도 있고, 양면 순차 연삭이나 양면 동시 연삭에 의해 반도체 웨이퍼(1)의 양면에 생성될 수도 있다. 이러한 처리는 임의의 경우에 반도체 웨이퍼(1)의 표면에 대해 수직인 축(22)을 중심으로 회전하는 컵 연삭 디스크(21)에 의해 실시되는 것이 바람직하다. 단면 연삭과 양면 순차 연삭의 경우, 반도체 웨이퍼(1)는 처리 중에 하나의 면이 척(23) 상에 고정되어 있는 반면, 반도체 웨이퍼(1)의 다른 면은 컵 연삭 디스크(21)에 의해 처리된다. 이것은 단면 연삭의 경우에는 하나의 면에서만 행해지고, 양면 순차 연삭의 경우에는 제1 면을 처리한 후 반도체 웨이퍼를 뒤집는데, 다시 말해서 이미 처리된 제1 면은 척 상에 클램핑되고 아직 처리되지 않은 제2 면이 연삭된다. 양면 순차 연삭의 경우, 제1 단계에서 반도체 웨이퍼의 제1 면에 생성되는 융기부는 제2 단계에서 척(23) 상에 지지되도록 되어 있지 않은데, 즉 척(23)은 이 경우에 반도체 웨이퍼(1)보다 작은 직경을 가져야만 한다. 양면 동시 연삭의 경우에는 이와 달리, 반도체 웨이퍼가 견고하게 고정된다기보다는 실질적으로 구속력이 없는 방식으로 2개의 정수압 베어링 사이에서 안내되고(도시하지 않음), 동일선상에 배치된 회전 축(22)을 중심으로 회전하는 2개의 상호 대향하는 컵 연삭 디스크(21)에 의해 양면이 동시에 처리된다. 이러한 기법은 또한 "이중 디스크 연삭"이라고도 한다.
반도체 웨이퍼의 가장자리에 본 발명에 따른 융기부를 생성하기 위해, 단면 또는 양면 연삭의 경우에 최외측 에지 구역을 제외한 반도체 웨이퍼의 전체 표면이 처리되는 것을 보장하도록 주의를 기울여야만 한다. 이것은 도 2에 예시한 바와 같이, 대응하는 작은 외경(rA)을 갖는 컵 연산 디스크(21)의 선택과 컵 연삭 디스크(21)에 대해 대응하는 반도체 웨이퍼(1)의 배치를 통해 달성될 수 있다. 이 경우, 컵 연삭 디스크는 항시 반도체 웨이퍼의 중심에 걸쳐 연삭하지만, 일반적인 종래의 처리와는 달리 반도체 웨이퍼의 에지를 넘어 연삭하지 않고, 오히려 에지 영역을 처리하지 않은 상태로 남겨둔다. 반도체 웨이퍼(1)의 반경(r)과 생성되는 에지 융기부의 바람직한 폭(wR)은 컵 연삭 디스크의 정확한 치수[외경(rA) 및 연마제로 덮힌 링 형상의 영역의 폭(ds)]를 위해 중요하다. 재료 제거는 바람직한, 즉 후속하는 연마법을 위해 필요한 가장자리 융기부의 높이(hR)에 좌우된다.
연삭은 평탄역 형태의 국부적인 융기부를 생성하는 데 매우 적절하다.
반도체 웨이퍼의 평탄면과 가장자리 융기부 사이의 급격한 단(段)은 후속하는 연마 공정 중에 문제점을 유발할 수 있다. 따라서, 사용되는 연삭 디스크는 처리된 영역과 처리되지 않는 영역 사이에 급격한 단이 형성되는 것을 방지하기 위해 외측 반경 상에서 경사질 수 있다. 평탄면과 가장자리 융기부 사이의 천이부를 매끄럽게 하는 것은 또한 후속하는 제거 에칭에 의해서도 달성될 수 있다.
제2 실시예에 따르면, 반도체 웨이퍼의 가장자리 영역에서 본 발명에 따른 융기부는 또한 에칭 방법에 의해, 예컨대 DE10302611A1에 설명되어 있는 방식으로 생성될 수도 있다. DE10302611A1과 달리, 쉴드 그리고 또한 반도체 웨이퍼에 대한 이 쉴드의 배치는 반도체 웨이퍼의 가장자리 영역이 에칭 중에 잘 차폐되어 국부적으로 재료 제거량이 훨씬 더 감소됨으로써 가장자리 영역에 융기부가 형성되도록 구성된다. 적절한 배치가 도 3의 개요도와 도 4 및 도 5의 상세도에 예시되어 있다.
에칭 중에(도 3 참고), 바람직하게는 실질적으로 실리콘으로 이루어진 반도체 웨이퍼(1)는 반도체 웨이퍼의 측면[정면(2) 및 후면(3)], 즉 반도체 웨이퍼(1)의 가장자리(4)에 대해 평행하게 특정 속도로 흐르는 에칭액 흐름에 노출된다. 에칭액의 흐름 방향은 도 3에서 화살표 7로 나타낸다. 적절한 에칭액은 알칼리성 용액과 산성 용액 양자 모두를 포함한다. 그러나, 반도체 재료에 금속 오염물이 유입될 위험이 현저히 낮다는 이유에서 산성 용액이 바람직하다. 특히 바람직한 에칭액은 불화수소 수용액과, 적어도 하나의 산화성 산(oxidizing acid), 특히 바람직하게는 질산, 그리고 적절하다면 다른 첨가제를 함유한다. 균일한 에칭 제거를 달성하기 위해 소량의 기포가 에칭액에 분산되어 있는 것도 역시 매우 바람직하다. 이것은, 예컨대 US5451267에 따라 실현될 수 있다. 가능한 한 균일한 재료 제거를 달성하기 위해, 반도체 웨이퍼는 에칭 중에 회전된다. 반도체 웨이퍼의 회전은 도 3에서 화살표 9로 예시되어 있다. 반도체 웨이퍼는, 예컨대 적어도 하나의 회전 구동 샤프트(8)에 의해 회전하게 된다. 도 3에는 예로서 3개의 회전 구동 샤프트(8)가 예시되어 있다. 쉴드(5)는 흐름 방향(7)으로 보았을 때 반도체 웨이퍼(1)의 에지(4)의 상류에 배치되며, 상기 쉴드는 에지(4)의 일부를 에칭액에 대해 차폐한다.
본 발명의 제2 실시예는 도 4 및 도 5에 예시된 방식으로 에칭액의 흐름이 적어도 부분적으로 차폐되는 반도체 웨이퍼(1)의 에지(4)를 위해 제공된다. 이는 반도체 웨이퍼의 평탄면의 최외측 영역을 포함하는, 에칭액의 흐름 방향(7)으로 놓여 있는 반도체 웨이퍼의 에지(4)의 적어도 일부가 차폐된다는 것을 의미한다. 그러나, 반도체 웨이퍼의 측면의 에지 영역의 형상에 대한 차폐 효과는, 에칭액의 흐름 방향으로 놓여 있는 반도체 웨이퍼의 원주가 완전히 차폐되는 경우에 최대이다. 따라서, 반도체 웨이퍼의 원주를 완전히 차폐하는 것도 또한 매우 바람직하다.
반도체 웨이퍼의 원주를 완전히 차폐하는 것을 달성하기 위해, 쉴드(5)는 DE10302611A1에 예시한 것과 유사한 방식으로 에칭액의 흐름 방향(7)으로 봤을 때 반도체 웨이퍼(1)의 에지(4)의 상류에 배치된다. 그러나, 이러한 종래 기술과 달리, 쉴드와 반도체 웨이퍼에 대한 쉴드의 배치는 에칭 중에 반도체 웨이퍼의 가장자리 영역에 본 발명에 따른 융기부가 형성되도록 하는 방식으로 구성된다.
이것은 구체적으로는 도 4 및 도 5에 도시한 구성의 경우에 가능하다. 쉴드(5)는 반도체 웨이퍼의 에지로부터 가장 멀리 떨어져 있는 하부 경계부(H)와 반도체 웨이퍼의 에지에 가장 근접한 상부 경계부(G)를 갖는다. 쉴드의 치수, 특히 길이(l)와 높이(h)는 주로 반도체 웨이퍼의 크기에 의해 결정된다. 길이(l)는 반도체 웨이퍼의 직경보다 적어도 다소 크다. 높이(h), 즉 상부 경계부(G)와 하부 경계부(H) 사이의 거리는 직경이 300 mm인 반도체 웨이퍼의 경우에 바람직하게는 5 내지 200 mm, 매우 바람직하게는 30 내지 180 mm이다. 하부 경계부(H)는 도시한 단면에 따르면 반도체 웨이퍼(1)의 측면(2, 3)에 대해 수직인 방향에 대하여 직선형 또는 원형일 수 있다. 또한, 쉴드(5)의 본체는 단면도에 따르면 직사각형 둘레를 갖고 두께(t)가 일정할 수도 있고, 하나의 경계부 또는 2개의 경계부를 향해 테이퍼진 방식으로 구현될 수도 있다(도시하지 않음). 복수 개의 반도체 웨이퍼를 동시에 에칭할 때, 쉴드의 두께(t)는 각각의 반도체 웨이퍼들 사이의 슬롯 거리에 의해 제한된다. 2개의 인접한 쉴드 간의 거리는 에칭 매체가 충분한 양으로 쉴드들 사이를 통과하여 흐를 수 있도록 선택되어야만 한다. 반도체 웨이퍼(1)의 물리적인 경계(R)와 쉴드(5)의 상부 경계부(G) 사이의 거리(β)는 적어도 0.1 mm이어야만 하지만, 또한 현저히 클 수도 있다.
가장자리(4) 근처의 웨이퍼 표면[정면(2) 및/또는 후면(3)] 상의 영역을 최적으로 차폐하고, 에칭 공정을 이용하여 가장자리 영역에 융기부를 생성하기 위해, 쉴드(5)는 바람직하게는, 반도체 웨이퍼의 표면과 평행한 평면에서 반도체 웨이퍼(1)의 중심 방향으로 돌출하는 적어도 하나의 돌출된 부분[돌출부(10)]을 갖는다. 도 4 및 도 5는 반도체 웨이퍼(1)의 양면 상의 돌출부(10)를 예시하고 있지만, 하나의 면에서 돌출부(10)를 완전히 생략하는 것도 또한 고려할 수 있다.
도 4 및 도 5에서, 모든 변수에 대한 첨자 2는 반도체 웨이퍼의 정면(2) 또는 대응하는 돌출부(10)에 관련된 것이고, 첨자 3은 반도체 웨이퍼의 후면 또는 대응하는 돌출부(10)에 관한 것이다. 예로서, γ2는 반도체 웨이퍼의 정면을 차폐하는 돌출부(10)의 높이[즉, 쉴드(5)의 돌출부의 단부(S2)와 상부 경계부(G) 사이의 거리의 길이]를 지칭하고, γ3은 반도체 웨이퍼의 후면을 차폐하는 돌출부(10)의 높이[즉, 쉴드(5)의 돌출부의 단부(S3)와 상부 경계부(G) 사이의 거리의 길이]를 지칭한다. 이와 달리, 첨자 i는 2개의 돌출부 모두에 관련된 것인데, 다시 말해 γi는 γ2 또는 γ3을 지칭한다.
돌출부(10)의 두께(Wi)는 쉴드의 두께(t)보다 훨씬 작기 때문에, 반도체 웨이퍼(1)의 표면에 대해 수직으로 봤을 때 반도체 웨이퍼(1)(두께 d를 가짐)와 돌출부(10) 사이에 거리(ai)가 여전히 남아 있다. 벽 두께(Wi)는 0.1 내지 1 mm이어야만 한다. 반도체 웨이퍼의 측면(2, 3)과 돌출부(10) 사이의 거리(ai)는 0.1 내지 1 mm이어야만 한다. 돌출부(10)는 바람직하게는 반도체 웨이퍼(1)로부터 떨어져 있는 면 상의 쉴드(5)의 표면과 동일한 높이로 종결된다. 돌출부는 높이(γi)를 갖는다. 2개의 돌출부(10)가 존재하면, 깊이(γi)와 폭(n)을 갖는 절결부(6)가 돌출부(10)들 사이에 형성되며, 이 절결부 내로 반도체 웨이퍼가 반경 방향으로 길이 Δi만큼 돌출한다. 구체적으로 Δi > ρi이면, 다시 말해서 반도체 웨이퍼의 평탄면도 역시 적어도 하나의 돌출부에 의해 가장자리에서 차폐된다. 절결부의 폭(n)은, 반도체 웨이퍼의 차폐된 영역이 돌출부와 접촉하지 않고 반도체 웨이퍼가 절결부에 신뢰성 있게 삽입될 수 있도록 선택되어야만 한다.
길이(Δi)는 돌출부의 높이(γi)와 거리(β)의 차와 동일하며, 즉 Δi = γi - β이다. 본 발명에 따른 융기부가 생성되도록 되어 있는 반도체 웨이퍼의 면 상에서 길이(Δi)는 바람직하게는 1 내지 10 mm 범위이며, 매우 바람직하게는 1 내지 5 mm 범위이다.
예컨대, 양면 연마 공정 이전에 반도체 웨이퍼(1)의 양면 상에 동일한 타입의 융기부가 생성되도록 되어 있으면, 쉴드(5)는 도 4에 예시한 바와 같이 반도체 웨이퍼의 대칭면에 대하여 대칭이 되도록 구성된다. 구체적으로 말하자면, 돌출부의 높이(γi)는 양면 상에서 동일하며, 다시 말해서 γ2 = γ3이다. 이것은 또한 자동적으로 Δ2 = Δ3임을 의미하며, 그 결과로서 반도체 웨이퍼의 양면(2, 3)이 에지 영역에서 동일한 방식으로 차폐된다는 것을 의미한다.
이와 달리, 본 발명에 따른 가장자리 융기부가 반도체 웨이퍼(1)의 단지 하나의 면, 예컨대 정면의 단면 연마를 준비하도록 정면(2)에만 생성되도록 되어 있으면, 도 5에 도시한 바와 같이 쉴드(5), 보다 구체적으로는 돌출부(10)의 비대칭 실시예가 선호된다. 반도체 웨이퍼의 정면을 차폐하는 돌출부(10)의 높이(γ2 )가 반도체 웨이퍼의 후면을 차폐하는 돌출부(10)의 높이(γ3 )와 상이하면, 반도체 웨이퍼의 하나의 면 상에[도 5의 경우에 정면(2) 상에], 반도체 웨이퍼의 다른 면 상에서보다 큰 융기부가 생성될 수 있다. 구체적으로는, 쉴드의 형상은, 에칭법에 의해 반도체 웨이퍼의 하나의 면에 본 발명에 따른 융기부가 생성되는 반면, 반도체 웨이퍼의 다른 면은 DE10302611A1의 교시에 따라 거의 이상적으로 평평하게 남아 있도록 선택될 수 있다.
제시된 쉴드 파라메터 모두는 반도체 웨이퍼의 가장자리 영역에 있는 본 발명에 따른 융기부의 위치 및 크기에 영향을 미치고, 후속하는 연마 단계에 대해 조정되어야만 한다. 벽 두께(Wi), 돌출부의 높이(γi), 및 반도체 웨이퍼(1)와 돌출부(10)의 내면 사이의 거리(ai)도 또한 비대칭으로 구현될 수 있다. 쉴드의 기하학적 치수와 함께, 다른 중요한 파라메터는 에칭 중의 에칭 매체의 유량과 반도체 웨이퍼의 회전 속도이다. 이들 파라메터는 본 발명에 따른 효과를 얻기 위해 간단한 사전 실험을 통해 적절한 방식으로 선택되어야만 한다,
본 발명에 따른 융기부는 또한 다른 방법에 의해 생성될 수도 있다. 예로서, 융기부는 반도체 웨이퍼의 적어도 하나의 면에 에칭제를 분사하는 것에 의해 생성될 수 있으며, 이때 융기부가 생성되도록 되어 있는 반도체 웨이퍼의 가장자리 영역은 커버된다. 이러한 방식으로, 가장자리 영역은 에칭 공격에 노출되지 않으며, 그 결과 가장자리 영역에 융기부가 형성된다.
후속하는 연마 단계와 적절하다면 사전 또는 사후에 실시되는 클리닝 단계가 종래 기술에 따라 실시되어야만 한다. 반도체 웨이퍼의 적어도 정면에 관하여 적어도 1회의 연마가 실시된다. 연마는 단면 연마 또는 양면 연마로서 실시될 수 있다. 정면의 단면 연마의 경우, 반도체 웨이퍼는 고정되는데, 예컨대 지지판에 후면이 접착제에 의해 접합된다. 양면 연마의 경우, 반도체 웨이퍼는 캐리어에서 절결부에 자유롭게 이동 가능한 방식으로 놓인다.
후속하는 연마 동안에, 에칭 중에 의도적으로 생성된 형상 결함이 웨이퍼 에지 영역에서 국부적으로 증가되는 재료 제거 - 재료 제거는 다른 경우에는 에지 롤오프를 야기함 - 에 의해 정확히 보상되며, 따라서 에지까지 매우 평평한 반도체 웨이퍼가 형성된다.
정면이 여러 번 연마되면, 제1 연마 공정은 스톡 제거 연마로서 구성되고 마지막 연마 공정은 터치 연마로서 구성되는 것이 유리하며, 제1 연마 공정과 최종 연마 공정은 연마 과정에서 달성되는 재료 제거면에서 실질적으로 상이하고, 재료 제거는 일반적으로 터치 연마의 경우에는 2 ㎛이하이고, 스톡 제거 연마의 경우에는 3 ㎛ 이상이다. 최종 연마 공정에 더하여, 반도체 웨이퍼는 또한, 예컨대 정면 상에 증착되는 에피택셜 층에 의해 코팅될 수 있거나/있고, 후면이 다결정 재료층 및/또는 산화물층에 의해 시일됨으로써 코팅될 수 있다. 사전에 가장자리 영역에 본 발명에 따른 국부적인 융기부를 갖춘 각각의 면 상에서, 연마에 의해 야기되는 재료 제거는 바람직하게는 3 내지 30 ㎛ 범위이다.
청구되는 반도체 웨이퍼의 제조에 있어서 매우 바람직한 공정 순서는, 단결정을 소잉(sawing)하는 것에 의해 반도체 웨이퍼를 슬라이싱하는 것, 반도체 웨이퍼의 가장자리를 라운딩하는 것, 적절하다면 단면 연삭 또는 양면 순차 연삭이나 양면 동시 연삭 및/또는 래핑으로 실시될 수 있는, 반도체 웨이퍼를 연삭하는 것, 습식 화학 에칭, 적절하다면 가장자리 연마, 및 또한 적어도 1회 실시되는 반도체 웨이퍼의 연마, 공정들 사이에 실시되는 클리닝 단계, 및 측면의 최종 연마 후에 실시되는 1회 이상의 코팅 공정을 포함한다. 가장자리 영역에 있는 본 발명에 따른 국부적인 융기부는 바람직하게는 연삭 또는 에칭과 관련해서 생성될 수 있으며, 연삭과 에칭의 변형의 조합도 또한 고려할 수 있다. 예로서, 반도체 웨이퍼의 가장자리 영역에 본 발명의 제1 실시예에 따라 연삭에 의해 생성되는 융기부가 또한 추가로 형성될 수 있고, 적절하다면 본 발명의 제2 실시예에 따라 에칭 단계에 의해 보강될 수 있다.
예 및 비교예 :
와이어 갱 소우를 이용하여 직경이 300 mm인 원통형 실리콘 단결정으로부터, 실리콘으로 이루어진 반도체 웨이퍼를 슬라이싱하였다. 이어서, 양면 동시 연삭을 이용하여 동일한 방식으로 모든 반도체 웨이퍼를 처리하였다. 그 후, 반도체 웨이퍼를 에칭법으로 처리하였다. 소량의 기포가 분산되어 있는 불화수소/질산 용액을 이용하여, 총 25 ㎛(정면 및 후면 상에서의 에칭 제거량의 합산)를 에칭하였다. 에칭 중에 반도체 웨이퍼의 회전 속도는, 에칭 탱크로의 에칭 매체의 유입 유량이 165 l/min일 때 3.0 rpm이었다.
반도체 웨이퍼의 에칭 중에, 반도체 웨이퍼의 가장자리 영역을 상이하게 차폐하는 것에 의해 다양한 에지 형상이 형성되었다. 여기에서는 아래의 설정을 이용하였다.
비교예 1: 쉴드 없음
비교예 2: 도 4에 따른 쉴드를 이용함(t = 2.5 mm / γ2 = γ3 = 0.4 mm / Δi = 0.25 mm)
예: 도 4에 따른 쉴드를 이용함(t = 2.5 mm / γ2 = γ3 = 2.0 mm / Δi = 1.85 mm)
비교예와 예 모두에서 각 경우에 절결부(6)의 폭(n)은 2 mm였다.
에칭 후에 에지 롤오프 측정 장치 Kobelco LER 310을 이용하여 반도체 웨이퍼를 측정하였다.
도 6은 에지 부근의 반도체 웨이퍼의 토포그래피의 대응하는 반경 방향 프로파일[h(x)]을 예시하며, 도 6에서 좌측 종좌표는 반도체 웨이퍼의 정면의 프로파일[h2(x)](위쪽의 3개의 곡선)에 관련된 것이고, 우측 종좌표는 반도체 웨이퍼의 후면의 프로파일[h3(x)](아래쪽의 3개의 곡선)에 관련된 것이다. 비교예 1의 경우(쉴드 없음: 도 6의 파선), 정면과 후면 상에서 상당량의 에지 롤오프가 발생한다. 에지 롤오프는 또한 비교예 2[쉴드를 이용하고 절결부(6)로의 반도체 웨이퍼(1)의 소량의 삽입 깊이 Δi = 0.25 mm; 도 6의 점선]의 경우에 추가로 확인할 수 있으며, 이 에지 롤오프는 비교예 1에 비해서는 감소한다. 웨이퍼의 가장자리에서 대략 1.2 ㎛의 최대 높이(hR , max)를 갖는 본 발명에 따른 국부적인 융기부가 형성되는 것은, 단지 예에 따른 삽입 깊이가 매우 큰 경우, 즉 Δi = 1.85 mm인 경우이다. 최대 높이는 웨이퍼의 에지로부터 대략 1.7 mm의 거리에 있다.
측정 후, 예와 비교예 모두에 따른 반도체 웨이퍼들을 총 8개의 연마 패스 사이에 균일하게 나누고, Peter Wolters AG로부터 AC 2000 타입의 양면 연마 장치에서 연마하였다. 연마 제거량은 총 20 ㎛였다(정면과 후면 상에서의 연마 제거량의 합). 연마 후에 반도체 웨이퍼를 클리닝한 다음, KLA-Tencor Corporation으로부터의 Wafersight 타입의 측정 디바이스를 이용하여 반도체 웨이퍼의 평탄도(PSFQR)를 측정하였다. 얻어진 평균값과, 또한 다른 통계학적 평가의 결과가 아래의 표 1에 제시되어 있다.
비교예 1 비교예 2 예
웨이퍼의 개수 n 18 33 36
평균값 PSFQR[nm] 49.1 34.7 29.1
표준 편차[nm] 3.1 2.6 2.8
10 %값[nm] 45.7 31.2 25.5
50 %값[nm] 49.5 34.0 29.5
90 %값[nm] 53.0 38.0 32.5
95 %값[nm] 53.3 38.0 33.0
99.7 %값[nm] 54.9 38.9 33.0
PSFQR 측정을 위한 경계 조건:
에지 배제부 EE = 2 mm
측정 영역 크기 = 20 mm × 20 mm
x 방향으로의 그리드 영역의 오프셋 = 10 mm
y 방향으로의 그리드 영역의 오프셋 = 10 mm
가장자리 영역에 본 발명(예)에 따른 융기부를 갖는 반도체 웨이퍼는 동일한 연마 파라메터가 주어진 경우에 연마 후에 최상의 PSFQRavg값을 달성한다는 것이 명백해진다.
본 발명은, 궁극적으로 단면 또는 양면 연마 처리되는 모든 반도체 웨이퍼에 적용될 수 있다. 이러한 반도체 웨이퍼는 구체적으로는 전자 부품 제조를 위해 제공되는 단결정 반도체 웨이퍼이다. 이러한 반도체 웨이퍼는 바람직하게는 실질적으로 실리콘으로 이루어진다.
1 : 반도체 웨이퍼
2 : 반도체 웨이퍼의 정면
3 : 반도체 웨이퍼의 후면
5 : 쉴드
10 : 쉴드의 돌출부
21 : 컵 연삭 디스크
23 : 척

Claims (8)

  1. 연마 반도체 웨이퍼를 제조하는 방법으로서,
    - 반도체 재료로 이루어진 로드(rod)로부터 반도체 웨이퍼를 슬라이싱(slicing)하는 단계와,
    - 반도체 웨이퍼의 적어도 하나의 면에서 재료 제거 처리를 실시하는 단계, 그리고
    - 반도체 웨이퍼의 적어도 하나의 면을 연마하는 단계
    를 이 순서대로 포함하고, 반도체 웨이퍼는 재료 제거 처리 후에 연마 대상인 적어도 하나의 면을 연마하기 전에 그 가장자리를 따라 최대 높이가 적어도 0.1 ㎛인 링 형상의 국부적인 융기부를 갖고, 이 국부적인 융기부는 반도체 웨이퍼의 가장자리에 있는, 폭이 10 mm인 링 내에서 그 최대 높이에 도달하는 것인 연마 반도체 웨이퍼 제조 방법.
  2. 제1항에 있어서, 상기 국부적인 융기부는 반도체 웨이퍼의 가장자리에 있는 폭이 5 mm인 링 내에서 최대 높이에 도달하는 것인 연마 반도체 웨이퍼 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 국부적인 융기부의 최대 높이는 0.1 내지 10 ㎛인 것인 연마 반도체 웨이퍼 제조 방법.
  4. 제1항 또는 제2항에 있어서, 상기 국부적인 융기부의 최대 높이는 0.5 내지 5 ㎛인 것인 연마 반도체 웨이퍼 제조 방법.
  5. 제1항 또는 제2항에 있어서, 연마 처리되는 반도체 웨이퍼의 각각의 면 상에서 연마에 의해 야기되는 재료 제거량은 3 내지 30 ㎛인 것인 연마 반도체 웨이퍼 제조 방법.
  6. 제1항 또는 제2항에 있어서, 상기 재료 제거 처리를 실시하는 단계는 에칭액을 이용한 적어도 1회의 반도체 웨이퍼의 처리를 포함하고, 상기 에칭액은 상기 반도체 웨이퍼의 처리 중에 반도체 웨이퍼의 가장자리에서 반도체 웨이퍼의 표면에 대해 실질적으로 평행하게 흐르며, 상기 국부적인 융기부는 반도체 웨이퍼 상으로 직접 흐르는 에칭액에 대하여 반도체 웨이퍼의 가장자리에 있는 링을 적어도 부분적으로 차폐하는 것에 의해 생성되는 것인 연마 반도체 웨이퍼 제조 방법.
  7. 제1항 또는 제2항에 있어서, 상기 재료 제거 처리를 실시하는 단계는 에칭액을 이용한 적어도 1회의 반도체 웨이퍼의 처리를 포함하고, 상기 에칭액은 반도체 웨이퍼의 적어도 하나의 면에 분사되며, 상기 반도체 웨이퍼의 가장자리에 있는 링은 적어도 부분적으로 차폐되는 것인 연마 반도체 웨이퍼 제조 방법.
  8. 제1항 또는 제2항에 있어서, 상기 재료 제거 처리를 실시하는 단계는 적어도 하나의 컵 연삭 디스크를 이용한 반도체 웨이퍼의 적어도 하나의 면에 대한 적어도 1회의 연삭 처리를 포함하고, 국부적인 융기부가 연삭 처리 중에 링의 표면 상에 형성되도록, 반도체 웨이퍼의 가장자리에 있는 링이 처리되지 않은 상태로 남아 있도록 하는 방식으로 적어도 하나의 컵 연삭 디스크가 연삭 처리 중에 반도체 웨이퍼에 대해 위치 설정되는 것인 연마 반도체 웨이퍼 제조 방법.
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