JPH11154655A - 半導体ウェハの製造方法 - Google Patents

半導体ウェハの製造方法

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JPH11154655A
JPH11154655A JP9320869A JP32086997A JPH11154655A JP H11154655 A JPH11154655 A JP H11154655A JP 9320869 A JP9320869 A JP 9320869A JP 32086997 A JP32086997 A JP 32086997A JP H11154655 A JPH11154655 A JP H11154655A
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JP
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wafer
grinding
chamfered
sliced
flattening
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JP9320869A
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Hideyo Kuroki
木 秀 世 黒
Masahiko Maeda
田 正 彦 前
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Sumco Techxiv Corp
Original Assignee
Sumco Techxiv Corp
Komatsu Electronic Metals Co Ltd
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    • H01L21/02002—Preparing wafers
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    • H01L21/02021—Edge treatment, chamfering

Abstract

(57)【要約】 【課題】 面取り形状が平坦化工程で失われるのを防止
する半導体ウェハの製造方法を提供する。 【解決手段】 半導体インゴットを切断してスライスド
ウェハ１ａを得る。スライスドウェハ１ａの表裏両面を
第１次両頭研削により平坦化加工し、凹凸１２ａを除去
する。凹凸１２ａを除去したスライスドウェハ１ａの表
裏両面に第２次両頭研削を施す。平坦加工されたウエハ
１ｂの裏面を吸着して、その外周部１１ｂを面取り加工
する。面取りされたウェハ１ｃの表面をエッチングす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する分野】本発明は、半導体インゴットを切
断して得られたスライスドウェハに、研磨やエッチング
といった加工を施して半導体ウェハを得る製造方法に関
するものであり、特にその形状が高平坦度で、且つ外周
部形状が精密である半導体ウェハの製造方法に関するも
のである。
【０００２】
【従来の技術】従来から行われてきた最も基本的な半導
体ウェハの製造方法は、次に示す工程からなる。 （１）半導体インゴットを切断して、スライスドウェハ
を得る。 （２）スライスドウェハの外周部を面取りする。 （３）面取りされたウェハをラッピングなどにより平坦
化する。 （４）平坦化加工で生じた加工歪層をアルカリまたは酸
エッチングにより除去する。 （５）エッチドウェハの少なくとも片面を研磨して鏡面
ウェハを得る。
【０００３】平坦化加工においては、バッチ式処理であ
るラッピング加工がその生産性の良さから好まれていた
が、デバイス工程側からの高平坦度の要求がより厳しく
なることにより、ラッピングではその平坦度に限界があ
り、その要求を満たすことが難しい場合がある。さら
に、半導体ウェハの大口径化に伴い、１２インチ以上の
ウェハをラッピングして高平坦化することは、平坦性に
加え、装置の大型化等の問題から困難である。そこで、
この半導体ウェハの大口径化においては、バッチ式処理
による生産性より高品質化を重視することにより、各種
の平面研削が注目されている。特に、表裏両面を上下の
砥石により同時に研削する両面同時研削（以下、『両頭
研削』と称す。）は平坦化性能が高く、しかも表裏両面
同時加工であるため、片面ずつの平面研削に比較すると
その生産性が高い。
【０００４】各種の平面研削を駆使した先行技術として
は、特開平９−２６０３１４号公開公報に示された「半
導体ウェーハ製造方法」がある。これは、面取りされた
スライスドウェハを上記した両頭研削も含む種類の異な
る平面研削により平坦化加工するものである。
【０００５】
【発明が解決しようとする課題】しかしながら、この高
平坦化が可能な先行技術で加工した半導体ウェハは次に
示す外周部の形状に問題が生じる。 （１）片面平面研削 切断されたスライスドウェハ５ａには、うねりや反りと
いった凹凸５２ａがある。このスライスドウエハ５ａの
片面、ここでは便宜上裏面５１ａを真空チャッキングし
てその外周部を面取り加工する。〔図８（ａ）参照〕 真空チャッキングされることにより、ウエハ５ｂの裏面
５１ｂは真空チャック５０に倣った状態となり、その形
状が一時的に矯正される。したがって、この真空チャッ
ク５０の吸着面を基準面として面取り加工されることに
なる。〔図８（ｂ）参照〕 尚、以下同様に面取り加工においては、便宜上吸着され
る片面を『裏面』と称する。
【０００６】この面取りされたウェハ５ｂを例えば片面
を吸着して片面研削により平面研削するにあたっては、
吸着する機材が面取りにおける吸着機材とは異なるた
め、その基準面が面取りにおける基準面とは一致しな
い。したがって、面取り部分の中心と平面研削の基準と
なる厚み中心面とは一致しないことになる。このため、
この片面ずつの平面研削で表裏両面を研削すると、面取
りした部分の一部が研削される結果となり、ウェハ５ｃ
の面取り形状が損なわれてしまう場合がある。〔図８
（ｃ）参照〕 特に、上記先行技術に記載されている第１研削技術また
は第２研削技術によると、さらに面取り部分の中心面が
厚さ中心面からずれてしまう場合がある。
【０００７】（２）両頭研削 上記片面平面研削と同様に、研削前の面取りにおいては
裏面６１ａを基準面として面取り加工される。〔図９
（ａ）参照〕 ところが、両頭研削によりスライスドウェハ６ａの表裏
両面を同時に平面研削するにあたっては、表裏両面から
挟圧した形で研削が開始されるため、その基準面は表裏
両面の基準面６０ａ、６０ｂであり、それらの中心面は
面取り加工の面取り中心面６０ｃとは一致しない。〔図
９（ｂ）参照〕 その結果、ウェハ６ｃの面取り形状の一部が失われるこ
とになる。〔図９（ｃ）参照〕
【０００８】したがって、この面取り形状の一部が失わ
れたウェハをその後の工程で加工するにあたっては、本
来カケやチッピング防止の面取りの役目を果たさない場
合がある。また、仮にカケやチッピングが発生しなかっ
た場合においても、近年のデバイス工程から要求されて
いる面取り形状の基準にそぐわない可能性がある。本発
明は、上記問題に鑑みてなされたもので、面取り形状が
平坦化工程で失われるのを防止する半導体ウェハの製造
方法を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】このため本発明では、半
導体インゴットを切断して得られたスライスドウェハを
加工して半導体ウェハを製造するにあたり、切断された
該スライスドウェハを平坦化加工した後に、その外周部
を面取りするようにしたものである。この平坦化加工と
しては、両頭研削した後に、さらに仕上げ平坦化加工と
しての両頭研削をする方法がある。さらに、外周部を面
取り加工した後に平坦化加工を施す方法、または平坦化
加工を施す前に、その外周部を粗面取りする方法があ
る。
【００１０】
【発明の実施の形態】従来、必ずスライスドウェハの平
坦化工程の前になされていた面取りを、本発明において
は、スライスドウェハの平坦化工程の後に行うようにし
たものである。
【００１１】従来、平坦化工程ではラッピングが多用さ
れていたため、カケやチッピング防止のために面取りは
不可欠であった。ところが、近年の半導体ウェハ大口径
化に伴う平面研削技術の向上により、必ずしも平坦化加
工前に面取り加工をする必要性が無くなってきている。
特に、片面をチャッキングしての片面平面研削や表裏面
同時に行う両頭研削では、ラッピングキャリアに嵌合し
てのラッピングとは異なり、その外周部が衝突するもの
はなく、カケやチッピングの原因となる外周部への負荷
集中は非常に少なくて済む。したがって、切断後のスラ
イスドウェハを平面研削によりその平坦面における形状
を整えた後に、面取り加工をすることにより、その後の
工程では面取り形状を大きく失うことはなくなる。
【００１２】
【実施例】以下、本発明の各実施例を図面に基づいて説
明する。 実施例１ 図１は本発明にかかる製造方法における工程の組み合わ
せ例を示す工程図、図２は実施例１の製造方法を示す工
程図、図３は実施例１の製造方法により得られる半導体
ウェハの形状を強調して示す側面断面図である。図２に
示すように、本実施例の製造方法は次に示す工程からな
る。 （１）半導体インゴットを切断してスライスドウェハ１
ａを得る。この切断されたスライスドウェハ１ａの表裏
面には、うねり等の凹凸１２ａが存在する。〔図３
（ａ）参照〕 （２）切断されたスライスドウェハ１ａの表裏両面を第
１次両頭研削により平坦化加工し、切断によるうねりと
いった凹凸１２ａを除去する。ここにおける両頭研削は
切断後の形状を整えることを主目的とする粗研削であ
る。したがって、その表裏面には若干の凹凸１３ａが残
存する。〔図３（ｂ）参照〕 （３）凹凸１２ａを除去したスライスドウェハ１ａの表
裏両面を、さらに仕上げ加工としての精密な第２次両頭
研削を行う。ここにおける両頭研削は、平坦度を高める
と共に、第１次両頭研削において生じた加工歪層を軽減
することを主目的としており、これによりこの後の表面
加工の負荷を軽減して生産性を高める効果を有する。
〔図３（ｃ）参照〕 （４）平坦加工されたウエハ１ｂの裏面を吸着して、そ
の外周部１１ｂを面取り加工する。この面取り加工の方
法としては、従来からある研削、研磨等その狙いとする
仕上がり具合により任意に選択するものとする。〔図３
（ｄ）参照〕 （５）面取りされたウェハ１ｃの表面をエッチングし
て、第２次平坦化加工で残存した表裏面の加工歪層を除
去すると共に、面取り加工で生じた加工歪層も除去す
る。
【００１３】実施例２ 本実施例においては、平坦化加工をする前において粗面
取りを施し、その後各種の平面研削やラッピングにより
平坦形状を確立した後に、外周部の形状形成のための本
面取りを行うものである。（図１参照） 図４は実施例２の製造方法における半導体ウェハ外周部
分の形状を示す部分拡大側面断面図である。本実施例に
より示す粗面取りと本来の形状形成のための面取りとの
相違点は、図４に示すように、スライスドウェハ３ａを
加工してウェハ３ｃを得るにあたり、その外周部３１ｃ
の形状に影響を与えないエッジ部分３１ａを除去するも
のであり、その厚さとしては例えば直径８インチ、厚さ
８００〜９００μｍ程度のものにあっては、その取代ｔ
は５０〜１００μｍ程度が望ましい。
【００１４】この粗面取りする主な目的は、スライスド
ウェハが平坦化工程の後の本面取り工程へ移行するまで
の間の搬送等の取扱において、カケやチッピングの危険
がある場合に、これを防止する有効な手段として形成す
るものである。
【００１５】実施例３ 上記各実施例は、平坦化加工とエッチングまたは研磨工
程との間に面取り加工を行うようにしているが、本実施
例においては、２段階の平坦化加工の間に面取り加工を
行うようにしたものである。図５は実施例３の製造方法
における工程の組み合わせ例を示す工程図、図６は実施
例３の製造方法により得られる半導体ウェハの形状を示
す側面断面図である。図６（ａ）に示すように、半導体
インゴット（図示せず）を切断して得られたスライスド
ウェハ４ａに第１次平面研削を両頭研削により施す。こ
れにより、スライスドウェハ４表裏両面の大まかな凹凸
４２ａは除去される。
【００１６】図６（ｂ）に示すように、第１次平面研削
を施したスライスドウェハ４ａ裏面を吸着してその外周
部を面取り加工する。大まかな凹凸４２ａはすでに除去
さているため、厚さ中心面とこの面取り中心面とは略一
致する。したがって、その後の工程において面取り形状
が損なわれることはない。
【００１７】図６（ｃ）に示すように、大まかな凹凸は
すでに除去さているため、スライスドウェハ４ａの厚さ
中心面４０ａとこのウェハ４ｂの面取り中心面４０ｂと
は略一致する。したがって、その後の工程において面取
り形状が損なわれることはない。
【００１８】面取り加工されたウェハ４ｂに第２次平面
研削を両頭研削により施す。図６（ｄ）に示すように、
面取りが既になされているが、大まかな凹凸はすでに除
去さているので、この第２次平面研削をすることにより
ウェハ４ｃの面取り形状を損なうことはない。尚、すで
に面取りされておりラッピングキャリアへの投入を問題
なく行うことができるため、第２次平面研削としてバッ
チ式であるラッピングも適用できる。
【００１９】実施例４ 本実施例においては、平坦化加工する手段として乾式の
プラズマエッチングにより行うものである。このプラズ
マエッチングは従来の浸漬式の湿式エッチングに代わる
エッチング手段として近年注目されているものである。
浸漬式の湿式エッチングとの最大の相違点は取代の制御
精度にある。また、エッチングであるので加工中におい
てウェハ外周部に荷重ストレスが生じないため、カケや
チッピングといった心配がなく、切断後のスライスドウ
ェハを平坦化させるのに好適と言える。
【００２０】図７は実施例４の製造方法を示す工程図で
ある。切断後のスライスドウェハをプラズマエッチング
のみにより平坦化させることは可能であるが、現状にお
けるプラズマエッチングの弱点として、その加工時間が
長いことがあげられる。（図１参照）
【００２１】したがって、平面研削やラッピングと組み
合わせて使用することにより、その生産性を高めること
ができる。例えば図７に示すように切断したスライスド
ウェハの表裏面における概略の凹凸を両頭研削により除
去した後に、面取りを行い、さらにこれをプラズマエッ
チングする。両頭研削されることよりウェハの平坦形状
は概ね整っているため、その後の工程における面取り中
心面と、エッチングの基準（中心）面は略一致する。面
取りされたウェハをプラズマエッチングすることによ
り、さらに平坦度を高めると同時に、両頭研削で生じた
加工歪層を除去することができ、湿式のエッチングを施
すことなく、次の工程である研磨を施すことも可能であ
る。
【００２２】
【発明の効果】本発明では以上のように構成したので、
次に示す優れた効果がある。 （１）一旦形成された面取り形状をその後工程において
失うことがない。したがって、面取り形状の不備による
カケやチッピングといった問題がなくなり、デバイス工
程における歩留りも向上する。 （２）平坦化された厚み中心面と面取り形状の中心面が
一致するため、バランスのとれた形状の高品質な半導体
ウェハを製造できる。特に、大口径の半導体ウェハにお
いては端面と端面との距離が大きいため、この厚み中心
面と面取り形状の中心面との一致精度は、半導体ウェハ
品質における重要な要件となる。
【図面の簡単な説明】
【図１】本発明にかかる製造方法における工程の組み合
わせ例を示す工程図である。
【図２】実施例１の製造方法を示す工程図である。
【図３】実施例１の製造方法により得られる半導体ウェ
ハの形状を強調して示す側面断面図である。
【図４】実施例２の製造方法における半導体ウェハ外周
部分の形状を示す部分拡大側面断面図である。
【図５】実施例３の製造方法における工程の組み合わせ
例を示す工程図である。
【図６】実施例３の製造方法により得られる半導体ウェ
ハの形状を示す側面断面図である。
【図７】実施例４の製造方法を示す工程図である。
【図８】従来技術の製造方法において片面平面研削によ
り平坦化加工した場合の半導体ウェハの形状を強調して
示す側面断面図である。
【図９】従来技術の製造方法において両頭研削により平
坦化加工した場合の半導体ウェハの形状を強調して示す
側面断面図である。
【符号の説明】
１ａ‥‥スライスドウェハ １２ａ‥凹凸 １３ａ‥凹凸 １ｂ‥‥ウェハ １１ｂ‥外周部 １ｃ‥‥ウェハ ３ａ‥‥スライスドウェハ ３ｃ‥‥ウェハ ３１ａ‥エッジ部分 ３１ｃ‥外周部 ｔ‥‥‥取代 ４ａ‥‥スライスドウェハ ４２ａ‥凹凸 ４ｂ‥‥ウェハ ４ｃ‥‥ウェハ ４０ａ‥厚さ中心面 ４０ｂ‥面取り中心面

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体インゴットを切断して得られたス
    ライスドウェハを加工して半導体ウェハを製造するにあ
    たり、切断された該スライスドウェハを平坦化加工した
    後に、その外周部を面取りすることを特徴とする半導体
    ウェハの製造方法。
  2. 【請求項２】 平坦化加工において、両頭研削した後
    に、さらに仕上げ平坦化加工としての両頭研削をするこ
    とを特徴とする請求項１記載の半導体ウェハの製造方
    法。
  3. 【請求項３】 外周部を面取り加工されたスライスドウ
    ェハにさらに平坦化加工を施すことを特徴とする請求項
    １記載の半導体ウェハの製造方法。
  4. 【請求項４】 スライスドウェハに平坦化加工を施す前
    に、その外周部を粗面取りすることを特徴とする請求項
    １記載の半導体ウェハの製造方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6072700A (en) * 1997-06-30 2000-06-06 Hyundai Electronics Industries Co., Ltd. Ball grid array package
WO2001052312A1 (en) * 2000-01-11 2001-07-19 Memc Electronic Materials, Inc. Semiconductor wafer manufacturing process
WO2004107428A1 (ja) * 2003-05-27 2004-12-09 Sumco Corporation 半導体ウェーハの製造方法
JP2006332281A (ja) * 2005-05-25 2006-12-07 Komatsu Electronic Metals Co Ltd 半導体ウェーハの製造方法および両面研削方法並びに半導体ウェーハの両面研削装置
JP2009302409A (ja) * 2008-06-16 2009-12-24 Sumco Corp 半導体ウェーハの製造方法
JP2009302410A (ja) * 2008-06-16 2009-12-24 Sumco Corp 半導体ウェーハの製造方法
JP2011097055A (ja) * 2009-10-28 2011-05-12 Siltronic Ag 半導体ウェハを製造するための方法
WO2013027762A1 (ja) * 2011-08-25 2013-02-28 株式会社Sumco 半導体ウェーハの製造方法
CN109346398A (zh) * 2018-09-26 2019-02-15 广西桂芯半导体科技有限公司 一种超薄芯片生产方法
CN113385987A (zh) * 2020-03-13 2021-09-14 鸿创应用科技有限公司 氮化铝晶圆片的制造方法及其氮化铝晶圆片

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6722964B2 (en) * 2000-04-04 2004-04-20 Ebara Corporation Polishing apparatus and method
JP2002124490A (ja) * 2000-08-03 2002-04-26 Sumitomo Metal Ind Ltd 半導体ウェーハの製造方法
US6709981B2 (en) 2000-08-16 2004-03-23 Memc Electronic Materials, Inc. Method and apparatus for processing a semiconductor wafer using novel final polishing method
JP2002231665A (ja) * 2001-02-06 2002-08-16 Sumitomo Metal Ind Ltd エピタキシャル膜付き半導体ウエーハの製造方法
DE10142400B4 (de) * 2001-08-30 2009-09-03 Siltronic Ag Halbleiterscheibe mit verbesserter lokaler Ebenheit und Verfahren zu deren Herstellung
DE10159832A1 (de) * 2001-12-06 2003-06-26 Wacker Siltronic Halbleitermat Halbleiterscheibe aus Silicium und Verfahren zu deren Herstellung
DE10344602A1 (de) * 2003-09-25 2005-05-19 Siltronic Ag Verfahren zur Herstellung von Halbleiterscheiben
DE102004005702A1 (de) * 2004-02-05 2005-09-01 Siltronic Ag Halbleiterscheibe, Vorrichtung und Verfahren zur Herstellung der Halbleiterscheibe
JP4748968B2 (ja) * 2004-10-27 2011-08-17 信越半導体株式会社 半導体ウエーハの製造方法
CN201436044U (zh) * 2006-05-04 2010-04-07 马特尔公司 可佩戴装置
DE102006022089A1 (de) * 2006-05-11 2007-11-15 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe mit einr profilierten Kante
DE102007030958B4 (de) * 2007-07-04 2014-09-11 Siltronic Ag Verfahren zum Schleifen von Halbleiterscheiben
DE102009030292B4 (de) * 2009-06-24 2011-12-01 Siltronic Ag Verfahren zum beidseitigen Polieren einer Halbleiterscheibe
DE102009037281B4 (de) * 2009-08-12 2013-05-08 Siltronic Ag Verfahren zur Herstellung einer polierten Halbleiterscheibe
DE112011100688T5 (de) * 2010-02-26 2013-02-28 Sumco Corporation Verfahren zum Herstellen eines Halbleiterwafers
US8712575B2 (en) * 2010-03-26 2014-04-29 Memc Electronic Materials, Inc. Hydrostatic pad pressure modulation in a simultaneous double side wafer grinder
EP4047635A1 (de) 2021-02-18 2022-08-24 Siltronic AG Verfahren zur herstellung von scheiben aus einem zylindrischen stab aus halbleitermaterial

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2719855B2 (ja) * 1991-05-24 1998-02-25 信越半導体株式会社 ウエーハ外周の鏡面面取り装置
JP2882458B2 (ja) * 1994-11-28 1999-04-12 株式会社東京精密 ウェーハ面取り機
JP3620554B2 (ja) * 1996-03-25 2005-02-16 信越半導体株式会社 半導体ウェーハ製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6072700A (en) * 1997-06-30 2000-06-06 Hyundai Electronics Industries Co., Ltd. Ball grid array package
WO2001052312A1 (en) * 2000-01-11 2001-07-19 Memc Electronic Materials, Inc. Semiconductor wafer manufacturing process
US6376395B2 (en) 2000-01-11 2002-04-23 Memc Electronic Materials, Inc. Semiconductor wafer manufacturing process
WO2004107428A1 (ja) * 2003-05-27 2004-12-09 Sumco Corporation 半導体ウェーハの製造方法
KR100757287B1 (ko) * 2003-05-27 2007-09-11 주식회사 사무코 반도체 웨이퍼의 제조 방법
JP2006332281A (ja) * 2005-05-25 2006-12-07 Komatsu Electronic Metals Co Ltd 半導体ウェーハの製造方法および両面研削方法並びに半導体ウェーハの両面研削装置
JP2009302409A (ja) * 2008-06-16 2009-12-24 Sumco Corp 半導体ウェーハの製造方法
JP2009302410A (ja) * 2008-06-16 2009-12-24 Sumco Corp 半導体ウェーハの製造方法
JP2011097055A (ja) * 2009-10-28 2011-05-12 Siltronic Ag 半導体ウェハを製造するための方法
WO2013027762A1 (ja) * 2011-08-25 2013-02-28 株式会社Sumco 半導体ウェーハの製造方法
JP2013045909A (ja) * 2011-08-25 2013-03-04 Sumco Corp 半導体ウェーハの製造方法
CN109346398A (zh) * 2018-09-26 2019-02-15 广西桂芯半导体科技有限公司 一种超薄芯片生产方法
CN113385987A (zh) * 2020-03-13 2021-09-14 鸿创应用科技有限公司 氮化铝晶圆片的制造方法及其氮化铝晶圆片

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