KR101413860B1 - 반도체 레이저 소자 및 그 제조 방법 - Google Patents

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니혼 오클라로 가부시키가이샤
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Abstract

구동 전류가 작고 또한 투사상의 흐트러짐이 없는 반도체 레이저 소자를 제공한다. 반도체 레이저 소자는, n-GaAs 기판과, n-GaAs 기판(2) 상면 n-클래드층, 활성층, p-클래드층, p-컨택트층으로 순차적으로 적층한 다층 성장층과, p-컨택트층의 상면으로부터 p-클래드층의 소정 깊이까지 선택적으로 제거하여 형성한 릿지와, n-GaAs 기판의 상면측에 겹쳐서 형성되고, 릿지의 측면으로부터 n-GaAs 기판의 주연에 이르는 부분에 형성되는 절연막과, 릿지의 p-컨택트층에 겹쳐서 절연막 상에 형성되는 p형 전극과, n-GaAs 기판 하면에 형성되는 n형 전극을 갖고, n-GaAs 기판이 활성층의 발광 파장의 광에 대하여 흡수층으로 되는 금제대폭을 갖는 구성이며, 전방 출사면으로 되는 끝면측에는, 끝면을 따라 또한 릿지의 측연으로부터 소정 거리 떨어진 p-클래드층 부분으로부터 활성층의 측연에 이르는 위치까지 p-클래드층으로부터 활성층을 넘은 깊이로 되는 홈이 형성되고, 홈은 상기 절연막으로 덮여져 있는 구조로 되어 있다.
반도체 레이저, 굴절률, 활성층, 흡수층, 클래드층, 릿지, 단책체(바)

Description

반도체 레이저 소자 및 그 제조 방법{SEMICONDUCTOR LASER DIODE AND ITS FABRICATION PROCESS}
본 발명은 반도체 레이저 소자 및 그 제조 방법에 관한 것으로, 특히 실굴절률 도파(리얼 가이드)형의 반도체 레이저 소자의 제조 기술에 적용하기에 유효한 기술에 관한 것이다.
630㎚대의 AlGaInP 적색 반도체 레이저(레이저 다이오드: LD)는, 그 시인성이 좋다고 하는 특징을 살려서, 표시 디바이스로서의 응용이 진행되어 왔다. 예를 들면, 레벨러나 마커라고 하는 표시 디바이스에 사용되어, 레이저 광을 대상물에 투사하여 시인하는 것이 중요한 용도의 하나로 되어 있다. 이러한 용도에 사용하는 경우에는, 가반성이 높은 것이 필수 조건으로 되기 때문에, 전지 구동에 의해 동작시키는 것이 주이며, 장시간의 동작이 가능해지도록 가능한 한 소비 전력이 작은 반도체 레이저 소자가 필요하게 되어 있다. 또한, 표시 디바이스로서 사용하는 경우에는, 레이저 광의 빔(레이저빔)의 질도 중요한 요소로 되어 있다.
레이저 다이오드의 구동 전류를 저감시키는 방법으로서는, 반도체 레이저 소자 내부(광 도파로: 공진기)에서의 광 손실이 작아 발광 효율이 높은 실굴절률 도 파형의 반도체 레이저 소자 구조를 이용하는 것이 유효로 된다. 이 구조에는, 종래의 반도체 레이저 소자의 GaAs 매립층을, 광 흡수가 매우 적은 Al(Ga)InP로 바꾼 매립 릿지형의 반도체 레이저 소자(예를 들면, 특허 문헌1), 및 매립층 대신에 유전체층으로 릿지 측면을 덮어 보호층으로 한 릿지형의 반도체 레이저 소자가 알려져 있다(예를 들면, 특허 문헌2, 3).
특허 문헌2에 기재되어 있는 반도체 레이저 소자는, 레이저 광을 출사하는 끝면(전방 출사면), 혹은 끝면 근방에 홈 혹은, 오목부를 형성하여, 릿지부로부터 누설된 광이 레이저 외부로 누설되는 것을 억제하는 구조로 되어 있다. 그 결과, FFP(원시야상)의 강도 분포에 리플(요철)이 발생하는 것을 방지할 수 있어, 가우시안 형상의 깔끔한 FFP를 얻을 수 있다.
특허 문헌3에 기재되어 있는 반도체 레이저 소자는, 공진기면과는 다른 활성층 단면을 적어도 포함하는 끝면을 형성하고, 그 표면에 차광층을 형성한 구조로 함으로써, FFP에 발생하는 리플을 방지하여, 가우시안 형상의 깔끔한 FFP를 얻는 것으로 되어 있다.
[특허 문헌1] 일본 특개 2002-353566호 공보
[특허 문헌2] 일본 특개 2006-165407호 공보
[특허 문헌3] WO02/101894호 국제 공개 공보
레벨러 및 마커 등의 표시 디바이스의 광원으로서의 AlGaInP계의 적색 반도 체 레이저에서는, 지금까지 매립 릿지형의 반도체 레이저 소자(로스 가이드형)가 일반적으로 이용되어 왔다. 매립층으로 되는 전류 블록층에는, 비교적 양질의 결정이 성장하기 쉬운 GaAs가 일반적으로 이용되고 있고, 대다수의 소자에서는 전류 블록층이 레이저 광을 흡수하는 재질로 구성되어 있었다.
도 23은 로스 가이드형의 매립 릿지형의 반도체 레이저 소자(70)를 도시하는 모식도이다. 이 반도체 레이저 소자(70)에서는, n형 GaAs 기판(71)의 상면에 다층 성장층이 형성되어 있다. 이 다층 성장층은, AlGaInP로 이루어지는 n형 클래드층(72), 웰층이 GaInP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조의 활성층(73), AlGaInP로 이루어지는 p형 클래드층(74)으로 순차적으로 겹치는 구조로 되어 있다. 활성층은 (Al)GaInP로 이루어지는 단층 구조이어도 된다. 그리고, p형 클래드층(74)은 그 상면으로부터 p형 클래드층의 소정 깊이까지 선택적으로 제거(에칭 제거)되고, 이 제거에 의해 n형 GaAs 기판(71)의 상면 중앙을 따라 스트라이프 형상으로 연장하는 1개의 릿지(75)가 형성되는 구조로 되어 있다.
또한, 릿지(75)의 양측의 잔류하는 p형 클래드층(74) 부분 상에는 GaAs로 이루어지는 n형 전류 협착층(76)이 형성되어 있다. 이 한쌍의 n형 전류 협착층(76)은 릿지(75)를 사이에 두는 구조로 되어 있다. 또한, 릿지(75) 및 n형 전류 협착층(76) 상에는 GaAs로 이루어지는 p형 컨택트층(77)이 형성되어 있다.
반도체 레이저 소자(70)의 양측은 메사 에칭이 실시되고, p형 컨택트층(77)으로부터 n형 클래드층(72)에 이르는 부분은 메사부를 형성하고 있다.
또한, p형 컨택트층(77)의 상면에는 p형 전극(78)이 형성되고, n형 GaAs 기 판(71)의 하면에는 n형 전극(79)이 형성되어 있다. 또한, 도시하지 않았지만, 릿지(75)의 양 끝면측으로 되는 반도체 레이저 소자(70)의 끝면에는, 각각 반사막이 형성되어 있다. 반도체 레이저 소자(70)의 양 끝면 중 한쪽의 끝면인 전방 출사면에는 끝면 보호막이 형성되어 있다. 또한, 다른쪽의 끝면인 후방 출사면에는 전방의 보호막보다도 반사율이 크거나 혹은 동등하게 되는 끝면 보호막이 형성되어 있다.
이와 같은 로스 가이드형의 매립 릿지형 반도체 레이저 소자에서는, 전류 블록층에서의 광 흡수에 의한 손실 때문에, 반도체 레이저 소자의 발광 효율을 향상시키는 것이 곤란하여, 저전류 구동을 행함으로써 반도체 레이저 소자의 소비 전력을 억제한다고 하는 유저의 요구에 따를 수 없었다. 특히, 레벨러나 마커라고 하는 용도에서는, 제품을 전지로 구동하는 경우가 많아, 소비 전력의 저감에 의한 구동 시간의 장시간화가 중요한 과제로 되어 있어, 반도체 레이저 소자의 구동 전류 저감이 필요하였다.
한편, 최근, 전류 블록층의 재질을 레이저 광을 흡수하기 어려운 Al(Ga)InP로 바꾼 실굴절률 도파 구조의 매립 릿지형 반도체 레이저 소자, 실굴절률 도파 구조의 릿지형 반도체 레이저 소자가 실용화되어, 구동 전류를 크게 저감할 수 있게 되어 왔다.
도 24는 리얼 가이드형(실굴절률 도파형)의 매립 릿지형 반도체 레이저 소자(85)를 도시하는 모식도이다. 이 매립 릿지형 반도체 레이저 소자(85)는, 도 23에 도시하는 반도체 레이저 소자(70)와 동일한 구조로 되어 있지만, n형 전류 협착 층만이 재질이 서로 다르다. 즉, 반도체 레이저 소자(70)의 경우 n형 전류 협착층(76)은 레이저 광을 흡수하기 쉬운 GaAs로 형성하고 있지만, 매립 릿지형 반도체 레이저 소자(85)의 경우, n형 전류 협착층(86)은 레이저 광을 흡수하기 어려운 Al(Ga)InP로 형성하고 있다. 도 24에서는 반도체 레이저 소자(70)와 동일한 명칭 및 재질의 것은 반도체 레이저 소자(70)의 설명에서 사용한 부호를 사용하는 것으로 한다.
도 25는 리얼 가이드형(실굴절률 도파형)의 릿지형 반도체 레이저 소자(90)를 도시하는 모식도이다. 이 릿지형 반도체 레이저 소자(90)에서는, n형 GaAs 기판(91)의 상면에 다층 성장층이 형성되어 있다. 이 다층 성장층은, AlGaInP로 이루어지는 n형 클래드층(92), 웰층이 GaInP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조의 활성층(93), AlGaInP로 이루어지는 p형 클래드층(94), GaAs로 이루어지는 p형 컨택트층(95)으로 순차적으로 겹치는 구조로 되어 있다. 활성층은 (Al)GaInP로 이루어지는 단층 구조이어도 된다. 그리고, p형 컨택트층(95)의 상면으로부터 p형 클래드층(94)의 소정 깊이까지 선택적으로 제거(에칭 제거)되고, 이 제거에 의해 n형 GaAs 기판(91)의 상면 중앙을 따라 스트라이프 형상으로 연장하는 1개의 릿지(96)가 형성되는 구조로 되어 있다.
n형 GaAs 기판(91)의 상면측에서, 릿지(96)의 양측의 측면으로부터 n형 GaAs 기판(91)의 주연에 이르는 부분에는 절연막(97)이 형성되어 있다. 또한, 릿지(96) 상 및 절연막(97) 상에 걸쳐서 p형 전극(98)이 형성되어 있다. p형 전극(98)은 기초 전극(99)과, 기초 전극(99)에 겹치는 도금막(100)으로 이루어져 있다. 릿 지(96)의 상면에는 p형 컨택트층(95)의 상면이 노출되어 있기 때문에, 이 p형 컨택트층(95)과 p형 전극(98)은 전기적으로 접속되는 구조로 된다. 또한, n형 GaAs 기판(91)의 하면에는 n형 전극(101)이 형성되어 있다. n형 전극(101)은 기초 전극(102)과, 기초 전극(102)에 겹치는 도금막(103)으로 이루어져 있다.
그런데, 도 24 및 도 25에 도시하는 리얼 가이드형의 반도체 레이저 소자는, 구동 전류 저감이라고 하는 면에서는 유용하지만, 광 흡수가 적은 전류 블록층을 도입한 도 24에 도시하는 매립 릿지 반도체 레이저 소자나, 광 흡수가 없는 유전체막으로 릿지 구조를 덮었을 뿐인 도 25에 도시하는 릿지형 반도체 레이저 소자에서는, 레벨러나 마커라고 하는 용도로 사용함에 있어서 다음의 문제가 발생하는 것을 알 수 있다.
도 23∼도 25의 릿지 구조를 갖는 반도체 레이저 소자에서는, 릿지부에 주입한 전류가 릿지의 양측으로 퍼져서, 릿지에 대면하는 활성층 부분의 외측의 활성층부분으로 흘러서 자연 방출광이 발생한다. 특히, 도 24 및 도 25에 도시하는 리얼 가이드형 반도체 레이저 소자에서는, 이 자연 방출광이 큰 흡수 손실을 받는 일 없이 굴절률이 높은 활성층을 중심으로 전파하여, 반도체 레이저 소자의 끝면으로부터 외부로 방출되게 된다. 그 결과, 원시야상(FFP)의 수평 형상은, 도 10의 (b)에 도시한 바와 같이, FFP의 가우시안 형상에 형상 왜곡이 발생하거나, 혹은 리플이라고 호칭되는 미세한 파 형상의 파형이 나타난다.
도 11의 (b)는 리얼 가이드형의 반도체 레이저 소자를 내장한 반도체 레이저 장치(104)로부터 출사(방출)된 레이저 광(105)을 스크린(106)에 투사한 경우의 타 원형으로서 나타내는 FFP(107)를 도시하는 모식도이다. 리플이 발생하는 반도체 레이저 소자의 경우, 스크린(106)에 나타나는 FFP(107)의 수평 방향으로는 타원형의 FFP(107)의 외측에 파 형상의 투영상이 나타나게 된다.
그리고, 이와 같은 반도체 레이저 소자를 레벨러나 마커의 광원으로서 사용하는 경우, 출사한 레이저 광을 렌즈계를 사용하여 평행광에 가까운 상태로서 사용하지만, 자연 방출광이 발생하면 스크린 등의 대상 물체에 나타나는 상에 자연 방출광이 파 형상의 상으로서 나타나 레이저 광의 투사상이 흐트러지게 된다.
도 12의 (b)는 레벨러에 반도체 레이저 장치(104)를 사용한 경우의 문제점을 도시하는 모식도이다. 도 12의 (b)에는, 레벨러(108)에 반도체 레이저 장치(104)를 내장하고, 반도체 레이저 장치(104)로부터 출사되는 레이저 광(105)을 렌즈계(109)로 조정하여 수평 방향으로 연장하는 1개의 선(라인)(110)으로서 스크린(106)에 영출한 상태를 도시하는 모식도이다. 또한, 도면 중 하부의 타원 내에는 레벨러 출력 라인인 선(라인)(110)을 픽업하여 확대하여 도시한 도면이다. 선(라인)(110)은, 예를 들면, 높이의 기준선으로서 사용된다.
리플이 발생하는 반도체 레이저 소자를 내장한 반도체 레이저 장치(104)의 경우, 스크린(106)에 나타나는 라인(110)은, 확대하여 관찰하면, 상하로 복수개의 가는 선이 나타나거나, 혹은 도중에 끊기거나, 비백이 지거나 한 선이 나타나게 된다. 그리고, 투사상을 눈으로 확인한 경우, 선(라인)(110)은, 선의 폭이 넓게 되거나, 혹은, 경계가 불명료하게 되어, 기준선으로서의 위치를 명확하게 판정 확인할 수 없게 된다고 하는 문제점이 생긴다.
본 발명의 목적은, 원시야상(FFP)의 수평 형상으로 흐트러짐을 발생시키지 않는 실굴절률 도파형 반도체 레이저 소자 및 그 제조 방법을 제공하는 데에 있다.
본 발명의 다른 목적은, 레벨러 및 마커 등의 표시 디바이스의 투사상에 흐트러짐을 발생시키지 않는 실굴절률 도파형 반도체 레이저 소자 및 그 제조 방법을 제공하는 데에 있다.
본 발명의 목적은 구동 전류 저감을 달성할 수 있는 반도체 레이저 소자 및 그 제조 방법을 제공하는 데에 있다.
본 발명의 목적은 발광 효율의 향상을 달성할 수 있는 반도체 레이저 소자 및 그 제조 방법을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면, 하기와 같다.
(1) 본 발명의 하나의 반도체 레이저 소자는,
제1 도전형의 반도체로 이루어지고, 제1 면 및 이 제1 면의 반대면으로 되는 제2 면을 갖는 사각형의 반도체 기판과,
상기 반도체 기판의 제1 면 상에 적어도 제1 도전형 클래드층, 활성층, 제2 도전형 클래드층 및 제2 도전형 컨택트층으로 순차적으로 반도체층을 겹쳐서 형성한 다층 성장층과,
상기 제2 도전형 컨택트층의 상면으로부터 상기 제2 도전형 클래드층의 소정 깊이까지 선택적으로 제거함으로써 형성되고, 상기 반도체 기판의 대향하는 한쌍의 끝면으로부터 끝면에 걸쳐서 스트라이프 형상으로 형성되는 릿지와,
상기 반도체 기판의 상기 제1 면측에 겹쳐서 형성되고, 상기 릿지의 측면으로부터 상기 반도체 기판의 주연에 이르는 부분에 형성되는 절연막과,
상기 릿지의 상기 제2 도전형 컨택트층에 겹쳐서 상기 절연막 상에 형성되는 제2 전극과,
상기 반도체 기판의 상기 제2 면에 겹쳐서 형성되는 제1 전극을 갖고,
상기 반도체 기판이 상기 활성층의 발광 파장의 광에 대하여 흡수층으로 되는 금제대폭을 갖는 구성, 혹은 상기 반도체 기판과 상기 활성층 사이의 모든 반도체층의 굴절률의 값이 상기 반도체 기판의 굴절률의 값보다도 큰 구성이며,
상기 릿지의 양 끝면 중 하나의 끝면측에는, 상기 끝면을 따라 또한 상기 릿지의 측연으로부터 소정 거리 떨어진 상기 제2 도전형 클래드층 부분으로부터 상기 활성층의 측연에 이르는 위치까지 상기 제2 도전형 클래드층으로부터 상기 활성층을 넘은 깊이로 되는 홈이 형성되고,
상기 홈은 상기 절연막으로 덮여져 있는 것을 특징으로 한다.
또한, 상기 릿지의 상기 하나의 끝면측에는 끝면 보호막이 형성되고, 상기 릿지의 다른쪽의 끝면측에는 상기 보호막보다도 반사율이 크거나 혹은 동등하게 되는 끝면 보호막이 형성되어 있다. 상기 릿지의 상기 하나의 끝면과 상기 홈의 측연의 거리는 3∼50㎛이다. 상기 홈의 폭은 1∼50㎛이다. 상기 릿지의 측연으로부 터 상기 홈의 끝연까지의 거리는 1∼15㎛이다. 상기 홈의 가장 깊은 부분에서, 상기 홈 상에 형성되는 상기 절연막의 상연은 상기 활성층의 하연보다도 깊은 위치에 위치하고 있다. 상기 홈의 내주면에서의 상기 활성층이 노출하는 내주면 부분은 상기 홈의 깊이 방향으로 진행함에 따라서 상기 홈의 폭이 서서히 좁아지는 경사진 면으로 되어 있다. 상기 반도체 레이저 소자는 상기 반도체 기판이 상기 활성층의 발광 파장의 광에 대하여 흡수층으로 되는 금제대폭을 갖는 상기 구성이며, 상기 반도체 기판은 GaAs 기판이며, 상기 제1 도전형 클래드층은 AlGaInP이며, 상기 활성층은 (Al)GaInP로 이루어지는 단층 구조 또는 웰층이 GaInP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조이며, 상기 제2 도전형 클래드층은 AlGaInP이며, 상기 제2 도전형 컨택트층은 GaAs이며, 상기 발광 파장이 600∼690㎚대이다.
이와 같은 반도체 레이저 소자는,
(a) 제1 면 및 이 제1 면의 반대면으로 되는 제2 면을 갖고, 또한 상기 제1 면에 사각형의 반도체 레이저 소자 형성 영역을 종횡으로 복수 정렬 배치하는 제1 도전형의 반도체 기판을 준비하는 공정,
(b) 상기 반도체 기판의 제1 면에 제1 도전형의 반도체층으로 이루어지는 제1 도전형 클래드층, 반도체층으로 이루어지는 활성층, 제2 도전형의 반도체층으로 이루어지는 제2 도전형 클래드층 및 제2 도전형의 반도체층으로 이루어지는 제2 도전형 컨택트층을 유기 금속 기상 성장법으로 순차적으로 형성하는 공정,
(c) 상기 반도체 기판의 상기 제1 면의 상기 각 반도체층을 선택적으로 제거 하고, 일차원적으로 배열하는 일련의 상기 반도체 레이저 소자 형성 영역의 중앙을 따르고, 또한 상기 제2 도전형 컨택트층의 노출측의 상면으로부터 상기 제2 도전형 클래드층의 중층에 이르는 두께를 갖는 스트라이프 형상의 릿지를 형성하는 공정,
(d) 상기 사각형의 각 반도체 레이저 소자 형성 영역에서, 상기 릿지에 직교하는 방향을 따른 한쌍의 제1 변의 한쪽의 변을 따르고, 또한 상기 한쪽의 변의 내측에 상기 릿지로부터 소정 거리 떨어진 위치로부터 상기 한쌍의 제1 변에 직교하는 한쌍의 제2 변에 이르는 위치까지, 상기 제2 도전형 클래드층으로부터 활성층을 넘은 깊이로 되는 홈을 형성하는 공정,
(e) 상기 각 반도체 레이저 소자 형성 영역에서, 상기 릿지의 중앙을 따라 노출하는 상기 제2 도전형 컨택트층을 노출시키고, 또한 나머지 상기 반도체 기판의 상기 제1 면측을 덮는 절연막을 형성하는 공정,
(f) 상기 각 반도체 레이저 소자 형성 영역에서, 상기 제2 도전형 컨택트층에 겹치고 또한 상기 절연층을 선택적으로 덮는 제2 전극을 형성하는 공정,
(g) 상기 반도체 기판의 상기 제2 면을 소정 두께 제거하는 공정,
(h) 상기 각 반도체 레이저 소자 형성 영역에서, 상기 반도체 기판의 상기 제2 면에 제1 전극을 형성하는 공정,
(i) 상기 반도체 기판을 상기 반도체 레이저 소자 형성 영역의 상기 제1 변에서 각각 벽개하여 단책체를 형성하는 공정,
(j) 상기 단책체의 상기 홈에 근접하는 상기 벽개한 면에 전방측 끝면 보호막을 형성하고, 상기 단책체의 상기 홈으로부터 먼 상기 벽개한 면에 상기 끝면 보 호막보다도 반사율이 크거나 혹은 동등한 후방측 끝면 보호막을 형성하는 공정,
(k) 상기 단책체를 상기 반도체 레이저 소자 형성 영역의 상기 제2 변에서 각각 분할하는 공정에 의해 제조된다.
또한, 상기 공정 (d)에서는, 상기 제1 변의 상기 한쪽의 변의 내측의 거리 3∼50㎛의 위치로부터 내측에 상기 홈을 형성함과 함께, 상기 릿지의 측연으로부터 상기 홈의 끝까지의 거리를 1∼15㎛로 형성한다. 상기 공정 (d)에서는, 상기 홈의 내주면에서의 상기 활성층이 노출하는 내주면 부분은 상기 홈의 깊이 방향으로 진행함에 따라서 상기 홈의 폭이 서서히 좁아지는 경사진 면에 형성한다. 상기 공정 (d)의 상기 홈의 형성 및 상기 공정 (e)의 상기 절연막의 형성에서는, 상기 홈 바닥에 형성되는 상기 절연막의 가장 깊은 절연막 부분의 상연이 상기 활성층의 하연보다도 깊어지도록 형성한다. 또한, 상기 반도체 레이저 소자는 상기 반도체 기판이 상기 활성층의 발광 파장의 광에 대하여 흡수층으로 되는 금제대폭을 갖는 구성으로 되고, 또한 발진 파장이 600∼690㎚대로 되도록 하기 위해서, 상기 공정 (a)에서는, 상기 반도체 기판으로서 GaAs 기판을 준비하고, 상기 공정 (b)에서는, 상기 제1 도전형 클래드층을 AlGaInP로 형성하고, 상기 활성층을 (Al)GaInP로 이루어지는 단층 구조 또는 웰층이 GaInP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조로 형성하고, 상기 제2 도전형 클래드층을 AlGaInP로 형성하고, 상기 제2 도전형 컨택트층을 GaAs로 형성한다.
(2) 상기 (1)의 구성에서, 상기 활성층은 InGaAsP로 이루어지는 단층 구조 또는 웰층이 InGaAsP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구 조인 것을 특징으로 한다.
이와 같은 반도체 레이저 소자는 상기 (1)의 반도체 레이저 소자의 제조 방법에서,
상기 공정 (a)에서는, 상기 반도체 기판으로서 GaAs 기판을 준비하고,
상기 공정 (b)에서는, 상기 제1 도전형 클래드층을 AlGaInP로 형성하고, 상기 활성층을 InGaAsP로 이루어지는 단층 구조 또는 웰층이 InGaAsP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조로 형성하고, 상기 제2 도전형 클래드층을 AlGaInP로 형성하고, 상기 제2 도전형 컨택트층을 GaAs로 형성함으로써 제조된다.
(3) 상기 (1)의 구성에서, 상기 반도체 기판과 상기 활성층 사이의 모든 반도체층의 굴절률의 값이 상기 반도체 기판의 굴절률의 값보다도 큰 상기 구성이며, 상기 반도체 기판은 Ga(As)P 기판이며, 상기 제1 도전형 클래드층은 AlGaInP이며, 상기 활성층은 (Al)GaInP로 이루어지는 단층 구조 또는 웰층이 GaInP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조이며, 상기 제2 도전형 클래드층은 AlGaInP이며, 상기 제2 도전형 컨택트층은 GaAs이며, 상기 발광 파장이 560∼640㎚대인 것을 특징으로 한다.
이와 같은 반도체 레이저 소자는 상기 (1)의 반도체 레이저 소자의 제조 방법에서,
상기 공정 (a)에서는, 상기 반도체 기판으로서 Ga(As)P 기판을 준비하고,
상기 공정 (b)에서는, 상기 제1 도전형 클래드층을 AlGaInP로 형성하고, 상 기 활성층을 (Al)GaInP로 이루어지는 단층 구조 또는 웰층이 GaInP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조로 형성하고, 상기 제2 도전형 클래드층을 AlGaInP로 형성하고, 상기 제2 도전형 컨택트층을 GaAs로 형성함으로써 제조된다.
(4) 본 발명의 하나의 반도체 레이저 소자는,
제1 도전형의 반도체로 이루어지고, 제1 면 및 이 제1 면의 반대면으로 되는 제2 면을 갖는 사각형의 반도체 기판과,
상기 반도체 기판의 제1 면 상에 적어도 제1 도전형 클래드층, 활성층 및 제2 도전형 클래드층으로 순차적으로 반도체층을 겹쳐서 형성한 다층 성장층과,
상기 제2 도전형 클래드층의 상면으로부터 상기 제2 도전형 클래드층의 소정 깊이까지 선택적으로 제거함으로써 형성되고, 상기 반도체 기판의 대향하는 한쌍의 끝면으로부터 끝면에 걸쳐서 스트라이프 형상으로 형성되는 릿지와,
상기 릿지의 양측의 잔류하는 상기 제2 도전형 클래드층 부분 상에 형성되고, 상기 릿지를 사이에 두는 제1 도전형의 반도체층으로 이루어지는 한쌍의 제1 도전형 전류 협착층과,
상기 릿지 및 상기 전류 협착층 상에 형성되는 제2 도전형의 반도체층으로 이루어지는 제2 도전형 컨택트층과,
상기 제2 도전형 컨택트 층 상에 겹쳐서 형성되는 제2 전극과,
상기 반도체 기판의 상기 제2 면에 겹쳐서 형성되는 제1 전극을 갖고,
상기 제1 도전형 전류 협착층은 상기 활성층의 발광 파장의 광에 대하여 투 명으로 되는 금제대폭을 갖는 구성이며,
상기 릿지의 양 끝면 중 하나의 끝면측에는, 상기 끝면을 따라 또한 상기 릿지의 측연으로부터 소정 거리 떨어진 상기 제2 도전형 컨택트층 부분으로부터 상기 활성층의 측연에 이르는 위치까지 상기 제2 도전형 컨택트층으로부터 활성층을 넘은 깊이로 되는 홈이 형성되고,
상기 홈은 절연막으로 덮여지고,
상기 제2 전극은 상기 홈부분에서는 상기 절연막 상에 겹쳐져 있는 것을 특징으로 하는 매립 릿지형 반도체 레이저 소자이다.
또한, 상기 반도체 기판은 GaAs 기판이며, 상기 제1 도전형 클래드층은 AlGaInP이며, 상기 활성층은 (Al)GaInP로 이루어지는 단층 구조 또는 웰층이 GaInP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조이며, 상기 제2 도전형 클래드층은 AlGaInP이며, 상기 제1 도전형 전류 협착층은 Al(Ga)InP이며, 상기 제2 도전형 컨택트층은 GaAs이다.
본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 하기와 같다.
상기 (1)의 수단에 따르면, (a) 원시야상(FFP)의 수평 형상에 흐트러짐을 발생시키지 않는 실굴절률 도파형 반도체 레이저 소자를 제공할 수 있다. 즉, 반도체 레이저 소자의 레이저 내부에서 발생한 산란광(릿지 구조 근방에서 발생)이나 자연 방출광(주로 광도파로 외부에서 발생)은, 굴절률이 높은 활성층을 중심으로 전파하고, 반도체 레이저 소자의 전방 출사면 및 후방 출사면에까지 이르러, 외부로 방출된다. 반도체 레이저 소자에는, 다층 성장층의 표면(상면)으로부터 활성층을 넘은 깊이에까지 이르는 홈을, 전방 출사면측의 끝면 가까이에 형성하여 활성층을 도중에 끊기게 하는 구조로 되어 있다. 또한, 홈의 표면은 절연막으로 덮여져 있다. 그 결과, 여분의 산란광 및 자연 방출광이 홈에 의해 차단되기 때문에, 전방 출사면으로부터 반도체 레이저 소자 외부로 자연 방출광이 방출되는 일이 없어, 렌즈계를 통하여 거의 평행광으로 한 레이저 광의 투사상에 누출한 자연 방출광이 영향을 미치는 것을 방지하는 것이 가능하게 된다.
따라서, 가시광 반도체 레이저 소자의 중요한 용도인, 레벨러나 마커라고 하는 표시 디바이스의 광원으로서 본 발명의 반도체 레이저 소자를 사용한 경우, 레이저 광 투사상의 흐트러짐에 의한 문제점의 발생을 방지하는 것이 가능하게 된다. 또한, 후방 출사면으로부터 출사되는 레이저 광은 사용되는 것으로 하여도 광 강도를 검출하는 모니터 광이기 때문에, 산란광 및 자연 방출광의 발생의 유무에 의한 지장은 발생하지 않는다.
(b) 본 발명의 홈을 갖는 반도체 레이저 소자는 리얼 가이드형의 반도체 레이저 소자이기 때문에, 로스 가이드형의 반도체 레이저 소자에 비교하여, 발광 효율이 높아, 구동 전류의 저감을 달성할 수 있다. 즉, 리얼 가이드형의 릿지형 반도체 레이저 소자는, 전류 협착부에 광을 흡수하는 매질이 없어, 발광 효율의 향상을 달성할 수 있다. 그 결과, 저전류 구동이 가능하게 된다. 또한, 본 발명의 반도체 레이저 소자는, 자연 방출광의 외부에의 방사를 홈에 의해 저지할 수 있기 때 문에, 종래의 GaAs 매립층을 이용한 로스 가이드형의 반도체 레이저 소자와 동등한 빔 품질을 실현하는 것이 가능하게 된다. 그 결과, 본 발명의 홈을 갖는 릿지형 반도체 레이저 소자를 레벨러 등의 표시 디바이스에 탑재함으로써, 장시간 구동과 빔 품질의 양면에서 우수한 표시 디바이스를 구성할 수 있게 된다.
상기 (2)의 수단에 따르면, 상기 (1)의 수단에서, 활성층의 재질을 바꾸었을 뿐인 구조이며, 전방 출사면측에 홈을 갖기 때문에, 상기 (1)의 수단에 의한 것과 마찬가지로, 전방 출사면으로부터의 자연 방출광의 방사를 억지할 수 있는 반도체 레이저 소자를 제공할 수 있다. 따라서, 레벨러나 마커라고 하는 표시 디바이스의 광원으로서 알맞은 반도체 레이저 소자로 된다.
상기 (3)의 수단에 따르면, 상기 (1)의 수단에서, 반도체 기판과 활성층 사이의 모든 반도체층의 굴절률의 값이 반도체 기판의 굴절률의 값보다도 큰 구성으로 하고 있기 때문에, 자연 방출광은 굴절률의 값이 높은 활성층 및 상기 반도체층을 전파하고, 상기 홈의 효과도 있어 자연 방출광이 전방 출사면 밖으로 방사되는 일이 없어, 양호한 FFP를 얻을 수 있다.
상기 (4)의 수단에 따르면, 매립 릿지형 반도체 레이저 소자에서도 상기 (1)의 수단과 마찬가지로 전방 출사면측의 끝면측에 홈이 형성되어 있다. 즉, 전방 출사면측의 끝면을 따라 또한 릿지의 측연으로부터 소정 거리 떨어진 제2 도전형 컨택트층 부분으로부터 활성층의 측연에 이르는 위치까지 제2 도전형 컨택트층으로부터 활성층을 넘은 깊이로 되는 홈이 형성되어 있다. 또한, 홈은 절연막으로 덮여져 있다. 이러한 구조에 따르면, 상기 (1)의 수단에 의한 것과 마찬가지로, 전 방 출사면으로부터의 자연 방출광의 방사를 억지할 수 있는 반도체 레이저 소자를 제공할 수 있다. 따라서, 레벨러나 마커라고 하는 표시 디바이스의 광원으로서 알맞은 반도체 레이저 소자로 된다.
이하, 도면을 참조하여 본 발명의 실시 형태를 상세히 설명한다. 또한, 발명의 실시 형태를 설명하기 위한 전체 도면에서, 동일 기능을 갖는 것은 동일 부호를 붙이고, 그 반복된 설명은 생략한다.
[실시예 1]
본 실시예 1에서는, 630㎚대의 적색 반도체 레이저(적색 레이저)에 본 발명을 적용한 예에 대하여 설명한다. 도 1 내지 도 12은 본 발명의 실시예 1인 반도체 레이저 소자에 관계되는 도면이다. 도 1 내지 도 4는 반도체 레이저 소자의 구조에 관계되는 도면이며, 도 5 내지 도 7은 반도체 레이저 소자의 제조 방법에 관계되는 도면이다. 도 8 내지 도 12은 반도체 레이저 소자의 효과를 설명하는 도면이다. 본 실시예 1에서는 제1 도전형이 n형, 제2 도전형이 p형으로 되는 반도체 레이저 소자에 대하여 설명한다.
반도체 레이저 소자는, 도 1 내지 도 4에 도시한 바와 같은 구조로 되어 있다. 도 1은 반도체 레이저 소자의 모식적 평면도, 도 2는 도 1의 A-A선을 따라 취한 단면도, 도 3은 도 1의 B-B선을 따라 취한 단면도, 도 4는 도 1의 C-C선을 따라 취한 단면도이다. 또한, 반도체 레이저 소자를 반도체 레이저 칩 혹은 간단히 칩이라고도 호칭한다.
반도체 레이저 소자(1)는, 도 2에 도시한 바와 같이, 반도체 기판(2)에 기초하여 형성되어 있다. 반도체 기판(2)은, 예를 들면, n형의 GaAs 기판으로 되어 있다. 그리고, 이 n-GaAs 기판(2)의 제1 면(도 2에서는 상면) 상에, AlGaInP로 이루어지는 제1 도전형 클래드층(n-클래드층)(3), 다중 양자웰 구조(MQW)로 이루어지는 활성층(4), AlGaInP로 이루어지는 제2 도전형 클래드층(p-클래드층)(5), GaAs로 이루어지는 제2 도전형 컨택트층(p-컨택트층)(6)이 MOCVD(유기 금속 기상 성장)법에 의해 적층 형성된 구조로 되어 있다.
활성층(4)은, 장벽층(배리어층)을 AlGaInP층으로 형성하고, 웰층을 GaInP층으로 형성한 MQW 구조로 되어 있다. 예를 들면, 웰층은 3층으로 막 두께가 5㎚로 되고, 배리어층은 4층으로 막 두께가 6㎚로 되어 있다. 또한, 활성층(4)은 (Al)GaInP로 이루어지는 단층 구조이어도 된다.
n-GaAs 기판(2)의 제1 면의 중앙에는, n-GaAs 기판(2)의 대향하는 한쌍의 끝면으로부터 끝면에 걸쳐서 스트라이프 형상으로 연장하는 릿지(7)가 1개 형성되어 있다. 이 릿지(7)는 p-컨택트층(6)의 상면으로부터 p-클래드층(5)의 소정 깊이까지 선택적으로 에칭하여 제거함으로써 형성된다. 릿지(7)는 직선적으로 연장하고 있다.
반도체 레이저 소자(1)의 양측은 p-클래드층(5)의 상면으로부터 활성층(4)을 넘어서 n-클래드층(3)의 도중에 걸쳐서 메사 형상으로 에칭되어 있다. 이 메사 형상 부분은 U자 형상 단면의 분리홈(23)을 그 중심 부분에서 절단함으로써 형성되어 있다.
n-GaAs 기판(2)의 제1 면측에는 절연막(8)이 겹쳐서 형성되어 있다. 절연막(8)은 릿지(7)의 측면을 덮음과 함께 측면으로부터 n-GaAs 기판(2)의 주연(포함하는 측연 및 엣지)에 이르는 부분에 걸쳐서 형성되어 있다. 따라서, 한쌍의 절연막(8) 사이에 위치하는 릿지(7)의 상면, 즉, p-컨택트층(6)의 상면은 절연막(8)으로부터 노출되어 있다. 절연막(8)은 SiO2, SiNx 등의 유전체막으로 형성되어 있다.
절연막(8) 상에는, 도 1에도 도시한 바와 같이 p형 전극(9)이 형성되어 있다. p형 전극(9)은 절연막(8) 상에 형성되는 기초 전극(10)과, 이 기초 전극(10) 상에 겹쳐서 형성되는 도금막(11)으로 이루어져 있다. 기초 전극(10)은 도 1에서 점점으로 표시하여 나타내는 부분이며, 도금막(11)은 실선으로 나타내는 직사각형부분이다.
또한, n-GaAs 기판(2)의 제2 면(도 2에서는 하면)측에는 n형 전극(12)이 겹쳐서 형성되어 있다. n형 전극(12)은 n-GaAs 기판(2)에 겹치는 기초 전극(13)과, 이 기초 전극(13)에 겹쳐서 형성되는 도금막(14)으로 이루어져 있다.
릿지(7)의 거의 바로 아래의 활성층(4) 부분이 공진기(광 도파로)로 되고, 그 공진기의 양 끝면(출사면)으로부터 각각 레이저 광이 출사된다. 도 1에 도시한 바와 같이, 한쪽의 출사면에는 반사율 30%의 끝면 보호막(18)이 형성되고, 다른쪽의 출사면에는 반사율 93%의 끝면 보호막(19)이 형성되어 있다. 끝면 보호막(18)은 단층막으로 되지만, 끝면 보호막(19)은 다층막(예를 들면, 4층)으로 되어 있다. 끝면 보호막(18)이 형성된 출사면이 전방 출사면(20)으로 되고, 끝면 보호막(19)이 형성된 출사면이 후방 출사면(21)으로 된다.
p형 전극(9)을 구성하는 도금막(11)의 끝은 전방 출사면(20) 및 후방 출사면(21)으로부터 약간 떨어진 위치(예를 들면, 30㎛)로 되어 있다.
한편, 이것이 본 발명의 특징 중 하나인데, 도 1에 도시한 바와 같이, 전방 출사면(20)을 따르고 또한 릿지(7)를 사이에 두고 한쌍의 홈(22)이 동일 직선 상에 배열하여 형성되어 있다. 홈(22)은, 도 4에 도시한 바와 같이, 릿지(7)의 양 측연으로부터 각각 거리 w 떨어진 위치로부터, 도 1에 도시한 바와 같이, n-GaAs 기판(2)의 양 측연까지 형성되어 있다. 홈(22)은, 도 3에 도시한 바와 같이, 전방 출사면(20)으로부터 거리 a의 위치에 폭 b로 직선 형상으로 형성되어 있다.
실시예에서는, 전방 출사면(20)(끝면)과 홈(22)의 측연의 거리 a는, 예를 들면, 3∼50㎛가 채용되어, 예를 들면, 20㎛이다. 또한, 홈(22)의 폭 b는 1∼50㎛가 채용되어, 예를 들면, 10㎛이다.
홈 폭 b의 하한과 상한은 이하의 이유에 의해 정한 것이다. 홈폭의 하한에 대해서는, 소자 제작 프로세스의 정밀도에 의해 정해지고, 통상의 프로세스에서는 홈을 도중에 끊기게 하는 일 없이 균일하게 형성하기 위해서는 1㎛ 이상의 폭이 필요해진다. 또한, 상한에 대해서는 특별히 명확한 한계는 없지만, 릿지 구조 부분만이 돌출된 영역이 너무 길어지면, 릿지의 결손이 발생하기 쉬워져서 소자의 수율이 저하하기 때문에, 50㎛ 정도가 홈폭의 상한의 기준으로 된다.
홈(22)의 표면은 SiO2, SiNx 등의 유전체막으로 이루어지는 절연막(8)으로 덮여져 있다. 홈(22) 상의 절연막(8) 상에는 p형 전극(9)을 구성하는 기초 전극(10)이 형성되어 있다. p형 전극(9)을 구성하는 도금막(11)은 홈(22)으로부터 떨어진 위치에 있다. 이는, Au 도금 형성 시의 포토레지스트 공정에서의 패터닝을 용이하게 하기 위하여 홈(22)으로부터 떨어진 구조로 한 것이지만, 홈(22)의 상부를 도금막(11)이 덮여져 있는 구조로 하여도 된다.
홈(22)의 측연과 전방 출사면(20)과의 거리 a가 3㎛보다 작아지면, 벽개에 의해 레이저의 공진기면(출사면)을 형성할 때에, 위치 어긋남을 일으키기 쉬워져, 스텝이 없는 평탄한 벽개면을 안정되게 얻는 것이 곤란해진다. 또한, 홈(22)의 측연과 전방 출사면(20)과의 거리 a가 50㎛보다도 커지면, 전방 출사면(20)과 홈(22)의 위치까지의 사이에서 발생하는 자연 방출광이 소자 외부로 방사되기 쉬워지기 때문에, 홈(22)의 위치는 끝면으로부터 50㎛ 이하로 할 필요가 있다.
또한, 홈(22)의 내끝(내끝연)과 릿지(7)의 측연의 거리 w는, 예를 들면, 1∼15㎛가 채용되어, 예를 들면, 10㎛이다. 즉, 홈(22)의 내끝의 위치에서의 광 강도가, 도파 모드 광 강도 분포의 피크값의 1/e2(e는 자연대수의 밑임) 이하일 필요가 있다. 즉, 홈(22)의 내끝의 위치가 릿지(7)에 가까워져, 홈의 끝에서의 광 강도가 피크값의 1/e2 보다도 커지면, 이 홈에 의해 도파 모드가 차단되기 때문에, 산란광이 발생하게 되어, 출사되는 레이저빔에 간섭 패턴이 생겨서 빔 품질을 저하시킨다고 하는 문제가 일어나게 된다. 따라서, 거리 w의 최소값으로서 도파 모드 광 강도 분포의 피크값의 1/e2 이하로서 1㎛를 선택한다.
한편, 거리 w가 15㎛보다도 커지고, 홈(22)의 내끝이 릿지(7)로부터 멀어지면, 홈(22)과 릿지(7)의 간극을 빠져나간 자연 방출광이 전방 출사면(20)으로부터 방출되어, 빔의 투사상에 자연 방출광이 시인되게 되게 된다. 홈의 위치를 15㎛이하로 억제한 경우에는, 이 간극을 빠져나간 자연 방출광이 전방 출사면(20)으로부터 방출되어도, 자연 방출광에 의한 상은 출사 빔의 투사상 내에 숨게 되기 때문에, 빔 품질을 저하시키는 일은 없다.
도 3에 도시하는 홈(22)의 단면에서, 홈(22)과 후방 출사면(21) 사이에서 발생한 자연 방출광이 산란되어, 홈(22)으로 차단된 대면측의 활성층(4)에 다시 결합하거나, 혹은 다시 홈(22)과 후방 출사면(21) 사이의 활성층(4) 부분으로 되돌아가거나 하지 않도록 홈(22)을 형성하는 것이 바람직하다. 따라서, 도 3에 도시한 바와 같이, 홈(22)에 의해 절단되는 활성층(4)의 홈(22)의 면(내주면)에 나타나는 활성층(4)의 끝면이 광의 수수를 행하는 일이 없도록 사면으로 형성하여 두는 것이 바람직하다. 이 때문에, 실시예에서는, 홈(22)의 내주면에서의 활성층(4)이 노출하는 내주면 부분은 홈(22)의 깊이 방향으로 진행함에 따라서 홈(22)의 폭이 서서히 좁아지는 경사진 면으로 하고 있다.
또한, 홈(22)의 내주면에 나타나는 활성층(4)의 끝면이 n-GaAs 기판(2)의 제1 면에 대하여 수직한 면으로 되어 있어도, 도 3 및 도 4에 도시한 바와 같이, d>0으로 하여 두면, 광의 홈(22)을 가로질러서 활성층(4)과 활성층(4) 사이의 광의 수수는 저지할 수 있게 된다. 도 3 및 도 4에 도시하는 d란, 홈(22)의 가장 깊은 부분에서, 홈(22)의 내주면에 형성되는 절연막(8)의 상연과 활성층(4)의 하연과의 거 리이다. 홈(22)은 활성층(4)을 넘어서 형성되는데, 이 때, 활성층(4)의 하연과 홈(22)의 가장 깊은 바닥과의 거리 e가, 절연막(8)의 두께 f보다도 크게 형성하여 두면 광의 수수는 저지할 수 있다.
실시예 1의 반도체 레이저 소자(1)는, 반도체 기판(2)이 활성층(4)의 발광 파장(630㎚)의 광에 대하여 흡수층으로 되는 금제대폭을 갖는 구성으로 되어 있다. 이러한 구성으로 되도록 하기 위해서, 반도체 기판은 GaAs 기판, 제1 도전형 클래드층(n-클래드층)(3)은 AlGaInP, 활성층(4)은 웰층이 GaInP로 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조, 제2 도전형 클래드층(p-클래드층)(5)은 AlGaInP, 제2 도전형 컨택트층(p-컨택트층)(6)은 GaAs로 형성하고 있다. 또한, 반도체 레이저 소자(1)는, 예를 들면, 폭 200㎛, 길이 600㎛, 높이 100㎛로 된다.
다음으로, 실시예 1의 반도체 레이저 소자(1)의 제조 방법에 대해서, 도 5 내지 도 7을 참조하면서 설명한다. 도 5 내지 도 7은 반도체 레이저 소자의 각 공정에서의 반도체 기판의 모식적 단면도를 도시하는 것이다.
최초로, 제1 면 및 이 제1 면의 반대면으로 되는 제2 면을 갖는 제1 도전형(n형)의 GaAs로 이루어지는 반도체 기판(n-GaAs 기판)(2)을 준비한다. 이 n-GaAs 기판(2)은, 450㎛ 정도의 두께로 되어 있다. 또한, 이 n-GaAs 기판(2)에는 각 공정에서 처리를 행하고, n-GaAs 기판(2)의 제1 면측에 복수의 반도체 레이저 소자로 되는 부분을 정렬 형성한다. 이 하나의 반도체 레이저 소자를 형성하는 사각형 부분을 설명의 편의상 제품 형성부라고 호칭한다. n-GaAs 기판(2)은, 제조의 종료 단계에서는, 제품 형성부의 한변측에서 순차적으로 벽개되어 단책체(바)로 되 고, 그 후 제품 형성부의 상기 한변에 직교하는 변에서 절단되어 단일의 반도체 레이저 소자로 한다. 벽개 전까지의 n-GaAs 기판(2)은 웨이퍼라고도 호칭된다.
n-GaAs 기판(2)의 XY 평면에서, 공진기(광 도파로)가 연장하는 방향을 Y 방향으로 한다. 반도체 레이저 소자(1)는, 그 폭이 200㎛이며, 길이가 600㎛이기 때문에, 제품 형성부의 X방향의 길이는 200㎛에 절단대를 더한 길이로 되고, Y 방향의 길이는 절단이 결정의 벽개이기 때문에 600㎛로 된다. 도 5 내지 도 7에서, 도 5의 (b), 도 5의 (d), 도 7의 (b) 및 도 7의 (c)의 도면을 제외하고 각 도면은 단일의 제품 형성부를 나타내는 것으로 한다. X 방향 및 Y 방향은 도 5의 (b) 및 도 7의 (b)에 도시한다.
n-GaAs 기판(2)을 준비한 후, 도 5의 (a)에 도시한 바와 같이, n-GaAs 기판(2)의 제1 면 상에 다층 성장층을 MOCVD법에 의해 형성한다. 다층 성장층은, 두께 1.8㎛의 AlGaInP로 이루어지는 n-클래드층(3), 다중 양자웰 구조(MQW)로 이루어지는 활성층(4), 두께 1.8㎛의 AlGaInP로 이루어지는 p-클래드층(5), 두께 0.5㎛의 GaAs로 이루어지는 p-컨택트층(6)을 순차적으로 겹침으로써 형성된다.
활성층(4)은, 전술한 바와 같이, 도 2에 도시한 바와 같이, 장벽층(배리어층)(6)을 AlGaInP층으로 형성하고, 웰층(7)을 GaInP층으로 형성한 MQW 구조로 되고, 웰층(7)은 3층으로 한다. 활성층(4)은, 장벽층(배리어층)을 AlGaInP층으로 형성하고, 웰층을 GaInP층으로 형성한 MQW 구조로 되어 있다. 예를 들면, 웰층은 3층으로 막 두께가 5㎚로 되고, 배리어층은 4층으로 막 두께가 6㎚로 되어 있다. 또한, 활성층(4)은 (Al)GaInP로 이루어지는 단층 구조이어도 된다.
실시예에서는, n-GaAs 기판(2)이 활성층(4)의 발광 파장(630㎚)의 광에 대하여 흡수층으로 되는 금제대폭을 갖는 구성으로 하기 위해 상기 다층 성장층 구조로 한다.
다음으로, n-GaAs 기판(2)의 제1 면측 전역에, CVD(기상 화학 성장)법에 의해 열산화막(SiO2막)을 형성한 후, 포토레지스트 공정에 의해 스트라이프 형상으로 패터닝을 행하여, 도 5의 (b)에 도시한 바와 같이, 에칭용 마스크(25)를 형성한다. 이 에칭용 마스크(25)은 각 제품 형성부의 중앙을 Y 방향을 따라서 형성된다. 또한, 에칭용 마스크(25)는 두께가 500㎚ 정도이고 폭이 2㎛이다.
다음으로, 도 5의 (c)에 도시한 바와 같이, HCl계의 에천트를 이용한 화학 에칭 혹은 드라이 에칭 프로세스에 의해, 에칭용 마스크(25)를 마스크로 하여 p-컨택트층(6)으로부터 p-클래드층(5)의 도중 깊이까지를 에칭한다. 또한, 드라이 에칭의 경우, 표면의 데미지층을 제거하기 위해, p-컨택트층(6)의 표면을 H2O2를 포함하는 에천트에 의해 0.1㎛ 정도 에칭한다. 에칭 후, 에칭용 마스크(25)를 HF계의 에천트에 의해 제거한다. 이에 의해, 폭 2㎛의 릿지(7)가 형성된다.
다음으로, n-GaAs 기판(2)의 제1 면측에 도시는 하지 않았지만 선택적으로 마스크를 형성하고, 이 마스크를 에칭용 마스크로 하여 n-GaAs 기판(2)을 등방성의 에천트를 이용한 화학 에칭에 의해 선택적으로 에칭하고, 도 5의 (d)에 도시한 바와 같이, 홈(22) 및 분리홈(23)을 형성한다. 실시예 1에서는, 자연 방출광을 차폐하는 홈(22)과 분리홈(23)을 동시에 형성하고 있지만, 각 홈의 깊이를 별개로 조정 하기 위해 2공정으로 나누어 제작하여도 된다.
분리홈(23)은 U자 형상 단면의 홈으로 되고, 웨이퍼의 Y 방향을 따르고, 또한 제품 형성부의 양측의 변을 따라 형성되어 있다. 제품 형성부를 분할할 때, 이 분리홈(23)의 중심을 따라 절단된다. 분리홈(23)은 일부의 도면에서는 생략한다.
한편, 본 발명의 특징 중 하나인 홈(22)은, 4각형의 제품 형성부의 Y 방향을 따르는 한쪽의 변의 내측을 따라 형성되고, 인접하는 한편의 릿지(7)의 측연으로부터 거리 w 떨어진 위치로부터 다른쪽의 릿지(7)의 측연으로부터 거리 w 떨어진 위치까지 형성된다(도 4 참조). w는 전술한 바와 같이 10㎛가 선택된다. 또한, 홈(22)은 제품 형성부의 Y 방향을 따르는 상기 한쪽의 변으로부터 도 3에 도시한 바와 같이, 거리 a 정도 떨어진 위치에 형성된다. a는 전술한 바와 같이 20㎛가 선택된다. 홈(22)의 폭 b는 전술한 바와 같이 10㎛가 선택된다.
또한, 홈(22)은 활성층(4)을 가로지르도록 n-클래드층(3)의 도중 깊이까지 형성된다. 실시예에서는 홈(22)은 n-클래드층(3)의 도중 깊이까지로 했지만, n-GaAs 기판(2)까지 도달하도록 형성하여도 지장은 없다.
홈(22)의 내주면의 측부가 n-GaAs 기판(2)의 제1 면에 대하여 수직한 면으로 되면, 레이저 내를 전파해 온 광이 홈(22)의 측부의 면에서 반사되어, 레이저 광의 도파로로 되는 릿지 구조 내로 되돌아가 간섭을 일으키기 때문에, 홈(22)에 노출하는 활성층 부분이 수직의 측면을 갖지 않도록 형성하는 것이 중요하게 된다. 실시예에서는, 홈(22)의 형성은 등방성의 에천트를 이용한 화학 에칭에 의해 형성하기 때문에, 홈(22)의 양측 부분은 홈의 깊이 방향으로 진행함에 따라서 폭이 서서히 좁아지는 경사진 면(원호 형상의 면)으로 된다. 그 결과, 도 3에 도시한 바와 같이, 홈(22)의 깊이를 선택함으로써, 홈(22)의 내주면의 측부에 노출하는 활성층(4)의 끝면을 원호 형상의 경사면으로 노출시킬 수 있어, 홈(22)에 노출하는 활성층(4)의 끝면에서의 릿지 구조 내에의 광의 복귀가 발생하지 않게 되어, 전술한 복귀 간섭의 발생을 방지할 수 있다.
다음으로, n-GaAs 기판(2)의 제1 면측 전역에 CVD법, 혹은 스퍼터법 등에 의해 절연막(8)을 형성한다. 그 후, 각 릿지(7)의 상면 부분의 절연막(8)을 에칭 제거한다. 이에 의해, 도 6의 (a)에 도시한 바와 같이, 릿지(7)의 상부를 구성하는 p-컨택트층(6)의 상면만이 절연막(8)으로부터 노출하는 구조가 형성된다. 절연막(8)은, 각 릿지(7) 사이에서 인접하는 한편의 릿지(7)의 측면으로부터 다른쪽의 릿지(7)의 측면에 걸쳐서 형성되게 된다. 절연막(8)은 SiO2, SiNx 등의 유전체막으로 이루어지고, 두께는 예를 들면, 0.1㎛이다.
또한, 홈(22)에 의해 분단된 활성층(4) 사이에서, 홈(22)을 덮는 절연막(8)을 통하여 광의 전파가 행해지지 않도록 할 필요가 있다. 홈(22)은 활성층(4)을 넘어서 깊게 형성하는데, 홈(22)의 형성 및 절연막(8)의 형성에서는, 도 3 및 도 4에 도시한 바와 같이, 활성층(4)의 하연와 홈(22)의 가장 깊은 바닥과의 거리 e가 절연막(8)의 두께 f보다도 두꺼워지도록, 상기 홈(22)의 깊이 및 절연막(8)의 두께를 선택한다.
다음으로, 도 6의 (b)에 도시한 바와 같이, 릿지(7) 상 및 절연막(8) 상에 기초 전극(10)을 형성한다. 기초 전극(10)은, 예를 들면 Ｔi, Pt, Au를 순차적으로 적층한 구조로 되고, 두께는 0.3㎛ 정도로 된다. 제품 형성부는 도 1에 도시하는 반도체 레이저 소자(1)의 크기에서, 길이 방향(Y 방향)의 치수는 일치하고, 폭 방향(X 방향)은 n-GaAs 기판(2)을 절단하는 절단대가 있는 분만큼 크다. 기초 전극(10)은, 도 1에 도시한 바와 같이, 길이 방향(Y 방향)으로는 그 치수는 벽개 부분에서 좁아지지만 일렬의 제품 형성부를 통과시켜서 연속적으로 연결되어 형성된다. 그러나, 기초 전극(10)은, 폭 방향(X 방향)에서는, 도 1에 도시한 바와 같이, 행 방향으로 배열하는 인접하는 제품 형성부 사이에서 도중에 끊기는 구조로 된다.
다음으로, 도 6의 (c)에 도시한 바와 같이, 기초 전극(10) 상에 선택적으로 도금막(11)이 형성된다(도 1 참조). 도금막(11)은, 두께 3㎛의 금도금으로 형성된다.
다음으로, 도 6의 (d)에 도시한 바와 같이, n-GaAs 기판(2)의 제2 면(도면 중 하면)을 소정 두께 제거하고, 전체의 두께를 약 100㎛ 정도로 한다.
다음으로, 도 7의 (a)에 도시한 바와 같이, n-GaAs 기판(2)의 제2 면(도면 중 하면)에 n형 전극(12)을 형성한다. n형 전극(12)은 n-GaAs 기판(2)에 직접 형성되는 기초 전극(13)과, 기초 전극(13)에 겹쳐서 형성되는 도금막(14)으로 이루어진다. 기초 전극(13)은, n-GaAs 기판(2)의 제2 면에 AuGeNi, Pt, Au를 순차적으로 적층한 후, 소정 부분을 에칭 제거함으로써 형성된다. 기초 전극(13)은, 예를 들면, 두께 0.9㎛ 정도로 된다. 또한, 도금막(14)은 기초 전극(13) 상에 선택적으로 형성된다.
다음으로, n-GaAs 기판(2)을 릿지(7)의 연장 방향(Y 방향)에 직교하는 방향(X 방향)으로 일정 간격 600㎛로 벽개한다. 이에 의해, 도 7의 (b)에 도시한 바와 같이, 단책체(바)(26)가 복수 형성된다. 도 7의 (b)에서는 하나의 단책체(26)를 나타낸다. 도 7의 (b)의 도면에서, 상변 및 하변이 각각 벽개면이며, 이 벽개면에 직교하는 방향으로 각각 릿지(7)가 연장하고 있다. 또한, 상변측의 벽개면측에 홈(22)이 형성되어 있다. 이 홈(22)이 형성되는 측의 벽개면이 전방 출사면(20)으로 되고, 반대측의 다른쪽의 벽개면이 후방 출사면(21)으로 된다. 도면 중 상하 방향으로 연장하는 일점쇄선으로 나타내는 선이 절단선(27)이며, 개편화 공정에서는 이 절단선(27)에서 절단이 행해진다. 도시는 하지 않았지만, 절단선(27) 부분에는 분리홈(23)이 형성되어 있다.
다음으로, 단책체(26)의 양측의 벽개면에 스퍼터링법에 의해 각각 보호막을 겸하는 반사막을 형성한다. 전방 출사면(20)에는 반사율 30%의 끝면 보호막(18)을 형성하고, 후방 출사면(21)에는 반사율 93%의 끝면 보호막(19)을 형성한다. 전방 끝면 보호막(18)은 단층막으로 되지만, 후방 끝면 보호막(19)은 다층막(예를 들면, 4층)으로 되어 있다.
다음으로, 단책체(26)를 도 7의 (b)에 도시하는 절단선(27)에서 절단하고, 도 7의 (c)에 도시하는 반도체 레이저 소자(1)를 제조한다. 절단은, 다이싱 블레이드에 의한 절단, 또는 스크라이버에 의한 흠집 넣음과 그 후의 크래킹에 의해 행한다. 흠집 넣음과 그 후의 크래킹에 의해 개편화를 행하는 경우, 분리홈(23)의 바닥 중심에 스크라이버에 의해 흠집 넣음이 생기기 때문에 흠집 넣음이 용이해진 다. 이 개편화 공정에 의해, 도 1 내지 도 4에 도시한 바와 같은 반도체 레이저 소자(1)를 복수 제조할 수 있다.
이상과 같은 구조·제작 프로세스를 이용하여 반도체 레이저 소자(1)를 제작하고, 특성을 평가한 결과, 발광 효율이 높은 릿지형의 소자 구조를 채용함으로써, 소자의 구동 전류를 종래의 GaAs 매립의 레이저에 비해서 30∼50% 저감할 수 있었다. 또한, 레벨러의 광학계에 내장했을 때에도, 자연 방출광에 의한 빔의 품질 저하가 발생하는 일 없이, 종래품와 동등한 투사상이 얻어진다.
실시예에 따르면 이하의 효과를 갖는다.
(1) 실시예 1의 반도체 레이저 소자(1)는, 리얼 가이드형의 릿지형 반도체 레이저 소자인데, 도 10의 (a)에 도시한 바와 같이 원시야상(FFP)의 수평 형상으로 흐트러짐을 발생시키는 일이 없다. 종래의 리얼 가이드형의 반도체 레이저 소자의 경우, 레이저 내부에서 발생한 산란광(릿지 구조 근방에서 발생)이나 자연 방출광(주로 광 도파로 외부에서 발생)은, 굴절률이 높은 활성층을 중심으로 전파하고, 반도체 레이저 소자의 전방 출사면으로부터 외부로 방출되기 때문에, 도 10의 (b)에 도시한 바와 같이, FFP의 가우시안 형상이 일부에서 왜곡되거나, 혹은 리플이라고 호칭되는 미세한 파 형상의 파형이 나타난다. 그러나, 실시예 1의 반도체 레이저 소자(1)는, 다층 성장층의 표면(상면)으로부터 활성층(4)을 넘은 깊이에까지 이르는 홈(22)을, 전방 출사면(20)의 끝면 가까이에 형성하여 활성층(4)을 도중에 끊기게 하는 구조로 되어 있다. 따라서, 여분의 산란광 및 자연 방출광이 홈(22)에 의해 차단되기 때문에, 전방 출사면(20)으로부터 반도체 레이저 소자 외부로 자연 방출광이 방출되는 일이 없다. 그 결과, 실시예 1의 반도체 레이저 소자(1)의 FFP의 수평 형상은, 도 10의 (a)에 도시한 바와 같이, 리플 등 흐트러짐이 없는 가우시안 형상으로 된다.
도 9의 (a)는 AlGaInP계 적색 레이저의 다층 성장층의 구성과, 다층 성장층을 구성하는 반도체층의 굴절률 및 흡수 계수를 도시하는 모식도이다. 또한, 도 9의 (b)는 GaN계 청색 레이저의 다층 성장층의 구성과, 다층 성장층을 구성하는 반도체층의 굴절률 및 흡수 계수를 도시하는 모식도이다.
도 9의 (b)에 도시한 바와 같이, GaN계 청색 레이저는, GaN 기판 상에, GaN 버퍼층, AlGaN 클래드층, MQW 활성층, AlGaN 클래드층, 초격자 계면층, GaN 컨택트층으로 순차적으로 적층되는 다층 성장층을 갖고 있다. 각 반도체층의 굴절률은 MQW 활성층이 가장 크고, GaN층(GaN 기판, GaN 버퍼층 및 GaN 컨택트층)이 뒤이어서 크게 되고, 나머지 AlGaN층이 낮은 구성으로 되어 있다. 그리고, 광의 흡수 계수는 모두 0에 가깝다. 이와 같이 굴절률이 높고, 광 흡수도 없는 반도체 레이저 소자는 각 반도체층에 광이 인입되기 쉬워서 도파 모드가 흐트러진다. 즉, 도 10의 (b)와 같이, FFP의 수평 형상에 리플이나 형상 왜곡이 발생하기 쉬워진다.
한편, 도 9의 (a)에 도시하는 AlGaInP계 적색 레이저는, GaAs 기판 상에, GaAs 버퍼층, AlGaInP 클래드층, MQW 활성층, AlGaInP 클래드층, GaInP 계면층, GaAs 컨택트층으로 순차적으로 적층되는 다층 성장층을 갖고 있다. 각 반도체층의 굴절률은 GaAs(GaAs 기판, GaAs 버퍼층 및 GaAs 컨택트층)가 가장 크고, 이어서 MQW 활성층 및 GaInP 계면층이 크고, AlGaInP층은 낮은 구성으로 되어 있다. 그리 고, 광의 흡수 계수는 GaAs층 및 GaInP층이 크고, 나머지 반도체층은 모두 0으로 된다. 이와 같은 반도체 레이저 소자에서는, GaAs층 및 GaInP층은 흡수층으로 되기 때문에, 굴절률이 높아도 광이 들어가지 않게 된다. 따라서, 이와 같이 반도체 기판이 활성층의 발광 파장의 광에 대하여 흡수층으로 되는 금제대폭을 갖는 구성의 반도체 레이저 소자에, 본 발명을 적용하는 것이, 리플이나 형상 왜곡의 발생이 없는 FFP를 얻게 된다.
실시예 1의 반도체 레이저 소자(1)는, 도 9의 (a)의 반도체 레이저 소자와 같이 GaAs 버퍼층 및 GaInP 계면층이 없지만, 굴절률 및 흡수 계수의 관계는 마찬가지이다. 실시예 1의 반도체 레이저 소자(1)에서, GaAs 버퍼층 및 GaInP 계면층을 형성하여도 본 발명의 효과는 변하지 않는다. 실시예 1의 반도체 레이저 소자(1)에서, 또 다른 반도체층을 형성하여도, 굴절률 및 흡수 계수의 관계가 변하지 않는 한 본 발명의 효과는 얻을 수 있게 된다.
(2) 실시예 1의 반도체 레이저 소자(1)는 발광 효율이 양호하여, 구동 전류의 저감을 도모할 수 있다. 도 8은 실시예 1의 릿지형 반도체 레이저 소자, 후술하는 실시예 4의 매립 릿지형 반도체 레이저 소자 및 종래의 로스 가이드형 반도체 레이저 소자의 광 출력-전류 특성을 나타내는 그래프이다. 도 8에서, A가 실시예 1의 릿지형 반도체 레이저 소자의 특성을 나타내고, B가 실시예 4의 실시예 1과 마찬가지의 홈(22)을 갖는 매립 릿지형 반도체 레이저 소자의 특성을 나타내고, C가 종래의 로스 가이드형 반도체 레이저 소자의 특성을 나타내는 것이다.
전류 협착층을 갖는 반도체 레이저 소자에서는, 전류 협착층에 이용하는 결 정(반도체층)에 의해 소자(반도체 레이저 소자)의 특성이 크게 서로 다르다. 레벨러 용도로 이용되고 있는 반도체 레이저 소자에서는, 전류 협착층에 GaAs를 이용하여, 전류 협착층에서의 흡수 손실에 의해 레이저 내부의 도파 모드를 제어하는 로스 가이드형의 구조를 취하고 있는 것이 일반적이다. 이러한 로스 가이드형에서는, 레이저 내부의 광 손실 αi가 아무리 해도 크게 되기 때문에, 도 8의 C로 나타낸 바와 같이, 광 출력-전류 특성의 기울기 dL/dI(L:광 출력, I:전류)를 높일 수 없다. 또한, 소자의 특성을 확보하기 위해서는, 전류를 주입하는 릿지 부분의 폭을 크게(일반적으로는, 5㎛ 정도) 하여, 전류 협착층 내에의 광이 스며나오는 것을 억제하도록 설계할 필요가 있어, 전류를 주입하는 영역의 사이즈가 커지게 되게 되어 전류량이 증대한다는 문제가 있다.
도 8의 B의 특성을 갖는 매립 릿지형 반도체 레이저 소자의 경우, 로스 가이드형 반도체 레이저 소자에서, GaAs로 이루어지는 전류 협착층을 Al(Ga)InP로 바꾼 구조로 되어 있다. Al(Ga)InP는 광 흡수가 거의 없는 결정이기 때문에, 전류 협착이 효과적으로 행해져, 광손실 αi를 작게 할 수 있다. 그 결과, 도 8의 B로 나타낸 바와 같이, 로스 가이드형 반도체 레이저 소자에 비교하여 저임계값·고효율의 광 출력-전류 특성을 얻을 수 있다.
실시예 1의 반도체 레이저 소자(1)는, p-클래드층(5) 및 p-컨택트층(6)을 릿지(7)로 하고, 또한 릿지(7)의 양측을 광 흡수가 거의 없는 매질, 즉, 유전체(절연막(8))로 덮어 전류 협착을 행하는 구조이다. 이 구조에서는, A의 특성을 나타내는 리얼 가이드형의 매립 릿지형 반도체 레이저 소자보다도 광 손실 αi를 더 작게 할 수 있어, 발광 효율을 향상시킬 수 있다. 또한, 이 구조에서는, 레이저 내부의 도파 모드 제어를 위해 릿지의 폭을 2㎛ 정도로 하고 있기 때문에, 도 8의 A로 나타낸 바와 같이, 광 출력-전류 특성은, 로스 가이드형 반도체 레이저 소자의 광 출력-전류 특성 C에 비하여 양호로 된다. 실시예 1의 반도체 레이저 소자(1)에 따르면, 임계값을 작게 할 수 있다. 그 결과, 구동 전류의 저감을 달성할 수 있다. 또한, 실시예 1의 반도체 레이저 소자(1)에 따르면, 광 출력-전류 특성의 기울기 dL/dI를 높일 수 있어, 발광 특성의 향상을 달성할 수 있다.
(3) 가시광 반도체 레이저 소자의 중요한 용도인, 레벨러나 마커라고 하는 표시 디바이스의 광원으로서 실시예 1의 반도체 레이저 소자를 사용한 경우, 레이저광 투사상의 흐트러짐에 의한 문제점의 발생을 방지하는 것이 가능하게 된다. 도 11의 (a)는, 실시예 1의 반도체 레이저 소자(1)를 내장한 반도체 레이저 장치(30)로부터 출사된 레이저 광(31)을 스크린(32)에 투사한 경우의 타원형으로서 나타내는 FFP(33)를 도시하는 모식도이다. FFP에 리플 및 형상 왜곡이 발생하지 않는 실시예 1의 반도체 레이저 소자(1)의 경우, 스크린(32)에 나타나는 타원형의 FFP(33)에는, 도 11의 (b)에서 도시한 바와 같은 흐트러짐은 발생하지 않는다.
그리고, 이러한 실시예 1의 반도체 레이저 소자(1)를 레벨러나 마커 등의 표시 디바이스의 광원으로서 사용한 경우, 출사한 레이저 광(31)을 렌즈계를 사용하여 평행광으로 하여 사용하지만, 자연 방출광이 홈(22)으로 저지되기 때문에 레이저 광 내에 자연 방출광이 들어가지 않는다. 그 결과, 스크린 등의 대상 물체에 나타내는 투사상의 흐트러짐이 발생하지 않게 된다.
도 12의 (a)는 레벨러(35)에 실시예 1의 반도체 레이저 소자(1)를 내장한 반도체 레이저 장치(30)을 사용한 경우의 투사상을 도시하는 모식도이다. 반도체 레이저 장치(30)로부터 출사되는 레이저 광(31)을 렌즈계(36)에서 조정하여 수평 방향으로 연장하는 1개의 선(라인)(37)으로서 스크린(32)에 영출한다. 또한, 도면 중 하부의 타원 내에는 레벨러 출력 라인인 선(라인)(37)을 픽업하여 확대하여 도시한 도면이다.
리플 및 형상 왜곡이 발생하지 않는 실시예 1의 반도체 레이저 소자(1)를 내장한 반도체 레이저 장치(30)의 경우, 스크린(32)에 나타나는 라인(37)은, 확대하여 관찰해 보아도, 도 12의 (b)에 도시하는 바와 같은 복수개의 선 혹은 도중에 끊기거나, 비백이 지거나 한 선 등이 나타나는 일이 없어, 투사상을 눈으로 확인한 경우, 선(라인)(37)은, 일정한 폭을 갖는 명료한 직선이라고 인정을 받아, 선(라인)(37)은 유효한 기준선으로서 위치를 명확하게 판정 확인할 수 있게 된다.
따라서, 실시예 1의 반도체 레이저 소자(1)를 광원으로 하는 표시 디바이스는, 장시간 구동과 빔 품질의 양면에서 우수한 표시 디바이스로 된다.
(4) 홈(22)은 종래 형성하고 있던 분리홈(23)의 형성과 동시에 형성하기 때문에, 홈(22)을 채용하는 실시예에서는, 반도체 레이저 소자의 제조 공정은 증대하지 않고, 공정 증가에 의한 제조 코스트 앙등은 억지할 수 있다.
(5) 실시예 1의 반도체 레이저 소자(1)와 특허 문헌2, 3의 상위에 대하여 설명한다. 특허 문헌2, 3에는, 주로 GaN계의 질화물 반도체 레이저 소자가 개시되어 있다.
GaN계의 반도체 레이저에서는, 반도체 기판으로서 클래드층보다도 굴절률이 높은 GaN을 이용하고 있고, 이 굴절률이 높은 기판에 인입된 레이저 광이, 메인 빔과 간섭을 일으킴으로써 FFP에 리플이 발생하여 형상이 흐트러지기 쉽다고 하는 이 계 특유의 문제점이 있는 것이 알려져 있다. 이들 구성은, GaN계 특유의 이 문제에 대처하기 위해 고안된 구조로서, 이미 설명한 문제인 투사상의 흐트러짐에 대해서는, 유효한 수단으로 될 수 없다.
특허 문헌2에 기재되어 있는 방법에서는, 레이저의 출사측 끝면에 홈을 형성하거나, 혹은, 끝면 근방에 오목부를 복수 형성한다고 하는 구조가 기재되어 있다. 그러나, 끝면에 형성한 홈의 표면을 어떻게 할지에 대해서는 기술되어 있지 않다. 이와 같은 구조에 따라서, 홈 혹은 오목부를 형성한 구조로 하여도, 활성층을 따라 전해져서 전파해 온 자연 방출광은 외부로 방출되게 되기 때문에, 결국은 메인의 투사상을 흐트러뜨리는 불필요한 상이 나타나게 되게 된다. 또한, 실시예에서는 복수의 오목부를 형성한 구조가 설명되어 있는 바와 같이, 이 구조의 목적은, 자연 방출광의 방출을 완전하게 억제하는 것을 고려하지 않고, 릿지 구조로부터 산란되어 방사되어 온 레이저 광이, 메인의 출사광과 간섭을 일으키는 것을 방지하기 위해 주로 릿지 근방에 나오는 산란광에 대처하는 구조로 되어 있는 것이, 본 발명과 크게 다른 점이다.
특허 문헌3에서는, 레이저의 공진기로 되는 면과는 다른 활성층 단면을 포함하는 측면을 형성하고, 그 표면에 차광층을 형성한 구조로 하고 있지만, 차광층을 형성하는 위치가 릿지 구조의 근방 부근뿐이거나, 차광층이 어느 정도의 광의 투과 율을 갖는 층이어도 되는 것으로 하고 있어, 레이저 내에서의 광의 누설을 완전히 억제하는 구조로는 되어 있지 않다. 또한, 특허 문헌3에서는, 실시예에 따르면 도파로 구조의 바로 옆에 차광층을 형성한 구조로 되어 있는데, 이와 같은 구성으로 하면, 도파로 구조의 굴절률이 급격하게 변화되기 때문에, 도파로를 전파해 온 레이저 광이 차광층을 형성한 부분의 경계에서 굴절률의 변화를 느껴서 산란되기 때문에, 발생한 산란광과 도파광과의 간섭에 의해 출사 빔의 품질이 저하하게 되게 된다. 이들 이유에 의해, 특허 문헌2 혹은 특허 문헌3의 구성을 채용하여도, 전술의 자연 방출광에 기인하는 문제에 대해서는 해결할 수 없어, 본 발명에서 설명한 구성을 이용하는 것이 유효한 수단으로 되는 것이다.
[실시예 2]
도 13은 본 발명의 실시예 2인 반도체 레이저 소자의 모식적 평면도, 도 14는 도 13의 D-D선을 따라 취한 단면도이다.
실시예 2는 실시예 1의 반도체 레이저 소자(1)에서, 릿지(7)의 양측에 릿지부를 보호하는 더미 릿지(40)를 형성한 구조이다. 실시예 1의 반도체 레이저 소자(1)는, n-GaAs 기판(2)의 제1 면측의 중앙에 1개의 돌출된 스트라이프 형상의 릿지(7)를 갖는 구조이며, 칩의 끝면 부분에서 릿지부만이 돌출한 상태로 되어 있다. 이 때문에, 웨이퍼를 벽개하는 공정, 단책체(바)를 절단하는 칩화(개편화)의 공정, 칩의 조립 공정 등에서, 끝면부가 반송용 지그나 그 밖의 부재에 접촉하면, 릿지부에만 강한 힘이 걸려, 릿지부의 결손이 생기게 되는 것으로 된다. 이를 방지하기 위하여 보호용의 더미 릿지를 형성한 구성으로 하였다.
실시예 2의 반도체 레이저 소자(1)는, 그 제조 방법은 실시예 1의 경우와 마찬가지이지만, 릿지(7)의 형성 공정에서, p-컨택트층(6) 및 p-클래드층(5)을 에칭하는 패턴을 변경함으로써 형성할 수 있다.
실시예 2의 반도체 레이저 소자(1)는, 그 취급 시에 릿지(7)의 끝부의 손상을 방지할 수 있다.
[실시예 3]
도 15 내지 도 17은 본 발명의 실시예 3인 반도체 레이저 소자에 관계되는 도면이다. 도 15는 반도체 레이저 소자의 모식적 평면도, 도 16은 도 15의 E-E선을 따라 취한 단면도, 도 17은 반도체 레이저 소자에서의 다층 성장층의 구성과, 각 반도체층의 굴절률 및 흡수 계수를 도시하는 모식도이다.
도 15 및 도 16에 도시하는 실시예 3의 반도체 레이저 소자(1)는, 그 구조는 실시예 1의 반도체 레이저 소자(1)와 동일하게 되어 있다. 또한, 도 17은 실시예 3의 반도체 레이저 소자(1)의 반도체층의 겹침 구조를 나타내는 것이며, 또한 반도체 기판과 n-클래드층 사이에 버퍼층을 추가시킨 예이다. 도 17의 반도체층의 겹침 구조에 의한 반도체 레이저 소자이어도, 실질적으로 도 15 및 도 16에서 도시하는 반도체 레이저 소자(1)와 작용 효과는 변하지 않는다. 도 17은 도 9의 (a)에 대응하는 것으로, 반도체층의 겹침 구조와, 각 반도체층의 굴절률 및 흡수 계수를 나타내는 것이다. 따라서, 실시예 3의 설명에서는, 재료가 서로 다른 것은 실시예 1에서 설명한 부호에 a를 부가하여 설명한다.
실시예 3의 반도체 레이저 소자(1)는, 반도체 기판과 활성층 사이의 모든 반 도체층의 굴절률의 값이 반도체 기판의 굴절률의 값보다도 큰 구성으로 되어 있다(도 17 참조). 반도체 기판과 활성층 사이의 모든 반도체층의 굴절률의 값이 반도체 기판의 굴절률의 값보다도 큰 구성으로 하기 위해 각 반도체층은 다음과 같이 되어 있다. 반도체 기판은 Ga(As)P 기판(2a), n-클래드층(3)은 AlGaInP, 활성층(4)은 (Al)GaInP로 이루어지는 단층 구조 또는 웰층이 GaInP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조, p-클래드층(5)은 AlGaInP, p-컨택트층(6)은 GaAs이다. 실시예 3의 반도체 레이저 소자(1)는, 각 반도체층의 재료·조성을 바꿈으로써 발광 파장이 560(황색)∼640㎚(오렌지색)인 레이저 광을 출사하는 반도체 레이저 소자로 된다.
실시예 3의 반도체 레이저 소자(1)는 실시예 1의 반도체 레이저 소자(1)의 제조 방법에서, 반도체 기판으로서 Ga(As)P 기판(2a)을 준비하고, 그 후, 이 Ga(As)P 기판(2a) 상에 다층 성장층을 형성함으로써 제조된다. 다층 성장층은 모두 실시예 1과 마찬가지로, AlGaInP로 이루어지는 n-클래드층(3), 웰층이 GaInP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조의 활성층(4), AlGaInP로 이루어지는 p-클래드층(5), GaAs로 이루어지는 p-컨택트층(6)을 순차적으로 형성함으로써 형성된다.
실시예 3의 반도체 레이저 소자(1)는, 반도체 기판(Ga(As)P 기판(2a))과 활성층 사이의 모든 반도체층의 굴절률의 값이 반도체 기판의 굴절률의 값보다도 큰 구성으로 하고 있기 때문에, 자연 방출광은 굴절률의 값이 높은 활성층 및 상기 반도체층을 따라 전파하여, 상기 홈의 효과도 있어 자연 방출광이 전방 출사면 밖으 로 방사되는 일 없이, 양호한 FFP를 얻을 수 있다.
[실시예 4]
도 18 내지 도 22는 본 발명의 실시예 4인 반도체 레이저 소자에 관계되는 도면이다. 도 18은 반도체 레이저 소자의 모식적 사시도, 도 19는 도 18의 F-F선을 따라 취한 단면도이다. 도 20 내지 도 22은 반도체 레이저 소자의 제조에 관계되는 도면이다.
실시예 4의 반도체 레이저 소자(1)는, 도 24에 도시하는 종래의 리얼 가이드형의 매립 릿지형 반도체 레이저 소자에 본 발명을 적용하여 홈(22)을 형성한 것이다.
실시예 4의 반도체 레이저 소자(1)는, 도 18에 도시한 바와 같이, n-GaAs 기판(2)의 상면에 다층 성장층이 형성되어 있다. 이 다층 성장층은, AlGaInP로 이루어지는 n-클래드층(3), 웰층이 GaInP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조의 활성층(4), AlGaInP로 이루어지는 p-클래드층(5)으로 순차적으로 겹치는 구조로 되어 있다. 활성층은 (Al)GaInP로 이루어지는 단층 구조이어도 된다. 그리고, p-클래드층(5)은 그 상면으로부터 p형 클래드층의 소정 깊이까지 선택적으로 제거(에칭 제거)되고, 이 제거에 의해 n-GaAs 기판(2)의 상면 중앙을 따라 스트라이프 형상으로 연장하는 1개의 릿지(7)가 형성되는 구조로 되어 있다.
또한, 릿지(7)의 양측의 잔류하는 p-클래드층(5) 부분 상에는 Al(Ga)InP로 이루어지는 n-전류 협착층(45)이 형성되어 있다. 이 한쌍의 n-전류 협착층(45)은 릿지(7)를 사이에 두는 구조로 되어 있다. n-전류 협착층(45)은 활성층(4)의 발광 파장의 광에 대하여 투명으로 되는 금제대폭을 갖는 구성이다. 또한, 릿지(7) 및 n-전류 협착층(45) 상에는 GaAs로 이루어지는 p-컨택트층(6)이 형성되어 있다.
반도체 레이저 소자(1)의 양측은 메사 에칭이 실시되어, p-컨택트층(6)으로부터 n-클래드층(3)에 이르는 부분은 메사부를 형성하고 있다. 메사부는 분리홈(23)의 중심을 절단함으로써 형성된다.
또한, p-컨택트층(6)의 상면에는 p형 전극(9)이 형성되고, n-GaAs 기판(2)의 하면에는 n형 전극(12)이 형성되어 있다. 또한, 도시하지 않았지만, 릿지(7)의 양 끝면측으로 되는 반도체 레이저 소자(1)의 끝면에는, 각각 반사막이 형성되어 있다. 반도체 레이저 소자(1)의 양 끝면 중 한쪽의 끝면인 전방 출사면에는 AR 코팅막이 형성되어 있다. 또한, 다른쪽의 끝면인 후방 출사면에는 AR 코팅막보다도 반사율이 큰 HR 코팅막이 형성되어 있다.
한편, 이것이 본 발명의 특징 중 하나이지만, 실시예 1과 마찬가지로 한쌍의 홈(22)이 형성되어 있다. 즉, 도 18 및 도 19에 도시한 바와 같이, 릿지(7)의 양 끝면 중 하나의 끝면(전방 출사면(20))측에는, 전방 출사면(20)을 따라 또한 릿지(7)의 측연으로부터 소정 거리 떨어진 p-컨택트층(6) 부분으로부터 활성층(4)의 측연에 이르는 위치까지 홈(22)이 형성되어 있다. 또한, 홈(22)은 p-컨택트층(6)으로부터 활성층(4)을 넘은 깊이까지 형성되어 있다. 이 홈(22)은, 도 19에 도시한 바와 같이, 절연막(46)에 의해 덮여져 있다. 그리고, 절연막(46) 상에는 상기 p형 전극(9)이 형성되어 있다. 홈(22)은 n-GaAs 기판(2)에까지 도달하여도 된다.
실시예 4의 반도체 레이저 소자(1)는, 도 20 및 도 21에 도시한 바와 같이 하여 제조된다. 도 20은 반도체 레이저 소자의 제조에서, 다층 성장층 형성으로부터 홈 형성까지의 공정을 도시하는 공정 단면도, 도 21은 반도체 레이저 소자의 제조에서, 절연막 형성으로부터 p형 전극 형성까지의 공정을 도시하는 공정 단면도이다. 또한, 도 22은 도 21의 절연막의 형성 영역을 나타내는 반도체 레이저 소자 부분의 모식적 평면도이다.
최초로, n-GaAs 기판(2)을 준비한 후, n-GaAs 기판(2) 상에 AlGaInP로 이루어지는 n-클래드층(3), 웰층이 GaInP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조의 활성층(4), AlGaInP로 이루어지는 p-클래드층(5)을 순차적으로 겹쳐서 형성하여 다층 성장층을 형성한다.
다음으로, 도 20의 (a)에 도시한 바와 같이, 실시예 1과 마찬가지로 2㎛폭의 에칭용 마스크(25)를 각 제품 형성부의 중앙을 따라 Y 방향으로 형성한다. 그 후, n-클래드층(3)의 도중 깊이까지 에칭하여 에칭용 마스크(25)의 하방에 스트라이프 형상의 릿지(7)를 형성한다.
다음으로, 에칭용 마스크(25)를 제거한 후, 도시는 하지 않았지만 릿지(7) 상에 SiO2막을 형성하고, 이 SiO2막을 마스크로 하여 MOCVD법에 의해 선택 성장을 행하고, 릿지(7)의 양측의 얇은 n-클래드층(3) 상에 Al(Ga)InP로 이루어지는 n-전류 협착층(45)을 형성한다(도 20의 (b) 참조). n-전류 협착층(45)은 n-전류 협착층(45)의 상면이 릿지(7)의 상면과 동일한 정도로 되도록 형성한다. 그 후, SiO2막을 제거한다.
다음으로, n-GaAs 기판(2)의 제1 면측 전체에 p-컨택트층(6)을 형성한다(도 20의 (b) 참조).
다음으로, 도 20의 (b)에 도시한 바와 같이, 제품 형성부의 Y 방향을 따르는 변의 위치에 분리홈(23)을 형성한다.
다음으로, 실시예 1과 마찬가지로 릿지(7)의 양측에 홈(22)을 형성한다. 이 때문에, 도 20의 (c)에 도시한 바와 같이, p-컨택트층(6) 상에 선택적으로 에칭용 마스크(47)를 형성한 후, 실시예 1과 마찬가지로 에칭을 행하여 홈(22)을 형성한다(도 18 참조). 홈(22)의 형성 위치 및 치수 등은 실시예 1과 마찬가지이다.
다음으로, 도 21의 (a)에 도시한 바와 같이, 한쌍의 홈(22)의 사이에 두어져 있었던 p-컨택트층(6)의 표면(상면)을 노출시키는 상태에서 홈(22)의 표면을 절연막(46)으로 덮는다. 도 22는 거의 제품 형성부를 도시하는 모식적 평면도이며, 점선으로 나타내는 부분이 홈(22)이다.
다음으로, n-GaAs 기판(2)의 제1 면측에는, 도 21의 (b) 및 도 18에 도시한 바와 같이, p형 전극(9)이 형성된다. p형 전극(9)의 패턴은 도 18에 도시한 바와 같은 패턴으로 된다. p형 전극(9)과, 홈(22)의 표면에 노출하는 활성층(4) 및 n-클래드층(3) 등이 전기적으로 접촉하지 않도록 상기 절연막(46)은, 도 22에 도시한 바와 같이 릿지(7)를 따라 짧은 길이로 형성된다. 또한, 도 18에서는 절연막(46)은 생략되어 있다.
이후의 공정은 도면을 이용하여 설명하지 않았지만, 다음으로, n-GaAs 기판(2)의 제2 면을 소정 두께 제거하여, 전체의 두께를 약 100㎛ 정도로 한다.
다음으로, n-GaAs 기판(2)의 제2 면에 n형 전극(12)을 형성한다.
다음으로, n-GaAs 기판(2)을 릿지(7)의 연장 방향에 직교하는 방향으로 일정 간격(600㎛)으로 벽개하여, 복수의 단책체(바)를 형성한다.
다음으로, 각 단책체(바)의 전방 출사면측에 AR 코팅막을 형성함과 함께, 후방 출사면에 HR 코팅막을 형성한다.
다음으로, 각 단책체(바)를 제품 형성부의 경계 부분에서 절단하여, 도 18에 도시한 바와 같은 반도체 레이저 소자(1)를 복수 형성한다.
실시예 4에 따르면, 매립 릿지형 반도체 레이저 소자에서도, 실시예 1의 반도체 레이저 소자(1)와 마찬가지로 전방 출사면(20)측의 끝면측에 홈(22)이 형성되어 있기 때문에, 전방 출사면(20)으로부터의 자연 방출광 등의 방사를 억지할 수 있는 반도체 레이저 소자(1)를 제공할 수 있다. 따라서, 레벨러나 마커라고 하는 표시 디바이스의 광원으로서 알맞은 반도체 레이저 소자로 된다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다. 예를 들면, 실시예 1의 반도체 레이저 소자(1)에서, 활성층(4)을 InGaAsP로 이루어지는 단층 구조 또는 웰층이 InGaAsP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조로 형성하여도, 파장 600∼690㎚대의 양호한 FFP를 갖는 반도체 레이저 소자를 얻을 수 있다.
이와 같은 반도체 레이저 소자는 실시예 1의 반도체 레이저 소자(1)의 제조 방법에서, n-GaAs 기판(2) 상에 다층 성장층을 형성할 때의 활성층(4)의 형성 시, 활성층(4)을 InGaAsP로 이루어지는 단층 구조 또는 웰층이 InGaAsP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조로 형성함으로써 제조할 수 있다.
이와 같은 반도체 레이저 소자는, 실시예 1의 반도체 레이저 소자(1)에서, 활성층의 재질을 바꾸었을 뿐인 구조이며, 전방 출사면측에 홈을 갖기 때문에, 실시예 1과 마찬가지로, 전방 출사면으로부터의 자연 방출광 등의 방사를 억지할 수 있는 반도체 레이저 소자를 제공할 수 있다. 따라서, 레벨러나 마커라고 하는 표시 디바이스의 광원으로서 알맞은 반도체 레이저 소자로 된다.
이상과 같이, 본 발명의 각 실시예에 의한 반도체 레이저 소자는 FFP가 흐트러지는 일이 없고, 동작 전류의 저감이 가능한 리얼 가이드형의 반도체 레이저 소자이기 때문에, 레벨러나 마커라고 하는 표시 디바이스의 광원으로서 알맞은 반도체 레이저 소자로 된다.
즉, 표시 디바이스의 광원으로서는, 전지 구동 시에도 장시간 동작이 가능하도록 소비 전력이 작은 것이 요청되고, 또한 투사한 레이저 광의 상이 흐트러지거나, 희미해지거나 하지 않고 명료할 것이 요구되는데, 본 발명의 반도체 레이저 소자는 이들 요구를 충분히 만족하는 것으로 된다.
도 1은 본 발명의 실시예 1인 반도체 레이저 소자의 모식적 평면도.
도 2는 도 1의 A-A선을 따라 취한 단면도.
도 3은 도 1의 B-B선을 따라 취한 단면도.
도 4는 도 1의 C-C선을 따라 취한 단면도.
도 5는 실시예 1의 반도체 레이저 소자의 제조에서, 다층 성장층 형성으로부터 홈 형성까지의 공정을 도시하는 공정 단면도.
도 6은 실시예 1의 반도체 레이저 소자의 제조에서, 절연막 형성으로부터 반도체 기판의 이면 연마까지의 공정을 도시하는 공정 단면도.
도 7은 실시예 1의 반도체 레이저 소자의 제조에서, n전극 형성으로부터 개편화에 의한 반도체 레이저 소자의 취득까지의 공정을 도시하는 공정 단면도.
도 8은 반도체 레이저 소자의 광 출력과 전류와의 상관을 나타내는 그래프.
도 9는 각종 반도체 레이저 소자의 다층 성장층의 구성과, 다층 성장층을 구성하는 반도체층의 굴절률 및 흡수 계수를 도시하는 모식도.
도 10은 반도체 레이저 소자의 수평 방향의 FFP 형상을 도시하는 모식도.
도 11은 반도체 레이저 소자에서의 투사상의 수평 방향의 흐트러짐의 유무를 도시하는 모식도.
도 12는 반도체 레이저 소자를 레벨러에 이용했을 때의 레벨러 출력 라인의 흐트러짐의 유무를 도시하는 모식도.
도 13은 본 발명의 실시예 2인 반도체 레이저 소자의 모식적 평면도.
도 14는 도 13의 D-D선을 따라 취한 단면도.
도 15는 본 발명의 실시예 3인 반도체 레이저 소자의 모식적 평면도.
도 16은 도 15의 E-E선을 따라 취한 단면도.
도 17은 실시예 3의 반도체 레이저 소자에서의 다층 성장층의 구성과, 각 반도체층의 굴절률 및 흡수 계수를 도시하는 모식도.
도 18은 본 발명의 실시예 4인 반도체 레이저 소자의 모식적 사시도.
도 19는 도 18의 F-F선을 따라 취한 단면도.
도 20은 실시예 4의 반도체 레이저 소자의 제조에서, 다층 성장층 형성으로부터 홈 형성까지의 공정을 도시하는 공정 단면도.
도 21은 실시예 4의 반도체 레이저 소자의 제조에서, 절연막 형성으로부터 p형 전극 형성까지의 공정을 도시하는 공정 단면도.
도 22는 도 21의 절연막의 형성 영역을 나타내는 반도체 레이저 소자 부분의 모식적 평면도.
도 23은 종래의 로스 가이드형의 매립 릿지형 반도체 레이저 소자의 모식적 단면도.
도 24는 종래의 리얼 가이드형의 매립 릿지형의 반도체 레이저 소자의 모식적 단면도.
도 25는 종래의 리얼 가이드형의 릿지 반도체 레이저 소자의 모식적 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 레이저 소자
2 : 반도체 기판(n-GaAs 기판)
2a : Ga(As)P 기판
3 : 제1 도전형 클래드층(n-클래드층)
4 : 활성층
5 : 제2 도전형 클래드층(p-클래드층)
6 : 제2 도전형 컨택트층(p-컨택트층)
7 : 릿지
8 : 절연막
9 : p형 전극
10 : 기초 전극
11 : 도금막
12 : n형 전극
13 : 기초 전극
14 : 도금막
18 : AR 코팅막
19 : HR 코팅막
20 : 전방 출사면
21 : 후방 출사면
22 : 홈
23 : 분리홈
25 : 에칭용 마스크
26 : 단책체(바)
27 : 절단선
30 : 반도체 레이저 장치
31 : 레이저 광
32 : 스크린
33 : FFP
35 : 레벨러
36 : 렌즈계
37 : 선(라인)
40 : 더미 릿지
45 : n형 전류 협착층
46 : 절연막
47 : 에칭용 마스크

Claims (20)

  1. 제1 도전형의 반도체로 이루어지고, 제1 면 및 이 제1 면의 반대면으로 되는 제2 면을 갖는 사각형의 반도체 기판과,
    상기 반도체 기판의 제1 면 상에 적어도 제1 도전형 클래드층, 활성층, 제2 도전형 클래드층 및 제2 도전형 컨택트층으로 순차적으로 반도체층을 겹쳐서 형성한 다층 성장층과,
    상기 제2 도전형 컨택트층의 상면으로부터 상기 제2 도전형 클래드층의 소정 깊이까지 선택적으로 제거함으로써 형성되고, 상기 반도체 기판의 대향하는 한쌍의 끝면으로부터 끝면에 걸쳐서 스트라이프 형상으로 형성되는 릿지와,
    상기 반도체 기판의 상기 제1 면측에 겹쳐서 형성되고, 상기 릿지의 측면으로부터 상기 반도체 기판의 주연(周緣)에 이르는 부분에 형성되는 절연막과,
    상기 릿지의 상기 제2 도전형 컨택트층에 겹쳐서 상기 절연막 상에 형성되는 제2 전극과,
    상기 반도체 기판의 상기 제2 면에 겹쳐서 형성되는 제1 전극을 갖고,
    상기 반도체 기판이 상기 활성층의 발광 파장의 광에 대하여 흡수층으로 되는 금제대폭(禁制帶幅)을 갖고, 혹은 상기 반도체 기판은 상기 반도체 기판과 상기 활성층 사이의 모든 반도체층의 굴절률의 값이 상기 반도체 기판의 굴절률의 값보다도 큰 구성이며,
    상기 릿지의 양 끝면 중 하나의 끝면측에는, 상기 끝면을 따라 또한 상기 릿지의 측연(側緣)으로부터 1-15㎛ 떨어진 상기 제2 도전형 클래드층 부분으로부터 상기 활성층의 측연에 이르는 위치까지 상기 제2 도전형 클래드층으로부터 상기 활성층을 넘은 깊이로 되는 홈이 형성되고,
    상기 홈은 상기 절연막 및 상기 절연막 상에 형성된 상기 제2 전극으로 덮여져 있으며, 또한 상기 홈의 폭은 1∼50㎛이며,
    상기 릿지의 상기 하나의 끝면과 상기 홈의 측연과의 거리는 3∼50㎛이며,
    상기 홈의 가장 깊은 부분에서, 상기 홈 상에 형성되는 상기 절연막의 상연(上緣)은 상기 활성층의 하연(下緣)보다도 깊은 위치에 위치하고 있는 것을 특징으로 하는 반도체 레이저 소자.
  2. 제1항에 있어서,
    상기 릿지의 상기 하나의 끝면측에는 끝면 보호막이 형성되고, 상기 릿지의 다른쪽의 끝면측에는 상기 끝면 보호막보다도 반사율이 크거나 혹은 동등하게 되는 끝면 보호막이 형성되어 있는 것을 특징으로 하는 반도체 레이저 소자.
  3. 제1항에 있어서,
    상기 홈의 내주면에서의 상기 활성층이 노출하는 내주면 부분은 상기 홈의 깊이 방향으로 진행함에 따라서 상기 홈의 폭이 서서히 좁아지는 경사진 면으로 되어 있는 것을 특징으로 하는 반도체 레이저 소자.
  4. 제1항에 있어서,
    상기 반도체 레이저 소자는 상기 반도체 기판이 상기 활성층의 발광 파장의 광에 대하여 흡수층으로 되는 금제대폭을 갖고, 상기 반도체 기판은 GaAs 기판이며, 상기 제1 도전형 클래드층은 AlGaInP이며, 상기 활성층은 (Al)GaInP로 이루어지는 단층 구조 또는 웰층이 GaInP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조이며, 상기 제2 도전형 클래드층은 AlGaInP이며, 상기 제2 도전형 컨택트층은 GaAs이며, 상기 발광 파장이 600∼690㎚대인 것을 특징으로 하는 반도체 레이저 소자.
  5. 제1항에 있어서,
    상기 반도체 레이저 소자는 상기 반도체 기판이 상기 활성층의 발광 파장의 광에 대하여 흡수층으로 되는 금제대폭을 갖고, 상기 반도체 기판은 GaAs 기판이며, 상기 제1 도전형 클래드층은 AlGaInP이며, 상기 활성층은 InGaAsP로 이루어지는 단층 구조 또는 웰층이 InGaAsP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조이며, 상기 제2 도전형 클래드층은 AlGaInP이며, 상기 제2 도전형 컨택트층은 GaAs이며, 상기 발광 파장이 600∼690㎚대인 것을 특징으로 하는 반도체 레이저 소자.
  6. 제1항에 있어서,
    상기 반도체 기판과 상기 활성층 사이의 모든 반도체층의 굴절률의 값이 상기 반도체 기판의 굴절률의 값보다도 큰 상기 구성이며, 상기 반도체 기판은 Ga(As)P 기판이며, 상기 제1 도전형 클래드층은 AlGaInP이며, 상기 활성층은 (Al)GaInP로 이루어지는 단층 구조 또는 웰층이 GaInP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조이며, 상기 제2 도전형 클래드층은 AlGaInP이며, 상기 제2 도전형 컨택트층은 GaAs이며, 상기 발광 파장이 560∼640㎚대인 것을 특징으로 하는 반도체 레이저 소자.
  7. 제1 도전형의 반도체로 이루어지고, 제1 면 및 이 제1 면의 반대면으로 되는 제2 면을 갖는 사각형의 반도체 기판과,
    상기 반도체 기판의 제1 면 상에 적어도 제1 도전형 클래드층, 활성층 및 제2 도전형 클래드층으로 순차적으로 반도체층을 겹쳐서 형성한 다층 성장층과,
    상기 제2 도전형 클래드층의 상면으로부터 상기 제2 도전형 클래드층의 소정 깊이까지 선택적으로 제거함으로써 형성되고, 상기 반도체 기판의 대향하는 한쌍의 끝면으로부터 끝면에 걸쳐서 스트라이프 형상으로 형성되는 릿지와,
    상기 릿지의 양측의 잔류하는 상기 제2 도전형 클래드층 부분 상에 형성되고, 상기 릿지를 사이에 두는 제1 도전형의 반도체층으로 이루어지는 한쌍의 제1 도전형 전류 협착층과,
    상기 릿지 및 상기 전류 협착층 상에 형성되는 제2 도전형의 반도체층으로 이루어지는 제2 도전형 컨택트층과,
    상기 제2 도전형 컨택트층 상에 겹쳐서 형성되는 제2 전극과,
    상기 반도체 기판의 상기 제2 면에 겹쳐서 형성되는 제1 전극을 갖고,
    상기 제1 도전형 전류 협착층은, 상기 활성층의 발광 파장의 광에 대하여 투명으로 되는 금제대폭을 갖고,
    상기 릿지의 양 끝면 중 하나의 끝면측에는, 상기 끝면을 따라 또한 상기 릿지의 측연으로부터 1-15㎛ 떨어진 상기 제2 도전형 컨택트층 부분으로부터 상기 활성층의 측연에 이르는 위치까지 상기 제2 도전형 컨택트층으로부터 활성층을 넘은 깊이로 되는 홈이 형성되고,
    상기 홈은 절연막으로 덮여지고,
    상기 제2 전극은 상기 홈 부분에서는 상기 절연막 상에 겹쳐져 있으며, 또한 상기 홈의 폭은 1∼50㎛이며,
    상기 릿지의 상기 하나의 끝면과 상기 홈의 측연과의 거리는 3∼50㎛이며,
    상기 홈의 가장 깊은 부분에서, 상기 홈 상에 형성되는 상기 절연막의 상연은 상기 활성층의 하연보다도 깊은 위치에 위치하고 있는 것을 특징으로 하는 반도체 레이저 소자.
  8. 제7항에 있어서,
    상기 반도체 기판은 GaAs 기판이며, 상기 제1 도전형 클래드층은 AlGaInP이며, 상기 활성층은 (Al)GaInP로 이루어지는 단층 구조 또는 웰층이 GaInP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조이며, 상기 제2 도전형 클래드층은 AlGaInP이며, 상기 제1 도전형 전류 협착층은 Al(Ga)InP이며, 상기 제2 도전형 컨택트층은 GaAs인 것을 특징으로 하는 반도체 레이저 소자.
  9. (a) 제1 면 및 이 제1 면의 반대면으로 되는 제2 면을 갖고, 또한 상기 제1 면에 사각형의 반도체 레이저 소자 형성 영역을 종횡으로 복수 정렬 배치하는 제1 도전형의 반도체 기판을 준비하는 공정,
    (b) 상기 반도체 기판의 제1 면에 제1 도전형의 반도체층으로 이루어지는 제1 도전형 클래드층, 반도체층으로 이루어지는 활성층, 제2 도전형의 반도체층으로 이루어지는 제2 도전형 클래드층 및 제2 도전형의 반도체층으로 이루어지는 제2 도전형 컨택트층을 유기 금속 기상 성장법으로 순차적으로 형성하는 공정,
    (c) 상기 반도체 기판의 상기 제1 면의 상기 각 반도체층을 선택적으로 제거하고, 일차원적으로 배열하는 일련의 상기 반도체 레이저 소자 형성 영역의 중앙을 따르고, 또한 상기 제2 도전형 컨택트층의 노출측의 상면으로부터 상기 제2 도전형 클래드층의 중층에 이르는 두께를 갖는 스트라이프 형상의 릿지를 형성하는 공정,
    (d) 상기 사각형의 각 반도체 레이저 소자 형성 영역에서, 상기 릿지에 직교하는 방향을 따른 한쌍의 제1 변의 한쪽의 변을 따르고, 또한 상기 한쪽의 변의 내측에 상기 릿지로부터 1-15㎛ 떨어진 위치로부터 상기 한쌍의 제1 변에 직교하는 한쌍의 제2 변에 이르는 위치까지, 상기 제2 도전형 클래드층으로부터 활성층을 넘은 깊이로 되는 홈을 형성하는 공정,
    (e) 상기 각 반도체 레이저 소자 형성 영역에서, 상기 릿지의 중앙을 따라 노출하는 상기 제2 도전형 컨택트층을 노출시키고, 또한 상기 홈을 포함하는 나머지 상기 반도체 기판의 상기 제1 면측을 덮는 절연막을 형성하는 공정,
    (f) 상기 각 반도체 레이저 소자 형성 영역에서, 상기 제2 도전형 컨택트층에 겹치고 또한 상기 홈에 형성된 상기 절연막을 포함하는 상기 절연막을 선택적으로 덮는 제2 전극을 형성하는 공정,
    (g) 상기 반도체 기판의 상기 제2 면을 소정 두께 제거하는 공정,
    (h) 상기 각 반도체 레이저 소자 형성 영역에서, 상기 반도체 기판의 상기 제2 면에 제1 전극을 형성하는 공정,
    (i) 상기 반도체 기판을 상기 반도체 레이저 소자 형성 영역의 상기 제1 변에서 각각 벽개(劈開)하여 단책체(短冊體)를 형성하는 공정,
    (j) 상기 단책체의 상기 홈에 근접하는 벽개면에 끝면 보호막을 형성하고, 상기 단책체의 상기 홈으로부터 먼 벽개면에 상기 보호막보다도 반사율이 크거나 혹은 동등한 반사율로 되는 끝면 보호막을 형성하는 공정,
    (k) 상기 단책체를 상기 반도체 레이저 소자 형성 영역의 상기 제2 변에서 각각 분할하는 공정
    을 갖고,
    상기 공정 (d)에서는, 상기 제1 변의 상기 한쪽의 변의 내측의 거리 3∼50㎛의 위치로부터 내측이며, 또한 폭이 1∼50㎛인 상기 홈을 형성하고,
    상기 공정 (d)의 상기 홈의 형성 및 상기 공정 (e)의 상기 절연막의 형성에서는, 상기 홈 바닥에 형성되는 상기 절연막의 가장 깊은 절연막 부분의 상연이 상기 활성층의 하연보다도 깊어지도록 형성하는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 공정 (d)에서는, 상기 홈의 내주면에서의 상기 활성층이 노출하는 내주면 부분은 상기 홈의 깊이 방향으로 진행함에 따라서 상기 홈의 폭이 서서히 좁아지는 경사진 면으로 형성하는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
  11. 제9항에 있어서,
    상기 반도체 레이저 소자는 상기 반도체 기판이 상기 활성층의 발광 파장의 광에 대하여 흡수층으로 되는 금제대폭을 갖고, 또한 발광 파장이 600∼690㎚대로 되도록,
    상기 공정 (a)에서는, 상기 반도체 기판으로서 GaAs 기판을 준비하고,
    상기 공정 (b)에서는, 상기 제1 도전형 클래드층을 AlGaInP로 형성하고, 상기 활성층을 (Al)GaInP로 이루어지는 단층 구조 또는 웰층이 GaInP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조로 형성하고, 상기 제2 도전형 클래드층을 AlGaInP로 형성하고, 상기 제2 도전형 컨택트층을 GaAs로 형성하는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
  12. 제9항에 있어서,
    상기 반도체 레이저 소자는 상기 반도체 기판이 상기 활성층의 발광 파장의 광에 대하여 흡수층으로 되는 금제대폭을 갖고, 또한 발광 파장이 600∼690㎚대로 되도록,
    상기 공정 (a)에서는, 상기 반도체 기판으로서 GaAs 기판을 준비하고,
    상기 공정 (b)에서는, 상기 제1 도전형 클래드층을 AlGaInP로 형성하고, 상기 활성층을 InGaAsP로 이루어지는 단층 구조 또는 웰층이 InGaAsP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조로 형성하고, 상기 제2 도전형 클래드층을 AlGaInP로 형성하고, 상기 제2 도전형 컨택트층을 GaAs로 형성하는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
  13. 제9항에 있어서,
    상기 반도체 기판과 상기 활성층 사이의 모든 반도체층의 굴절률의 값이 상기 반도체 기판의 굴절률의 값보다도 큰 구성으로 되고, 또한 발광 파장이 560∼640㎚대로 되도록,
    상기 공정 (a)에서는, 상기 반도체 기판으로서 Ga(As)P 기판을 준비하고,
    상기 공정 (b)에서는, 상기 제1 도전형 클래드층을 AlGaInP로 형성하고, 상기 활성층을 (Al)GaInP로 이루어지는 단층 구조 또는 웰층이 GaInP로 이루어지고 장벽층이 AlGaInP로 이루어지는 다중 양자웰 구조로 형성하고, 상기 제2 도전형 클래드층을 AlGaInP로 형성하고, 상기 제2 도전형 컨택트층을 GaAs로 형성하는 것을 특징으로 하는 반도체 레이저 소자의 제조 방법.
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