JPWO2005088790A1 - 半導体レーザ素子、およびその製造方法 - Google Patents

Abstract

半導体レーザ素子（ＬＤ１）では、半導体基板（１）上の一方の面に、半導体レーザ層を設けるとともに、この半導体レーザ層および半導体基板（１）を挟持するように、半導体レーザ層側にｐ型電極（８）を設ける一方、半導体基板（１）側にｎ型電極（１１）を設けるようになっている。そして、ｐ型電極（８）は、第１電極（９）と、この第１電極（９）を覆う第２電極（１０）とから構成されるようにしている。

Description

本発明は、例えばリッジストライプ型の半導体レーザ素子、およびその製造方法に関するものである。

従来から、下記（１）・（２）に示すような半導体レーザ素子が製造されている。

（１）例えば特許文献１のような、従来のリッジストライプ型の半導体レーザ素子では、図８に示すような構造になっている。

具体的には、まず、ｎ型の半導体基板１００上に、ｎ型クラッド層１０１・活性層１０２・ｐ型クラッド層１０３・ｐ型コンタクト層１０４が、１回目の結晶成長で連続的に成膜されるようになっている。

続いて、ｐ型クラッド層１０３・ｐ型コンタクト層１０４に、ストライプ状のリッジ１０５が形成されるようになっている。その後、２回目の結晶成長によって、リッジ１０５の頂上を除き、電流ブロック層１０６が形成されるようになっている。

さらに、３回目の結晶成長によって、リッジ１０５と電流ブロック層１０６との全面を覆うように、ｐ型埋め込み層１０７が形成されるようになっている。そして、ｎ型電極１０８がｎ型の半導体基板１００の下方に形成される一方、ｐ型電極１０９がｐ型埋め込み層１０７上に形成されるようになっている。

（２）例えば特許文献２に示されているような半導体レーザ素子は、１つの半導体基板に、異なる波長を有する２つの半導体レーザ部を並設された、２波長タイプの半導体レーザ素子となっている。

このような半導体レーザ素子では、第１の半導体レーザ部（Ｌ１１’；後述の図９参照）を構成する第１の積層体が、半導体基板上に、結晶成長されるようになっている。そして、この第１の積層体上に、第２の半導体レーザ部（Ｌ１２’；後述の図９参照）を配置するための領域が確保されるようになっている。

具体的には、半導体基板を露出させるために、一度にエッチングして（１回のみのエッチングで）、第１の積層体の一部が除去されるようになっている。そして、第１の半導体レーザ部を構成する第１の積層体を残した基板上に、第２の半導体レーザ部を構成する第２の積層体が結晶成長されるようになっている。

その後、第２の半導体レーザ部を形成させるために、第１の積層体上の第２の積層体がエッチングで除去されて、さらに、第１・第２の半導体レーザ部に対する電極が形成されるようになっている。
特許第３０７５７２８号公報 特開２００１−２４４５６９号公報

上記したような（１）・（２）の半導体レーザ素子では、下記のような問題（問題１・問題２）が生じていまい、半導体レーザ素子の特性向上（素子特性の向上）を図りづらかった。

（問題１）
上記の（１）のような従来の半導体レーザ素子では、ｐ型埋め込み層１０７が設けられている。そのため、製造コストの増加という問題が生じていた。また、３回の結晶成長工程を必要とするので、製造工程数も増加するという問題も生じていた。

また、上記の従来の半導体レーザ素子では、活性層側を下にする上下反転配置（ジャンクションダウン配置）が採用されている。そのため、活性層の熱を放熱する経路に、ｐ型埋め込み層１０７が位置することになる。したがって、放熱経路が長くなり、放熱性にも問題が生じていた。

そこで、かかるような問題を解決すべく、ｐ型埋め込み層１０７を除去した新規な構造を検討した。しかし、ｐ型埋め込み層１０７を除去することで、ｐ型電極１０９が、直接、リッジ１０５および電流ブロック層１０６上に、形成されるようにすると、電流広がりが不充分になることが判明した。特に、ストライプ状のリッジの両端における電流不足が判明した。

このような、電流不足を改善するため、ｐ型電極１０９をリッジの両端まで延長するという構造が検討された。しかしながら、リッジの両端で、共振面を構成するへき開が行われた場合、ｐ型電極１０９の重厚な厚さに起因して、へき開と同時に、ｐ型電極１０９の一部が剥離するという問題（不良）が生じることになった。

そして、このような不良（電極剥がれ）が起きると、半導体レーザ素子が、所望の素子特性を得られなくなるという問題（素子不良）が生じるようになった。

（問題２）
上記の（２）のような、従来の半導体レーザ素子では、第２の半導体レーザ部（Ｌ１２’）を配置する領域を確保するとき、第１の積層体が一度のエッチングで（１回のエッチングで）除去されている。かかるような場合、この１回のエッチング除去に起因して、第１の積層体の最上層の凸凹が、露出した半導体基板の面上に悪影響を及ぼすことがある。

具体的には、第１の積層体の最上層の凸凹に起因して、半導体基板の面上にも凸凹が生じることである。そして、このような、半導体基板の面上の凸凹は、その半導体基板上に結晶成長させる第２の積層体の結晶性の劣化要因になる。

詳説すると、図９に示すように、第１の半導体レーザ部（Ｌ１１’）を構成する第１の積層体を生成する結晶成長（第１回目の結晶成長）を行った後に、第２の半導体レーザ部（Ｌ１２’）を構成する第２の積層体を生成する結晶成長（第２回目の結晶成長）を行うようになっている。

かかる場合、第２回目の結晶成長は、第１回目の結晶成長よりも低温で行われるようになっている。このような低温による第２回目の結晶成長を行うと、最上層の結晶性（ａ参照）が、低温成長の影響を受けて、その下層の結晶性（ｂ参照）よりも悪くなる。
いる。

特に、第１回目の結晶成長層と第２回目の結晶成長層とを、一度にエッチングして除去すると、除去後に表面に露出する面（すわなち、半導体基板）の結晶性（ｃ参照）が、最上層の形態を引き継ぐことによって劣化しやすい。

そして、このような結晶性の悪い半導体基板の面上に、第２の半導体レーザ部（Ｌ１２’）の結晶成長を行うと、その結晶性が悪くなりやすくなる。そのため、半導体レーザ部、ひいては半導体レーザ素子が、所望の素子特性を得られなくなるという問題（素子不良）が生じる。

本発明は、ｐ型埋め込み層等を除去することによって、部材の削減、製造工程数の削減を図るとともに、放熱性に優れた半導体レーザ素子を提供することを目的としている。

さらに、電極剥がれや、結晶性劣化等に起因する素子不良を抑制させた半導体レーザ素子を提供することを目的としている。

本発明は、半導体基板上の一方の面に半導体レーザ層を設けるとともに、この半導体レーザ層および上記半導体基板を挟持するように、上記半導体レーザ層側に第１型電極を設ける一方、上記半導体基板側に第２型電極を設けた半導体レーザ素子である。そして、第１型電極は、第１電極と、この第１電極を覆う第２電極とから構成されていることを特徴としている。

そして、このような半導体レーザ素子を製造する方法、すなわち、第１型電極の製造工程は、第１電極を形成させる第１電極形成工程と、第２電極を形成させる第２電極形成工程とから構成されている。

このように、第１型電極を第１電極と第２電極との２層構造にすることで、多用な形状、例えば半導体レーザ素子を形成するときのへき開時（素子分離時）に、好適に対応できる形状となる。

例えば、半導体レーザ層に、ストライプ状でかつ隆起したリッジが設けられている場合、第１電極は、リッジの少なくとも天部を覆うように形成させる一方、第２電極は、半導体レーザ層の一面の面積よりも、小さな面積で形成させるようにすることが好ましい。

つまり、半導体レーザ層に、ストライプ状でかつ隆起したリッジを設けるリッジ形成工程が含まれるようになっており、このリッジ形成工程後に、第１電極形成工程を行って、第１電極を、リッジの少なくとも天部を覆うように形成させる。

さらに、第２電極形成工程を行って、第１電極上に、第２電極を、半導体レーザ層の一面の面積よりも、小さな面積で形成させるようになっている。

これによると、第１電極が、リッジの天面の全面を覆う。したがって、電流をリッジのストライプ方向の両端にまで十分に供給させることができる。その上、第２電極は、半導体レーザ層の一面の面積よりも、小サイズの面積となっている。

例えば、第２電極は、半導体レーザ層の周端部から離間するように形成されている。つまり、第２電極形成工程では、半導体レーザ層の周端部から離間するように第２電極を形成させている。

すると、素子分離におけるへき開端面（へき開ライン）が、第２電極と重ならない。したがって、へき開に起因して、第２電極が、第１電極から剥がれ落ちる危険性が抑制される。

なお、第１電極の膜厚は、第２電極の膜厚よりも薄いことが好ましい。具体的には、上記第１電極の膜厚が、１０ｎｍ以上かつ３０ｎｍ以下であることが好ましい。

これによると、へき開のときに、第１電極の厚みが過厚（重厚）なために、剥離する（剥落；剥がれ落ちる）ような事態を防止できる。

その上、へき開によって素子端面（へき開端面）を形成する場合、第２電極よりも十分薄いために剥がれにくい第１電極部分で、素子分離（へき開）が行われることになる。すると、素子分離での第２電極の剥離の危険性を確実に排除することができる。

また、リッジが複数設けられている場合、例えば１枚状の半導体基板上に、レーザ光を発する半導体レーザ部が複数設けられている場合（モノリシックタイプの半導体レーザ素子の場合）、第２電極は、各リッジに対応した半導体レーザ層の一面の面積よりも、小さな面積で形成されていることが好ましい。

つまり、リッジ形成工程で複数のリッジを形成させている場合、第２電極形成工程では、各リッジに対応した半導体レーザ層の一面の面積よりも、小さな面積で、第２電極が形成されるようになっている。

このようにしておけば、上述してきた効果を得られるようになるためである。

また、半導体レーザ層に、複数設けられたリッジ同士を区切る溝が形成されるようにし、第１電極が、溝によって区切られた半導体レーザ層の一面に対応して設けられていることが好ましい。

つまり、本発明の半導体レーザ素子の製造方法では、リッジ形成工程で設けられた複数のリッジ同士を区切る溝を、半導体レーザ層に形成させる溝形成工程が含まれている。そして、第１電極形成工程では、溝形成工程によって形成された溝で区切られた半導体レーザ層の一面に対応して、第１電極が形成されている。

これによると、形成された溝（分離溝）には、第１電極が形成されないようになる、そのため、各半導体レーザ部同士が電気的に断たれた状態となる。したがって、例えば分離溝に第１電極が形成されたことによって、短絡等が生じ、半導体レーザ素子の素子特性が悪化するような事態は起こりえない。

また、本発明の半導体レーザ素子では、第１電極の膜厚は、第２電極の膜厚よりも薄いことが好ましい。具体的には、第１電極の膜厚が、１０ｎｍ以上かつ３０ｎｍ以下であることが好ましい。

これによると、へき開のときに、第１電極の厚みが過厚（重厚）なために、剥離するような事態を防止できる。

なお、第１電極形成工程および第２電極形成工程における、少なくとも一方は、リフトオフ法を用いて形成させていることが好ましい。

リフトオフ法を用いれば、厚膜から薄膜までの、多様な厚みを有する電極を容易に形成できるためである。

また、本発明の半導体レーザ素子の製造方法では、複数のリッジの形成される半導体レーザ層を設ける半導体レーザ層形成工程が、各リッジに対応する半導体レーザ層を形成する半導体レーザ部形成工程を複数含んでいる。

そして、各半導体レーザ部形成工程は、複数段階の半導体結晶成長工程を含むように構成されている。その上、各段階の半導体結晶成長工程によって形成された半導体レーザ層を除去していく除去工程が、複数含まれるようになっている。

例えば、上記の除去工程は、段階的に複数含まれるようになっており、各除去工程は、各段階の半導体結晶成長工程によって形成された半導体レーザ層に対応して、各半導体レーザ層を除去するようになっていることが好ましい。

これによると、半導体レーザ層形成工程は、各半導体レーザ層（各半導体レーザ部）に応じて、複数の半導体レーザ部形成工程から構成されている。そして、半導体レーザ部を形成させるためには、複数段階の半導体結晶成長工程が行われるようになっている。

つまり、半導体レーザ部は、複数の半導体結晶（結晶成長層）から構成されるようになっている。そして、本発明の半導体レーザ素子の製造方法では、各結晶成長層に対応する（すなわち各結晶成長層のみを除去する）除去工程が含まれるようになっている。

例えば、モノシリックタイプの半導体レーザ素子では、１枚状の半導体基板上に、複数の半導体レーザ部を設けるようになっている。そのため、１枚状の半導体基板上で、半導体レーザ部の配設位置を異ならせるようにしている。

すると、１つの半導体レーザ部形成工程を経ることで、１つの半導体レーザ部（リッジに対応した半導体レーザ層）を半導体基板上に形成させた後、その形成された半導体レーザ部以外の領域（残存領域）に該当する半導体レーザ層を除去する必要がある。なぜなら、この残存領域に、別の半導体レーザ部を形成させるためである。

ここで、本発明の半導体レーザ素子の製造方法では、既に形成された半導体レーザ層を段階的に除去するようになっている。具体的には、複数の半導体結晶（結晶成長層）から構成される半導体レーザ層を、各半導体結晶に対応させて除去させるようになっている。

つまり、本発明の半導体レーザ素子の製造方法では、各結晶成長層のみを除去する除去工程が複数含まれ、段階的に半導体レーザ層を除去するようになっている。

従来では、１度で（１回で）、半導体レーザ層を除去（例えばエッチング）していたので、半導体レーザ層の最上層の平滑性に依存して（例えば凸凹があると）、表出する半導体基板上の平滑性が劣化していた。

しかしながら、本発明の半導体レーザ素子の製造方法のように、段階的な除去を行っていくと、最上層の平滑性の悪影響が、半導体基板を表出させる除去工程に至る、前段階の除去工程で解消されるようになる。つまり、最上層の凸凹等の影響を直接受けないようになる。

したがって、複数回なされる除去工程を経ることで、表出する半導体基板上は、極めて平滑性の高いものとなる。そのため、上記の別の半導体レーザ部における半導体レーザ層の結晶性が高まり、所望の素子特性を有する半導体レーザ素子を形成できる。

なお、上記の段階的な半導体結晶成長工程では、前段階の半導体結晶成長工程での結晶成長温度よりも、後段階の半導体結晶成長工程での結晶成長温度のほうが低くなっていることが好ましい。

本発明によると、電極剥がれや、結晶性劣化等に起因する素子不良を抑制させた半導体レーザ素子が製造されるようになる。

本発明の実施の形態１にかかる半導体レーザ素子の斜視図である。 本発明の実施の形態２にかかる半導体レーザ素子の斜視図である。 本発明の実施の形態３にかかる半導体レーザ素子の斜視図である。 本発明の実施の形態４にかかる半導体レーザ素子の斜視図である。 本発明の実施の形態５にかかる半導体レーザ素子の製造方法を示す工程図であって、第１段階目の半導体結晶成長工程を示している。 本発明の実施の形態５にかかる半導体レーザ素子の製造方法を示す工程図であって、第１段階目のリッジ形成工程を示している。 本発明の実施の形態５にかかる半導体レーザ素子の製造方法を示す工程図であって、第２段階目の半導体結晶成長工程を示している。 本発明の実施の形態５にかかる半導体レーザ素子の製造方法を示す工程図であって、第１段階目の除去工程を示している。 本発明の実施の形態５にかかる半導体レーザ素子の製造方法を示す工程図であって、第２段階目の除去工程を示している。 本発明の実施の形態５にかかる半導体レーザ素子の製造方法を示す工程図であって、第３段階目の半導体結晶成長工程を示している。 本発明の実施の形態５にかかる半導体レーザ素子の製造方法を示す工程図であって、第３段階目の除去工程を示している。 本発明の実施の形態５にかかる半導体レーザ素子の製造方法を示す工程図であって、第２段階目のリッジ形成工程を示している。 本発明の実施の形態５にかかる半導体レーザ素子の製造方法を示す工程図であって、第４段階目の半導体結晶成長工程を示している。 本発明の実施の形態５にかかる半導体レーザ素子の製造方法を示す工程図であって、開口形成工程を示している。 本発明の実施の形態５にかかる半導体レーザ素子の製造方法を示す工程図であって、電極形成工程を示している。 ２波長型のモノリシックタイプの半導体レーザ素子の斜視図である。 従来の半導体レーザ素子の斜視図である。 従来の半導体レーザ素子の製造方法の一部を示す正面図である。

符号の説明

１ 半導体基板
２ ｎ型クラッド層（半導体レーザ層）
３ 活性層（半導体レーザ層）
４ ｐ型クラッド層（半導体レーザ層）
５ ｐ型コンタクト層（半導体レーザ層）
６ リッジ
７ ブロック層
８ ｐ型電極（第１型電極）
９ 第１電極
１０ 第２電極
１１ ｎ型電極（第２型電極）
１２ 分離溝（溝）
２１ 半導体基板
２２ 積層構造（第１結晶成長層）
２３ ｎ型クラッド層（半導体レーザ層）
２４ 活性層（半導体レーザ層）
２５ ｐ型クラッド層（半導体レーザ層）
２６ ｐ型のＧａＡｓ層（コンタクト層；半導体レーザ層）
２７ リッジ
３０ 積層構造（第２結晶成長層；半導体レーザ層）
３１ 積層構造（第３結晶成長層；半導体レーザ層）
３８ リッジ
４２ ｐ電極（第１型電極）
４３ ｐ電極（第１型電極）
４４ ｎ電極（第２型電極）
ＬＤ１〜ＬＤ５ 半導体レーザ素子
Ｌ１ 半導体レーザ部
Ｌ２ 半導体レーザ部
Ｌ１１ 半導体レーザ部
Ｌ１２ 半導体レーザ部

本発明の実施の一形態について、図面に基づいて説明すれば、以下の通りである。

［実施の形態１］
〔半導体レーザ素子ＬＤ１について〕
図１は、シングルビーム型の半導体レーザ素子ＬＤ１の斜視図を示している。

〈第１回目の結晶成長（第１結晶成長）〉
この半導体レーザ素子ＬＤ１では、ｎ型クラッド層２・活性層３・ｐ型クラッド層４・ｐ型コンタクト層５が、この順で、一定面積のｎ型の半導体基板１上に（すなわち半導体基板１側から）成膜されるようになっている。

なお、ｎ型クラッド層２・活性層３・ｐ型クラッド層４・ｐ型コンタクト層５は、第１回目の結晶成長で（半導体結晶成長工程で）、連続的に成膜されるようになっている。

また、活性層３の上下を挟むｎ型クラッド層２とｐ型クラッド層４とは、ダブルへテロ構造を構成するようになっている。つまり、ｎ型クラッド層２とｐ型クラッド層４とは、活性層３を挟持するようになっている。

そして、このようなダブルヘテロ構造を形成させるため、活性層３のバンドギャップエネルギーよりも大きなバンドギャップエネルギーを持つ半導体が構成されるようになっている。

なお、半導体レーザ素子ＬＤ１の発光波長は、活性層３を構成する材料、特にそのバンドギャップエネルギーによって選択されるようになっている。つまり、活性層３、およびその上下のｎ型クラッド層２・ｐ型クラッド層４（クラッド層２・４）を構成する材料を適宜選択することによって、赤外から紫外の領域までの発光波長を選択できるようになっている。

また、必要に応じて、半導体基板１と、ｎ型クラッド層２との間に、ｎ型バッファ層を配置することもできるようになっている。また、活性層３と、それに隣接するクラッド層との間に、必要に応じて光ガイド層を配置することもできるようになっている。

なお、上述したｎ型クラッド層２・活性層３・ｐ型クラッド層４を半導体レーザ層と表現する。また、ｎ型クラッド層２・活性層３・ｐ型クラッド層４に、ｐ型コンタクト層５を加えたものを半導体レーザ層と表現しても構わない。

また、この半導体レーザ層を形成する工程（ここでは、上記の半導体結晶成長工程）を半導体レーザ層形成工程と表現してもよい。

〈リッジの形成〉
上述した第１回目の結晶成長に続いて、ｐ型クラッド層４・ｐ型コンタクト層５が、エッチング処理を施されることによって、断面を台形状とするリッジ６が形成されるようになっている（リッジ形成工程が行われるようになっている）。そして、このリッジ６は、光の出力方向（光軸）と同方向のストライプ状を有するように形成されるようになっている。

なお、以下の説明では、リッジ６のストライプ方向は、半導体レーザ素子（例えばＬＤ１等）の長さ方向（Ｘ方向）と表現し、リッジ６のストライプ方向と直交する方向は、半導体レーザ素子ＬＤ１の幅方向（Ｙ方向）と表現する。

また、半導体レーザ素子ＬＤ１の４側面のうち、リッジ６と交差して、共振端面を構成する側面は、端面Ａ１・端面Ａ２と表現し、リッジ６のストライプ方向と平行する側面は、端面Ｂ１・端面Ｂ２と表現する。

〈第２回目の結晶成長（第２結晶成長）〉
リッジ６を形成した後、第２回目の結晶成長（ｎ型半導体の成長）を行うことによって、リッジ６の天面を除いて、電流ブロック層７が形成されるようになっている（電流ブロック形成工程が行われるようになっている）。

電流ブロック層７は、活性層３に注入する電流の経路をリッジ６の天面のみに絞り込むように機能するものである。なお、第１回目の結晶成長・第２回目の結晶成長は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）装置を用いた気相成長によって、行われるようになっている。

〈ｐ型電極の形成〉
続いて、電流ブロック層７の上面に、ｐ型電極（ｐ電極）８が形成されるようになっている（第１型電極の製造工程が行われるようになっている）。このｐ型電極（第１型電極）８は、第１の電極（第１電極）９と第２の電極（第２電極）１０とから構成されるようになっている。

具体的には、半導体レーザ素子ＬＤ１の上面に、第１電極９が形成された後（第１電極形成工程後）、この第１電極９上に、第２電極１０が形成されるようになっている（第２電極形成工程が行われるようになっている）。

《第１の電極》
そして、へき開によって素子分離を行う場合に、第１電極９が電流ブロック層７から剥がれないようにするため、第２電極１０よりも十分に薄い膜厚に設定されている。例えば、１μｍ以下、好ましくは１００ｎｍ以下、さらに好ましくは１０〜３０ｎｍの厚さに設定されるようになっている。

なお、第１電極９の材料は、リッジ６の天面に露出する半導体層、すなわち図１でのｐ型コンタクト層５とオーミックコンタクトを良好に得られる電極材料であることが好ましい。

また、第１電極９は、半導体レーザ素子ＬＤ１の上面の全面を覆うようになっている。しかしながら、少なくとも、リッジ６の電流注入経路となる天面を覆うように形成していればよい（詳細は後述）。

《第２の電極》
一方、第２電極１０は、金を主体とする電極材料で構成されるようになっている（第２電極形成工程が行われるようになっている）。

そして、この第２電極１０は、リッジ６のＸ方向の両端（すなわち、端面Ａ１・端面Ａ２）から一定の距離、例えば１０〜３０μｍ隔てて形成されるようになっている。また、第２電極１０は、端面Ｂ１・端面Ｂ２からも、一定の距離、例えば１０〜３０μｍ隔てて形成されるようになっている。

このように、端面（Ａ１・Ａ２・Ｂ１・Ｂ２）から離間して、第２電極１０が形成されているのは、下記理由のためである。

第２電極１０の膜厚は、第１電極９の膜厚よりも厚く形成されている。例えば、第２電極１０の膜厚が２μｍ等よりも厚く形成されている場合がある。そして、このような第２電極１が、素子のへき開予定位置に位置していると、へき開時（へき開工程時）に電極を分断できないおそれがある。そのため、素子分離時に、第２電極１０が第１電極９から剥がれてしまうという事態が生じ得る。

しかしながら、上述のように、厚膜の電極材料である第２電極１０が、素子のへき開位置から離れて配置されている場合、素子分離時に厚膜電極（第２電極１０）が剥がれてしまう危険性を回避することができるためである。

〈ｎ型電極の形成〉
ｎ型電極（ｎ電極）１１は、半導体基板１の裏面（ｎ型クラッド層２の積層面の反対面）に形成されるようになっている。そして、ｎ型電極（第２型電極）１１は、半導体基板１とオーミックコンタクトを良好に得られる電極材料であることが好ましい。

なお、ｎ型電極１１は、へき開による素子分離時に、半導体基板１から剥がれてしまうことがないような膜厚範囲が好ましい。また、ワイヤボンド時の衝撃を吸収できるような、膜厚範囲が好ましい。このような膜厚範囲としては、例えば、０．５μｍ〜２．０μｍの範囲の厚さが挙げられる。

また、ｎ型電極１１は、ｐ型電極８の形成後、あるいはｐ型電極８の形成に先立って、形成されるようにしてよい。

〈素子分離について〉
上述のように、電極（ｐ型電極８・ｎ型電極１１）が形成されると、まず、ウエハ状態から、Ｙ方向にスクライブ線を入れて加圧し、バー状に素子分離（へき開工程）が行われるようになっている。

次に、露出した端面Ａ１・端面Ａ２に、反射膜を形成し、バー状のウエハをＸ方向に、スクライブ法あるいはダイシング法を用いて、素子分離（へき開工程）が行われるようになっている。そして、このような素子分離が行われた結果、図１に示すような、１つの半導体レーザ素子ＬＤ１が形成されるようになる。

なお、半導体レーザ素子ＬＤ１は、上下反転（ジャンクションダウン）して、リード電極部分（図示せず）に配置されるようになっている。具体的には、ｐ型電極８が導電材料を用いて、リード電極上に固定されるようになっている。

一方、ｎ型電極１１には、ワイヤボンド線等の配線（図示せず）が接続されるようになっている。そして、ｐ型電極８とｎ型電極１１との間に、所定の電圧が加えられることによって、半導体レーザ素子ＬＤ１が動作し、リッジ６直下の活性層３部分からＸ方向に所定波長のレーザ光が出射するようになっている。

〔半導体レーザ素子ＬＤ１の種々の特徴について〕
以上のように、本発明の半導体レーザ素子ＬＤ１は、半導体基板１上の一方の面に、半導体レーザ層を設けるとともに、この半導体レーザ層および半導体基板１を挟持するように、半導体レーザ層側にｐ型電極８を設ける一方、半導体基板１側にｎ型電極１１を設けるようになっている。

そして、ｐ型電極８は、第１電極９と、この第１電極９を覆う第２電極１０とから構成されるようになっている。

すると、このような半導体レーザ素子ＬＤ１を製造する方法では、ｐ電極８の製造工程が、第１電極９を形成させる第１電極形成工程と、上記第２電極１０を形成させる第２電極形成工程とから構成されるようになっている。

また、特に、半導体レーザ層に、ストライプ状でかつ隆起したリッジ６が設けられている場合、第１電極９は、リッジ６の少なくとも天部（具体的にはｐ型コンタクト層５）を覆うように形成される一方、第２電極１０は、半導体レーザ層の一面の面積よりも、小さな面積で形成されるようになっている。

つまり、本発明の半導体レーザ素子の製造方法では、半導体レーザ層に、ストライプ状でかつ隆起したリッジ６を設けるリッジ形成工程が含まれるようになっており、このリッジ形成工程後に、第１電極形成工程を行って、第１電極９を、リッジ６の少なくとも天部を覆うように形成させるようになっている。

さらに、第２電極形成工程を行って、第１電極９上に、第２電極１０を、半導体レーザ層の一面の面積よりも、小さな面積で形成させるようになっている。

これによると、本発明の半導体レーザ素子ＬＤ１では、第１電極９が、リッジ６の天面の全面を覆う。したがって、電流をリッジ６のストライプ方向の両端にまで十分に供給させることができる。

その上、第２電極１０は、半導体レーザ層の一面の面積よりも、小サイズの面積となっている。例えば、第２電極１０は、半導体レーザ層の周端部（端面Ａ１・Ａ２・Ｂ１・Ｂ２）から離間するように形成されている。

すると、素子分離におけるへき開端面（へき開ライン；（端面Ａ１・Ａ２・Ｂ１・Ｂ２））が、第２電極１０と重ならない。したがって、へき開に起因して、第２電極１０が、第１電極９から剥がれ落ちる危険性が抑制されることになる。

また、本発明の半導体レーザ素子ＬＤ１では、第１電極９の膜厚は、第２電極１０の膜厚よりも薄くなっている。そのため、へき開のときに、第１電極９の厚みが過厚（重厚）なために、この第１電極９が剥離するような事態を防止できる。

［実施の形態２］
本発明の第２の実施形態を図２を参照しながら説明する。なお、実施の形態１で用いた部材と同様の機能を有する部材については、同一の符号を付記し、その説明を省略する。そして、変更点を中心説明していく。

本発明の第２の実施形態が、第１の実施形態と相違する点は、第１の電極（第１電極）９の形状である。第１の実施形態では、リッジ６の天面を含む半導体レーザ素子ＬＤ１の全面に、第１電極９が形成されるようになっていた。しかしながら、このような形状に限定されるものではない。

例えば、図２に示すように、第１電極９が、少なくとも、リッジ６の天面を含み、かつこのリッジ６の上方のみを覆うように、形成されていても構わない。具体的な一例を挙げると、第１電極９が、半導体レーザ素子ＬＤ２の端面Ｂ１・端面Ｂ２から、一定の間隔を保つようにして、リッジ６と同方向のストライプ状に形成されるようになっているものが挙げられる。

そして、かかるようなストライプ状の第１電極９では、Ｙ方向の長さは、第２電極１０のＹ方向の長さよりも短くなっている。そのため、第２電極１０が、第１電極９および電流ブロック層７の両方を覆うようになっている（接するようになっている）。

このような半導体レーザ素子ＬＤ２であれば、上述の半導体レーザ素子ＬＤ１同様に、第１電極９がリッジ６の天面の全面を覆うことになる。そのため、電流をリッジ６のストライプ方向の両端まで、十分に供給することができる。

また、第１電極９は、第２電極１０よりも、十分に薄くなっているので、へき開して素子分離する場合、第１電極９が剥がれ落ちる危険性を排除することができる。

また、第１電極９よりも厚い第２電極１０が、リッジ６のストライプ方向の両端から一定の距離隔てて形成されるようになっている。したがって、素子分離の場合に、第２電極１０が剥がれ落ちる危険性を排除することができる。

また、このようなストライプ状に第１電極９を形成することによって、素子分離時や第２電極１０のリフトオフ時に、第１電極９の剥がれる危険性を少なくさせることができる。

［実施の形態３］
本発明の第３の実施形態を図３を参照しながら説明する。なお、実施の形態１・２で用いた部材と同様の機能を有する部材については、同一の符号を付記し、その説明を省略する。そして、変更点を中心説明していく。

第１の実施形態と相違する点は、シングルビーム型の半導体レーザ素子（ＬＤ１）からマルチビーム型の半導体レーザ素子ＬＤ３とした点である。すなわち、共通の（１枚状の）半導体基板１上に、複数の半導体レーザ部（この例では２つの半導体レーザ部（Ｌ１・Ｌ２））を備えるマルチビーム型の（モノシリックタイプの）半導体レーザ素子ＬＤ３としたことを特徴としている。

そして、半導体レーザ部Ｌ１・半導体レーザ部Ｌ２は、第１の実施形態で説明してきた構造と同一構造となっている。つまり、半導体レーザ素子ＬＤ３は、第１の実施形態で上述してきた構造（ｐ型電極８）を有する半導体レーザ部Ｌ１・Ｌ２が、１枚状の半導体基板１上に、複数配置で構成されるようになっている。

なお、この例では２つの半導体レーザ部Ｌ１・Ｌ２を備えるようになっているが、３つ以上の半導体レーザ部を配置するように構成されていてもよい。

そして、半導体レーザ素子ＬＤ３では、半導体レーザ部Ｌ１と半導体レーザＬ２との間に分離溝（溝）１２が形成されるようになっている（溝形成工程が行われるようになっている）。この間に位置する分離溝１２は、半導体レーザ部Ｌ１と半導体レーザＬ２とを相互に電気的分離させるものである。

なお、この分離溝１２は、例えば、半導体レーザ部Ｌ１・Ｌ２に、ｐ型電極８・ｎ型電極１１を形成させる前に、結晶成長させた半導体レーザ層のエッチング処理と同時に形成させるようになっている。しかし、分離溝１２は、この形成タイミングや、形成方法（エッチング処理等）に限定されることはない。

例えば、分離溝１２は、ｐ型電極８・ｎ型電極１１の形成前、あるいは、形成後に、エッチング以外のダイシングやレーザ加工などの方法を用いて形成されるようになっていてもよい。

また、この分離溝１２の形成された半導体レーザ素子ＬＤ３では、分離溝１２に第１電極９および第２電極１０が形成されないようにする必要がある。つまり、第１電極９が、分離溝１２によって区切られた半導体レーザ層の一面に対応して設けられる必要がある（短絡防止のためである）。

そのため、半導体レーザ素子ＬＤ３での、第１電極９および第２電極１０の形成工程では、例えばリフトオフ法を用いて、選択的（すなわち各半導体レーザ部Ｌ１・Ｌ２の上面のみに）に、ｐ電極８（第１電極９および第２電極１０）が形成されるようになっている。

以上のように、リッジ６が複数設けられている場合、すなわち１枚状の半導体基板１上に、レーザ光を発する半導体レーザ部（Ｌ１・Ｌ２）が複数設けられている場合であっても、本発明の半導体レーザ素子ＬＤ３では、第２電極１０は、各リッジ６に対応した半導体レーザ層の一面の面積よりも、小さな面積で形成されるようになっている。

つまり、リッジ形成工程で、複数のリッジ６を形成させている場合、第２電極形成工程では、各リッジ６に対応した半導体レーザ層の一面の面積よりも、小さな面積で第２電極１０が形成されるようになっている。

このようにしておけば、上述した効果（半導体レーザ素子ＬＤ１・ＬＤ２での効果と同様の効果）を得られるためである。もちろん、半導体レーザ素子ＬＤ３においても、上述の半導体レーザ素子ＬＤ１・ＬＤ２同様に、第１電極９がリッジ６の天面の全面を覆うことになっているので、電流をリッジ６のストライプ方向の両端まで、十分に供給することができる。

また、半導体レーザ素子ＬＤ３でも、第１電極９が、第２電極１０よりも十分に薄くなっている点、および、第１電極９の膜厚よりも厚膜の第２電極１０が、リッジ６のストライプ方向の両端から一定の距離隔てて形成されるようになっている点は、半導体レーザ素子ＬＤ１・ＬＤ２と同様になっている。

したがって、へき開して素子分離の場合に、第２電極１０が剥がれ落ちる危険性を排除することができる。

また、本発明では、リッジ形成工程で設けられた複数のリッジ６同士を区切る分離溝１２を、半導体レーザ層に形成させる溝形成工程が含まれている。その上、第１電極形成工程では、溝形成工程によって形成された分離溝１２によって区切られた半導体レーザ層の一面に対応して、第１電極９が形成されるようになっている。

これによると、形成された分離溝１２には、第１電極９が形成されないようになる、そのため、各半導体レーザ部（Ｌ１・Ｌ２）同士が電気的に断たれた状態となる。したがって、例えば分離溝１２に第１電極９が形成されたことによって、短絡等が生じ、半導体レーザ素子の素子特性が悪化するような事態は起こりえない。

［実施の形態４］
本発明の第４の実施形態を図４を参照しながら説明する。なお、実施の形態１〜３で用いた部材と同様の機能を有する部材については、同一の符号を付記し、その説明を省略する。そして、変更点を中心説明していく。

第２の実施形態と相違する点は、シングルビーム型の半導体レーザ素子（ＬＤ２）からマルチビーム型の半導体レーザ素子ＬＤ４とした点である。すなわち、共通の（１枚状の）半導体基板１上に、複数の半導体レーザ部（この例では２つの半導体レーザ部（Ｌ１・Ｌ２））を備えるマルチビーム型の（モノシリックタイプの）半導体レーザ素子としたことを特徴としている。

そして、半導体レーザ部Ｌ１・半導体レーザ部Ｌ２は、第２の実施形態で説明してきた構造と同一構造となっている。つまり、半導体レーザ素子ＬＤ４は、第２の実施形態で上述してきた構造（ｐ型電極８）を有する半導体レーザ部Ｌ１・Ｌ２が、１枚状の半導体基板１上に、複数配置されて構成するようになっている。

なお、この例では２つの半導体レーザ部Ｌ１・Ｌ２を備えるようになっているが、３つ以上の半導体レーザ部を配置するように構成されていてもよい。

そして、半導体レーザ素子ＬＤ４では、半導体レーザ部Ｌ１と半導体レーザ部Ｌ２との間に分離溝１２が形成されるようになっている。この間に位置する分離溝１２は、半導体レーザ部Ｌ１と半導体レーザＬ２とを相互に電気的分離させるものである。

なお、この分離溝１２は、上述同様、例えば、半導体レーザ部Ｌ１・Ｌ２に、ｐ型電極８・ｎ型電極１１を形成させる前に、結晶成長させた半導体層のエッチング処理と同時に形成させるようになっている。しかし、分離溝１２は、この形成タイミングや、形成方法（エッチング処理等）に限定されることはない。

例えば、分離溝１２は、ｐ型電極８・ｎ型電極１１の形成前、あるいは、形成後に、エッチング以外のダイシングやレーザ加工などの方法を用いて形成されるようになっていてもよい。

また、この分離溝１２の形成された半導体レーザ素子ＬＤ４では、分離溝１２に第１電極９および第２電極１０が形成されないようにする必要がある。そのため、半導体レーザ素子ＬＤ４での、第１電極９および第２電極１０の形成工程では、例えばリフトオフ法を用いて、選択的に（すなわち各半導体レーザ部Ｌ１・Ｌ２の上面のみに）、電極（第１電極９および第２電極１０）が形成されるようになっている。

以上のような半導体レーザ素子ＬＤ４であれば、上述してきた半導体レーザ素子ＬＤ１〜ＬＤ３に生じる有用な効果と同様の効果を奏じるようになっている。

［実施の形態３・４を応用した形態］
なお、本発明は上記の実施の形態に限定されず、本発明の趣旨を逸脱しない範囲で、種々の変更が可能である。

例えば、上述してきた実施の形態３・実施の形態４では、各半導体レーザ部Ｌ１・Ｌ２の形成工程において、第１電極９および／または第２電極１０（すなわち、第１電極９および第２電極１０の少なくとも一方）は、同一の電極材料を用いて、同時に形成されるようになっている。そのため、製造工程の共通化が図れるといえる。

実施の形態３の変形例、または、実施の形態４の変形例としは、複数の半導体レーザ部Ｌ１・Ｌ２が、互いに異なる発光波長を有するようになっていてもよい。すなわち、発光波長の相違する多波長型のマルチビーム型の半導体レーザ素子であってもよい（例えば、２波長の出力が可能な半導体レーザ素子であってもよい）。

なお、複数の半導体レーザ部Ｌ１・Ｌ２の発光波長が各々異なるようになっている場合であっても、各半導体レーザ部Ｌ１・Ｌ２の形成工程において、上記のように、第１電極９および／または第２電極１０が、同一の電極材料を用いて、同時に形成されるようになっていてもよい。

このようにしておけば、第１電極９および第２電極１０を同一の電極材料を用いて、同時に形成することによって、製造工程の共通化を図ることもできる。一方、各半導体レーザ部Ｌ１・Ｌ２に応じて、第１電極９および第２電極１０を異なる電極材料で形成させることもできる。

なお、いずれの場合であっても、実施の形態３・実施の形態４と、同様の作用効果を得られることはいうまでもない。

また、上述してきた半導体レーザ素子ＬＤ１〜ＬＤ４では、リッジ６上に埋め込み層を必要としない。そのため、部材の削減、製造工程数の削減を図ることができる。また、放熱性に優れた半導体レーザ素子になっているともいえる。

［実施の形態５］
ここで、一例として上述した、複数の半導体レーザ部Ｌ１１・Ｌ１２が、互いに異なる発光波長を有するようになっている半導体レーザ素子ＬＤ５（後述の図７参照）について、図５Ａ〜図５Ｆおよび図６Ｇ〜図６Ｋを用いて説明する。なお、各図面において、便宜上、図示できない部材番号については、他の図面を参照するものとする。

具体的には、赤外に中心波長を有する第１の半導体レーザ部Ｌ１１と、赤色に中心波長を有する第２の半導体レーザ部Ｌ１２を有する２波長タイプの半導体レーザ素子ＬＤ５を製造する工程について説明していく。

〔半導体レーザ素子の製造方法について〕
〈第１回目の結晶成長（第１結晶成長）〉
図５Ａに示すように、まず、半導体基板２１の上に、ＭＯＣＶＤ法を用いて、第１回目の結晶成長を行い（第１段階目の半導体結晶成長工程を行い）、ダブルへテロ用の積層構造（ダブルヘテロ構造）２２を形成させる。

この積層構造２２（第１結晶成長層２２；半導体レーザ層）では、ＡｌＧａＡｓ等からなるｎ型クラッド層２３・ＡｌＧａＡｓ等からなる多重量子井戸型（ＭＱＷ）の活性層２４・ＡｌＧａＡｓ等からなるｐ型クラッド層２５・ｐ型のＧａＡｓ層２６が、この順で、ｎ型のＧａＡｓ等で構成される半導体基板２１上に（すなわち半導体基板２１側から）成膜されるようになっている。

なお、このダブルへテロ用の積層構造２２（第１結晶成長層２２）は、ＭＯＣＶＤ装置内で、連続的な成膜プロセスで形成されるようになっている。また、上述したｎ型のＧａＡｓで構成された半導体基板１は、１００μｍ前後の膜厚に設定されるようになっている。

そして、ダブルへテロ構造を形成させるために、ｎ型クラッド層２３およびｐ型クラッド層２５のバンドギャップエネルギーが、活性層２４のバンドギャップエネルギーよりも大きくなっている。

具体的には、ｎ型クラッド層２３およびｐ型クラッド層２５のＡｌ組成（Ａｌ比率）を、活性層２４のＡｌ組成よりも大きくさせて、バンドギャップエネルギーを大きくさせるようにしている。

なお、活性層２４では、発光のピーク波長（λ１）を赤外領域の７９０ｎｍ前後になるようなＡｌ組成が、選択（設定）されるようになっている。

また、ｐ型クラッド層２５の途中に、リッジ２７の高さを一定にするための、薄いエッチングストッパー層が挿入されるようにしておくことが好ましい。

なお、このエッチングストッパー層としては、ｐ型クラッド層２５のＡｌ組成よりも、十分に低く設定されたＡｌＧａＡｓやＧａＡｓの材料を用いることができる。

〈リッジ（Ｌ１１用リッジ）の形成〉
第１回目の結晶成長が終わると、図５Ｂに示すように、第１の半導体レーザ部Ｌ１１用のリッジ２７の形成が行われる（第１段階目のリッジ形成工程が行われるようになっている）。

このリッジ２７の形成は、エッチング除去すべき領域以外をレジストで覆い、それをエッチャント（エッチング溶液）に浸すことによって行われる。このようなエッチングを行うことで、第１回目の結晶成長によって形成された結晶の一部が除去され、ストライプ状のリッジ２７が形成されるようになっている。

なお、ｐ型クラッド層２５の途中に、薄いエッチングストッパー層を入れておくことにより、リッジ２７の高さを一定にすることができる。

〈第２回目の結晶成長（第２結晶成長）〉
リッジ２７の形成が終わると、図５Ｃに示すように、半導体基板２１の上に（具体的には、ダブルヘテロ構造２２におけるｐ型のＧａＡｓ層２６に）、第２回目の結晶成長を行うようになっている（第２段階目の半導体結晶成長工程が行われるようになっている）。

そして、この第２結晶成長も、第１回目の結晶成長と同様に、ＭＯＣＶＤ法を用いて行われるようになっている。

具体的には、第２結晶成長によって、ｐ型のＧａＡｓ層２６上に、ＡｌＧａＡｓからなるｎ型層２８・ＧａＡｓからなるｎ型層２９の順で積層させた積層構造３０（第２結晶成長層３０；半導体レーザ層）が形成されるようになっている。

なお、ＡｌＧａＡｓからなるｎ型層２８のＡｌ組成は、０．５１よりも大きな値に設定され、この例では０．６５に設定されるようになっている。そして、これらのｎ型層８・ｎ型層２９は、リッジ２７の両側に位置して、電流ブロック層として機能するようになっている。

また、第２回目の結晶成長では、第１回目の結晶成長によって形成された積層構造（ダブルヘテロ構造）２２の結晶劣化を抑制するために、成長温度が、第１回目の結晶成長時の平均的な成長温度よりも低く設定されるようになっている（例えば１００℃程度低く設定されるようになっている）。

そのため、第２回目の結晶成長層（ｎ型層２８・ｎ型層２９）の結晶性は、第１回目の結晶成長層２２（ｎ型クラッド層２３・活性層２４・ｐ型クラッド層２５・ｐ型のＧａＡｓ層２６）よりも低下してしまう。つまり、第２回目の結晶成長層（第２結晶成長層３０）の表面が凸凹になっている。

〈第２回目の結晶成長層の一部除去〉
第２回目の結晶成長が終わると、図５Ｄに示すように、第２の半導体レーザ部Ｌ１２の形成予定領域に位置する積層構造３０（第２結晶成長層３０）の除去（一部除去）が行われる（第１段階目の除去工程が行われるようになっている）。

具体的に、積層構造３０の除去（一部除去）は、除去すべき領域以外をレジストで覆い、それをエッチャントに浸すことによって行われるようになっている。詳説すると、初めに、ＧａＡｓのｎ型層２９のエッチングが行われ、続いてＡｌＧａＡｓのｎ型層２８のエッチングが行われるようになっている。

そして、ＧａＡｓのｎ型層２９のエッチングでは、燐酸系のエッチャントが用いられるようになっている。一方、ＡｌＧａＡｓのｎ型層２８のエッチングでは、ＧａＡｓに対して選択性を有する（選択エッチングできる）塩酸、フッ酸、バッファードフッ酸等の酸系のエッチャントが用いられるようになっている。

つまり、ｎ型層としてのＧａＡｓのｎ型層２９とＡｌＧａＡｓのｎ型層２８とのエッチングでは、別々のエッチャントが用いられるようになっている。

なお、ＡｌＧａＡｓのｎ型層２８は、その下（下層）に位置するｐ型のＧａＡｓ層２６（ＧａＡｓからなるコンタクト層２６）とのエッチング時の選択性を高めるとともに、光学的特性を高めておきたい。そのために、ＡｌＧａＡｓのｎ型層２８では、Ａｌ組成が０．５１よりも大きな値に設定されるようになっている。

以上により、塩酸、フッ酸、バッファードフッ酸等の酸系のエッチャントを用いて、ＡｌＧａＡｓのｎ型層２８が選択的に除去される。すると、第１回目の結晶成長時の最上層にあるｐ型のＧａＡｓ層２６（コンタクト層２６）が露出するようになる。

そして、この露出したｐ型のＧａＡｓ層２６の表面は、第１回目の結晶成長によって形成されるようになっている。したがって、第２回目の結晶成長よりも、高温で行われるようになっている。したがって、ｐ型のＧａＡｓ層２６の結晶性は高く、露出したｐ型のＧａＡｓ層２６の部分は、凸凹の少ない平坦となっている。

〈第１回目の結晶成長層の一部除去〉
続いて、共通のエッチャント（例えば燐酸系のもの）を用いて、ｐ型のＧａＡｓ層２６と、ＡｌＧａＡｓからなるｐ型クラッド層２５・活性層２４・ｎ型クラッド層２３とで構成される層２２（第１回目の結晶成長時に形成した層２２）が、エッチィングによって除去されるようになっている（第２段階目の除去工程が行われるようになっている）。

具体的には、図５Ｅに示すように、半導体基板２１が露出するまで、一度にエッチングし、第１結晶成長層２２を除去するようになっている。なお、このエッチングのとき、第２結晶成長層３０の表面に凸凹が形成されていても、その影響（凸凹）は、先行するエッチング（第２結晶成長層３０の一部除去）によってキャンセルされるようになっている。

したがって、第２の半導体レーザ部Ｌ１２を配置すべき領域の表面（半導体基板２１の表面）は、平坦な状態になる。

〈第３回目の結晶成長（第３結晶成長）〉
続いて、図５Ｆに示すように、ＭＯＣＶＤ法を用いて、半導体基板２１の上に、第３回目の結晶成長を行うようになっている。具体的には、ダブルへテロ用の積層構造３１（第３結晶成長層３１；半導体レーザ層）を形成させるようになっている（第３段階目の半導体結晶成長工程が行われるようになっている）。

そして、この第３結晶成長によって、半導体基板２１上に、ＧａＩｎＰからなるｎ型層３２、ＡｌＧａＩｎＰからなるｎ型クラッド層３３、ＡｌＧａＩｎＰからなる多重量子井戸型（ＭＱＷ）の活性層３４、ＡｌＧａＩｎＰからなるｐ型クラッド層３５、ｐ型のＧａＩｎＰ層３６、およびｐ型のＧａＡｓ層３７が、この順に積層するようになっている。

なお、このダブルへテロ用の積層構造３１（第３結晶成長層３１）は、ＭＯＣＶＤ装置内で、連続的な成膜プロセスで形成されるようになっている。

そして、ダブルへテロ構造とするために、ｎ型クラッド層３３およびｐ型クラッド層３５のバンドギャップエネルギーが、活性層３４のバンドギャップエネルギーよりも大きくなっている。

具体的には、ｎ型クラッド層３３およびｐ型クラッド層３５のＡｌ組成（Ａｌ比率）を、活性層３４のＡｌ組成よりも大きくさせて、バンドギャップエネルギーを大きさせるようにしている。

なお、活性層３４では、発光のピーク波長（λ２）を赤領域の６５５ｎｍ前後になるようなＡｌ組成が選択（設定）されるようになっている。

また、ｐ型クラッド層３５の途中に、リッジ３８（後述の図６Ｈ参照）の高さを一定にするための、薄いエッチングストッパー層が挿入されるようにしておくことが好ましい。

なお、このエッチングストッパー層としては、ｐ型クラッド層３５のＡｌ組成よりも、十分に低く設定されたＡｌＧａＩｎＰやＧａＩｎＰの材料を用いることができる。

〈第３回目の結晶成長層の一部除去〉
続いて、図６Ｇに示すように、第２の半導体レーザ部Ｌ１２として利用する部分以外の第３回目の結晶成長層３１（第３結晶成長層３１）が除去されるようになっている（第３段階目の除去工程が行われるようになっている）。

この除去では、ＧａＡｓおよびＡｌＧａＡｓ用の燐酸系のエッチャントと、ＡｌＧａＩｎＰやＧａＩｎＰ用の臭化水素酸（ＨＢｒ）および塩酸との混合液からなるエッチャントとを、順次用いるようになっている。

そして、この除去工程を経ることで、第１の半導体レーザ部Ｌ１１上に位置する、第３回目の結晶成長に係る層３１（第３結晶成長層３１）が除去されるようになっている。

〈リッジ（Ｌ１２用リッジ）の形成〉
続いて、図６Ｈに示すように、第２の半導体レーザ部Ｌ１２用のリッジ３８が形成されるようになっている（第２段階目のリッジ形成工程が行われるようになっている）。

このリッジ３８の形成は、エッチングすべき領域以外を酸化シリコン等のマスクにて覆い、それをエッチャントに浸すことによって行われるようになっている。このようなエッチングを行うことで、第３回目の結晶成長によって形成された結晶の一部が除去され、ストライプ状のリッジ３８が形成されるようになっている。

なお、ｐ型クラッド層３５の途中に、薄いエッチングストッパー層を入れておくことにより、リッジ３８の高さを一定にすることができる。

〈第４回目の結晶成長（第４結晶成長）〉
リッジ３８の形成が終わると、図６Ｉに示すように、半導体基板２１の上に（具体的には、ダブルヘテロ構造３１におけるｐ型のＧａＡｓ層３７に）、第４回目の結晶成長を行うようになっている（第４段階目の半導体結晶成長工程が行われるようになっている）。

なお、第４結晶成長は、第１〜３回目の結晶成長と同様に、ＭＯＣＶＤ法を用いて行われるようになっている。

そして、具体的には、第４結晶成長によって、ｐ型のＧａＡｓ層３７上に、ＡｌＩｎＰからなるｎ型層３９・ＧａＡｓからなるｎ型層４０の順に積層した積層構造４１（第４結晶成長層４１；半導体レーザ層）が形成されるようになっている。

また、これらのｎ型層３９・ｎ型層４０は、リッジ３８の両側に位置して、電流ブロック層として機能するようになっている。

また、第４回目の結晶成長では、第３回目の結晶成長によって形成された積層構造（ダブルヘテロ構造）３１の結晶劣化を抑制するために、成長温度が、第３回目の結晶成長時の平均的な成長温度よりも低く設定されるようになっている（例えば１００℃程度低く設定されるようになっている）。

〈開口形成〉
次に、図６Ｊに示すように、第１半導体レーザ部Ｌ１１のリッジ２７、および、第２半導体レーザ部Ｌ１２のリッジ３８の頂上部を覆う電流ブロック層（ｎ型層３９・ｎ型層４０）に開口を形成するようになっている（開口形成工程が行われるようになっている）。

〈電極（ｎ型電極・ｐ型電極）形成〉
そして、開口を設けることで、リッジ２７・リッジ３８への電流通路を形成させた後、図６Ｋに示すように、開口を覆うようにして、第１半導体レーザ部Ｌ１１・第２の半導体レーザ部Ｌ１２の各々に、ｐ型電極４２・ｐ型電極４３を設けるようになっている。

また、第１半導体レーザ部Ｌ１１・第２の半導体レーザ部Ｌ１２の構成された半導体基板２１上に、共通となるｎ型電極４４が形成されるようになっている（電極形成工程が行われるようになっている）。

〈素子分離（へき開工程）〉
そして、一枚のウエハに、上記のような工程を経ることによって形成された複数の半導体レーザ部（Ｌ１１・Ｌ１２）を有する半導体レーザ素子ＬＤ５は、スクライブ法等を利用して、バー状に分離されるようになっている。

なお、共振器を構成する一対の面に、反射率を調整するための被膜を形成した後、個々に細分化し、図７の斜視図を示すような、２波長型のモノリシックタイプの半導体レーザ素子ＬＤ５が完成するようになっている。

そして、ｐ型電極４２とｎ型電極４４とに所定の電圧を加えると、電流がリッジ２７の頂上部から注入されるようになり、半導体レーザ部Ｌ１１から、波長λ１のレーザ光が図７の矢印方向（ストライプ方向と同方向）に出射するようになっている。

また、ｐ型電極４３とｎ型電極４４とに所定の電圧を加えると、電流がリッジ３８の頂上部から注入されるようになり、半導体レーザ部Ｌ１２から、波長λ２のレーザ光が図７の矢印方向（ストライプ方向と同方向）に出射するようになっている。

〔半導体レーザ素子の製造方法における種々の特徴について〕
以上のように、本発明の半導体レーザ素子ＬＤ５の製造方法では、複数のリッジ２７・３８の形成される半導体レーザ層を設ける半導体レーザ層形成工程が、各リッジ２７・３８に対応する半導体レーザ層（半導体レーザ部Ｌ１１・Ｌ１２）を形成する半導体レーザ部形成工程を複数含んでいる。

すなわち、半導体レーザ部Ｌ１１を形成させる半導体レーザ部形成工程と、半導体レーザ部Ｌ１２を形成させる半導体レーザ部形成工程とから、半導体レーザ層形成工程が構成されるようになっている。

そして、各半導体レーザ部形成工程は、複数段階の半導体結晶成長工程を含むように構成されている。その上、各段階の半導体結晶成長工程によって形成された半導体レーザ層（例えば、第１結晶成長層２２や第２結晶成長層３０）を除去していく除去工程が、複数含まれるようになっている。

例えば、除去工程は、段階的に複数含まれるようになっており、各除去工程は、各段階の半導体結晶成長工程によって形成された半導体レーザ層（例えば第１結晶成長層２２や第２結晶成長層３０）に対応して、各半導体レーザ層を除去するようになっている。

つまり、各結晶成長層に対応する（すなわち各結晶成長層のみを除去する）除去工程が含まれるようになっている。

上述してきたモノシリックタイプの半導体レーザ素子ＬＤ５では、１枚状の半導体基板２１上に、複数の半導体レーザ部（Ｌ１１・Ｌ１２）を設けるようになっている。そのため、１枚状の半導体基板２１上で、半導体レーザ部（Ｌ１１・Ｌ１２の配設位置を異ならせるようにしている。

すると、１つの半導体レーザ部形成工程を経ることで、１つの半導体レーザ部Ｌ１１を半導体基板２１上に形成させた後、その形成された半導体レーザ部Ｌ１１以外の領域（残存領域）に該当する半導体レーザ層を除去する必要がある。なぜなら、この残存領域に、別の半導体レーザ部Ｌ１２を形成させるためである。

ここで、本発明の半導体レーザ素子の製造方法では、既に形成された半導体レーザ層を段階的に除去するようになっている。具体的には、複数の半導体結晶（例えば第１結晶成長層２２や第２結晶成長層３０）から構成される半導体レーザ層を、各半導体結晶（各結晶成長層）に対応させて除去するようになっている。

つまり、本発明の半導体レーザ素子ＬＤ５の製造方法では、各結晶成長層のみを除去する除去工程が複数含まれ、段階的に半導体レーザ層を除去するようになっている。

このように、段階的な除去を行っていくと、最上層（第２結晶成長層３０）の平滑性の悪影響が、半導体基板２１を表出させる除去工程に至る、前段階の除去工程（第１段階目の除去工程）で解消（キャンセル）されるようになる。つまり、最上層の凸凹等の影響を直接受けないようになる。

したがって、複数回なされる除去工程を経ることで（すなわち第２段階目の除去工程を経て）、表出する半導体基板２１上は、極めて平滑性の高いものとなる。そのため、別の半導体レーザ部Ｌ１２における半導体レーザ層の結晶性は高まり、所望の素子特性を有する半導体レーザ素子ＬＤ５を形成することができる。

［実施の形態５を応用した形態］
なお、本発明は上記の実施の形態に限定されず、本発明の趣旨を逸脱しない範囲で、種々の変更が可能である。

例えば、上記の実施の形態５では第２回目の結晶成長層の一部除去において、第１回目の結晶成長時の最上層（ｐ型のＧａＡｓ層２６）が露出するまでエッチングした後に、第１回目の結晶成長層の一部除去が行われるようになっている。しかし、この工程に限定されるものではない。

例えば、第１回目の結晶成長時の層（第１結晶成長層２２）のうち、最上層以外の層が露出するまでエッチングしてもよい。

すなわち、第１回目の結晶成長時の最上層以外の層が露出するまで、第１結晶成長層２２および第２結晶成長層３０をエッチングして、第２回目の結晶成長時の影響を受けないようにする。

そして、このエッチングで、凸凹の少ない平坦な面を露出させた後、第１回目の結晶成長で成長した残りの結晶成長層（第１結晶成長層２２の残存部）をエッチング除去する。すると、エッチング除去によって露出した半導体基板２１の表面が、凸凹の少ない平坦な面となる。

［その他の実施の形態］
なお、本発明は上記の実施の形態に限定されず、本発明の趣旨を逸脱しない範囲で、種々の変更が可能である。

例えば、実施の形態５で説明したｐ型電極４２・ｐ型電極４３が、実施の形態１〜４で説明してきた２層構造のｐ型電極のようになっていても構わない。

本発明は、例えばＣＤ−Ｒ／ＲＷ、ＤＶＤ−Ｒ／±ＲＷなどの記録媒体に対して情報の記録、再生を行う情報記録再生装置の光源、あるいは光通信用光源として使用される半導体レーザ素子（例えば複数波長のレーザ光を発する半導体レーザ素子やそれに類するモノリシックタイプの半導体レーザ素子）、およびその製造に利用可能である。

Claims (26)

1. 半導体基板上の一方の面に半導体レーザ層を設けるとともに、この半導体レーザ層および上記半導体基板を挟持するように、上記半導体レーザ層側に第１型電極を設ける一方、上記半導体基板側に第２型電極を設けた半導体レーザ素子において、
   上記第１型電極は、第１電極と、この第１電極を覆う第２電極とから構成されていることを特徴とする半導体レーザ素子。
2. 上記半導体レーザ層には、ストライプ状でかつ隆起したリッジが設けられており、
   上記第１電極は、上記リッジの少なくとも天部を覆うように形成される一方、
   上記第２電極は、上記半導体レーザ層の一面の面積よりも、小さな面積で形成されていることを特徴とする請求項１に記載の半導体レーザ素子。
3. 上記第２電極は、上記半導体レーザ層の周端部から離間するように形成されていることを特徴とする請求項２に記載の半導体レーザ素子。
4. 上記半導体レーザ層の周端部から離間している距離は、１０μｍ以上かつ３０μｍ以下であることを特徴とする請求項３に記載の半導体レーザ素子。
5. 上記第１電極の膜厚は、上記第２電極の膜厚よりも薄いことを特徴とする請求項１に記載の半導体レーザ素子。
6. 上記第１電極の膜厚は、１０ｎｍ以上かつ３０ｎｍ以下であることを特徴とする請求項５に記載の半導体レーザ素子。
7. 上記半導体レーザ層には、ストライプ状でかつ隆起したリッジが複数設けられており、
   上記第１電極は、上記リッジの少なくとも天部を覆うように形成される一方、
   上記第２電極は、上記各リッジに対応した半導体レーザ層の一面の面積よりも、小さな面積で形成されていることを特徴とする請求項１に記載の半導体レーザ素子。
8. 上記半導体レーザ層には、上記の複数設けられたリッジ同士を区切る溝が形成されており、
   上記第１電極は、上記溝によって区切られた半導体レーザ層の一面に対応して設けられていることを特徴とする請求項７に記載の半導体レーザ素子。
9. 半導体基板上の一方の面に半導体レーザ層を設けるとともに、この半導体レーザ層および上記半導体基板を挟持するように、上記半導体レーザ層側に第１型電極を設ける一方、
   上記半導体基板側に第２型電極を設けた半導体レーザ素子の製造方法において、
   上記第１型電極は、第１電極と、この第１電極を覆う第２電極とから構成されており、
   この第１型電極の製造工程は、上記第１電極を形成させる第１電極形成工程と、上記第２電極を形成させる第２電極形成工程とから構成されていることを特徴とする半導体レーザ素子の製造方法。
10. 上記半導体レーザ層に、ストライプ状でかつ隆起したリッジを設けるリッジ形成工程が含まれ、
    このリッジ形成工程後に、上記第１電極形成工程を行って、上記第１電極を、上記リッジの少なくとも天部を覆うように形成させる一方、
    上記第２電極形成工程を行って、上記第１電極上に、上記第２電極を、上記半導体レーザ層の一面の面積よりも、小さな面積で形成させることを特徴とする請求項９に記載の半導体レーザ素子の製造方法。
11. 上記第２電極形成工程では、上記半導体レーザ層の周端部から離間するように上記第２電極を形成させていることを特徴とする請求項１０に記載の半導体レーザ素子の製造方法。
12. 上記半導体レーザ層に、ストライプ状でかつ隆起したリッジを複数設けるリッジ形成工程が含まれ、
    このリッジ形成工程後に、上記第１電極形成工程を行って、上記第１電極を、上記リッジの少なくとも天部を覆うように形成させる一方、
    上記第２電極形成工程を行って、上記第１電極上に、上記第２電極を、上記各リッジに対応した半導体レーザ層の一面の面積よりも、小さな面積で形成させることを特徴とする請求項９に記載の半導体レーザ素子の製造方法。
13. 上記リッジ形成工程で設けられた複数のリッジ同士を区切る溝を、上記半導体レーザ層に形成させる溝形成工程が含まれており、
    上記第１電極形成工程では、上記溝形成工程によって形成された溝によって区切られた半導体レーザ層の一面に対応して、第１電極を形成させていることを特徴とする請求項１２に記載の半導体レーザ素子の製造方法。
14. 上記の第１電極および第２電極における、少なくとも一方は、リフトオフ法を用いて形成されていることを特徴とする請求項９に記載の半導体レーザ素子の製造方法。
15. 上記複数のリッジの形成される半導体レーザ層を設ける半導体レーザ層形成工程は、
    各リッジに対応する半導体レーザ層を形成する半導体レーザ部形成工程を複数含んでおり、
    上記の各半導体レーザ部形成工程は、複数段階の半導体結晶成長工程を含むように構成されるとともに、
    各段階の半導体結晶成長工程によって形成された半導体レーザ層を除去していく除去工程が、複数含まれていることを特徴とする請求項１２に記載の半導体レーザ素子の製造方法。
16. 上記の除去工程は、段階的に複数含まれるようになっており、
    各除去工程は、上記の各段階の半導体結晶成長工程によって形成された半導体レーザ層に対応して、各半導体レーザ層を除去するようになっていることを特徴とする請求項１５に記載の半導体レーザ素子の製造方法。
17. 上記の段階的な半導体結晶成長工程では、前段階の半導体結晶成長工程での結晶成長温度よりも、後段階の半導体結晶成長工程での結晶成長温度のほうが低くなっていることを特徴とする請求項１５に記載の半導体レーザ素子の製造方法。
18. 活性層を上下のクラッド層で挟むとともに、上記の上クラッド層の一部にストライプ状のリッジが形成され、このストライプ状のリッジの天面を除くリッジの両側を電流ブロック層で覆ったリッジストライプ型の半導体レーザ素子において、
    上記半導体レーザ素子の上面に、第１電極が形成されるとともに、この第１電極上に第２電極が形成され、
    上記第１電極は、上記第２電極よりも薄くするとともに、少なくとも、上記リッジの天面の全面を覆うように形成され、
    上記第２電極は、上記リッジのストライプ方向の両端から一定の距離隔てて形成されていることを特徴とする半導体レーザ素子。
19. 活性層を上下のクラッド層で挟むとともに、上記の上クラッド層の一部にストライプ状のリッジが形成され、このストライプ状のリッジの天面を除くリッジの両側を電流ブロック層で覆ったリッジストライプ型の半導体レーザ部を、共通の半導体基板上に、複数備えたマルチビーム型の半導体レーザ素子において、
    上記各半導体レーザ部の上面には、第１電極が形成されるとともに、この第１電極上に第２電極が形成され、
    上記第１電極は、上記第２電極よりも薄くするとともに、少なくとも、上記リッジの天面の全面を覆うように形成され、
    上記第２電極は、上記リッジのストライプ方向の両端から一定の距離隔てて形成されていることを特徴とする半導体レーザ素子。
20. 上記複数の半導体レーザ部の間には、半導体レーザ部同士を電気的に分離するための溝が設けられ、
    上記第１電極は、この溝を避けた位置に形成されるようになっていることを特徴とする請求項１９に記載の半導体レーザ素子。
21. 活性層を上下のクラッド層で挟むとともに、上記の上クラッド層の一部にストライプ状のリッジが形成され、このストライプ状のリッジの天面を除くリッジの両側を電流ブロック層で覆ったリッジストライプ型の半導体レーザ素子の製造方法において、
    少なくとも、上記リッジの天面の全面を覆うように、第１電極を形成する第１電極形成工程と、
    上記第１の電極上に、第２電極を形成する第２電極形成工程と、
    上記ストライプ状のリッジと、直交する半導体レーザ素子端面をへき開するへき開工程とを含み、
    上記第１電極形成工程では、上記第１電極を上記第２電極よりも、薄い厚さとなるよう
    に形成する一方、
    上記第２電極形成工程では、第２電極を上記リッジのストライプ方向の両端から、一定の距離隔てて形成することを特徴とする半導体レーザ素子の製造方法。
22. 活性層を上下のクラッド層で挟むとともに、上記の上クラッド層の一部にストライプ状のリッジが形成され、このストライプ状のリッジの天面を除くリッジの両側を電流ブロック層で覆ったリッジストライプ型の半導体レーザ部を、共通の半導体基板上に、複数備えたマルチビーム型の半導体レーザ素子の製造方法において、
    少なくとも、上記各リッジの天面の全面を覆うように、第１電極を形成する第１電極形成工程と、
    上記第１の電極上に、第２電極を形成する第２電極形成工程と、
    上記ストライプ状のリッジと、直交する半導体レーザ素子端面をへき開するへき開工程とを含み、
    上記第１電極形成工程では、上記第１電極を上記第２電極よりも、薄い厚さとなるように形成する一方、
    上記第２電極形成工程では、第２電極を上記リッジのストライプ方向の両端から、一定の距離隔てて形成することを特徴とする半導体レーザ素子の製造方法。
23. 上記複数の半導体レーザ部の間に、半導体レーザ部同士を電気的に分離するための溝を形成する溝形成工程が含まれ、
    上記第１電極形成工程では、上記第１電極を、上記溝を避けた位置に形成させるようになっていることを特徴とする請求項２２に記載の半導体レーザ素子の製造方法。
24. 上記の第１電極形成工程および第２電極形成工程における、少なくとも一方は、リフトオフ法を用いて形成させていることを特徴とする請求項２１に記載の半導体レーザ素子の製造方法。
25. 半導体基板上に、第１回目の結晶成長と第２回目の結晶成長とを含む結晶成長を行い、第１の半導体レーザ部を作成するとともに、
    上記半導体基板上の上記第１の半導体レーザ部の位置する領域とは別の領域での上記第１回目および上記第２回目の結晶成長で成長した結晶を除去した後、
    上記半導体基板上で結晶成長させて、半導体基板上の上記別の領域に、第２の半導体レーザを作成する半導体レーザ素子の製造方法において、
    上記別の領域上の上記第１回目および上記第２回目の結晶成長で成長した結晶を除去する場合に、
    上記第１回目の結晶成長で成長した結晶の層が露出するように、上記第２回目の結晶成長で成長した結晶を除去する第２結晶成長層除去工程と、
    上記第１の結晶成長で成長した結晶を除去する第１結晶成長層除去工程と、
    を含むことを特徴とする請求項２２に記載の半導体レーザ素子の製造方法。
26. 上記第１回目の結晶成長時の成長温度よりも、上記第２回目の結晶成長時の成長温度が低く設定されていることを特徴とする請求項２５に記載の半導体レーザ素子の製造方法。

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