KR101390382B1

KR101390382B1 - 자기 터널 접합 저장 엘리먼트 및 그것의 제조 방법

Info

Publication number: KR101390382B1
Application number: KR1020127028337A
Authority: KR
Inventors: 웨이-촨 첸; 승 에이치. 강
Original assignee: 퀄컴 인코포레이티드
Priority date: 2010-03-29
Filing date: 2011-03-25
Publication date: 2014-04-30
Also published as: JP5710743B2; TWI514638B; WO2011123357A1; TW201143180A; US8981502B2; US20110235217A1; EP2553742A1; KR20130007638A; JP2013524515A; CN102823008A; BR112012023755A2

Abstract

자기 터널 접합(MTJ) 저장 엘리먼트를 형성하기 위한 방법들 및 형성된 MTJ 저장 엘리먼트들이 개시된다. MTJ 저장 엘리먼트는 피닝된 층 스택, 배리어 층 및 프리 층을 갖는 MTJ 스택을 포함한다. 조정 층은 프리 층 상에 형성되어, 프리 층은 프로세스 관련 손상들로부터 보호된다. 상부 전극은 조정 층 상에 형성되고, 조정 층 및 프리 층은 마스크로서 상부 전극을 이용하여 에칭된다. 스페이서 층은 그 후 상부 전극, 조정 층 및 프리 층을 캡슐화하여 형성된다. 스페이서 층 및 MTJ 스택의 나머지 부분들은 에칭된다. 보호용 커버링 층은 스페이서 층 및 MTJ 스택 위에 증착된다. 특히, 조정 층은 포토레지스트 제거 프로세스 동안에 산소 애싱(oxygen ashing)으로부터 프리 층을 보호한다.

Description

자기 터널 접합 저장 엘리먼트 및 그것의 제조 방법 {MAGNETIC TUNNEL JUNCTION STORAGE ELEMENT AND METHOD OF FABRICATING THE SAME}

개시된 실시예들은 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 셀에서 사용가능한 자기 터널 접합(MTJ) 저장 엘리먼트 및 그것의 제조 방법들과 관련된다.

자기저항 랜덤 액세스 메모리(MRAM)는 자성 엘리먼트들을 사용하는 비휘발성 메모리 기술이다. 예를 들어, 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)는 전자들이 박막(스핀 필터)을 통과함에 따라 스핀-분극되는 전자들을 사용한다. STT-MRAM은 스핀 전달 토크 RAM(STT-RAM), 스핀 토크 전달 자화 스위칭 RAM(Spin-RAM), 및 스핀 모멘텀 전달 RAM(SMT-RAM)로서 또한 공지된다.

도 1은 종래의 STT-MRAM 비트 셀(100)을 예증한다. STT-MRAM 비트 셀(100)은 자기 터널 접합(MTJ) 저장 엘리먼트(105), 트랜지스터(101), 비트 라인(102) 및 워드 라인(103)을 포함한다. MTJ 저장 엘리먼트는 예를 들어, 적어도 2개의 강자성 층들(피닝된 층 및 프리 층)로 형성되며, 강자성 층들 각각은 얇은 비-자성 절연 층(터널링 배리어)에 의하여 분리되는 자계 또는 분극을 홀딩할 수 있다. 2개의 강자성 층들로부터의 전자들은 강자성 층들에 인가되는 바이어스 전압 하의 터널링 효과로 인하여 터널링 배리어를 침투할 수 있다. 피닝된 층 및 프리 층의 극성이 실질적으로 정렬되거나 대향되도록, 프리 층의 자성 분극은 반전될 수 있다. MTJ를 통한 전기 경로의 저항은 피닝된 층 및 프리 층의 분극들의 정렬에 따라 변화될 것이다. 저항의 이러한 변화(variance)는 비트 셀(100)을 프로그래밍하고 판독하는데 사용될 수 있다. STT-MRAM 비트 셀(100)은 또한 소스 라인(104), 감지 증폭기(108), 판독/기록 회로(106) 및 비트 라인 기준(107)을 포함한다. 본 기술분야의 당업자는 메모리 셀(100)의 동작 및 구성이 단지 일예로서 제공되는 것을 인지할 것이다.

도 2a-c를 참조하여, 종래의 MTJ 저장 엘리먼트들은 일반적으로 먼저 하부(bottom) 고정 층을 패터닝하는 단계, 단일 다마신을 형성하는 단계, 터널링 배리어/프리 층/상부 전극 스택을 증착하는 단계, 및 화학 기계적 연마(CMP) 단계를 수행하는 단계에 의하여 형성된다. 부가적인 세부사항들은 예를 들어, M. Hosomi 등에 의한, A Novel Nonvolatile Memory with Spin Transfer Torque Magnetoresistive Magnetization Switching: Spin-RAM(IEDM 컨퍼런스(2005)의 회의록)에서 제공되며, 그것은 전체가 본 명세서에 참조로서 통합된다.

예를 들어, 도 3에 도시되는 바와 같이, 종래의 MTJ 저장 엘리먼트들은 일반적으로 Si 기판과 같은 하부 전극(302) 상에 형성된다. 하나 또는 그 초과의 시드(seed) 층들(미도시)이 하부 전극(302) 상에 형성될 수 있다. 먼저 반강자성(AFM) 층(304)이 하부 전극(302) 상에 형성되고, 그 후 제1 강자성 층이 AFM 층의 상부(top) 상에 형성된다. 제1 강자성 층은 고정 자화로 "피닝"되어, 피닝된 층을 형성한다. 피닝된 층은 하나 또는 그 초과의 층들, 예컨대, 하부 피닝된 층(306), 루테늄과 같은 비자성 금속으로 통상적으로 형성되는 커플링 층(308), 및 상부 피닝된 층(310)을 포함할 수 있다. 터널링 배리어 층(312)은 피닝된 층의 상부 상에 금속 산화물과 같은 절연체로 형성된다. 프리 층(314)은 터널링 배리어(312)의 상부 상에 직접 제2 강자성 층으로 형성된다. 상부 전극 또는 하드마스크 층(316)(예를 들어, 탄탈룸)은 프리 층(314)의 상부 상에 형성된다.

다음으로, MTJ 스택(300)은 진공에서 자기 어닐링 프로세스로 처리된다. 패턴은 그 후 리소그래피 기법을 사용하여 MTJ 스택에 적용된다. 포토레지스트(도 3에는 미도시)는 하드마스크 층(316)의 상부 상에 형성된다. 패터닝된 셀 크기는 최종 크기보다 더 클 수 있다. 전술한 층들 각각은 하나 또는 그 초과의 층들 또는 필름들로 구성될 수 있다.

다음으로, MTJ 스택(300)은 반응성 이온 에칭과 같은 에칭 프로세스를 사용하여 에칭된다. 에칭 프로세스는 포토레지스트의 크기를 트리밍(trimming)하는 단계, 하드마스크(316)를 패터닝하는 단계, 포토레지스트를 제거하는 단계, 프리 층(314)을 에칭하는 단계, 배리어 층(312)을 에칭하는 단계, 피닝된 층들(306, 308 및 310)을 에칭하는 단계, 및 피닝 층 AFM(304)을 에칭하는 단계를 포함한다. 다음으로, MTJ 저장 엘리먼트 및 층간 유전체(ILD) 절연체 층(318)을 보호하기 위하여 패시베이션 층이 증착된다. MTJ와 ILD 사이에 접착력을 증진시키고 MTJ를 보호하기 위하여 낮은 증착 온도와 함께 조합 스택이 필요할 수 있다. 최종적으로, 평탄화 및 금속화가 수행된다.

MTJ 스택(300)은 에칭 프로세스 동안의 에칭 부산물들의 재증착으로 인하여 손상에 영향받기 쉽다. 포토레지스트의 제거를 수반하는 단계는 산소 애싱(oxygen ashing)과 같은 프로세스들을 포함할 수 있다. 산소 애싱은 포토레지스트 제거 프로세스 동안 하드마스크 층(316)에 대한 손상을 야기할 수 있다. 산소 애싱은 또한 프리 층(314)의 측벽들의 상단 부분들(320)에 대한 손상을 야기할 수 있다. 상기 설명된 바와 같이, 에칭 프로세스는 MTJ 스택(300)의 상부에서의 하드마스크 층(316)을 에칭하는 단계에서부터 스택의 하부에서의 피닝된 층들을 에칭하는 단계로 진행된다. 에칭 프로세스가 MTJ 스택 아래로 더 깊게 진행됨에 따라, 프리 층(314)의 측벽들(322)에 대하여 손상이 야기될 수 있다. 에칭 프로세스가 추가로 스택 아래로 진행됨에 따라, 배리어 층(312)의 측벽들의 상단 부분들(324) 및 하단 부분들(326)이 또한 영향을 받을 수 있다.

에칭 부산물들 중 일부는 도전성일 수 있기 때문에, 그러한 에칭 부산물들의 재증착으로 인한 MTJ의 측벽들에 대한 손상들은 누설(leakage) 경로들을 초래할 수 있고, 이에 의하여 MTJ의 자기 저항(MR) 비를 감소시킬 수 있다. 이러한 프로세스 관련 손상들은 현저히 낮은 수율들을 초래할 수 있다. 제조 프로세스 동안 야기되는 손상들로부터 MTJ들을 보호하는 기법들이 필요하다.

본 발명의 예시적인 실시예들은 MTJ 저장 디바이스들을 형성하기 위한 방법들 및 그로부터 형성된 디바이스들에 관한 것이다. MTJ 저장 엘리먼트들은 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 셀들 및 다양한 다른 전기 디바이스들에 포함될 수 있다.

예를 들어, 예시적인 실시예는 프리 층, 배리어 층 및 피닝된 층을 갖는 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법을 포함할 수 있으며, 상기 방법은: 프리 층 상에 조정 층을 형성하는 단계; 조정 층 상에 상부 전극을 형성하는 단계; 상부 전극을 패터닝하고 에칭하는 단계; 마스크로서 상부 전극을 이용하여 조정 층 및 프리 층을 에칭하는 단계; 스페이서 층으로 상부 전극의 적어도 일부, 프리층 및 조정 층을 캡슐화하는 단계; MTJ의 배리어 층 및 피닝된 층을 에칭하는 단계; 및 스페이서 층, 배리어 층 및 피닝된 층 위에 보호용 커버링 층을 증착하는 단계를 포함한다.

다른 실시예는 프리 층, 배리어 층 및 피닝된 층을 포함하는 MTJ 스택; 프리 층 상에 형성되는 조정 층; 조정 층 상에 형성되는 상부 전극; 상부 전극의 적어도 일부, 프리 층 및 조정 층을 캡슐화하는, 스페이서 층; 및 MTJ 스택 및 스페이서 층 상에 형성되는 보호용 커버링 층을 포함하는, 자기 터널 접합(MTJ) 저장 엘리먼트를 포함할 수 있다.

다른 실시예는 프리 층, 배리어 층 및 피닝된 층을 갖는 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법을 포함할 수 있으며, 상기 방법은: 프리 층 상에 조정 층을 형성하기 위한 단계; 조정 층 상에 상부 전극을 형성하기 위한 단계; 상부 전극을 패터닝하고 에칭하기 위한 단계; 마스크로서 상부 전극을 이용하여 프리 층 및 조정 층을 에칭하기 위한 단계; 스페이서 층으로 상부 전극의 적어도 일부, 프리 층 및 조정 층을 캡슐화하기 위한 단계; MTJ의 배리어 층 및 피닝된 층을 에칭하기 위한 단계; 및 스페이서 층, 배리어 층 및 피닝된 층 위에 보호용 커버링 층을 증착하기 위한 단계를 포함한다.

다른 실시예는, 제1 분극을 홀딩하기 위한 제1 자성 수단, 터널링 전류의 흐름을 인에이블시키기 위한 제1 절연 수단, 및 가역성인 제2 분극을 홀딩하기 위한 제2 자성 수단을 포함하는, MTJ 스택; 프로세스 관련 손상으로부터 제2 자성 수단의 상단 부분 및 측벽 부분을 보호하기 위한 제1 보호 수단 ― 상기 제1 보호 수단은 제2 자성 수단의 상단 부분 및 측벽 부분을 따라 배치됨 ― ; 및 프로세스 관련 손상으로부터 제1 절연 수단 및 제1 자성 수단을 보호하기 위한 제2 보호 수단 ― 상기 제2 보호 수단은 제1 절연 수단 및 제1 자성 수단과 접촉함 ― 을 포함하는, 자기 터널 접합(MTJ) 저장 엘리먼트를 포함한다.

첨부 도면들은 본 발명의 실시예들에 대한 설명을 돕기 위하여 제시되며, 실시예들의 제한이 아니라 단지 실시예들의 예증을 위해서만 제공된다.

도 1은 종래의 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 셀 어레이를 예증한다.
도 2a는 종래의 STT-MRAM 셀의 단면도이다.
도 2b는 도 2a에 따른 종래의 STT-MRAM 셀의 일부를 확대한 것이다.
도 2c는 도 2a에 따른 종래의 MTJ 셀을 확대한 것이다.
도 3은 프로세스 관련 손상에 영향받기 쉬운 MTJ 스택의 부분들을 예증하는, 종래의 MTJ 스택의 개략적인 단면도이다.
도 4는 프로세스 관련 손상으로부터 MTJ 스택을 보호하기 위한 종래의 기법들을 예증한다.
도 5a-d는 제조의 초기 스테이지들 동안 예시적인 MTJ 스택의 개략적인 단면도들이다.
도 6a-d는 제조의 중간 스테이지들 동안에 예시적인 MTJ 스택의 개략적인 단면도들이다.
도 7a-d는 제조의 최종 스테이지들 동안에 예시적인 MTJ 스택의 개략적인 단면도들이다.
도 8은 예시적인 방법들을 예증하는 흐름도이다.

본 발명의 양상들이 발명의 특정 실시예들과 관련되는 하기의 설명 및 관련 도면들에 개시된다. 대안적인 실시예들이 본 발명의 범위를 벗어나지 않고 고안될 수 있다. 부가적으로, 본 발명의 잘 알려진 엘리먼트들은 상세히 설명되지 않을 것이거나 또는 발명의 관련된 세부사항들을 모호하게 하지 않도록 생략될 것이다.

"예시적인"이라는 단어는 본 명세서에서 "예, 사례, 또는 예증의 역할을 하는 것"을 의미하도록 사용된다. "예시적인" 것으로서 본 명세서에 설명되는 임의의 실시예는 반드시 다른 실시예들에 대해 선호되거나 바람직한 것으로서 해석될 필요는 없다. 유사하게, "본 발명의 실시예들" 이라는 용어는 본 발명의 모든 실시예들이 논의된 피처, 장점 또는 동작 모드를 포함하도록 요구하지는 않는다. 본 명세서에 사용되는 용어는 단지 특정 실시예들만을 설명하기 위한 것이며, 본 발명의 실시예들을 제한하는 것으로 의도되지 않는다.

본 명세서에서 사용되는 바와 같이, 단수형들("a", "an" 및 "the")은 문맥이 명백히 달리 표시하지 않는 한, 복수형들을 마찬가지로 포함하도록 의도된다. 본 명세서에서 사용될 때, 용어들 "포함한다(comprises, includes)" 및/또는 "포함하는(including, comprising)"은 진술된 피쳐들, 정수들, 단계들, 동작들, 엘리먼트들 및/또는 컴포넌트들의 존재를 명시하지만, 하나 또는 그 초과의 다른 피쳐들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들 및/또는 이들의 그룹들의 존재 또는 부가를 배제시키지 않는 것이 추가로 이해될 것이다.

개시된 실시예들은 종래의 방법들로, 프로세스 관련 손상들로부터 하드마스크 층(316), MTJ 스택(300)의 측벽들, 그리고 특히 프리 층(314)의 측벽들(322) 및 상단 부분들(320), 그리고 터널링 배리어(312)의 각각 상단 및 하단 부분들(324 및 326)을 보호하는 것이 어려울 수 있다는 점을 인지한다. 현존하는 기법들은 적어도 상기 설명된 프로세스 관련 손상들의 전부로부터 MTJ들을 보호하기 위한 효율적인 해법을 제공하지 않는다. 예를 들어, Assefa 등에 의한 "Utilizing Sidewall Spacer Features to Form Magnetic Tunnel Junctions in an Integrated Circuit"라는 제목의 미국 특허 출원 공보 공개 번호 US 2008/0211055 Al(2008)는, 하다 못해(at least) 도 4에 예증되는 잠재적 손상들에 대한 효율적인 해결책을 제공하지 못한다.

도 4에 도시되는 바와 같이, 종래 기술 기법의 프리 층(120)의 상단 부분들(320)은 노출되어, 포토레지스트(150)의 제거 및 하드마스크(140)의 에칭의 프로세스들 동안에 손상된다. Assefa 등에 설명된 측벽 스페이서(160S)는, 알려진 대로라면 에칭 프로세스 동안에 하드마스크 층(140) 상의 부산물 재증착으로 인한 손상을 방지하도록 돕는 테이퍼링된(tapered) 마스킹 피처를 생성한다. 그러나 도 4에 도시된 바와 같이, 측벽 스페이서 형성은 프리 층(120)의 상단 부분들(320)을 손상으로부터 보호하기에 충분하지 않다. 추가로, Assefa 등은 MTJ 스택의 에칭 동안 손상으로부터 프리 층(120)의 측벽들(322) 및 배리어(130)의 측벽들(402) 그리고 피닝된 층들(110)을 보호하기 위한 어떠한 해법도 제공하지 않는다.

본 명세서에 논의된 예시적인 실시예들은 바람직하게 MTJ 스택이 적어도 상기 설명된 프로세스 관련 손상들로부터 보호되도록 허용하고, 이에 의하여 MTJ들의 제조에 있어 높은 수율을 발생시킨다. 예를 들어, 조정 층은 프리 층(314)과 하드마스크 층(316) 사이에 도입되어, 포토레지스트 제거 동안 산소 애싱으로 인한 손상으로부터 프리 층을 보호한다. 또한, 실시예들에 따라, 피닝된 층 스택 및 터널링 배리어(312)의 에칭 프로세스 동안 프리 층(314)의 측벽들을 보호하기 위하여 하나 또는 그 초과의 스페이서 층들이 형성된다. 게다가, 실시예들에 따라, 에칭 프로세스 이후에 MTJ를 보수하고 자연적 산화로부터 패터닝된(에칭된) MTJ를 보호하기 위하여 커버링 층이 형성된다.

부가적으로, 실시예들에 따라, MTJ의 터널링 배리어는 애시(ash) 및 세정 프로세스에 노출되지 않는다. 또한, 종래의 기법들에 비해, 실시예들은 더 큰 평면 영역(MTJ 스택의 평면도에서 평면을 따르는 영역)의 피닝된 층을 제공하며, 이는 프리 층(314) 상에 피닝된 층의 표유 전계(stray field) 영향력을 감소시킨다.

도 5-7을 참조하여, 프로세스 관련 손상들을 감소시키는 MTJ들을 효율적으로 제조하는 방법의 예시적인 실시예들이 이제 설명될 것이다.

도 5a-d는 예시적인 실시예에 따른, 프리 층(514)과 하드마스크 층(상부 전극)(516) 사이에 배치되는(interspersed) 조정 층(515)을 갖게 형성된 자기 터널 접합의 개략도를 도시한다. 조정 층(515)은 본 명세서에서 이전에 설명된 바와 같이, MTJ의 제조 프로세스에서 프리 층(514)의 형성 단계 이후에 그리고 하드마스크 층(516)의 형성 단계 이전에 형성된다. 조정 층(515)의 바람직한 역할들은 포토레지스트(528) 제거 프로세스 동안 산소 애싱으로부터 그리고 하드마스크 층(516)의 에칭 동안 에칭 부산물들의 재증착으로부터 프리 층(514)을 보호하는 것을 포함한다. 조정 층(515)은 바람직하게 높은 산화 전위를 갖는 물질들로 형성될 수 있어, 상기 물질들이 산소와의 상호작용 시 산화물을 용이하게 형성할 수 있다. 조정 층(515)을 형성하기 위하여 사용될 수 있는 물질들의 예들은 AlOx, MgO, Al, Mg, Si, Pt, Ti, Tb, Gd, Zr, Ir, Cr, Cu, Mn, Mo, Ta, Hf 및 Ru를 포함한다.

도 5a-d에 도시된 바와 같이, 보호용 조정 층(515)은 프리 층(514)의 상부 상에 형성된다. 포토레지스트 층(528) 및 하드마스크 층(516)은 그 후 도 5a에 도시된 바와 같이 에칭 프로세스를 사용하여 패터닝된다. 에칭 프로세스는 CF₄, 불소-기반 가스들(fluorine-base gases) 또는 염소-기반 가스들(chlorine-base gases)과 같은 화학 물질(chemical)들을 포함할 수 있다. 다음 단계는 도 5b에 도시된 바와 같이 산소 애싱과 같은 프로세스를 사용하는 포토레지스트 층(528)의 제거를 포함한다. 조정 층(515)은 상기 설명된 바와 같이 패터닝 및 산소 애싱의 프로세스 단계들 동안 손상으로부터 프리 층(514)을 보호한다. 도 5c에 도시된 바와 같이 조정 층(515) 및 프리 층(514)은 그 후 패터닝된다. 패터닝 프로세스는 CH₃OH, CO/NH₃ 또는 염소-기반 가스들과 같은 화학 물질들의 사용을 포함할 수 있다. 도 5d는 상기 설명되고 도 5a-c에 예증된 바와 같은 프로세싱 단계들을 거친 MTJ 스택(500)을 예증한다. MTJ 스택의 다양한 층들이 단지 예증을 위해 제공되며 제한을 위하여 제공되지 않음이 인지될 것이다. 부가적인 층들이 부가될 수 있고 및/또는 층들이 제거되거나 조합될 수 있으며, 그리고 예증된 것과 상이한 물질들을 포함할 수 있다.

다음으로, 도 6a에 도시된 바와 같이, 하나 또는 그 초과의 스페이서 층들(602, 604) 및 패시베이션 층(606)이 MTJ 스택(500) 상에 형성된다. MTJ 스택(500)의 상부 상에 형성되는 2개의 스페이서 층들을 포함하는 예시적인 실시예에 따라, 2개의 스페이서 층들(602 및 604)은 동일한 물질 또는 상이한 물질들로 형성될 수 있다. 단일 스페이서 층(예를 들어 602), 및 듀얼 스페이서 층들(예를 들어 602 및 604)을 포함하는 실시예들은 본 개시물의 하기의 섹션들에서 추가로 논의될 것이다. 패시베이션 층(606)은 스페이서 층들(602, 604)의 상부 상에 형성된다. 패시베이션 층(606)은 SiN과 같은 물질로 형성될 수 있고, 스페이서 층들(602 및 604)의 측벽들의 두께를 향상시키는 장점들을 제공할 수 있으며, 또한 에칭과 같은 프로세스 단계들 동안에 스페이서 층들(602 및 604)을 보호할 수 있다. 초기에, 도 6에 예증되는 예시적인 실시예에서 스페이서 층들(602, 604) 및 패시베이션 층(606)이 하드마스크 층(516) 및 프리 층(514) 주변에 보호용 층을 형성하는 것을 유념해야 한다. 도 4에 예증되는 종래 기술의 스페이서(160S)는 프리 층(514)의 측벽들(322)에 대한 보호용 층을 제공하지 않는다.

다음으로, 도 6a의 실시예는 CF₄ 에칭, 불소-기반 가스를 사용하는 에칭, 또는 염소-기반 가스를 사용하는 에칭과 같은 프로세스를 사용하여 에칭 처리된다. 초기에, 스페이서 층들(602, 604) 및 패시베이션 층(606)은 도 6b에 예증되는 바와 같이, 이 프로세스 동안에 하드마스크 층(516), 조정 층(515) 및 프리 층(514)의 측벽들을 보호한다. CF₄ 에칭과 같은 프로세스를 사용하는 패시베이션 층(606) 및 스페이서 층들(602 및 604)의 추가적 패터닝 시, 스페이서 층들(602 및 604)은 도 6c에 도시된 바와 같이, 하드마스크 층(516), 조정 층(515) 및 프리 층(514)의 측벽들 주위에 보호용 층들로서 남아있다. 배리어 층(512), 피닝된 층 스택 및 반강자성 층(504)은 그 후 도 6d에 도시된 바와 같이, MTJ 스택(600)을 형성하기 위하여 CH3OH 에칭, CO/NH3 에칭, 또는 염소-기반 가스를 사용한 에칭과 같은 에칭 프로세스를 사용하여 패터닝된다. 본 기술분야의 당업자들은 프리 층(514)이 상기 설명된 프로세스 단계들 동안에 프로세스 관련 손상들로부터 보호됨을 인지할 것이다.

스페이서 층들(602 및 604)이 상기 설명되는 에칭 프로세스 동안에 프리 층(514)의 측벽들 주위에 보호용 층들로서 남아있기 때문에, 에칭 후, 터널링 배리어(512), 피닝된 층 스택 및 AFM 층(504)의 평면 영역들은 도 6d에 예증되는 바와 같이 적어도 프리 층(514)의 평면 영역들보다 더 클 수 있다. 따라서, 본 기술분야의 당업자들은 배리어 층(512)의 상단 및 하단 부분들(324 및 326)이 손상으로부터 보호되고, CH₃OH 에칭 프로세스에 의하여 영향을 받지 않음을 인지할 것이다. 다른 어레인지먼트(arrangement)들이 가능하나, 도 6d의 예증된 실시예들은 향상된 자기 안정성과 같은 부가적인 장점들을 제공할 수 있다. 추가로, 피닝된 층들의 평면 영역들이 커질수록, 프리 층(514) 상의 표유 전계들의 영향력은 더 작아진다. 프리 층(514)의 평면 영역은 MTJ 스택(600)의 유효 저항 특징들을 제어한다. 따라서, 설사 있다 하더라도, (더 큰 평면 영역인) 터널링 배리어(512) 및 피닝된 층 스택의 측벽들에 대한 프로세스 관련 손상들은 MTJ 스택(600)의 적절한 기능에 크게 영향을 미치지 않는다.

상기 언급된 바와 같은 예시적인 실시예는 상이한 물질들로 형성되는 2개의 스페이서 층들(602 및 604)을 포함할 수 있다. "내부" 스페이서 층(602)은 금속으로 형성될 수 있고, 금속은 자성 또는 비-자성일 수 있다. 따라서 금속성 물질로 형성되는 스페이서 층(602)은 바람직하게 에칭 후에 프리 층(514)의 측벽들(322)을 보수하는 기능을 할 수 있다. "외부" 스페이서 층(604)은 절연체로 형성될 수 있고, 바람직하게 에칭 프로세스들 동안에 프리 층(514)의 측벽들(322)을 보호하는 기능을 할 수 있다. 금속성 내부 스페이서 층(602) 및 절연체 외부 스페이서 층(504)을 포함하는 그러한 "듀얼" 스페이서 구조는 스위칭 균일성을 추가로 향상시키고, MTJ의 열적 안정성을 향상시킬 수 있다.

듀얼 스페이서 실시예의 내부 스페이서 층(602)은, CoFeB, CoFe, NiFe, Co, Fe, Ni, TbFe, TbCo, TbCoFe, GdFe, GdCo, FePt, CoPt 및 CoCrPt와 같은 자성 금속들 및 Al, Mg, Si, Pt, Ti, Tb, Gd, Zr, Ir, Cr, Cu, Mn, Mo, Ta, Hf 및 Ru와 같은 비-자성 금속들로 형성될 수 있다. 듀얼 스페이서 실시예의 외부 스페이서 층(604)은 SiNx, SiOx, SiON, AlOx, MgO, TaOx 및 TiOx와 같은 절연체 물질들을 포함할 수 있다.

또 다른 예시적 실시예는 동일한 물질로 형성되는 다수의 스페이서 층들 또는 단일 스페이서 층(예를 들어 602)을 포함할 수 있다. 단일 스페이서 층을 포함하는 방법은, 적어도 종래의 스페이서 층(예를 들어 도 4의 160S)은 프리 층(514)의 측벽들(322)을 보호하지 않는데 반해, 스페이서 층이 프리 층(514)의 측벽들(322)로 연장되어 그것을 완전히 커버한다는 점에서 종래 기술을 능가하는 개선을 포함한다. 상기 설명된 바와 같은 단일 스페이서 층은 조정 층(515)과 동일한 물질로 형성될 수 있다.

프로세스는 도 7a에 도시된 바와 같이, 계속될 수 있고, MTJ 스택(600) 위에 커버링 층을 증착하는 단계를 포함한다. 커버링 층은 패시베이션 층(606)과 유사하며, SiN, SiON, MgO, TaOx 및 AlOx와 같은 물질들로 형성될 수 있다. 커버링 층의 기능은 에칭된 MTJ 스택(600) 주위에 보호용 및 보수 커버를 제공하는 것이다. ILD 층(718)은 도 7b에 도시된 바와 같이 커버링 층(702)의 상단 상에 증착된다. 다음 단계는 도 7c에 도시된 바와 같이, 상부 전극 또는 하드마스크 층(516)이 금속성 층에 연결되는 것을 가능하게 하기 위하여 ILD 층(718) 및 커버링 층(702)을 평탄화하고 에치 백(etch back)하는 단계를 포함한다. 금속화가 다음으로 수행되고, 여기서 금속 층(704)은 MTJ 스택의 상부 상에 증착되어, 금속 층(704)이 상부 전극 또는 하드마스크 층(516)과 접촉한다. 상기 프로세스 단계들의 결과로서 유도되는 MTJ 스택(700)은 도 7d에 예증된다.

예시적인 방법에 따라, MTJ 제조의 종래의 방법들에 대해 공통되는 프로세스 관련 손상들이 감소된 또는 프로세스 관련 손상들이 없는 MTJ 저장 엘리먼트가 제조될 수 있다. 상기 설명되는 바와 같이, 예시적인 실시예들은 바람직하게 배리어 층(512)의 상단 및 하단 부분들(324 및 326) 및 프리 층(514)의 측벽들(322) 및 측벽들의 상단 부분들(320)을 에칭 프로세스들 동안 손상으로부터 보호한다. 일반적으로, 예시적인 실시예들은 제조 동안에 프로세스 관련 손상들로부터 MTJ 스택(700)을 보호한다.

부가적으로, 실시예들에 따라, 배리어 층(512)의 평면 영역, 피닝된 층 스택 및 하부 전극 또는 AFM 층(504)이 프리 층(514)의 평면 영역보다 더 크고, 이는 MTJ의 동작에 대한 표유 전계들에 의한 감소된 영향력 및 향상된 자기 안정성을 제공한다.

실시예들은 본 명세서에 개시된 프로세스들, 기능들 및/또는 알고리즘들을 수행하기 위한 다양한 방법들을 포함한다는 것이 인지될 것이다. 예를 들어, 도 8에 예증된 바와 같이, 실시예는 프리 층, 배리어 층 및 피닝된 층을 갖는 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법을 포함할 수 있다. 방법은 상기 논의된 바와 같이 프리 층을 보호하기 위하여 프리 층 상에 조정 층을 형성하는 단계(블록(802))를 포함할 수 있다. 상부 전극이 조정 층 상에 형성될 수 있다(블록(804)). 상부 전극은 패터닝되고 에칭될 수 있다(블록(806)). 조정 층 및 프리 층은 마스크로서 상부 전극을 이용하여 에칭될 수 있다(블록(808)). 조정 층 및 프리 층 및 상부 전극의 적어도 일부는 스페이서 층으로 캡슐화될 수 있다(블록(810)). MTJ의 피닝된 층 및 배리어 층은 에칭될 수 있다(블록(812)). 그 후, 보호용 커버링 층은 (이미 조정 층 및 프리 층을 커버하는)스페이서 층, 배리어 층 및 피닝된 층(그리고 MTJ 스택의 임의의 나머지 층들) 위에 증착될 수 있다(블록(814)).

본 명세서에 설명된 MTJ 저장 엘리먼트들을 포함하는 메모리 디바이스들은 이동 전화, 휴대용 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛, 개인용 데이터 단말들(PDAs)과 같은 휴대용 데이터 유닛들, GPS 인에이블된 디바이스들, 내비게이션 디바이스들, 셋탑 박스들, 음악 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 미터 판독 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 리트리브(retrieve)하는 임의의 다른 디바이스, 또는 이들의 임의의 조합 내에 포함될 수 있다는 것이 인지될 것이다. 따라서, 본 개시물의 실시예들은 본 명세서에 개시된 바와 같은 MTJ 저장 엘리먼트들을 갖는 메모리를 포함하는 활성 집적 회로를 포함하는 임의의 디바이스에서 적절히 이용될 수 있다.

추가로, 다양한 메모리 디바이스들이 본 명세서에 개시된 바와 같은 MTJ 저장 엘리먼트들의 어레이를 포함할 수 있다는 것이 인지될 것이다. 부가적으로, 본 명세서에 개시되는 MTJ 저장 엘리먼트들은 논리 회로들과 같은 다양한 다른 애플리케이션들에서 사용될 수 있다. 따라서, 전술한 개시물의 부분들은 독립형 MTJ 저장 엘리먼트를 논의하나, 다양한 실시예들이 MTJ 저장 엘리먼트가 집적되는 디바이스들을 포함할 수 있다는 것이 인지될 것이다.

전술된 디바이스들 및 방법들은 컴퓨터 판독가능 매체 상에 저장되는 GDSII 및 GERBER 컴퓨터 파일들로 설계될 수 있고 구성될 수 있다. 이들 파일들은 결국 이들 파일들에 기반하여 디바이스들을 제조하는 제조 처리자(fabrication handler)들에게 제공된다. 결과적인 물품들은, 이 후 반도체 다이로 컷팅되고 반도체 칩으로 패키징되는 반도체 웨이퍼들이다. 칩들은 그 후 상기 설명된 디바이스들에서 이용된다.

따라서, 실시예들은 프로세서에 의하여 실행될 때 프로세서 및 임의의 다른 협력 엘리먼트들을 명령들에 의하여 제공되는 바와 같은 본 명세서에 설명된 기능들을 수행하기 위한 머신으로 변환하는 명령들을 구현하는 기계-판독가능 매체 또는 컴퓨터-판독가능 매체를 포함할 수 있다.

전술한 개시물은 예증적 실시예들을 도시하나, 첨부된 청구항들에 의하여 정의되는 바와 같은 본 발명의 범위를 벗어나지 않고 다양한 변화들 및 변형들이 본 명세서에서 이루어질 수 있다는 것이 유념되어야 한다. 본 명세서에 설명된 실시예들에 따른 방법 청구항들의 기능들, 단계들 및/또는 동작들은 임의의 특정 순서로 수행될 필요는 없다. 게다가, 실시예들의 엘리먼트들이 단수형으로 설명되거나 청구될 수 있더라도, 단수형에 대한 제한이 명시적으로 진술되지 않는 한, 다수가 고려된다.

Claims

프리 층, 배리어 층 및 피닝된 층을 갖는 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법으로서,
상기 프리 층 상에 조정 층을 형성하는 단계;
상기 조정 층 상에 상부 전극을 형성하는 단계;
상기 상부 전극을 패터닝하고 에칭하는 단계;
마스크로서 상기 상부 전극을 이용하여 상기 조정 층 및 상기 프리 층을 에칭하는 단계;
스페이서 층으로 상기 상부 전극의 적어도 일부, 상기 프리층 및 상기 조정 층을 캡슐화하는 단계;
상기 MTJ의 상기 배리어 층 및 피닝된 층을 에칭하는 단계; 및
상기 스페이서 층, 배리어 층 및 피닝된 층 위에 보호용 커버링 층을 증착하는 단계를 포함하고,
상기 스페이서 층은 내부 스페이서 층 및 외부 스페이서 층을 포함하고, 상기 내부 스페이서 층은 적어도 하나의 자성 금속으로 형성되는,
자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법.
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제1항에 있어서,
상기 외부 스페이서 층은 절연 물질로 형성되는, 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법.
제1항에 있어서,
상기 MTJ는 상기 피닝된 층 근처에 반강자성 층을 추가로 포함하며, 상기 보호용 층은 상기 반강자성 층을 커버하는, 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법.
제1항에 있어서,
상기 상부 전극을 패터닝하는 단계는 산소 애싱(ashing)을 이용하여 포토레지스트를 제거하는 단계를 포함하는, 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법.
제6항에 있어서,
상기 프리 층의 상단 부분이 산소 애싱으로부터 보호되도록, 상기 조정 층은 상기 프리 층의 상기 상단 부분 상에 보호용 층을 형성하는, 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법.
제1항에 있어서,
상기 배리어 층의 평면 영역은 상기 프리 층의 평면 영역보다 더 큰, 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법.
제1항에 있어서,
상기 MTJ는 반강자성 층을 추가로 포함하며, 상기 반강자성 층 및 상기 피닝된 층 스택의 평면 영역은 상기 프리 층의 평면 영역보다 더 큰, 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법.
제1항에 있어서,
상기 피닝된 층 스택은 하부 피닝된 층, 커플링 층 및 상부 피닝된 층을 포함하는, 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법.
제1항에 있어서,
상기 상부 전극의 일부를 노출시키기 위하여 상기 보호용 층의 일부를 제거하는 단계를 추가로 포함하는, 자기 터널 접합(MTJ) 저장 엘리먼트를 형성하는 방법.
자기 터널 접합(MTJ) 저장 엘리먼트로서,
프리 층, 배리어 층 및 피닝된 층을 포함하는 MTJ 스택;
상기 프리 층 상에 형성되는 조정 층;
상기 조정 층 상에 형성되는 상부 전극;
상기 상부 전극의 적어도 일부, 상기 프리 층 및 상기 조정 층을 캡슐화하는, 스페이서 층; 및
상기 MTJ 스택 및 상기 스페이서 층 상에 형성되는 보호용 커버링 층을 포함하고,
상기 스페이서 층은 내부 스페이서 층 및 외부 스페이서 층을 포함하고, 상기 내부 스페이서 층은 적어도 하나의 자성 금속으로 형성되는,
자기 터널 접합(MTJ) 저장 엘리먼트.
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제12항에 있어서,
상기 외부 스페이서 층은 절연 물질로 형성되는, 자기 터널 접합(MTJ) 저장 엘리먼트.
제12항에 있어서,
상기 MTJ 스택은 상기 피닝된 층 근처에 반강자성 층을 추가로 포함하는, 자기 터널 접합(MTJ) 저장 엘리먼트.
제12항에 있어서,
상기 배리어 층의 평면 영역은 상기 프리 층의 평면 영역보다 더 큰, 자기 터널 접합(MTJ) 저장 엘리먼트.
제12항에 있어서,
상기 피닝된 층의 평면 영역은 상기 프리 층의 평면 영역보다 더 큰, 자기 터널 접합(MTJ) 저장 엘리먼트.
제12항에 있어서,
상기 피닝된 층은 하부 피닝된 층, 커플링 층 및 상부 피닝된 층을 포함하는, 자기 터널 접합(MTJ) 저장 엘리먼트.
제12항에 있어서,
상기 상부 전극의 적어도 일부는 상기 스페이서 층 및 상기 보호용 커버링 층으로부터 노출되는, 자기 터널 접합(MTJ) 저장 엘리먼트.
제12항에 있어서,
상기 MTJ 저장 엘리먼트는, 셋탑 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 이동 전화, 휴대용 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛들, 통신 디바이스, 개인용 디지털 단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성되는 그룹으로부터 선택되는 전자 디바이스로 집적되는, 자기 터널 접합(MTJ) 저장 엘리먼트.
제12항에 있어서,
상기 MTJ 저장 엘리먼트는 다수의 MTJ 저장 엘리먼트들을 포함하는 메모리 어레이로 집적되는, 자기 터널 접합(MTJ) 저장 엘리먼트.
자기 터널 접합(MTJ) 저장 엘리먼트로서,
제1 분극(polarization)을 홀딩하기 위한 제1 자성 수단, 터널링 전류의 흐름을 인에이블시키기 위한 제1 절연 수단, 및 가역성인 제2 분극을 홀딩하기 위한 제2 자성 수단을 포함하는, MTJ 스택;
프로세스 관련 손상으로부터 상기 제2 자성 수단의 상단 부분 및 측벽 부분을 보호하기 위한 제1 보호 수단 ― 상기 제1 보호 수단은 상기 제2 자성 수단의 상기 상단 부분 및 측벽 부분을 따라 배치됨 ― ; 및
프로세스 관련 손상으로부터 상기 제1 절연 수단 및 상기 제1 자성 수단을 보호하기 위한 제2 보호 수단 ― 상기 제2 보호 수단은 상기 제1 절연 수단 및 상기 제1 자성 수단과 접촉함 ― 을 포함하고,
상기 제1 보호 수단은 내부 보호 수단 및 외부 보호 수단을 포함하고, 상기 내부 보호 수단은 적어도 하나의 자성 금속으로 형성되는,
자기 터널 접합(MTJ) 저장 엘리먼트.
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제25항에 있어서,
상기 외부 보호 수단은 절연 물질로 형성되는, 자기 터널 접합(MTJ) 저장 엘리먼트.
제25항에 있어서,
상기 제1 절연 수단의 평면 영역은 상기 제2 자성 수단의 평면 영역보다 더 큰, 자기 터널 접합(MTJ) 저장 엘리먼트.
제25항에 있어서,
상기 제1 자성 수단의 평면 영역은 상기 제2 자성 수단의 평면 영역보다 더 큰, 자기 터널 접합(MTJ) 저장 엘리먼트.
제25항에 있어서,
상기 제1 자성 수단은 하부 자성 수단, 커플링 수단 및 상부 자성 수단을 포함하는, 자기 터널 접합(MTJ) 저장 엘리먼트.
제25항에 있어서,
상기 MTJ 저장 엘리먼트는, 셋탑 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 이동 전화, 휴대용 컴퓨터, 핸드-헬드 개인 통신 시스템(PCS) 유닛들, 통신 디바이스, 개인용 디지털 단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성되는 그룹으로부터 선택되는 전자 디바이스로 집적되는, 자기 터널 접합(MTJ) 저장 엘리먼트.
제25항에 있어서,
상기 MTJ 저장 엘리먼트는 다수의 MTJ 저장 엘리먼트들을 포함하는 메모리 어레이로 집적되는, 자기 터널 접합(MTJ) 저장 엘리먼트.
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