KR102249872B1 - 환상 콘택트들을 갖는 스핀 전달 토크 메모리(sttm) 소자들을 형성하는 기술들 - Google Patents

환상 콘택트들을 갖는 스핀 전달 토크 메모리(sttm) 소자들을 형성하는 기술들 Download PDF

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찰스 씨. 쿠오
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Abstract

임계 전류 요건들을 감소시키기 위해 환상 콘택트를 갖는 스핀 전달 토크 메모리(STTM) 소자를 형성하는 기술들이 개시된다. 이 기술들은 환상 콘택트가 콘택트 크기를 감소시키고 국부 전류 밀도를 증가시키기 때문에, 주어진 자기 터널 접합(MTJ)에 대한 임계 전류 요건들을 감소시키고, 이에 의해, MTJ의 자유 자기 층의 방향을 스위칭하기 위해 요구되는 전류를 감소시킨다. 일부 경우들에서, 환상 콘택트는 전류의 통과를 방지하는 절연체 층의 적어도 일부를 둘러싼다. 그러한 경우들에서, 전류는 자유 자기 층을 통해 흐르기 전에 국부 전류 밀도를 증가시키기 위해 환상 콘택트를 통해 절연체 층 둘레로 흐른다. 절연체 층은 유전체 재료를 포함할 수 있고, 일부 경우들에서, 터널 재료, 예컨대 산화 마그네슘(MgO)이다. 일부 경우들에서, 적어도 10%의 임계 전류의 감소는 주어진 MTJ에 대해 달성된다.

Description

환상 콘택트들을 갖는 스핀 전달 토크 메모리(STTM) 소자들을 형성하는 기술들{TECHNIQUES FOR FORMING SPIN-TRANSFER TORQUE MEMORY (STTM) ELEMENTS HAVING ANNULAR CONTACTS}
스핀 전달 토크 메모리(Spin-transfer torque memory)(STTM) 디바이스들, 예컨대 스핀 전달 토크 랜덤 액세스 메모리(spin-transfer torque random-access memory)(STT-RAM) 디바이스들은 스핀 기반 메모리 기술을 사용하고 1 비트의 정보를 저장할 수 있는 자기 터널 접합들(magnetic tunnel junctions)(MTJs)을 포함한다. 각각의 MTJ는 고정 층 및 자유 층을 갖고, 자유 층에서의 자화의 방향은 MTJ가 높은 비저항 상태 또는 낮은 비저항 상태에 있는지(즉, 그것이 1 또는 0을 저장하고 있는지)를 판단한다. 이러한 방식으로, STTM는 비휘발성 타입의 메모리이다. MTJ의 자유 층의 자기 방향을 (예를 들어, 기록 사이클 동안에) 스위칭하기 위해 요구되는 전류는 임계 전류로 언급된다.
도 1은 본 개시의 하나 이상의 실시예들에 따라, 집적 회로를 형성하는 방법을 예시한다.
도 2a 내지 도 2hhh는 다양한 실시예들에 따라, 도 1의 방법을 수행할 때 형성되는 예시적 구조체들을 예시한다.
도 2i 내지 도 2iii는 일부 실시예들에 따라, 예시적 전류 흐름 라인들을 나타내기 위해 전기적으로 활성화되는 도 2h 내지 도 2hhh의 구조체들을 각각 예시한다.
도 3은 본 개시의 하나 이상의 실시예들에 따라, 집적 회로를 형성하는 방법을 예시한다.
도 4a 내지 도 4hh는 다양한 실시예들에 따라, 도 3의 방법을 수행할 때 형성되는 예시적 구조체들을 예시한다.
도 4i 내지 도 4ii는 일부 실시예들에 따라, 예시적 전류 흐름 라인들을 나타내기 위해 전기적으로 활성화되는 도 4h 내지 도 4hh의 구조체들을 각각 예시한다.
도 5는 예시적 실시예에 따라, 본원에 개시되는 기술들을 사용하여 형성되는 집적 회로 구조체들 또는 디바이스들로 구현되는 컴퓨팅 시스템을 예시한다.
임계 전류 요건들을 감소시키기 위해 환상 콘택트를 갖는 스핀 전달 토크 메모리(STTM) 소자를 형성하는 기술들이 개시된다. 기술들은 환상 콘택트가 콘택트 크기를 감소시키고 국부 전류 밀도를 증가시키기 때문에, 주어진 자기 터널 접합(MTJ)에 대한 임계 전류 요건들을 감소시키는 것에 의해, MTJ의 자유 자기 층의 방향을 스위칭하기 위해 요구되는 전류를 감소시킨다. 일부 경우들에서, 환상 콘택트는 전류의 통과를 방지하는 절연체 층의 적어도 일부를 둘러싼다. 그러한 경우들에서, 전류는 자유 자기 층을 통해 흐르기 전에 국부 전류 밀도를 증가시키기 위해 환상 콘택트를 통해 절연체 층 둘레로(around) 흐른다. 절연체 층은 유전체 재료를 포함할 수 있고, 일부 경우들에서, 터널 재료, 예컨대 산화 마그네슘(MgO) 또는 산화 알루미늄(Al2O3)이다. 일부 경우들에서, 환상 콘택트의 사용은 주어진 MTJ에 대해 적어도 10%의 임계 전류 감소를 야기한다. 다수의 구성들 및 변화들은 본 개시를 고려할 때 분명해질 것이다.
일반적 개요
이전에 설명된 바와 같이, 예를 들어, 스핀 전달 토크 메모리(STTM) 소자에서 자기 터널 접합(MTJ)의 자유 층의 자기 방향을 스위칭하기 위해 요구되는 전류는 임계 전류로 언급된다. STTM 비트를 통한 전류는 예를 들어 하나의 트랜지스터 - 하나의 트랜지스터(1T-1R) 메모리 셀 내의 트랜지스터에서 나오는 전류에 의해 제한되기 때문에, 자유 층의 자기 방향을 스위칭하기 위해 요구되는 임계 전류를 감소시키는 것이 바람직하다. 게다가, 비교적 높은 임계 전류 요건들은 문제들을 상업적 적용들에 제공한다. 대략 1 내지 3 MA/cm2의 전류 밀도는 MTJ의 자유 층에서 자기 방향을 스위칭하기 위해 전형적으로 요구된다. 전류 밀도는 메모리 소자의 크기를 감소시키는 것에 의해, 임계 전류 요건들을 낮춤으로써 증가될 수 있다. 그러나, 메모리 소자의 크기를 감소시키는 것은 또한 이러한 비휘발성 메모리의 전체 안정성을 감소시킨다.
따라서, 및 본 개시의 하나 이상의 실시예들에 따르면, 주어진 MTJ에 대한 임계 전류 요건들을 감소시키기 위해 환상 콘택트를 갖는 STTM 소자를 형성하는 기술들이 개시된다. 그러한 기술들은 MTJ의 자유 층이 스위칭될 수 있기 때문에, 주어진 MTJ에 대한 임계 전류 요건들을 감소시키지만 요구된 전류 밀도는 자유 층의 일부에만 발생하고 콘택트 크기를 (예를 들어, 환상 콘택트를 통해) 감소시키는 것은 국부 전류 밀도를 증가시킨다. 본원에서 사용되는 바와 같은 용어 "환상"은 일반적으로 실질적인 타원형 또는 원형 링/밴드 형상을 포함한다. 그러나, 본원에서 사용되는 바와 같은 "환상"은 또한 임의의 중공 형상을 포함할 수 있고, 따라서, 환상 콘택트들은 다양하게 설명되는 바와 같이, 실질적인 타원형 또는 원형 링/밴드 형상들에 제한될 필요는 없다. 예를 들어, 일부 경우들에서, 환상 콘택트는 실질적인 정사각형 또는 직사각형 링/밴드 형상을 가질 수 있다. 본원에 다양하게 설명되는 콘택트들의 형상(예를 들어, 환상, 원형, 타원형, 정사각형, 직사각형, 중공 등)은 본 개시를 고려할 때 분명해지는 바와 같이, MTJ 스택을 내려다 보는 집적 회로 구조체의 위로부터 보여지는 바와 같은 형상인 점을 주목한다.
일부 실시예들에서, STTM 소자에 대한 환상 콘택트는 절연체 층의 적어도 일부를 둘러싸며, 절연체 층은 소자가 전기적으로 활성화될 때 전류의 통과를 방지한다. 이러한 방식으로, 전류 흐름은 전도성 환상 콘택트를 통해 절연체 층 둘레로 지향되는 것에 의해, 전류가 자유 자기 층으로 흘러 내려감에 따라 전류 밀도를 증가시켜, 주어진 MTJ에 대한 감소된 임계 전류를 야기한다. 일부 그러한 실시예들에서, 절연체 층은 MTJ의 자유 자기 층 위에 있을 수 있다. 예를 들어, 일부 실시예들에서, 본 개시를 고려할 때 분명해지는 바와 같이, 절연체 층은 자유 자기 층 바로 위에 있거나 자유 자기 층과 물리적으로 접촉할 수 있는 반면에, 다른 실시예들에서, 절연체는 자유 자기 층 위에 있고 전도성 층 및/또는 전도성 하드마스크 층에 의해 분리될 수 있다. 본원에서 사용되는 바와 같은 용어 "전도성"은 일반적으로 적어도 전기적 의미에서 전도성인 것을 포함한다(예를 들어, 전기 전류를 전도할 수 있음).
일부 실시예들에서, 절연체 층은 자유 자기 층 상에 퇴적되거나 자유 자기 층과 물리적으로 접촉할 수 있다. 예를 들어, 일부 실시예들에서, 절연체 층은 절연체 층/자유 자기 층 계면에서 STTM 소자의 안정성을 증가시키기 위해, 터널 재료 층, 예컨대 산화 마그네슘(MgO) 또는 산화 알루미늄(Al2O3)을 포함할 수 있다. 다른 다양한 터널 재료들, 예컨대 MTJ 내의 터널 장벽 층의 도포에 적절한 재료들이 사용될 수 있다. 일부 그러한 실시예들에서, 터널 재료 층은 본 개시를 고려할 때 분명해지는 바와 같이, 전류의 통과를 방지하는 더 두꺼운 내부 부분(예를 들어, 1 nm 초과) 및 전류가 자유 자기 층으로 전달되는 것을 허용하는 환상 콘택트 아래에 위치되는 더 얇은 외부 부분(예를 들어, 1 nm 이하)을 가질 수 있다.
일부 실시예들에서, 환상 콘택트(본 개시를 고려할 때 분명해지는 바와 같이, 전도성 스페이서로 형성될 수 있음)는 루테늄(Ru), 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 질화 티타늄(TiN), 및/또는 질화 탄탈룸(TaN) 중 적어도 하나를 포함한다. 일부 실시예들에서, 환상 콘택트 표면적은 위로부터 보여지는 바와 같이, 자유 자기 층의 표면적의 10 내지 90%를 포함한다. 일부 그러한 실시예들에서, 절연체 층(예를 들어, 유전체 또는 터널 재료, 예컨대 MgO 또는 Al2O3)은 위에서 보여지는 바와 같이, 환상 콘택트 내의 구멍을 포함하고 따라서 자유 자기 층의 표면적의 다른 90 내지 10%를 포함할 수 있다. 이전에 설명된 바와 같이, 환상 콘택트는 일부 실시예들에서 실질적으로 원형, 타원형, 정사각형, 또는 직사각형 밴드/링 형상을 가질 수 있는 것에 의해, 일관된 폭(예를 들어, 정확한 원형 밴드/링) 또는 가변 폭들(예를 들어, 정확한 타원형 밴드/링의 경우에)을 갖는다. 임의의 경우에, 환상 콘택트의 최소 폭은 일부 실시예들에서, 예를 들어 저항 우려 때문에 거의 3 nm일 수 있다.
본원에 제공되는 기술들은 이전에 설명된 바와 같이, 임의의 수의 집적 회로 구조체들 및 구성들, 예컨대 스핀 전달 토크 메모리(STTM) 디바이스들에서 임계 전류 요건들을 개선하기 위해 이용될 수 있다. 따라서, 개시된 기술들은 일부 실시예들에 따라, 내장 및/또는 비내장 비휘발성 메모리 구조체들의 형성에 이용될 수 있다. 그러나, 본원에 다양하게 설명되는 바와 같은 기술들은 또한 자기저항 랜덤 액세스 메모리(magnetoresistive random-access 메모리)(MRAM) 또는 열 지원 스위칭 MRAM(thermal assisted switching MRAM)(TAS-MRAM)과 같은 자기 터널 접합(MTJ)을 포함하는 다른 구조체들에 도움이 되기 위해 사용될 수 있다. 다시 말하면, 본원에 설명되는 기술들은 MTJ의 자유 층의 자기 방향을 스위칭하기 위해 요구되는 전류(본원에서 임계 전류로 언급됨)를 감소시키기 위해 사용되는 환상 콘택트의 사용으로부터 이익을 얻는 임의의 적절한 구조체 또는 디바이스에 사용될 수 있다. 따라서, 일부 사례들에서, 개시된 기술들은 예를 들어 작은 스케일가능 메모리 셀들을 제공하기 위해 콘택트 크기를 감소시키도록 사용될 수 있다.
분석(예를 들어, 주사/투과 전자 현미경(scanning/transmission electron microscopy)(SEM/TEM) 및/또는 조성물 매핑을 사용함) 시에, 하나 이상의 실시예들에 따라 구성되는 구조체는 본원에 다양하게 설명되는 바와 같이 메모리 소자에 대한 환상 콘택트 또는 전도성 스페이서를 효과적으로 나타낼 것이다. 게다가, 그러한 구조체들의 임계 전류 요건들은 본원에 다양하게 설명되는 바와 같이 환상 콘택트들을 사용함으로써 달성되는 임계 전류 요건들에서 이득을 측정하기 위해 비환상 콘택트들(예를 들어, 자유 자기 층의 표면적을 공유하는 콘택트들)을 갖는 유사한 메모리 소자들과 비교될 수 있다. 일부 실시예들에서, 본원에 다양하게 설명되는 바와 같은 환상 콘택트의 사용은 주어진 MTJ에 대해 적어도 거의 10%의 임계 전류 감소를 야기하지만; 일부 실시예들은 임계 전류 요건들의 훨씬 더 큰 감소를 야기할 수 있다. 다수의 구성들 및 변화들은 본 개시를 고려할 때 분명해질 것이다.
아키텍처 및 방법
도 1은 본 개시의 하나 이상의 실시예들에 따라, 집적 회로를 형성하는 방법(100)을 예시한다. 도 2a 내지 도 2hhh는 다양한 실시예들에 따라, 도 1의 방법(100)을 수행할 때 형성되는 예시적 구조체들을 예시한다. 도 2i 내지 도 2iii는 일부 실시예들에 따라, 예시적 전류 흐름 라인들(260 및 260')을 나타내기 위해 전기적으로 활성화되는 도 2h 내지 도 2hhh의 구조체들을 각각 예시한다. 본원에 개시되는 기술들이 스핀 전달 토크 메모리(STTM) 소자의 맥락에서 주로 예시되지 설명되지만, 본원에 다양하게 설명되는 바와 같은 유사한 원리들 및 기술들은 다른 집적 회로 구조체들을 위해 사용될 수 있다. 예를 들어, 본원에 설명되는 기술들은 자기저항 랜덤 액세스 메모리(MRAM) 또는 열 지원 스위칭 MRAM(TAS-MRAM)과 같은 자기 터널 접합(MTJ)을 포함하는 다른 구조체들을 위해 사용될 수 있다. 다시 말하면, 본원에 설명되는 기술들은 MTJ의 자유 층의 자기 방향을 스위칭하기 위해 요구되는 전류(본원에서 임계 전류로 언급됨)를 감소시키기 위해 사용되는 환상 콘택트의 사용으로부터 이익을 얻는 임의의 적절한 구조체 또는 디바이스에 사용될 수 있다.
도 1에서 알 수 있는 바와 같이, 방법(100)은 일 실시예에 따라, 도 2a에 도시된 예시적 최종 구조체를 형성하기 위해 기판 상에 MTJ 층들(210)을 퇴적하는 단계(102)를 포함한다. 이러한 예시적 실시예에서, 기판은 비아(202)의 어느 하나의 측면 상에 유전체 층(200)을 갖는 제1(또는 하단) 비아(202)를 포함한다. 비아(202)는 본 개시를 고려할 때 분명해지는 바와 같이, 예를 들어 비트 라인으로 이어지는 인터커텍트로 연장될 수 있다. 비아(202)는 임의의 적절한 기술을 사용하여, 임의의 적절한 전기 전도성 재료(또는 재료들의 조합)로 형성될 수 있고, 비아(202)의 치수들은 주어진 타겟 적용 또는 최종 사용을 위해 요구되는 바와 같이 맞춤화될 수 있다. 예를 들어, 일부 경우들에서, 비아(202)는 구리(Cu), 코발트(Co), 몰리브덴(Mo), 로듐(Rh), 베릴륨(Be), 크롬(Cr), 망간(Mn), 알루미늄(Al), 티타늄(Ti), 인듐(In), 루테늄(Ru), 팔라듐(Pd), 텅스텐(W), 및/또는 니켈(Ni)을 포함할 수 있다. 유전체(200)는 임의의 적절한 기술을 사용하여, 임의의 적절한 유전체 또는 절연체 재료(또는 그러한 재료들의 조합)로 형성될 수 있다. 예를 들어, 일부 경우들에서, 유전체(200)는 산화물, 예컨대, 이산화 실리콘(Si02) 또는 탄소 도핑된 산화물(carbon doped oxide)(CDO), 질화 실리콘, 유기 폴리머들, 예컨대, 퍼플루오르시클로부탄(perfluorocyclobutane) 또는 폴리테트라플루오르에틸렌(polytetrafluoroethylene), 플루오르실리케이트 글래스(fluorosilicate glass)(FSG), 및/또는 유기실리케이트들(organosilicates), 예컨대, 실세스퀴옥산(silsesquioxane), 실록산(siloxane), 또는 유기실리케이트 글래스(organosilicate glass)를 포함할 수 있다.
도 2a에 도시된 바와 같이, MTJ 스택(210)은 고정 자기 층(212), 터널 장벽 층(214), 및 자유 자기 층(216)을 포함한다. 고정 자기 층(212)(또한 피닝된 자기 층으로 언급됨)은 광범위한 기술들 중 어느 것을 사용하여, 임의의 적절한 자기 재료(또는 그러한 재료들의 조합)로 형성될 수 있다. 일부 실시예들에서, 고정 자기 층(212)은 고정 다수 스핀을 유지하는 재료 또는 재료들의 스택으로 구성된다. 예를 들어, 일부 실시예들에 따르면, 고정 자기 층(212)은 이하로 형성될 수 있다: 철(Fe); 탄탈룸(Ta); 루테늄(Ru); 코발트(Co); 하나 이상의 전이 금속들의 합금, 예컨대 코발트-팔라듐(CoPd); 하나 이상의 전이 금속들 및 메탈로이드의 합금, 예컨대 코발트-철-붕소(CoFeB); 및/또는 그것의 임의의 하나 이상의 합금. 일부 실시예들에서, 고정 자기 층(212)은 단일 CoFeB 층으로 구성되는 반면에, 다른 실시예들에서 고정 자기 층은 예를 들어 CoFeB/Ru/CoFeB 스택으로 구성된다. 일부 실시예들에 따르면, 고정 자기 층(212)은 예를 들어 이하를 사용하여 형성될 수 있다: 물리 기상 퇴적(physical vapor deposition)(PVD) 공정, 예컨대 스퍼터 퇴적; 화학 기상 퇴적(chemical vapor deposition)(CVD) 공정; 원자 층 퇴적(atomic layer deposition)(ALD) 공정; 및/또는 분자선 에피택시(molecular beam epitaxy)(MBE) 공정. 고정 자기 층(212)은 예를 들어, 일부 실시예들에서, 임의의 적절한 두께, 예컨대 20 내지 30 nm 범위의 두께를 가질 수 있다. 고정 자기 층(212)을 형성하는 다른 적절한 재료들 및 기술들은 주어진 적용에 의존할 것이고 본 개시를 고려할 때 분명해질 것이다.
터널 장벽 층(214)은 광범위한 기술들 중 어느 것을 사용하여, 임의의 적절한 전기 절연 재료(또는 그러한 재료들의 조합)로 형성될 수 있다. 일부 실시예들에서, 터널 장벽 층(214)은 터널링 또는 터널 장벽 층들에 관례적인 경우에서와 같이, 소수 스핀의 전류가 층을 통과하는 것을 (적어도 어느 정도까지) 방해하면서, 다수 스핀의 전류가 층을 통과하는 것을 허용하는데 적절한 재료로 이루어진다. 예를 들어, 일부 경우들에서, 터널 장벽 층(214)은 산화물, 예컨대 산화 마그네슘(MgO), 산화 알루미늄(Al2O3), 또는 임의의 다른 적절한 터널 재료들로 형성될 수 있다. 일부 실시예들에 따르면, 터널 장벽 층(214)은 고정 자기 층(212)을 참조하여 상기 논의된 예시적 형성 기술들 중 어느 것을 사용하여 형성될 수 있다. 터널 장벽 층(214)은 예를 들어, 일부 실시예들에서, 임의의 적절한 두께, 예컨대 1 nm 이하의 두께를 가질 수 있다. 터널 장벽 층(214)을 형성하는 다른 적절한 재료들 및 기술들은 주어진 적용에 의존할 것이고 본 개시를 고려할 때 분명해질 것이다.
자유 자기 층(216)은 예를 들어 일부 실시예들에 따라, 고정 자기 층(212)에 대해, 상기 논의된 예시적 자기 재료들 중 어느 것으로 형성될 수 있다. 일부 실시예들에서, 자유 자기 층(216)은 적용에 따라, 다수 스핀과 소수 스핀 사이에 전이하는데 적절한 재료로 구성된다. 또한, 자유 자기 층(216)은 그것의 자화의 변화들을 겪도록 허용될 수 있고, 따라서 일반적 의미에서, 자유 또는 동적 자기 층인 것으로 간주될 수 있다. 따라서, 자유 자기 층(216)(또는 메모리 층)은 일부 사례들에서, 강자성 메모리 층으로 언급될 수 있다. 일부 예시적 경우들에서, 자유 자기 층(216)은 CoFeB의 단일 층으로 형성될 수 있다. 더 이해되는 바와 같이, 자유 자기 층(216)은 일부 실시예들에 따라, 고정 자기 층(212)을 참조하여 상기 논의된 예시적 형성 기술들 중 어느 것을 사용하여 형성될 수 있다. 자유 자기 층(216)은 예를 들어, 일부 실시예들에서, 임의의 적절한 두께, 예컨대 1 내지 2 nm 범위의 두께를 가질 수 있다. 자유 자기 층(216)을 형성하는 다른 적절한 재료들 및 기술들은 주어진 적용에 의존할 것이고 본 개시를 고려할 때 분명해질 것이다.
방법(100)은 일 실시예에 따라, 도 2b에 도시된 최종 예시적 구조체를 형성하기 위해, MTJ 스택(210) 상에 제1 전도성 층(220)을 퇴적하는 단계(104), 절연체 층(230)을 그 위에 퇴적하는 단계(106), 전도성 하드마스크 층(240)을 그 위에 임의로 퇴적하는 단계(108)로 계속된다. 퇴적들(104, 106, 및 108)은 상기 논의된 예시적 기술들(예를 들어, PVD, CVD, ALD, MBE 등), 또는 임의의 다른 적절한 기술을 사용하여 수행될 수 있다. 게다가, 일부 실시예들에서, 퇴적들(104, 106, 및/또는 108)은 예를 들어 층들 중 하나 이상의 원하지 않은 산화를 방지하기 위해, 원 위치에서/에어 브레이크 없이 수행될 수 있다. 제1 전도성 층(220) 및 전도성 하드마스크 층(240)은 루테늄(Ru), 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 질화 티타늄(TiN), 및/또는 질화 탄탈룸(TaN)을 포함하지만, 이들에 제한되지 않는 임의의 적절한 전도성 재료들(예컨대 다양한 금속들 또는 금속 합금들)을 포함할 수 있다. 일부 실시예들에서, 제1 전도성 층(220)은 본원에 논의되는 바와 같이, 에칭(116)에 대한 에치 정지 층으로 사용될 수 있다. 절연체 층(230)은 다양한 유전체 재료들, 예컨대 유전체(200)에 대해 이전에 열거된 것들을 포함하지만, 이들에 제한되지 않는, 임의의 적절한 전기 절연 재료를 포함할 수 있다. 일부 실시예들에서, 절연체 층(230)은 금속(예를 들어, Ta)의 얇은 층의 퇴적으로 형성된 다음에 그러한 얇은 금속 층의 산화가 이어져서 절연 재료 층(230)을 형성할 수 있다(그리고 그 다음에 전도성 하드마스크 층(240)을 그 위에 퇴적한다). 절연체 층(230)은 예를 들어, 일부 실시예들에서, 임의의 적절한 두께, 예컨대 적어도 1 nm의 두께를 가질 수 있다.
방법(100)은 일 실시예에 따라, 도 2c에 도시된 최종 예시적 구조체를 형성하기 위해, 전도성 하드마스크 층(240)을 임의로 에칭하는 단계(110) 및 절연체 층(230)을 에칭하는 단계(112)로 계속된다. 에칭들(110 및 112)은 임의의 적절한 에칭 기술들을 사용하여 수행될 수 있고 임의의 수의 적절한 패턴화 공정들을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 전도성 하드마스크 층(240)의 에칭(110)은 임의의 맞춤형 건식 에칭 공정일 수 있고 절연체 층(230)의 에칭(112)은 임의의 적절한 건식 또는 습식 에칭일 수 있다. 일부 실시예들에서, 에칭들은 원 위치에서/에어 브레이크 없이 수행될 수 있으며, 단지 에칭 가스들은 에칭(110)으로부터 에칭(112)으로 변화된다.
일부 실시예들에서, 전도성 하드마스크 층(240)의 퇴적(108) 및 에칭(110)은 둘 다 공정들인 점을 상기한다. 따라서, 퇴적(108) 및 에칭(110)이 수행되지 않는 실시예들에서, 전도성 하드마스크 층(240)은 구조체에 없을 것이며, 예컨대 도 2bb 및 도 2cc의 최종 예시적 구조체들에 도시된다. 그러한 실시예들에서, 절연체 층(230')은 그 위에 퇴적되는 전도성 하드마스크 층의 부재의 결과로서 (예를 들어, 절연체 층(230)과 비교되는 바와 같이) 더 두꺼울 수 있다는 점을 주목한다. 예를 들어, 일부 그러한 실시예들에서, 절연체 층(230')은 본 개시를 고려할 때 분명해지는 바와 같이, 2 nm 이상의 두께, 또는 5 nm 이상의 두께를 가질 수 있다. 전도성 하드마스크 층(240)이 없는 그러한 실시예들은 도 2hh를 참조하여, 아래에 더 상세히 논의될 것이다.
방법(100)은 일 실시예에 따라, 도 2d에 도시된 최종 예시적 구조체를 형성하기 위해, 에칭(112) 후에 형성되는 구조체의 토포그래피 상에 제2 전도성 층(250)을 임의로 퇴적하는 단계(114)로 계속된다. 퇴적(114)은 상기 논의된 예시적 기술들(예를 들어, PVD, CVD, ALD, MBE 등)을 사용하여 수행될 수 있다. 일부 실시예들에서, 퇴적(114)은 불균일/비평면 구조체(예를 들어, 도 2d에 있는 경우임) 위에서 제2 전도성 층(250)의 충분히 일관된 두께를 달성하기 위해 사용되는 컨포멀 퇴적 공정(예를 들어, 컨포멀 CVD 또는 ALD 공정)이다. 제2 전도성 층(250)은 루테늄(Ru), 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 질화 티타늄(TiN), 및/또는 질화 탄탈룸(TaN)을 포함하지만, 이들에 제한되지 않는 임의의 적절한 전도성 재료들(예컨대 다양한 금속들 또는 금속 합금들)을 포함할 수 있다. 일부 실시예들에서, 에칭(112) 및 퇴적(114)은 예를 들어 제1 전도성 층(220)의 원하지 않은 산화를 방지하기 위해, 원 위치에서/에어 브레이크 없이 수행될 수 있다. 제1 전도성 층(220)이 루테늄(Ru)을 포함하는 실시예들에서, 퇴적(114)은 산화된 Ru가 전도성이기 때문에, 현장 외에서 수행될 수 있는 점을 주목한다. 또한, 일부 실시예들에서, 제1 전도성 층(220) 및/또는 전도성 금속 하드마스크(240) 및/또는 제2 전도성 층(250)은 동일한 재료(예를 들어, 층들(220 및 250)은 둘 따 Ru일 수 있음)를 포함할 수 있는 점을 주목한다. 게다가, 일부 실시예들에서, 제2 전도성 층(250)의 선택사항적 퇴적(114)은 도 2e를 참조하여 아래에 더 상세히 설명되는 바와 같이, 수행될 필요가 없는 점을 주목한다.
방법(100)은 일 실시예에 따라, 도 2e의 예시적 최종 구조체에 도시된 바와 같이 전도성 스페이서(252)를 형성하기 위해 전도성 층들(220 및 250)을 에칭하는 단계(116)로 계속된다. 에칭(116)은 임의의 적절한 건식 또는 습식 에칭 기술들을 사용하여 수행될 수 있고 임의의 수의 적절한 패턴화 공정들을 포함할 수 있다. 일부 실시예들에서, 반응성 이온 에치(reactive ion etch)(RIE) 공정 및/또는 이온 밀링 공정은 전도성 스페이서(252)를 형성하기 위해 사용될 수 있다. 일부 실시예들에서, 건식 플라즈마 기반 에치 공정이 사용될 수 있다. 일부 실시예들에서, 에칭(116)은 휘발성이 아닌 에천트들, 예컨대 아르곤 및/또는 크립톤(예를 들어, 이온 충격 동안), 또는 02, Cl2, 및/또는 Ar의 일부 조합을 사용한다. 이전에 설명된 바와 같이, 일부 경우들에서, 제1 전도성 층(230)은 에칭(116)을 돕기 위해 에치 정지 층으로 사용될 수 있다. 게다가, 일부 경우들에서, 절연체 층(230)은 에치 정지 층으로 사용된 다음에, 절연체(230)의 선택적 에칭이 이어질 수 있다. 에칭(116)은 이러한 예시적 실시예에서 자유 층(216) 상에 정지되는 점을 주목한다.
제2 전도성 층의 퇴적(114)은 선택사항적이고, 퇴적(114)이 수행되지 않는 실시예들에서, 제2 전도성 층(250)(예를 들어, 도 2d에 도시된 바와 같음)이 형성되지 않는다는 점을 상기한다. 그러한 실시예들에서, 비휘발성 에칭은 전도성 스페이서(252)를 형성하기 위해 제1 전도성 층(220)의 부분들이 절연 층(230) 및 전도성 하드마스크(240)의 측벽들 위로 변위되게 하도록 에칭(116) 동안에 수행될 수 있다. 그러한 실시예들의 예시적 최종 구조체는 그러한 예시적 실시예들에서, 이전에 설명된 바와 같은 비휘발성 에칭을 사용하는 결과로서, 전도성 스페이서(252)가 제1 전도성 층(220)으로 형성되고 제2 전도성 층(250)으로 형성되지 않는 것을 제외하고, 도 2e에 도시된다.
방법(100)은 일 실시예에 따라, 도 2f에 도시된 예시적 최종 구조체를 형성하기 위해, MTJ 스택(210)(자유 자기 층(216), 터널 장벽 층(214), 및 고정 자기 층(212)을 포함함)을 에칭하는 단계(118)로 계속된다. 에칭(118)은 임의의 적절한 건식 또는 습식 에칭 기술들을 사용하여 수행될 수 있고 임의의 수의 적절한 패턴화 공정들을 포함할 수 있다. 일부 실시예들에서, 에칭(116) 및 에칭(118)은 MTJ 스택(210)의 층들 중 하나 이상을 보존하기 위해 원 위치에서/에어 브레이크 없이 수행된다. 에칭(118)은 기판 상에 정지되는(및 기판은 이러한 예시적 경우에서, 유전체(200) 및 비아(202)를 포함하는) 점을 주목한다.
도 2g는 일 실시예에 따라, 도 2f에 도시된 최종 구조체의 상면도를 도시한다(도 2f는 구조체의 정면도를 도시함). 도 2g에서 알 수 있는 바와 같이, 전도성 스페이서(252)는 자유 층(216)에 환상 콘택트, 및 더 구체적으로, 원형 링/밴드 형상을 갖는 컨택트를 제공한다. 본원에 다양하게 설명되는 콘택트들의 형상(예를 들어, 환상, 원형, 타원형, 중공 등)은 집적 회로 구조체의 위에서 보여지는 형상인 점을 주목한다. 환상 콘택트(252)는 임의의 적절한 중공 형상, 예컨대 타원일 수 있고, 따라서 도 2g에 도시된 예시적 형상은 설명의 용이성을 위해 제공된다는 점을 상기한다. 이러한 예시적 실시예에서, 전도성 스페이서/환상 콘택트(252)는 일관된 폭(W)(도 2f 및 도 2g에 표시된 바와 같음)을 갖는다. 일부 경우들에서, 폭(W)은 (예를 들어, 저항 우려로 인해) 적어도 거의 3 nm일 수 있지만; 폭(W)은 본 개시를 고려할 때 분명해지는 바와 같이 임의의 적절한 두께, 예컨대 1 내지 100 nm, 또는 임의의 다른 적절한 두께일 수 있다. 비아(202)는 도 2g에 완전히 커버되는 것으로 도시되지만; 그것은 그럴 필요는 없다는 점을 주목한다.
환상 콘택트이 정확한 원이 아닌 실시예들에서, 환상 콘택트의 폭은 변할 수 있어, 그것은 더 얇은 부분들 및 더 두꺼운 부분들, 및 중간 두께들을 갖는 균일한 부분들을 갖는다. 일부 실시예들에서, 환상 콘택트는 타원형 링/밴드 형상을 가질 수 있다. 일부 그러한 실시예들에서, 타원형 환상 콘택트는 타겟 적용에 기초하여 30 x 50 nm, 40 x 75 nm, 50 x 100 nm, 60 x 120 nm의 치수들, 또는 일부 다른 적절한 치수들을 가질 수 있다. 환상 콘택트가 중공이기만 하면, 환상 콘택트는 정확한 원형 또는 타원형 링/밴드 형상일 필요는 없다는 점을 상기한다. 일부 실시예들에서, 환상 콘택트 내의 구멍(예를 들어, 환상 콘택트/전도성 스페이서(252) 내부의 전도성 하드마스크(240) 및 절연체 층(230)에 의해 생성되는 구멍)은 전체 형상(즉, 환상 콘택트 플러스 그것의 구멍)의 면적의 30 내지 90% 및/또는 자유 층(216)의 면적의 30 내지 90% 범위일 수 있다.
방법(100)은 일 실시예에 따라, 도 2h의 예시적 최종 구조체에 도시된 바와 같이, 스핀 전달 토크 메모리(STTM) 소자(또는 일부 다른 적절한 메모리 소자)의 형성을 선택사항적으로 완료하는 것(120)으로 계속된다. 이러한 예시적 실시예에서, 제2(또는 상단) 비아(204)는 도 2g에 도시된 최종 구조체 상에 형성되고, 유전체 재료(201)는 최종 STTM 소자를 둘러싸고 전기적으로 분리한다. 비아(202) 및 유전체(200)에 대한 이전 논의는 비아(204) 및 유전체(201)에 각각 적용된다. 도 2hh는 일 실시예에 따라, 전도성 하드마스크가 절연체 층(230') 상에 퇴적되지 않은 경우에(예를 들어, 도 2bb 및 도 2c를 참조하여 상기 논의된 바와 같음), STTM 소자의 형성을 선택사항적으로 완료한(120) 후에 예시적 최종 구조체를 도시한다. 도 2hhh는 일 실시예에 따라, 전도성 하드마스크(240")를 퇴적하기 전에 절연체 층이 퇴적되는 것이 아니라, 그 대신에 전도성 하드마스크(240")가 절연체(230")를 형성하기 위해 산화되는 경우에, STTM 소자의 형성을 선택사항적으로 완료한(120) 후에 예시적 최종 구조체를 도시한다. 그러한 실시예들에서, 전도성 하드마스크(240")는 절연체 층(230) 없이(예를 들어, 절연체(230)가 도 2c에 도시된 구조체에 없는 경우) 퇴적될 수 있다. 게다가, 그러한 실시예들에서, 전도성 하드마스크(240")는 임의의 적절한 기술들을 사용하여 산화되어 전도성 하드마스크(240")의 노출된 부분을 절연체(230")로 변환하거나 전도성 하드마스크(240") 위에 절연체(230")를 형성하는 것에 의해, 도 2hhh에 도시된 최종 예시적 구조체를 형성할 수 있다.
도 2i 내지 도 2iii는 일부 실시예들에 따라, 예시적 전류 흐름 라인들(260 내지 260")을 나타내기 위해 전기적으로 활성화되는 도 2h 내지 도 2hhh의 구조체들을 각각 예시한다. 도 2i의 예시적 실시예에서, 구조체는 STTM 소자(예를 들어, 비트 셀)이고, 전기적으로 활성화될 때, 전류(260)는 비아(204) 아래로, 전도성 하드마스크(240) 및 전도성 스페이서들(252) 내로, 절연체(230) 둘레로, 제1 전도성 층(220)을 통해, 자기 자유 층(216) 내로, 및 그 다음 MTJ 스택(210) 및 비아(202)의 나머지를 통해 아래로 흐른다. 전류(260)가 환상 콘택트/전도성 스페이서들(252) 아래로 및 절연체(230) 둘레로 흐를 때, 국부 전류 밀도 증가가 발생한다. 증가된 전류 밀도를 갖는 전류(260)는 도 2i에서 알 수 있는 바와 같이 자유 층(216)의 에지/외부로 계속된다. 이것은 (전류 밀도가 특정 임계값을 충족하면) 전류(260)가 플립에 전달되고 있는 자유 층(216)의 부분들을 야기하여, 자유 층(216)의 나머지를 반대 상태로 밀어넣는다. 환상 콘택트/전도성 스페이서(252) 및 절연체 층(230)은 (예를 들어, 주어진 임계 전류를 위한 완전한/비환상 콘택트와 비교되는 바와 같이) 자유 층(216)을 통해 전류 밀도의 증가를 야기하기 때문에, 더 낮은 임계 전류는 주어진 MTJ 스택(210)을 위해 사용될 수 있다. 도 2ii의 예시적 실시예에서, 전류(260')는 전도성 하드마스크가 없으므로, 환상 콘택트/전도성 스페이서(252')를 통해 절연체(230') 둘레로 흐른다는 점을 주목한다. 게다가, 도 2iii의 예시적 실시예에서, 전류(260")는 절연체(230")가 전도성 하드마스크(240")를 커버하므로, 환상 콘택트/전도성 스페이서(252")를 통해 절연체(230") 둘레로 흐른다는 점을 주목한다. 이러한 예시적 실시예에서, 절연체(230")는 이전에 설명된 바와 같이, 전도성 하드마스크(240")의 산화된 층일 수 있다는 점을 상기한다. 도 2ii 및 도 2iii에 도시된 구성들은 또한 알 수 있는 바와 같이 및 상기 설명된 바와 같이 자유 층(216)의 국부 전류 밀도 증가를 야기한다. 일부 실시예들에서, 본 개시를 고려할 때 분명해지는 바와 같이 하단 비아(202)(및 따라서 고정 자기 층(212))는 비트 라인에 전기적으로 연결될 수 있고 상단 비아(204)(및 따라서 자유 자기 층(216))은 트랜지스터에 전기적으로 연결될 수 있다.
도 3은 본 개시의 하나 이상의 실시예들에 따라, 집적 회로를 형성하는 방법(300)을 예시한다. 도 4a 내지 도 4hh는 다양한 실시예들에 따라, 도 3의 방법(300)을 수행할 때 형성되는 예시적 구조체들을 예시한다. 도 4i 내지 도 4ii는 일부 실시예들에 따라, 예시적 전류 흐름 라인들(460 및 460')을 나타내기 위해 전기적으로 활성화되는 도 4h 내지 도 4hh의 구조체들을 각각 예시한다. 도 1 및 도 2a 내지 도 2ii에 대한 상기 이전 논의는 이해되는 바와 같이, 여기서 동일하게 적용가능하다. 유사한 번호화는 도 3이 300들의 번호화를 포함하는 반면에, 도 1이 100들의 번호화를 포함하는 것을 제외하고, 도 1에 사용된 바와 같이 도 3에서 공정들을 식별하기 위해 사용된다(예를 들어, 퇴적(302)은 퇴적(102)과 유사하고, 에칭(318)은 에칭(118)과 유사한 등등이다). 게다가, 유사한 번호화는 도 4a 내지 도 4ii가 400들의 번호화를 포함하는 반면에, 도 2a 내지 도 2ii가 200들의 번호화를 포함하는 것을 제외하고, 도 2a 내지 도 2ii에 사용된 바와 같이 도 4a 내지 도 4ii의 특징들을 식별하기 위해 사용된다(예를 들어, 비아(402)는 비아(202)와 유사하고, MTJ 스택(410)은 MTJ 스택(210)과 유사한 등등이다). 따라서, 도 1 및 도 2a 내지 도 2ii에 대한 도 3 및 도 4a 내지 도 4ii에서의 실시예들 사이의 차이만이 주로 논의될 것이다.
도 3에서 알 수 있는 바와 같이, 방법(300)은 일 실시예에 따라, 도 4a에 도시된 예시적 최종 구조체를 형성하기 위해 기판 상에 MTJ 층들(310)을 퇴적하는 단계(302)를 포함한다. 이러한 예시적 실시예에서, 기판은 비아(402)의 어느 하나의 측면 상에 유전체 층(400)을 갖는 제1(또는 하단) 비아(402)를 포함한다. MTJ 스택(이러한 예시적 실시예에서, 고정 자기 층(412), 터널 장벽 층(414), 및 자유 자기 층(416)을 포함함), 제1(또는 하단) 비아, 및 유전체 층에 대한 이전 설명은 여기서 동일하게 적용가능하다.
방법(300)은 일 실시예에 따라, 도 4b에 도시된 예시적 최종 구조체를 형성하기 위해, MTJ 스택(410) 상에 터널 재료 층(430)을 퇴적하는 단계(306), 및 그 다음 전도성 하드마스크 층(440)을 그 위에 퇴적하는 단계(308)로 계속된다. 퇴적(306)은 상기 논의된 예시적 기술들(예를 들어, PVD, CVD, ALD, MBE 등), 또는 임의의 다른 적절한 기술을 사용하여 수행될 수 있다. 도 2b의 실시예에서, 제1 전도성 층(예를 들어, 금속 층, 예컨대 Ru 층)은 자유 층 상에 직접 퇴적된다는 점을 상기한다. 그러나, 도 4b에 도시된 실시예에서, 터널 재료 층(430)은 자유 층(416) 상에 직접 퇴적된다. 터널 재료 층(430)은 타겟 적용에 기초하여 및 본 개시를 고려할 때 분명해지는 바와 같이 산화 마그네슘(MgO), 산화 알루미늄(Al2O3), 탄탈룸 oxide(Ta2O5) 또는 일부 다른 적절한 터널 재료를 포함할 수 있다. 예를 들어, 터널 재료 층(430)은 일부 다른 적절한 전도성 산화물 또는 MTJ에서의 터널 장벽 층의 도포에 적절한 임의의 재료를 포함할 수 있다. 자유 층(416) 상에 직접 터널 재료(예를 들어, 다른 유전체 재료들과 비교되는 바와 같음)를 퇴적하는 것은 터널 재료 층(430) 및 자유 층(416)에서 생성되는 계면 때문에, MTJ 디바이스의 안정성을 증가시킬 수 있다. 일부 실시예들에서, 터널 재료 층(430)은 본 개시를 고려할 때 분명해지는 바와 같이, 임의의 적절한 두께(예를 들어, 1 nm 초과의 두께)를 갖기 위해 퇴적될 수 있다. 전도성 하드마스크 층 및 대응하는 퇴적에 대한 이전 설명은 여기서 동일하게 적용가능하다.
방법(300)는 일 실시예에 따라, 도 2c에 도시된 최종 예시적 구조체를 형성하기 위해, 전도성 하드마스크 층(440)을 에칭하는 단계(310) 및 터널 재료 층(430)을 에칭하는 단계(312)로 계속된다. 전도성 하드마스크 층을 에칭하는 것에 대한 이전 설명은 여기서 동일하게 적용가능하다. 에칭(312)은 이러한 예시적 실시예에서 도 4c에서 알 수 있는 바와 같이, 전도성 하드마스크(440) 아래에 있는 층(430)의 일부만을 남기는 터널 재료 층(430)의 완전한/완벽한 에칭이다. 도 4c에 도시된 실시예에서, 부분적 에칭(312')은 부분적으로 에칭된 터널 재료 층(430')을 형성하기 위해 수행된다. 본원에서 논의되는 바와 같이, 부분적 에칭(312')은 일부 경우들에서, 전류가 더 얇은 부분을 통과하는 것을 허용하기 위해(예를 들어, 전류가 터널 장벽 층(414)을 통과할 수 있는 방법과 유사한 방식으로) 터널 재료 층(430')을 1 nm 이하의 두께에 이르기까지 에칭할 수 있지만, 완전한 자유 층이 예를 들어 도 4c에 도시된 바와 같이 그것의 위에 일부 터널 재료(430')를 갖는 것을 보장할 수 있다. 게다가, 일부 그러한 실시예들에서, 본 개시를 고려할 때 분명해지는 바와 같이, 터널 재료 층(430')의 부분적 에칭(312')만을 수행함으로써, 자유 자기 층(416)이 노출되지 않으며, 그것은 이러한 기본 층(416)의 보호를 원조할 수 있다.
방법(300)은 일 실시예에 따라, 도 4d에 도시된 최종 예시적 구조체를 형성하기 위해, 에칭(312) 후에 형성되는 토포그래피 상에 전도성 층(450)을 퇴적하는 단계(314)로 계속된다. 이러한 전도성 층을 퇴적하는 것에 대한 이전 설명은 여기서 동일하게 적용가능하다. 일부 실시예들에서, 에칭(312) 및 퇴적(314)은 예를 들어 자유 자기 층(416)의 원하지 않은 산화를 방지하기 위해, 원 위치에서/에어 브레이크 없이 수행될 수 있다.
방법(300)은 도 4e의 예시적 최종 구조체에 도시된 바와 같이 전도성 스페이서(452)를 형성하기 위해 전도성 층(450)을 에칭하는 단계(316)로 계속된다. 방법(300)은 도 4f에 도시된 예시적 최종 구조체를 형성하기 위해 MTJ 스택(410)(자유 자기 층(416), 터널 장벽 층(414), 및 고정 자기 층(412)을 포함함)을 에칭하는 단계(318)로 계속된다. 전도성 스페이서를 형성하기 위해 전도성 층을 에칭하는 것 및 MTJ 스택을 에칭하는 것에 대한 이전 설명은 여기서 동일하게 적용가능하다. 도 4g는 도 4f에 도시된 최종 구조체의 상면도를 도시한다(도 4f는 구조체의 정면도를 도시함). 전도성 스페이서/환상 콘택트에 대한 이전의 설명은 여기서 동일하게 적용가능하다.
방법(300)은 일 실시예에 따라, 도 4h의 예시적 최종 구조체에 도시된 바와 같이, 스핀 전달 토크 메모리(STTM) 소자(또는 일부 다른 적절한 메모리 소자)의 형성을 선택사항적으로 완료하는 것(320)으로 계속된다. 이러한 예시적 실시예에서, 제2(또는 상단) 비아(404)는 도 4g에 도시된 최종 구조체 상에 형성되고, 유전체 재료(401)는 최종 STTM 소자를 둘러싸고 전기적으로 분리한다. STTM 소자의 형성을 선택사항적으로 완료하는 것에 대한 이전 논의는 여기서 동일하게 적용가능하다.
도 4hh는 일 실시예에 따라, 터널 재료 층(430')의 부분적 에칭(312')이 수행된 경우에(예를 들어, 도 4c를 참조하여 상기 논의된 바와 같이) STTM 소자의 형성을 선택사항적으로 완료한(120) 후에 예시적 최종 구조체를 도시한다. 도 4hh에서 알 수 있는 바와 같이, 터널 재료 층(430')은 부분적 에칭(312')의 결과로서 제1(더 얇은) 두께(X1) 및 제2(더 두꺼운) 두께(X2)를 갖는다. 또한 알 수 있는 바와 같이, 전도성 스페이서/환상 콘택트(452')는 터널 재료 층(430')의 제2/더 얇은 부분(X2) 위에 형성된다. 이전에 설명된 바와 같이, 일부 경우들에서, 터널 재료 층(430')의 얇은 부분(X2)은 전류가 더 얇은 X2 위치들에서 그것을 통과하는 것을 허용하기 위해, 1 nm 이하(예를 들어, 일부 경우들에서 0.5 nm), 또는 일부 다른 적절한 두께이다. 게다가, 일부 경우들에서, 터널 재료 층(430')의 두꺼운 부분(X1)은 전류가 더 두꺼운 X1 위치들에서 그것을 통과하는 것을 방지하기 위해, 1 nm 초과(예를 들어, 일부 경우들에서 적어도 2 nm), 또는 일부 다른 적절한 두께이다.
도 4i 내지 도 4ii는 일부 실시예들에 따라, 예시적 전류 흐름 라인들(460 및 460')을 나타내기 위해 전기적으로 활성화되는 도 4h 내지 도 4hh의 구조체들을 각각 예시한다. 도 4i의 예시적 실시예에서, 구조체는 STTM 소자(예를 들어, 비트 셀)이고, 전기적으로 활성화될 때, 전류(460)는 비아(404) 아래로, 전도성 하드마스크(440) 및 전도성 스페이서들(452) 내로, 터널 재료 층(430) 둘레로, 자기 자유 층(416) 내로, 및 그 다음 MTJ 스택(410) 및 비아(402)의 나머지를 통해 아래로 흐른다. 환상 콘택트의 사용에 의해 야기되는 전류 클라우딩의 결과로서 전류 밀도의 증가에 대한 이전 논의는 여기서 동일하게 적용가능하다. 도 4ii의 예시적 실시예에서, 두꺼운 부분(X2)은 전류가 통과되는 것을 방지하는 반면에 얇은 부분(X1)은 전류가 통과되거나 터널링되는 것을 허용하므로, 전류(460')는 전도성 하드마스크(440) 및 환상 콘택트/전도성 스페이서(452')를 통해, 터널 재료 층(430')의 얇은 부분(X1)을 통해 및 층(430')의 두꺼운 부분(X2) 둘레로 흐른다는 점을 주목한다. 일부 실시예들에서, 본 개시를 고려할 때 분명해지는 바와 같이, 하단 비아(402)(및 따라서 고정 자기 층(412))은 비트 라인에 전기적으로 연결될 수 있고 상단 비아(404)(및 따라서 자유 자기 층(416))은 트랜지스터에 전기적으로 연결될 수 있다.
예시적 시스템
도 5는 예시적 실시예에 따라, 본원에 개시되는 기술들을 사용하여 형성되는 집적 회로 구조체들 또는 디바이스들로 구현되는 컴퓨팅 시스템(1000)을 예시한다. 알 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 수용한다. 마더보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하지만, 이들에 제한되지 않는 다수의 구성요소들을 포함할 수 있으며, 그것의 각각은 마더보드(1002)에 물리적으로 및 전기적으로 결합되거나, 그 안에 다른 방법으로 통합될 수 있다. 이해되는 바와 같이, 마더보드(1002)는 예를 들어 시스템(1000)의 메인 보드든지, 메인 보드 상에 실장되는 도터보드든지, 또는 유일한 보드든지 등, 임의의 인쇄 회로 보드일 수 있다.
그것의 적용들에 따라, 컴퓨팅 시스템(1000)은 마더보드(1002)에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 하나 이상의 다른 구성요소들을 포함할 수 있다. 이러한 다른 구성요소들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM, STTM 등), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 위성 위치 확인 시스템(global positioning system)(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대 하드 디스크 드라이브, 콤팩트 디스크(compact disk)(CD), 디지털 다기능 디스크(digital versatile disk)(DVD) 등)을 포함할 수 있지만, 이들에 제한되지 않는다. 컴퓨팅 시스템(1000)에 포함되는 구성요소들 중 어느 것은 예시적 실시예에 따라 개시된 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조체들 또는 디바이스들을 포함할 수 있다. 일부 실시예들에서, 다수의 기능들은 하나 이상의 칩들로 통합될 수 있다(예를 들어, 통신 칩(1006)은 프로세서(1004)의 일부이거나 프로세서로 다른 방법으로 통합될 수 있는 것을 주목함).
통신 칩(1006)은 컴퓨팅 시스템(1000)으로 및 그로부터 데이터의 전송을 위해 무선 통신들을 가능하게 한다. 용어 "무선" 및 그것의 파생어들은 비고체 매체를 통한 변조된 전자기 방사선을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 용어는 연관된 디바이스들이 임의의 와이어들을 포함하지 않지만, 일부 실시예들에서 디바이스들이 포함하지 않을 수 있는 것을 암시하지 않는다. 통신 칩(1006)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(long term evolution)(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그것의 파생어들뿐만 아니라, 3G, 4G, 5G 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 이들에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 어느 것을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩들(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 단거리 무선 통신들 예컨대 Wi-Fi 및 블루투스에 전용될 수 있고, 제2 통신 칩(1006)은 장거리 무선 통신들 예컨대 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들에 전용될 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키지화되는 집적 회로 다이를 포함한다. 일부 실시예들에서, 프로세서의 집적 회로 다이는 본원에 다양하게 설명되는 바와 같이, 개시된 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조체들 또는 디바이스들로 구현되는 온보드 회로를 포함한다. 용어 "프로세서"는 예를 들어 레지스터들 및/또는 메모리로부터 전자 데이터를 처리하여 그러한 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 언급할 수 있다.
통신 칩(1006)는 또한 통신 칩(1006) 내에 패키지화되는 집적 회로 다이를 포함할 수 있다. 일부 그러한 예시적 실시예들에 따르면, 통신 칩의 집적 회로 다이는 본원에 다양하게 설명되는 바와 같이 개시된 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조체들 또는 디바이스들을 포함한다. 본 개시를 고려할 때 이해되는 바와 같이, 멀티 표준 무선 능력은 프로세서(1004)로 직접 통합될 수 있다는 점을 주목한다(예를 들어, 임의의 칩들(1006)의 기능성은 개별 통신 칩들을 갖는 것보다는 오히려 프로세서(1004)로 통합됨). 게다가, 프로세서(1004)는 그러한 무선 능력을 갖는 칩 세트일 수 있다는 점을 주목한다. 요컨대, 임의의 수의 프로세서(1004) 및/또는 통신 칩들(1006)이 사용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩 세트는 그 안에 통합되는 다수의 기능들을 가질 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1000)는 본원에 다양하게 설명되는 바와 같이, 랩톱, 넷북, 노트북, 스마트폰, 태블릿, 개인 휴대 정보 단말기(personal digital assistant)(PDA), 울트라 모바일 PC, 이동 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 디지털 비디오 레코더, 또는 데이터를 처리하거나 개시된 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조체들 또는 디바이스들을 이용하는 임의의 다른 전자 디바이스일 수 있다.
추가 예시적 실시예들
이하의 예들은 다수의 순열들 및 구성들이 분명해지는 추가 실시예들와 관련된다.
예 1은 고정 자기 층; 고정 자기 층 위의 자유 자기 층; 고정 자기 층과 자유 자기 층 사이에 배치되는 터널 장벽 층; 자유 자기 층 위에 형성되는 절연체 층; 및 절연체 층의 적어도 일부를 둘러싸고 자유 자기 층에 전기적으로 연결되는 전도성 환상 콘택트를 포함하는 집적 회로이다.
예 2는 예 1의 발명 대상을 포함하며, 고정 자기 층, 터널 장벽 층, 및 자유 자기 층은 자기 터널 접합(MTJ)을 포함한다.
예 3은 예 1 내지 예 2 중 어느 하나의 발명 대상을 포함하며, 환상 콘택트는 실질적으로 원형, 타원형, 정사각형, 또는 직사각형 링/밴드 형상을 갖는다.
예 4는 예 1 내지 예 3 중 어느 하나의 발명 대상을 포함하며, 환상 콘택트는 루테늄(Ru), 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 질화 티타늄(TiN), 및/또는 질화 탄탈룸(TaN) 중 적어도 하나를 포함한다.
예 5는 예 1 내지 예 4 중 어느 하나의 발명 대상을 포함하며, 집적 회로의 상단 관점에서, 환상 콘택트 표면적은 자유 자기 층의 표면적의 10 내지 90%를 포함한다.
예 6은 예 1 내지 예 5 중 어느 하나의 발명 대상을 포함하며, 환상 콘택트는 적어도 3 nm의 최소 폭을 갖는다.
예 7은 예 1 내지 예 6 중 어느 하나의 발명 대상을 포함하며, 절연체 층의 적어도 일부는 적어도 1 nm 두께이다.
예 8은 예 1 내지 예 7 중 어느 하나의 발명 대상을 포함하며, 절연체 층은 유전체 재료를 포함한다.
예 9는 예 1 내지 예 8 중 어느 하나의 발명 대상을 포함하며, 자유 자기 층과 절연체 층 사이에 배치되는 전도성 층을 더 포함한다.
예 10은 예 9의 발명 대상을 포함하며, 전도성 층은 루테늄(Ru), 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 질화 티타늄(TiN), 및/또는 질화 탄탈룸(TaN) 중 적어도 하나를 포함한다.
예 11은 예 1 내지 예 7 중 어느 하나의 발명 대상을 포함하며, 절연체 층은 산화 마그네슘(MgO) 또는 산화 알루미늄(Al2O3)을 포함한다.
예 12는 예 11의 발명 대상을 포함하며, 환상 콘택트는 자유 자기 층과 물리적으로 접촉한다.
예 13은 예 11의 발명 대상을 포함하며, MgO 또는 Al2O3 층의 두께는 환상 콘택트와 자유 자기 층 사이에 배치된다.
예 14는 예 13의 발명 대상을 포함하며, 두께는 1 nm 미만이다.
예 15는 예 1 내지 예 14 중 어느 하나의 발명 대상을 포함하며, 절연체 층에 인접한 전도성 하드마스크를 더 포함하며, 환상 콘택트는 전도성 하드마스크의 적어도 일부를 둘러싼다.
예 16은 예 15의 발명 대상을 포함하며, 전도성 하드마스크는 루테늄(Ru), 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 질화 티타늄(TiN), 및/또는 질화 탄탈룸(TaN) 중 적어도 하나를 포함한다.
예 17은 예 1 내지 예 16 중 어느 하나의 발명 대상을 포함하며, 고정 자기 층은 비트 라인에 전기적으로 연결되고 자유 자기 층은 트랜지스터에 전기적으로 연결된다.
예 18은 예 1 내지 예 17 중 어느 하나의 발명 대상을 포함하는 내장 메모리 디바이스이다.
예 19는 예 18의 발명 대상을 포함하며, 내장 메모리 디바이스는 스핀 전달 토크 메모리(STTM) 디바이스이다.
예 20은 집적 회로를 형성하는 방법이며, 방법은 기판 상에 자기 터널 접합(MTJ) 층들을 퇴적하는 단계 - MTJ 층들은 고정 자기 층, 자유 자기 층, 및 고정 자기 층과 자유 자기 층 사이에 배치되는 터널 장벽 층을 포함함 -; 자유 자기 층 상에 제1 전도성 층을 퇴적하는 단계; 제1 전도성 층 위에 절연체를 퇴적하는 단계; 절연체 층을 에칭하는 단계; 절연체 층의 적어도 일부 둘레에 전도성 스페이서를 형성하기 위해 제1 전도성 층을 에칭하는 단계; 및 MTJ 층들을 에칭하는 단계를 포함한다.
예 21은 예 20의 발명 대상을 포함하며, 전도성 스페이서는 실질적으로 원형, 타원형, 정사각형, 또는 직사각형 링/밴드 형상을 갖는다.
예 22는 예 20 내지 예 21 중 어느 하나의 발명 대상을 포함하며, 집적 회로의 상단 관점에서, 전도성 스페이서 표면적은 자유 자기 층의 표면적의 10 내지 90%을 포함한다.
예 23은 예 20 내지 예 22 중 어느 하나의 발명 대상을 포함하며, 전도성 스페이서는 루테늄(Ru), 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 질화 티타늄(TiN), 및/또는 질화 탄탈룸(TaN) 중 적어도 하나를 포함한다.
예 24는 예 20 내지 예 23 중 어느 하나의 발명 대상을 포함하며, 절연체 층을 에칭하기 전에 절연체 층 상에 을 퇴적하는 단계; 및 전도성 하드마스크 층을 에칭하는 단계를 더 포함한다.
예 25는 예 20 내지 예 24 중 어느 하나의 발명 대상을 포함하며, 제1 전도성 층을 에칭하는 단계는 비휘발성 에치 공정을 포함한다.
예 26은 예 20 내지 예 25 중 어느 하나의 발명 대상을 포함하며, 제1 전도성 층을 에칭하기 전에 제2 전도성을 퇴적하는 단계; 및 제1 전도성 층을 에칭하기 전에 제2 전도성 층을 에칭하는 단계를 더 포함한다.
예 27은 예 26의 발명 대상을 포함하며, 절연체 층을 에칭하는 단계 및 제2 전도성 층을 퇴적하는 단계는 원 위치에서 또는 에어 브레이크 없이 수행된다.
예 28은 예 25 내지 예 27 중 어느 하나의 발명 대상을 포함하며, 제2 전도성 층을 퇴적하는 단계는 컨포멀 퇴적 공정을 사용하여 수행된다.
예 29는 예 25 내지 예 28 중 어느 하나의 발명 대상을 포함하며, 전도성 층들을 에칭하는 단계는 반응성 이온 에치(RIE) 공정을 사용하여 수행된다.
예 30은 집적 회로를 형성하는 방법이며, 방법은 기판 상에 자기 터널 접합(MTJ) 층들을 퇴적하는 단계 - MTJ 층들은 고정 자기 층, 자유 자기 층, 및 고정 자기 층과 자유 자기 층 사이에 배치되는 터널 장벽 층을 포함함 -; 자유 자기 층 상에 터널 재료 층을 퇴적하는 단계; 터널 재료 층 상에 전도성 하드마스크 층을 퇴적하는 단계; 전도성 하드마스크 층을 에칭하는 단계; 터널 재료 층을 에칭하는 단계; 최종 토포그래피 위에 전도성 층을 퇴적하는 단계; 터널 재료 층의 적어도 일부 둘레에 전도성 스페이서를 형성하기 위해 전도성 층을 에칭하는 단계; 및 MTJ 층들을 에칭하는 단계를 포함한다.
예 31은 예 30의 발명 대상을 포함하며, 전도성 스페이서는 실질적으로 원형, 타원형, 정사각형, 또는 직사각형 링/밴드 형상을 갖는다.
예 32는 예 30 내지 예 31 중 어느 하나의 발명 대상을 포함하며, 집적 회로의 상단 관점에서, 전도성 스페이서 표면적은 자유 자기 층의 표면적의 10 내지 90%를 포함한다.
예 33은 예 30 내지 예 32 중 어느 하나의 발명 대상을 포함하며, 전도성 스페이서는 루테늄(Ru), 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 질화 티타늄(TiN), 및/또는 질화 탄탈룸(TaN) 중 적어도 하나를 포함한다.
예 34는 예 30 내지 예 33 중 어느 하나의 발명 대상을 포함하며, 전도성 층을 퇴적하는 단계는 컨포멀 퇴적 공정을 사용하여 수행된다.
예 35는 예 30 내지 예 34 중 어느 하나의 발명 대상을 포함하며, 전도성 층을 에칭하는 단계는 반응성 이온 에치(RIE) 공정을 사용하여 수행된다.
예 36은 예 30 내지 예 35 중 어느 하나의 발명 대상을 포함하며, 터널 재료 층을 퇴적하는 단계는 1 nm 초과의 두께를 갖는 터널 재료 층을 야기한다.
예 37은 예 30 내지 예 36 중 어느 하나의 발명 대상을 포함하며, 터널 재료 층을 에칭하는 단계는 자유 자기 층에 이르기까지의 터널 재료의 완전한 에칭이다.
예 38은 예 30 내지 예 37 중 어느 하나의 발명 대상을 포함하며, 터널 재료 층을 에칭하는 단계는 자유 자기 층 상에 터널 재료의 얇은 부분을 남기는 터널 재료의 부분적 에칭이다.
예 39는 예 38의 발명 대상을 포함하며, 터널 재료의 얇은 부분은 1 nm 이하의 두께를 갖는다.
예 40은 예 30 내지 예 39 중 어느 하나의 발명 대상을 포함하며, 터널 재료 층을 에칭하는 단계 및 전도성 층을 퇴적하는 단계는 원 위치에서 또는 에어 브레이크 없이 수행된다.
예시적 실시예들의 전술한 설명은 예시 및 설명의 목적들을 위해 제시되었다. 총망라하거나 본 개시를 개시된 정확한 형태들에 제한하도록 의도되지 않는다. 많은 수정들 및 변화들은 본 개시를 고려할 때 가능하다. 본 개시의 범위는 이러한 상세한 설명에 의해 제한되는 것이 아니라, 오히려 이에 첨부되는 청구항들에 의해 제한되도록 의도된다. 본 출원에 대한 우선권을 주장하는 장래의 제출 출원들은 개시된 발명 대상을 상이한 방식으로 주장할 수 있고, 본원에 다양하게 개시되거나 다른 방법으로 증명되는 바와 같이 하나 이상의 제한들의 임의의 세트를 일반적으로 포함할 수 있다.

Claims (25)

  1. 집적 회로로서,
    고정 자기 층(fixed magnetic layer);
    상기 고정 자기 층 위의 자유 자기 층(free magnetic layer);
    상기 고정 자기 층과 상기 자유 자기 층 사이에 배치되는 터널 장벽 층(tunneling barrier layer);
    상기 자유 자기 층 위에 형성되는 절연체 층; 및
    상기 절연체 층의 적어도 일부를 둘러싸고 상기 자유 자기 층에 전기적으로 연결되는 전도성 환상 콘택트(conductive annular contact)
    를 포함하는 집적 회로.
  2. 제1항에 있어서,
    상기 고정 자기 층, 터널 장벽 층, 및 자유 자기 층은 자기 터널 접합(magnetic tunnel junction : MTJ)을 포함하는 집적 회로.
  3. 제1항에 있어서,
    상기 환상 콘택트는 실질적으로 원형, 타원형, 정사각형, 또는 직사각형 링/밴드 형상을 갖는 집적 회로.
  4. 제1항에 있어서,
    상기 환상 콘택트는 루테늄(Ru), 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 질화 티타늄(TiN), 및/또는 질화 탄탈룸(TaN) 중 적어도 하나를 포함하는 집적 회로.
  5. 제1항에 있어서,
    상기 집적 회로의 상단 관점(top perspective)에서, 상기 환상 콘택트의 표면적은 상기 자유 자기 층의 표면적의 10 내지 90%를 포함하는 집적 회로.
  6. 제1항에 있어서,
    상기 환상 콘택트는 적어도 3 nm의 최소 폭을 갖는 집적 회로.
  7. 제1항에 있어서,
    상기 절연체 층의 적어도 일부는 적어도 1 nm 두께인 집적 회로.
  8. 제1항에 있어서,
    상기 절연체 층은 유전체 재료를 포함하는 집적 회로.
  9. 제1항에 있어서,
    상기 자유 자기 층과 상기 절연체 층 사이에 배치되는 전도성 층을 더 포함하는 집적 회로.
  10. 제1항에 있어서,
    상기 절연체 층은 산화 마그네슘(MgO) 또는 산화 알루미늄(Al2O3)을 포함하는 집적 회로.
  11. 제10항에 있어서,
    상기 환상 콘택트는 상기 자유 자기 층과 물리적으로 접촉하는 집적 회로.
  12. 제10항에 있어서,
    상기 MgO 또는 Al2O3 층의 두께는 상기 환상 콘택트와 상기 자유 자기 층 사이에 배치되는 집적 회로.
  13. 제12항에 있어서,
    상기 두께는 1 nm 미만인 집적 회로.
  14. 제1항에 있어서,
    상기 절연체 층에 인접한 전도성 하드마스크를 더 포함하며, 상기 환상 콘택트는 상기 전도성 하드마스크의 적어도 일부를 둘러싸는 집적 회로.
  15. 제1항에 있어서,
    상기 고정 자기 층은 비트 라인에 전기적으로 연결되고 상기 자유 자기 층은 트랜지스터에 전기적으로 연결되는 집적 회로.
  16. 제1항의 집적 회로를 포함하는 내장 메모리 디바이스.
  17. 제16항에 있어서,
    상기 내장 메모리 디바이스는 스핀 전달 토크 메모리(spin-torque transfer memory: STTM) 디바이스인 내장 메모리 디바이스.
  18. 집적 회로를 형성하는 방법으로서,
    기판 상에 자기 터널 접합(MTJ) 층들을 퇴적하는 단계 - 상기 MTJ 층들은 고정 자기 층, 자유 자기 층, 및 상기 고정 자기 층과 상기 자유 자기 층 사이에 배치되는 터널 장벽 층을 포함함 -;
    상기 자유 자기 층 상에 제1 전도성 층을 퇴적하는 단계;
    상기 제1 전도성 층 위에 절연체를 퇴적하는 단계;
    상기 절연체 층을 에칭하는 단계;
    상기 절연체 층의 적어도 일부를 둘러싸는 전도성 환상 콘택트를 형성하기 위해 상기 제1 전도성 층을 에칭하는 단계 - 상기 전도성 환상 콘택트는 상기 자유 자기 층에 전기적으로 연결됨 -; 및
    상기 MTJ 층들을 에칭하는 단계
    를 포함하는 방법.
  19. 제18항에 있어서,
    상기 절연체 층을 에칭하기 전에 상기 절연체 층 상에 전도성 하드마스크 층을 퇴적하는 단계; 및
    상기 전도성 하드마스크 층을 에칭하는 단계를 더 포함하는 방법.
  20. 제18항에 있어서,
    상기 제1 전도성 층을 에칭하는 단계는 비휘발성 에치 공정(non-volatile etch process)을 포함하는 방법.
  21. 제18항에 있어서,
    상기 제1 전도성 층을 에칭하기 전에 제2 전도성 층을 퇴적하는 단계; 및
    상기 제1 전도성 층을 에칭하기 전에 상기 제2 전도성 층을 에칭하는 단계를 더 포함하는 방법.
  22. 집적 회로를 형성하는 방법으로서,
    기판 상에 자기 터널 접합(MTJ) 층들을 퇴적하는 단계 - 상기 MTJ 층들은 고정 자기 층, 자유 자기 층, 및 상기 고정 자기 층과 상기 자유 자기 층 사이에 배치되는 터널 장벽 층을 포함함 -;
    상기 자유 자기 층 상에 터널 재료 층을 퇴적하는 단계;
    상기 터널 재료 층 상에 전도성 하드마스크 층을 퇴적하는 단계;
    상기 전도성 하드마스크 층을 에칭하는 단계;
    상기 터널 재료 층을 에칭하는 단계;
    최종 토포그래피(resulting topography) 위에 전도성 층을 퇴적하는 단계;
    상기 터널 재료 층의 적어도 일부를 둘러싸는 전도성 환상 콘택트를 형성하기 위해 상기 전도성 층을 에칭하는 단계 - 상기 전도성 환상 콘택트는 상기 자유 자기 층에 전기적으로 연결됨 -; 및
    상기 MTJ 층들을 에칭하는 단계
    를 포함하는 방법.
  23. 제22항에 있어서,
    상기 터널 재료 층을 에칭하는 단계는 상기 자유 자기 층에 이르기까지의 터널 재료의 완전한 에칭인 방법.
  24. 제22항에 있어서,
    상기 터널 재료 층을 에칭하는 단계는 상기 자유 자기 층 상에 터널 재료의 얇은 부분을 남기는 터널 재료의 부분적 에칭인 방법.
  25. 제24항에 있어서,
    상기 터널 재료의 얇은 부분은 1 nm 이하의 두께를 갖는 방법.
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