KR101369007B1 - 지지기판에 기능화 층을 구비하는 반도체 구조물을 제조하기 위한 프로세스 - Google Patents

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Abstract

본 발명은 지지기판(3)에 제1 기능화층(4)을 구비하는 반도체 구조물(1)을 제조하기 위한 프로세스에 있어서, (a) 제1 기능화 층(4) 및 이온주입 방향에 관해 제1 기능화 층(4) 아래에 배치된 희생 버퍼층(5)을 포함하는 소스기판(2)에, 제1 기능화 층(4) 및 적어도 일부의 희생 버퍼층(5)을 포함하는 소스기판(2)의 상부 부분(20)의 두께의 범위를 정하는 깊이로 이온 종(ionic species)을 이온주입하는 단계; (b) 소스기판(2)을 지지기판(3)에 접합하는 단계; (c) 소스기판(2)을 균열시켜 소스기판(2)의 상부 부분(20)를 지지기판(3)으로 이동시키는 단계; 및 (d) 희생 버퍼층(5)을 제1 기능화 층(4)에 관해 선택 식각하는 것에 의해 제거하는 단계;를 포함한다.

Description

지지기판에 기능화 층을 구비하는 반도체 구조물을 제조하기 위한 프로세스{Process for manufacturing a semiconductor structure comprising a functionalized layer on a support substrate}
본 발명은 전자, 광학, 및 광전자 산업에 사용되는 반도체 기판에 관한 것으로, 특히 3차원(three-dimensional: 3D) 구조물에 관한 것이다.
더 상세하게 본 발명은 지지기판에 기능화 층을 구비하는 반도체 구조물을 제조하기 위한 프로세스에 관한 것이다.
반도체 구조물은 전자, 광전자 등의 장치들의 형성을 위한 기반 역할을 한다.
상기 장치들의 성능을 개선하기 위해, 단위 면적당 식각 회로들의 밀도를 증가시키기 위한 방법들이 개발되어 왔다.
하지만, 회로들의 소형화는 물리적으로 제한된다.
회로들의 크기를 감소시키는 연구에 추가하여, 상기 회로들이 3D 구조물을 형성하도록 적층되어 수직(vertical) 접속부들을 통해 연결되는 3D 집적 방법들이 개발되어 왔다.
본 명세서에서 "수직(vertical)"은 회로들이 형성되는 기판들의 메인 면에 수직인 방향을 의미한다.
이러한 형태의 구조물들의 제조는 통상 스마트 컷(Smart CutTM ) 형태의 프로세스에 의해, 그들이 구성되는 층들의 지지기판 상으로의 연속적인 이동(successive transfer)을 필요로 한다.
이 층들은 실제로, 이동될 층의 범위를 정하는 취성 존(embrittlement zone)이 이온주입(implantation)에 의해 형성되는 '소스' 기판 상에 별도로 생성된다.
상기 이동은 지지기판 또는 지지기판 상으로 이미 이동된 층 상으로의 각 층의 연속적인 접합을 포함한다.
상기 접합은 보통 분자 접착에 의한 접합이다.
접합은 취성 존을 따라 소스기판의 벽개(cleavage)를 야기하도록 취성 존으로의 에너지의 입력을 수반하고, 이어서, 층은 지지 기판 상으로 이동된다.
이동된 층의 상면(즉, 지지기판에 접합된 면에 반대쪽에 있는 이동된 층의 면)은 취성 존 내의 균열(fracture) 또는 분리(separation)에 의해 야기된 일정 레벨의 거칠기를 갖는다.
층들의 이동은 일반적으로 접합 또는 이동 후, 분자 접착을 보강하는 어닐링 작업(annealing operations)("안정화" 어닐링) 및/또는 이동된 층의 면을 플래트닝(flatten)하는 어닐링 작업("스무딩(smoothing)" 어닐링)을 필요로 하는 것으로 알려져 있다.
그러나, 이러한 어닐링 작업은 특정 경우들, 특히, 3D 구조물에 사용되는 "기능화" 층의 접합의 경우에 문제가 된다.
본 명세서에서 용어 "기능화 층"("활성층"으로도 알려져 있음)은 하나 이상의 기능을 가지도록 처리된 반도체 층을 의미한다.
그러므로, 기능화(functionalization)는 "패턴"(즉, 전자 마이크로콤포넌트를 생성하기 위해 커팅에 의해 얻어지는 설계들)의 도핑(p-n접합의 생성) 식각, 수직 전기 연결부들("비아들(vias)")의 이온주입 등을 포함한다.
하지만, 생성된 이들 활성층은 부서지기 쉽고 불균일하다.
그러므로, 과도한 온도 증가는 활성층들을 손상시켜 쓸모 없게 만들 수 있다.
저온 어닐링 작업(500℃ 이하)만 수행하는 것이 제안되고 있다.
그러나, 출원인은 이러한 온도에서의 스무딩 어닐링은 이동된 활성층에 필요한 균일성을 부여하기에 불충분함을 발견하였다.
더욱이, 이러한 어닐링을 완료시킬 수 있는 단순한 폴리싱(polishing) 단계는 이동 층의 균일성을 저하시키기 때문에 문제가 있다.
그러므로, 다듬질(finishing)은 수행하기에 유달리 어려운 단계가 되며, 획득되는 면 상태는 너무 거칠어서(일반적으로, 대략 10 nm rms 이지만, 목표 거칠기는 1nm 또는 그 이하임) 다른 활성층들을 획득된 구조물 상으로 적층할 수 없게 한다.
본 발명은 상술한 바와 같은 문제점들을 해결하기 위한 것으로, 특히, 큰 온도 증가를 필요로 하지 않고 양호한 면 상태를 갖는 기능화 층을 포함하는 3D 구조물을 제조할 수 있도록 하는 데 그 목적이 있다.
본 발명의 또 다른 목적은 약 500℃의 온도를 초과할 수 없는 기능화 층의 이동 단계를 필요로 하는 반도체 구조물의 제조방법을 제공하는 데 있다.
상기한 바와 같은 목적을 달성하기 위해, 본 발명은 지지기판에 제1 기능화층을 구비하는 반도체 구조물을 제조하기 위한 프로세스에 있어서,
(a) 표면에 제1 도전 금속전극을 포함하는 제1 기능화 층 및 이온주입 방향에 관해 제1 기능화 층 아래에 배치된 희생 버퍼층을 포함하는 소스기판에, 제1 도전 금속 전극, 제1 기능화 층, 및 적어도 일부의 희생 버퍼층을 포함하는 소스기판의 상부 부분의 두께의 범위를 정하는 깊이로 이온 종(ionic species)을 이온주입하는 단계;
(b) 표면에 제2 도전 금속전극을 포함하는 제2 기능화 층을 포함하는 지지기판을 제공하는 딘계;
(c) 제1 도전 금속전극과 제2 도전 금속전극이 접합 경계면에 있는 상태에서 소스기판을 지지기판에 접합하는 단계;
(d) 소스기판을 균열시켜 소스기판의 상부 부분을 소스기판에서 지지기판으로 이동시키는 단계; 및
(e) 희생 버퍼층을 제1 기능화 층에 관해 선택 식각하는 것에 의해 제거하는 단계;를 포함하는 지지기판에 기능화 층을 구비하는 반도체 구조물을 제조하기 위한 프로세스를 제공한다.
그러므로, 희생 버퍼층(sacrificial buffer layer)은 제1 기능화 층의 재료에 관한 선택 식각을 허용하는 재료로 형성되는 것이 바람직하다.
본 발명의 유리한 일 실시 예에 따르면, 희생 버퍼층은 이온주입된 종을 구속하기 위한 층을 포함한다.
예를 들면, 이온주입된 종을 구속하기 위한 층의 구속 존은 붕소로 도핑된 희생 버퍼층의 존이다.
희생 버퍼층의 두께는 10 nm와 1 ㎛ 사이의 범위에 있다.
본 발명의 특정한 일 실시 예에 따르면, 희생 버퍼층은 이산화 규소(silicon dioxide)로 형성된다.
이 경우, 희생 버퍼층의 선택 식각은 산, 특히, 불화수소산(hydrofluoric acid)을 사용하는 습식 화학 식각인 것이 유리하다.
더욱이, 제1 기능화 층 또는 지지기판이 손상되는 열 처리량(thermal budget)보다 낮은 열 처리량에서 이동된 제1 기능화 층의 결함들을 제거하기 위한 열처리를 수행하는 것이 적용될 수도 있다.
상기 접합 단계(c)는 200 ℃와 500 ℃ 사이의 온도에서 안정화 어닐링을 수행하는 것을 포함할 수 있다.
본 발명의 특정한 일 실시 예에 따르면, 지지기판은 제2 기능화 층을 포함할 수도 있다.
예를 들면, 소스 기판의 제1 기능화 층 및/또는 지지기판의 제2 기능화 층은 접합 경계면에 배치된 전극을 포함하고, 이 전극(들)은 소스기판의 제1 기능화 층과 지지기판의 제2 기능화 층 사이의 전기적인 접점을 제공한다.
제1 도전 금속전극과 상기 제2 도전 금속전극은 텅스텐, 티타늄, 플러티늄, 코발트, 니켓 및 파라듐으로 구성된 군으로부터 선택된 하나의 금속으로 형성되는 것이 유리하다.
본 발명의 다른 특징들과 장점들은 양호한 일 실시예에 따르는 설명을 정독 하는 것으로부터 이해될 것이다.
이러한 설명은 본 발명에 따른 반도체 구조물을 제조하기 위한 프로세스의 단계들을 나타내는 개략도인 도 1을 포함하는 첨부 도면을 참조하여 이루어질 것이다.
제1 기능화 층을 포함하는 소스기판의 형성
도 1의(a)는 소스기판(2)의 일 예를 예시한다.
소스기판(2)은 반도체 또는 비반도체 재료로 만들어진 벌크 기판 또는 복합 기판(즉, 다른 재료들의 층들의 스택(stack)으로부터 형성된 기판)이다.
소스기판(2)은 "상면"으로 지칭되는 그 면들 중의 한 면에 제1 기능화 층(4)을 포함한다.
제1 기능화 층(4)은 다른 재료들의 여러 층들의 중첩 및/또는 p-n 접합을 포함한다.
유리하게는, 제1 기능화 층(4)은 상면에서, 예를 들면, W, Ti, Pt, Pd, Ni, Co 등으로부터 선택된 하나 이상의 금속으로 구성된 제1 도전 금속전극(7a)을 포함한다.
이러한 제1 금속전극(7a)이 존재할 때, 그 두께는 전극(7a)을 통해 수소 및/또는 헬륨과 같은 이온 종(ionic species)의 주입을 허용할 만큼 충분히 작아야한다.
그러므로, 제1 금속전극(7a)의 두께는 일반적으로 0.5 ㎛ 이하이다.
제1 기능화 층(4)의 상면(201)은 제1 기능화 층(4)을 지지기판 상으로 이동시키기 위해 지지기판에 접합되도록 한 소스기판(2)의 자유면(free surface)이다.
제1 기능화 층(4) 아래에는 후술되는 바와 같이 제1 기능화 층(4)을 지지기판 상으로 이동시킨 후 얻어진 반도체 구조물을 다듬질(finishing)하기 위한 목적의 희생층인 버퍼층(5)이 있다.
이와 관련하여, 희생 버퍼층(5)은 제1 기능화 층(4)의 재료에 관하여 선택적으로 제거될 있는 재료로 형성될 수 있다.
예를 들면, 제1 기능화 층(4)이 고농도로 도핑된 규소(silicon)을 포함한다면, 희생 버퍼층(5)은 도핑되지 않은 또는 저농도로 도핑된 규소로 형성될 수 있다.
또 다른 예에 따르면, 제1 기능화 층(4)이 하나 이상의 규소 기반 재료를 포함한다면, 희생 버퍼층(5)은 이산화규소(silicon dioxide)(SiO2)로 형성될 수 있다.
상기 소스기판(2)을 형성하기 위해, 희생 버퍼층(5)이 베이스 기판(200) 상에 형성된 다음 제1 기능화 층(4)이 희생 버퍼층(5) 상에 형성된다.
희생 버퍼층(5)의 형성은 선택된 재료의 특성에 따른 적당한 기술을 통해 수행될 수 있다.
예를 들면, 희생 버퍼층(5)은 증착 또는 에픽택시(epitaxy) 기술을 통해 형성될 수 있다. 또는 대안적으로, 희생 버퍼층(5)은 베이스 기판의 산화물로 구성될 경우 베이스 기판(200)의 산화에 의해 형성될 수 있다.
희생 버퍼층(5)의 두께는 10 nm와 1 ㎛ 사이의 범위에 있도록 선택된다.
대안적으로, 희생 버퍼층(5)의 형성 다음에 제1 기능화 층(4)의 형성을 촉진하기 위한 다듬질 단계가 수행될 수 있다.
상기 다듬질은 습식 식각, 건식 식각, 폴리싱, 또는 이들 프로세스의 조합을 포함할 수 있다.
제1 기능화 층(4)의 형성은 상기 층의 특성에 따른 적당한 기술을 통해 수행될 수 있다.
예를 들면, 제1 기능화 층(4)이 제1 도전 금속전극(7a)을 포함한다면, 적당한 금속의 하나 이상의 층의 증착에 의해 형성될 수 있다.
제1 기능화 층의 형성은 제1 기능화 층(4)이 연속할 경우 희생 버퍼층(5)의 전면에 대한 증착을 포함할 수 있다.
대안적으로, 제1 기능화 층이 패턴들로부터 형성된다면, 그것의 형성은 필요한 패턴들을 얻기 위해 선택적인 증착을 위한 마스크의 형성을 포함할 수 있다.
일반적으로, 제1 기능화 층은 반도체 처리 분야에 공지된 방법(식각, 리소그래피, 이온주입, 증착 등)을 통해 형성될 수 있고, 그 형성은 또 다른 기판으로부터의 이동을 포함할 수도 있다.
마스킹 및 선택적인 증착 방법들은 반도체 재료 분야에 잘 알려져 있고, 이 기술분야의 숙련자는 재료들, 패턴들의 기하학적인 구조 등의 특성에 따라 마음대로 할 수 있는 모든 방법들로부터 적당한 방법을 선택할 수 있다.
소스기판의 취성
도 1의 (b)를 참조하면, 제1 기능화 층(4)을 통한 종의 주입(implantation)은 소스기판에서 수행된다.
주입되는 종들은, 예를 들면, 수소, 헬룸, 질소 및 또는 아르곤이다.
주입 에너지는 주입 피크(implantation peak), 즉, 다수의 원자들이 주입되는 평면(202)이 희생 버퍼층(5) 내에 있거나 또는 베이스 기판(200) 내의 더 큰 깊이로 있도록 선택된다. 후자의 경우가 도 1의 (b)에 예시되어 있다.
주입 에너지는, 예를 들면, SRIM 소프트웨어를 사용하는 예비 시뮬레이션을 통해 결정될 수 있다.
참고로, 수소 주입의 경우, 주입 에너지는 10 및 250 keV 사이이다.
주입 도스(implanted dose)와 관련하여, 취성 평면(202)에 따라 소스기판(2)의 후속 벽개(cleavage)를 허용할 만큼 충분해야한다.
이 점에서 수소의 경우 고려되어야 하는 것은 이온주입 도스가 일반적으로 2 x 1016과 2x 1017 cm-2 사이의 범위에 있어야 하는 것이다.
본 발명의 특별히 유리한 모드에 따르면, 버퍼층은 주입되는 종을 구속하기 위한 존(zone)을 포함한다.
상기 구속 존(confinement zone)은 예를 들면 붕소로 도핑된 버퍼층의 존일 수 있다. 붕소 도핑 버퍼층은 에피택시 또는 규소 내로의 붕소의 주입으로 이루어지는 표준 방법들을 통해 형성될 수 있다.
이 경우, 주입 에너지는 이온주입 피크가 희생 버퍼층(5) 내에 있도록 선택된다.
이때, 구속 존은 이온주입 원자들을 집중시키는 효과를 가지기 때문에, 특히 감소된 열 처리량을 사용하는 것에 의해, 구속 존이 없는 경우 보다 더 적은 에너지로 균열(fracture)을 얻는 것을 가능하게 한다.
더욱이, 더 적은 에너지 입력은 소스기판의 균열 동안 접합 경계면의 박리 위험을 감소시키는 것을 가능하게 한다.
더욱이, 주입은 단일 단계 또는 연속적으로 수행될 수 있다.
단일 단계의 경우, 주입은 소스기판(2) 내에서 제1 기능화 층(4)의 형성 후 수행되므로, 주입되는 종은 제1 기능화 층(4)을 통과한다.
특히, 주입이 제1 기능화 층의 형성 전에 수행되면, 이 층의 형성시 사용되는 열처리들은 이온주입 존에 예를 들면, 블리스터링(blistering)에 의한 영향을 주기 쉬울 수 있다.
대안적으로, 주입은 총량이 취성 평면(202)을 따라 소스기판의 벽개를 허용하는 데 필요한 도스인 도스들로 연속적으로, 즉, 여러 단계들로 수행된다.
그러므로, 총 도스의 일부(예를 들면 10%)는 상기 층의 기능화 전에 주입되고 나머지(예를 들면 90%)는 기능화 후에 주입될 수 있다. 이것은 제1 기능화 층에 관한 주입의 효과들을 제한하는 것을 가능하게 한다.
더욱이, 단일 종 또는 여러 종들이 동시에 또는 연속적으로 주입될 수 있다.
희생 버퍼층(5)은 제1 기능화 층(4)으로부터 취성 평면(202)(및 균열 전면)을 이격시켜서 상기 기능화 층을 주입된 이온들에 의해 손상시키는 위험을 감소시키는 것을 가능하게 하는 장점을 가진다.
소스기판을 지지기판에 접합
제1 기능화 층(4)을 수용하기 위한 지지기판은 특별한 전기적인 기능들을 가지지 않고 단지 매우 얇은 상기 층을 위한 기계적인 지지부(보강재)의 역할을 하도록 선택될 수 있다(특별한 처리를 거치지 않은 Si 기판,글래스, 금속기판 등).
대안적으로, 지지기판은 스스로, 최종 반도체 구조물이 기능을 하는 동안 제1 기능화 층(4)과 협력하도록 하기 위한 제2 기능화 층(6)을 포함할 수 있다.
도 1의 (c)는 제2 기능화 층(6)이 그 표면에서 금속 전극(7b)을 포함하는 그러한 지지기판(3)의 예를 예시한다.
그러므로, 지지기판의 기능화(functionalization)는 전자 장치를 제조하기 위한 프로세스의 사용(지지기판은 예를 들면 CMOS 구조물일 수 있음) 및/또는 전기적인 연결부들 및/또는 기판의 금속화(metallization)를 포함할 수 있다.
도 1의 (d)에 예시된 바와 같이, 소스기판(2)은 제1 기능화 층(4)을 통해 지지기판(3)에 접합된다.
이것은 분자 접착에 의한 직접 접합(즉, 제1 기능화 층(4)과 지지기판(3) 사이에 추가 층이 개재되지 않는 접합)이다.
지지기판이 제1 기능화 층(6)을 포함하는 경우 적절한 곳에서는 소스기판의 제1 기능화 층(4)과 지지기판의 제2 기능화 층(6) 사이의 접합이 직접적으로 수행된다.
도 1의 (d)에 예시된 경우, 소스기판과 지지기판은 제1 금속전극들(7a)과 제2 금속전극들(7b)을 통해 접합된다.
다른 재료들(예를 들면 W-Cu)의 두 개의 층들을 접합하는 것이 가능하지만, 바람직하게는 두 개의 동일 금속들(예를 들면, Al-Al, W-W, Ti-Ti, Pt-Pt, Cu-Cu 등)의 접합이 선호된다.
접합은 두 개의 연속 금속층들(즉, 전체 접합 경계면(203)을 커버하는) 사이에 수행될 수 있지만, 적절한 곳에서는 패턴들로 분포된 두 개의 금속층들 사이에서도 수행될 수 있다.
이 경우, 접합 경계면(203)은 전기적으로 활동적이다(즉, 지지기판(3)과 이동된 제1 기능화 층(4) 사이의 전자들의 통과를 허용한다).
경계면(203)에서 접합 에너지를 보강하도록 접합 후 열처리가 수행되는 것이 바람직하다.
실제로, 후속 박리 단계 동안 벽개가 접합 경계면(203)이 아닌 소스기판(2)의 평면(202)을 따라 발생하도록 하기 위해 접합 에너지가 충분한 것이 필요하다.
이러한 열처리는 전형적으로 제1 기능화 층(4)의 품질이 저하되는 위험이 있는 온도를 초과하지 않고 200 ℃ 이상의 온도에서 수행된다.
일반적으로, 위와 같은 열처리는 500 ℃ 이하의 온도에서 수행된다.
균열 및 분리
이어서 소스기판(2)의 균열이 취성 평면(202)을 따라 발생된다.
이를 위해, 평면(202)을 따라 소스기판(2)의 균열을 야기하는 기계적, 열적 및/또는 다른 힘이 인가된다.
열처리가 적용될 경우, 열처리는 제1 기능화 층(4)의 품질이 저하되는 위험이 있는 열 처리향 이하의 열 처리량에 부합해야한다.
전형적으로, 균열 열처리는 500 ℃ 이하의 온도에서 수행된다.
다음으로 소스기판의 나머지가 가능한 재활용을 위해 박리될 수 있다.
결과로 얻은 구조물은 희생 버퍼층(5)의 부분이나(취성 평면(202)이 희생 버퍼층(5) 내에 위치된 경우) 희생 버퍼층(5)와 베이스 기판의 부분(도 1의 (d)에 예시된 바와 같이 취성 평면(202)이 베이스 기판(200) 내에 위치된 경우)으로 커버된 제1 기능화 층(4)을 포함하는 소스기판의 이동된 상부 부분(20)과 지지기판(3)을 포함한다.
지지기판(3)과 제1 기능화 층(4)으로 구성된 도 1의 (e)에 예시된 최종 반도체 구조물을 얻기 위해, 희생 버퍼층(5)은 베이스 기판(200)의 나머지 부분과 함께 제거된다.
이를 위해, 식각 에이전트가 희생 버퍼층(5)의 재료의 식각은 허용하지만 제1 기능화 층(4)의 재료의 식각은 허용하지 않는 선택적인 건식 또는 습식 식각이 이어지는 베이스 기판(200)으로부터의 잔여물을 제거하는 폴리싱(예를 들면, 화학-기계적인 폴리싱(chemo-mechanical polishing: CMP)이 수행될 수 있다.
이 기술분야의 숙련자는 희생 버퍼층(5)과 활성 층(4)의 재료들을 고려하여 시중에 구입할 수 있는 에이전트 중에서 적당한 제품을 선택할 수 있다.
그러므로, 예로서, SiO2 의 경우, 10% 불화수소산(hydrofluoric acid: HF)을 기반으로 하는 습식 식각이 사용될 수 있다.
이러한 희생 버퍼층(5)의 제거는 최종 반도체 구조물로부터 이온주입 시 발생된 다수의 결함들을 제거하고 충분히 매끈한 제1 기능화 층(4)의 자유면(204)을 얻을 수 있게 한다.
이전 예에서, 10% HF를 기반으로 하는 습식 식각을 통해 식각된 SiO2 희생 버퍼층(5)의 경우는 제1 기능화 층(4) 상에 0.5 nm 이하의 거칠기를 얻을 수 있게 한다.
그러므로, 희생 버퍼층(5)의 사용은 제1 기능화 층(4)을 스무딩하기 위한 열 처리를 생략할 수 있게 한다.
선택적으로, 다른 다듬질 열처리들이 이온주입에 의해 야기된 결함들을 제거하고 제1 기능화 층의 기능성을 개선하기 위해 적용될 수 있다.
이러한 열처리들은 오븐 또는 RTA(rapid thermal annealing) 처리장치에서 관례적으로 수행된다.
모든 경우들에서, 위와 같은 열처리들은 제1 기능화 층의 특성(특히, 도전 전극들 및/또는 연결부들을 형성하기 위해 사용되는 금속의 특성, 도핑 프로파일 등)에 의해 결정되는 열 처리량으로 수행된다. 여기서, 열 처리량은 지지기판 상으로 이동되는 제1 기능화 층의 기능을 손상시키거나 악화시키는 위험이 있는 열 처리량 보다 낮게 유지된다.
이러한 다양한 처리 후, 얻고자 하는 반도체 구조물에 따라. 새로운 기능화 층을 제1 기능화 층(4) 상으로 이동시킬 수 있다.
제1 기능화층(4)의 낮은 표면 거칠기는 실제로 그러한 전달을 수행할 수 있게 한다.
2: 소스기판 3: 지지기판
4: 제1 기능화 층 5: 희생 버퍼층
6: 제2 기능화 층 7a: 제1 금속전극
7b: 제2 금속전극 20: 상부 부분
200: 베이스 기판 202: 취성 평면
203: 접합 경계면

Claims (10)

  1. 지지기판(3)에 제1 기능화층(4)을 구비하는 반도체 구조물(1)을 제조하기 위한 프로세스에 있어서,
    (a) 표면에 제1 도전 금속전극(7a)을 포함하는 상기 제1 기능화 층(4) 및 이온주입 방향에 관해 상기 제1 기능화 층(4) 아래에 배치된 희생 버퍼층(5)을 포함하는 소스기판(2)에, 제1 도전 금속전극(7a), 상기 제1 기능화 층(4), 및 적어도 일부의 상기 희생 버퍼층(5)을 포함하는 상기 소스기판(2)의 상부 부분(20)의 두께의 범위를 정하는 깊이로 이온 종(ionic species)을 이온주입하는 단계;
    (b) 표면에 제2 도전 금속전극(7b)을 포함하는 제2 기능화 층(6)을 포함하는 지지기판(3)을 제공하는 단계;
    (c) 제1 도전 금속전극(7a)과 제2 도전 금속전극(7b)이 접합 경계면(203)에 있는 상태에서 상기 소스기판(2)을 상기 지지기판(3)에 접합하는 단계;
    (d) 상기 소스기판(2)을 균열시켜 상기 소스기판(2)의 상기 상부 부분(20)를 상기 소스기판(2)에서 상기 지지기판(3)으로 이동시키는 단계; 및
    (e) 상기 희생 버퍼층(5)을 상기 제1 기능화 층(4)에 관해 선택 식각하는 것에 의해 제거하는 단계;를 포함하는, 지지기판에 기능화 층을 구비하는 반도체 구조물을 제조하기 위한 프로세스.
  2. 제1항에 있어서,
    상기 희생 버퍼층(5)은 상기 이온주입된 종을 구속하기 위한 구속 존(zone)을 포함하는, 지지기판에 기능화 층을 구비하는 반도체 구조물을 제조하기 위한 프로세스.
  3. 제2항에 있어서,
    상기 구속 존은 붕소로 도핑된 상기 희생 버퍼층(5)의 일 구역인, 지지기판에 기능화 층을 구비하는 반도체 구조물을 제조하기 위한 프로세스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 희생 버퍼층(5)의 두께는 10 nm와 1 ㎛ 사이의 범위에 있는, 지지기판에 기능화 층을 구비하는 반도체 구조물을 제조하기 위한 프로세스.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 희생 버퍼층(5)은 이산화 규소(silicon dioxide)로 형성된, 지지기판에 기능화 층을 구비하는 반도체 구조물을 제조하기 위한 프로세스.
  6. 제5항에 있어서,
    상기 희생 버퍼층(5)의 상기 선택 식각은 불화수소산(hydrofluoric acid)을 사용하는 습식 화학 식각인, 지지기판에 기능화 층을 구비하는 반도체 구조물을 제조하기 위한 프로세스.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 기능화 층(4) 또는 상기 지지기판이 손상되는 열 처리량(thermal budget) 보다 낮은 열 처리량에서 상기 이동된 제1 기능화 층(4)의 결함들을 제거하기 위한 열처리를 수행하는 것을 더 포함하는, 지지기판에 기능화 층을 구비하는 반도체 구조물을 제조하기 위한 프로세스.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 접합 단계(c)는 200 ℃와 500 ℃ 사이의 온도에서 안정화 어닐링을 수행하는 것을 포함하는, 지지기판에 기능화 층을 구비하는 반도체 구조물을 제조하기 위한 프로세스.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 도전 금속전극(7a)과 상기 제2 도전 금속전극(7b)은 텅스텐, 티타늄, 플러티늄, 코발트, 니켈 및 파라듐으로 구성된 군으로부터 선택된 하나의 금속으로 형성되는, 지지기판에 기능화 층을 구비하는 반도체 구조물을 제조하기 위한 프로세스.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 희생 버퍼층(5)은 상기 제1 기능화 층(4)의 재료에 관한 선택 식각을 허용하는 재료로 형성되는 것을 특징으로 하는, 지지기판에 기능화 층을 구비하는 반도체 구조물을 제조하기 위한 프로세스.
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